JPH0797838B2 - 撮像装置 - Google Patents
撮像装置Info
- Publication number
- JPH0797838B2 JPH0797838B2 JP61232019A JP23201986A JPH0797838B2 JP H0797838 B2 JPH0797838 B2 JP H0797838B2 JP 61232019 A JP61232019 A JP 61232019A JP 23201986 A JP23201986 A JP 23201986A JP H0797838 B2 JPH0797838 B2 JP H0797838B2
- Authority
- JP
- Japan
- Prior art keywords
- image pickup
- pickup device
- counter
- address
- becomes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
- H04N25/68—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to defects
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は固体撮像素子を用いた撮像装置において、固体
撮像素子の一部の画素にキズ等の欠陥があった場合に、
その欠陥画素部分が実際の映像画面上目立たなくするよ
う補償する撮像装置に関する。
撮像素子の一部の画素にキズ等の欠陥があった場合に、
その欠陥画素部分が実際の映像画面上目立たなくするよ
う補償する撮像装置に関する。
第３図に固体撮像素子CCDを用いた電子カメラのブロツ
ク図を示す。測光回路13によって得た被写体の明るさに
応じて、制御回路12はシヤツター絞り２を制御し、レン
ズ１を通った被写体の映像をCCD3に投影する。このとき
CCD3は制御回路12からの制御によってクロツク発生回路
11の発生するタイミングパルスに基づき駆動され、投影
された画像を電荷として蓄積後、14のサンプルホールド
回路でサンプルされて連続的信号に変換された後４の信
号処理回路に送られる。信号処理回路ではこれを映像信
号に変換するための処理をする。さらに記録回路５で
は、これを記録の為の信号に変調し、磁気ヘツド６を介
してサーボ回路９及びモータ８によつて回転制御された
磁気シート７に記録する。
ク図を示す。測光回路13によって得た被写体の明るさに
応じて、制御回路12はシヤツター絞り２を制御し、レン
ズ１を通った被写体の映像をCCD3に投影する。このとき
CCD3は制御回路12からの制御によってクロツク発生回路
11の発生するタイミングパルスに基づき駆動され、投影
された画像を電荷として蓄積後、14のサンプルホールド
回路でサンプルされて連続的信号に変換された後４の信
号処理回路に送られる。信号処理回路ではこれを映像信
号に変換するための処理をする。さらに記録回路５で
は、これを記録の為の信号に変調し、磁気ヘツド６を介
してサーボ回路９及びモータ８によつて回転制御された
磁気シート７に記録する。
ところでここで用いられる固体撮像素子は画素欠陥のな
いものが望ましいが、画素数，画面サイズ等から製造上
歩留りが低くなりコストが高くなるという問題が生じ
る。ところが欠陥のある素子ではその部分が画面上で白
い点となってしまい、そのままでは使用できない。そこ
で、この部分を隣接する画素の信号等で補間する必要が
ある。しかしそのために回路規模が大きくなる等の問題
がありあまり実用的でなかった。
いものが望ましいが、画素数，画面サイズ等から製造上
歩留りが低くなりコストが高くなるという問題が生じ
る。ところが欠陥のある素子ではその部分が画面上で白
い点となってしまい、そのままでは使用できない。そこ
で、この部分を隣接する画素の信号等で補間する必要が
ある。しかしそのために回路規模が大きくなる等の問題
がありあまり実用的でなかった。
本発明の撮像装置は撮像素子の欠陥位置データ全体を記
憶するメモリと、該メモリの内容の複数の欠陥位置デー
タを一時的に記憶する巡回可能なレジスタと、前記レジ
スタに記憶された１つ分の欠陥位置データを撮像素子の
走査位置と比較するコンパレータと、該コンパレータの
出力に応じて撮像素子出力を補正する補正手段とを有す
る。
憶するメモリと、該メモリの内容の複数の欠陥位置デー
タを一時的に記憶する巡回可能なレジスタと、前記レジ
スタに記憶された１つ分の欠陥位置データを撮像素子の
走査位置と比較するコンパレータと、該コンパレータの
出力に応じて撮像素子出力を補正する補正手段とを有す
る。
このように構成されているので、１つのコンパレータで
複数の欠陥位置のデータを高速で比較することができ
る。
複数の欠陥位置のデータを高速で比較することができ
る。
従って制御用のマイクロコンピユータの動作速度が遅く
ても複数の欠陥画素の信号をスムースに補正できる。
ても複数の欠陥画素の信号をスムースに補正できる。
第１図は本発明の実施例図で２には欠陥アドレスを記憶
可能なEEPROMを内蔵した例えばモトローラ社のMC68HC11
A8等のマイクロコンピユータ等から成る。制御回路160
はBUSインターフエース回路、10は撮像素子ドライブ回
路、３はCCD等の撮像素子、14は信号処理回路、15はCCD
からの出力をサンプルホールドパルス150によってサン
プルホールドするための回路、100はCCDをコントロール
するためのタイミングパルスを発生する回路で第３図の
クロツク発生回路11のうち転送画素を計数するカウンタ
部分を除いたもの、111,112,113はその撮像素子の走査
時に転送画素を計数するカウンタで、111は第２図示の
水平ライン数lnを計数するもの、112は各水平ライン中
の水平方向を例えば第２図示の如くセクタ単位に分けた
場合、そのセクタ位置knを計数する回路、113は各セク
タ単位中の画素数mnを計数するカウンタである。
可能なEEPROMを内蔵した例えばモトローラ社のMC68HC11
A8等のマイクロコンピユータ等から成る。制御回路160
はBUSインターフエース回路、10は撮像素子ドライブ回
路、３はCCD等の撮像素子、14は信号処理回路、15はCCD
からの出力をサンプルホールドパルス150によってサン
プルホールドするための回路、100はCCDをコントロール
するためのタイミングパルスを発生する回路で第３図の
クロツク発生回路11のうち転送画素を計数するカウンタ
部分を除いたもの、111,112,113はその撮像素子の走査
時に転送画素を計数するカウンタで、111は第２図示の
水平ライン数lnを計数するもの、112は各水平ライン中
の水平方向を例えば第２図示の如くセクタ単位に分けた
場合、そのセクタ位置knを計数する回路、113は各セク
タ単位中の画素数mnを計数するカウンタである。
101,104は欠陥の存在するラインlxを制御回路内のメモ
リから一時的に記憶するシフトレジスタ、 102,105は欠陥の存在するブロツクkxを制御回路内のメ
モリから一時的に記憶するシフトレジスタ、 103,106は欠陥の存在するセルmxを制御回路内のメモリ
から一時的に記憶するシフトレジスタ、 108〜109はシフトレジスタ104〜106の内容とカウンタ11
1〜113の内容を比較するコンパレータ。
リから一時的に記憶するシフトレジスタ、 102,105は欠陥の存在するブロツクkxを制御回路内のメ
モリから一時的に記憶するシフトレジスタ、 103,106は欠陥の存在するセルmxを制御回路内のメモリ
から一時的に記憶するシフトレジスタ、 108〜109はシフトレジスタ104〜106の内容とカウンタ11
1〜113の内容を比較するコンパレータ。
107はオアゲート120の出力パルス数を計数するカウンタ
で、ここでは36進カウンタとする、154,158はそれぞれ
カウンタ内容が0,17のときＨとなる信号、159は35カウ
ントのときＨとなる信号、142はセツト・リセツトフリ
ツプフロツプ、115〜133はゲート回路である。140,141
はクリア端子付きのＤフリツプフロツプである。
で、ここでは36進カウンタとする、154,158はそれぞれ
カウンタ内容が0,17のときＨとなる信号、159は35カウ
ントのときＨとなる信号、142はセツト・リセツトフリ
ツプフロツプ、115〜133はゲート回路である。140,141
はクリア端子付きのＤフリツプフロツプである。
次に動作について説明する。
まず制御回路212にはあらかじめ欠陥の存在する水平ラ
イン番地lx、ブロツク番地kx、セル番地mxが記憶されて
いるものとする。
イン番地lx、ブロツク番地kx、セル番地mxが記憶されて
いるものとする。
まずシステムへの電源投入後かつCCDからの信号を読み
出す以前に制御回路212は欠陥の位置情報をシフトレジ
スタ101〜106にLOADする、ここでは簡単のために１画面
上２箇所分の欠陥（第２図のA1点とA2点）を補償するも
のとする。またアドレスはライン8bit,ブロツク7bit,セ
ル3bitで表わすとする。システムリセツトにより各ラツ
チはリセツトされているとする。
出す以前に制御回路212は欠陥の位置情報をシフトレジ
スタ101〜106にLOADする、ここでは簡単のために１画面
上２箇所分の欠陥（第２図のA1点とA2点）を補償するも
のとする。またアドレスはライン8bit,ブロツク7bit,セ
ル3bitで表わすとする。システムリセツトにより各ラツ
チはリセツトされているとする。
まず制御回路212はBUSインターフエース160を制御する
ことにより欠陥存在アドレスをシリアルでセルアドレス
のLSBから送出する。つまりセルアドレスのLSBを信号線
152に出力したままライトストローブ（/WR）153をある
時間Lowにする。このとき、shiftenable信号154はシス
テムリセツト後であるのでLowである。したっがって前
記のアドレス信号はゲート117,119を通ってシフトレジ
スタ101のMSBにラツチされる。同時にカウンタ107がゲ
ート120の出力のパルス数を計数するためこのカウンタ
は１になる。またFF140の出力ＱもHiとなる。
ことにより欠陥存在アドレスをシリアルでセルアドレス
のLSBから送出する。つまりセルアドレスのLSBを信号線
152に出力したままライトストローブ（/WR）153をある
時間Lowにする。このとき、shiftenable信号154はシス
テムリセツト後であるのでLowである。したっがって前
記のアドレス信号はゲート117,119を通ってシフトレジ
スタ101のMSBにラツチされる。同時にカウンタ107がゲ
ート120の出力のパルス数を計数するためこのカウンタ
は１になる。またFF140の出力ＱもHiとなる。
こうして次々にデータが送られ（３ビツト＋７ビツト＋
８ビツト）×２即ち36ビツト分のデータが次々に送出さ
れる。このとき、アドレスデータはシフトレジスタの10
1〜106にラツチされたことになる。ここで２箇所分のア
ドレスデータとしてはCCDの画面上先に走査されるアド
レス（第２図の下の方A1点）を先に転送することとす
る。つまりA1点のアドレスがレジスタ104〜106にスト
ア、A2点のアドレスが101〜103にストアされていること
となる。
８ビツト）×２即ち36ビツト分のデータが次々に送出さ
れる。このとき、アドレスデータはシフトレジスタの10
1〜106にラツチされたことになる。ここで２箇所分のア
ドレスデータとしてはCCDの画面上先に走査されるアド
レス（第２図の下の方A1点）を先に転送することとす
る。つまりA1点のアドレスがレジスタ104〜106にスト
ア、A2点のアドレスが101〜103にストアされていること
となる。
また36進カウンタ107は/WRストローブパルスを36回計数
すると再び０となる。このとき０デコード出力が1540Hi
となりFF140がクリアされる。よってゲート128がHiにな
りコンパレータ108〜110がEnableとなる。即ち、カウン
タ107が36カウントし、36ビツトの欠陥２ケ所部のアド
レスがレジスタ101〜106にセツトされるまではコンパレ
ータ108〜110はDisableとなっている。
すると再び０となる。このとき０デコード出力が1540Hi
となりFF140がクリアされる。よってゲート128がHiにな
りコンパレータ108〜110がEnableとなる。即ち、カウン
タ107が36カウントし、36ビツトの欠陥２ケ所部のアド
レスがレジスタ101〜106にセツトされるまではコンパレ
ータ108〜110はDisableとなっている。
以上のようにして、36ビツトのアドレスを転送した後CC
Dの撮像信号を読み出す際の動作を説明する。
Dの撮像信号を読み出す際の動作を説明する。
CCD読み出しの為のパルスはカウンタ111〜113の内容を
不図示のデコーダに導くことによりタイミングを形成し
ドライブ回路10に供給されて形成される。従ってカウン
タ111〜113の内容により読み出し中の画素位置を知るこ
とができる。即ち読み出しを開始後走査位置がA1点に達
すると、カウンタ111〜113の内容はレジスタ104〜106の
内容と一致するこれによりゲート129の入力が全てHiと
なるのでEqual信号155がHiとなりゲート132出力はLowと
なりサンプルホールドパルス156は出力されない、つま
り信号処理系にはCCD3より欠陥画素の１つ前の信号がそ
のまま続けて入力されることとなる。画面上隣接する画
素同士の信号は相関が高いのでこの点の欠陥は実質的に
補正されたことになる。ところでゲート129がHiになる
とFF142出力であるshift enable信号154がHiとなる。よ
ってゲート128出力はLowとなりコンパレータ108〜110は
Disbleになる。このとき/WRストローブ信号153はHiのま
まであるからゲート115がHiとなりゲート120からはクロ
ツク157が出力される。これによりクロツク毎にシフト
レジスタ101〜106はリング状に1bitずつシフト（巡回）
する。
不図示のデコーダに導くことによりタイミングを形成し
ドライブ回路10に供給されて形成される。従ってカウン
タ111〜113の内容により読み出し中の画素位置を知るこ
とができる。即ち読み出しを開始後走査位置がA1点に達
すると、カウンタ111〜113の内容はレジスタ104〜106の
内容と一致するこれによりゲート129の入力が全てHiと
なるのでEqual信号155がHiとなりゲート132出力はLowと
なりサンプルホールドパルス156は出力されない、つま
り信号処理系にはCCD3より欠陥画素の１つ前の信号がそ
のまま続けて入力されることとなる。画面上隣接する画
素同士の信号は相関が高いのでこの点の欠陥は実質的に
補正されたことになる。ところでゲート129がHiになる
とFF142出力であるshift enable信号154がHiとなる。よ
ってゲート128出力はLowとなりコンパレータ108〜110は
Disbleになる。このとき/WRストローブ信号153はHiのま
まであるからゲート115がHiとなりゲート120からはクロ
ツク157が出力される。これによりクロツク毎にシフト
レジスタ101〜106はリング状に1bitずつシフト（巡回）
する。
そして18ビツトの1bit前の17bit分のシフトが行なわれ
るとカウンタ107の17カウンタに対応するデコード信号1
58がHiとなり、ゲート123がHiとなり次のクロツク、即
ち、18ビツト目のシフトがおこなわれた時点でFF142がR
ESETされshift enable154がLowとなりシフト動作は停止
する。即ち欠陥A2のアドレスが104〜106にセツトされ
る。またここで再びゲート128がHiとなるため比較動作
が開始され欠陥A1のときと同様の欠陥の補正が行なわれ
る。
るとカウンタ107の17カウンタに対応するデコード信号1
58がHiとなり、ゲート123がHiとなり次のクロツク、即
ち、18ビツト目のシフトがおこなわれた時点でFF142がR
ESETされshift enable154がLowとなりシフト動作は停止
する。即ち欠陥A2のアドレスが104〜106にセツトされ
る。またここで再びゲート128がHiとなるため比較動作
が開始され欠陥A1のときと同様の欠陥の補正が行なわれ
る。
そして欠陥補正が終了すると再びFF142がHiになりシフ
トレジスタ101〜106が再びシフト開始する。このときカ
ウンタ107今度は18からカウントアツプし、カウント値
が35のとき信号159がHiとなり次のシステムクロツク即
ちシフトが１回りした時点でFF142がLowとなりshiftはD
isableとなる。またカウンタ107のカウント値も00とな
る。又ゲート124の０デコード入力はフイールド読出し
開始信号60が入力したときFF142をリセツトする為のも
のである。こうしてシフトレジスタは読み出し前の状態
つまり104〜105にA2のアドレス101〜103にA1のアドレス
がストアされており、２回面の読み出しが可能な状態と
なる。以後は電源をOFFしない限りアドレスを再LOADす
る必要はない。
トレジスタ101〜106が再びシフト開始する。このときカ
ウンタ107今度は18からカウントアツプし、カウント値
が35のとき信号159がHiとなり次のシステムクロツク即
ちシフトが１回りした時点でFF142がLowとなりshiftはD
isableとなる。またカウンタ107のカウント値も00とな
る。又ゲート124の０デコード入力はフイールド読出し
開始信号60が入力したときFF142をリセツトする為のも
のである。こうしてシフトレジスタは読み出し前の状態
つまり104〜105にA2のアドレス101〜103にA1のアドレス
がストアされており、２回面の読み出しが可能な状態と
なる。以後は電源をOFFしない限りアドレスを再LOADす
る必要はない。
またFF141はCCDの１フイールドの読み出し開始時にシフ
トレジスタ101〜106の内容を必ず正規なデータとなるよ
うに設定するためのもので、読み出し開始信号160を送
ったときにカウンタ107の内容が０でない場合（即ち、
このときはシフトレジスタのデータ内容は正しくない位
置にある。例えば欠陥A2のアドレスは101〜103にA1アド
レスは104〜106に入っているべきであるがA1，A2の順で
あったり、1bitずれているときなどにはカウンタ107は
０とならない。）には信号60が入ったときFF141のみがH
iとなり、154がHiでないからゲート126がHiになってshi
ft enableとなり自動的にシフトされ35ビツト分のシフ
トの時点（カウンタ内容35）でFF141,FF142がRESETされ
36ビツト分のシフト終了でもってゲート126がLowとなり
シフト動作が停止となりアドレス内容は正しく再セツト
される。
トレジスタ101〜106の内容を必ず正規なデータとなるよ
うに設定するためのもので、読み出し開始信号160を送
ったときにカウンタ107の内容が０でない場合（即ち、
このときはシフトレジスタのデータ内容は正しくない位
置にある。例えば欠陥A2のアドレスは101〜103にA1アド
レスは104〜106に入っているべきであるがA1，A2の順で
あったり、1bitずれているときなどにはカウンタ107は
０とならない。）には信号60が入ったときFF141のみがH
iとなり、154がHiでないからゲート126がHiになってshi
ft enableとなり自動的にシフトされ35ビツト分のシフ
トの時点（カウンタ内容35）でFF141,FF142がRESETされ
36ビツト分のシフト終了でもってゲート126がLowとなり
シフト動作が停止となりアドレス内容は正しく再セツト
される。
しかも、このような再セツト動作が行なわれても通常読
み出し開始直後はビデオ信号では垂直ブランキング期間
の周辺でありモニタ画面上では普通見えない部分なので
問題なく、又、この間の欠陥補償の必要もない。
み出し開始直後はビデオ信号では垂直ブランキング期間
の周辺でありモニタ画面上では普通見えない部分なので
問題なく、又、この間の欠陥補償の必要もない。
前記実施例では、あらかじめシフトレジスタに記憶させ
るアドレスは１画面当り２点分であるが、これを３点以
上にするのも容易である。
るアドレスは１画面当り２点分であるが、これを３点以
上にするのも容易である。
例えば３点にするには101〜103のカウンタをもう１組つ
まり18ビツト分追加する。そして、カウンタ107を18×
３つまり58進とする。そしてゲート122の入力にカウン
ト値23をデコードして入力すればいい。この場合信号15
9はカウンタの57カウントで出力されることになる。
まり18ビツト分追加する。そして、カウンタ107を18×
３つまり58進とする。そしてゲート122の入力にカウン
ト値23をデコードして入力すればいい。この場合信号15
9はカウンタの57カウントで出力されることになる。
また、欠陥アドレスを表すため垂直ライン，ブロツク，
セルのそれぞれのビツト数は合計が18ビツトに限らず任
意に決めてもよい。特に１ライン中のセルの位置を示す
のにブロツクとセルに別けなくてもよい。
セルのそれぞれのビツト数は合計が18ビツトに限らず任
意に決めてもよい。特に１ライン中のセルの位置を示す
のにブロツクとセルに別けなくてもよい。
このように本発明の実施例では素子の欠陥を補間する為
に欠陥のある位置を示すアドレスをメモリにストアして
おき、このアドレスをシステム起動後にCCDを駆動する
為のタイミング信号発生回路内のシフトレジストにLOAD
する方式とし、このアドレスを記憶するレジスタと転送
すべき信号のアドレスが欠陥画素の信号のアドレスであ
るか否かを比較する比較器をCCDを駆動する為のタイミ
ングIC内に内蔵することで回路規模の増大をまねくこと
なく、欠陥補償を可能としている。
に欠陥のある位置を示すアドレスをメモリにストアして
おき、このアドレスをシステム起動後にCCDを駆動する
為のタイミング信号発生回路内のシフトレジストにLOAD
する方式とし、このアドレスを記憶するレジスタと転送
すべき信号のアドレスが欠陥画素の信号のアドレスであ
るか否かを比較する比較器をCCDを駆動する為のタイミ
ングIC内に内蔵することで回路規模の増大をまねくこと
なく、欠陥補償を可能としている。
しかも、タイミングIC内の撮像素子駆動用のクロツクを
形成する為のカウンタの値を欠陥画素位置データと直接
比較しているので特別にカウンタを要せず更に構成が簡
単となる。
形成する為のカウンタの値を欠陥画素位置データと直接
比較しているので特別にカウンタを要せず更に構成が簡
単となる。
本発明によれば撮像素子の欠陥補償の可能な数を増やし
てもコンパレータは一組で可能なため、回路規模の増大
な少ない。又、制御用のマイクロコンピユータの動作速
度が遅くても複数の欠陥画素の信号をスムースに補正で
きるものである。
てもコンパレータは一組で可能なため、回路規模の増大
な少ない。又、制御用のマイクロコンピユータの動作速
度が遅くても複数の欠陥画素の信号をスムースに補正で
きるものである。
第１図は本発明の実施例を示す図、 第２図（ａ），（ｂ）はCCD画面上のアドレスを説明す
る図、 第３図は従来の電子カメラブロツク図。
る図、 第３図は従来の電子カメラブロツク図。
Claims (1)
- 【請求項１】撮像素子と、 該撮像素子を駆動するための走査位置信号を形成する為
のカウンタを内蔵するタイミング信号発生回路と、 撮像素子の欠陥位置データ全体を予め記憶するメモリ
と、を有する撮像装置に於いて、 前記タイミング信号発生回路内に前記メモリに記憶され
た撮像素子の欠陥位置データ全体を一時的に記憶するレ
ジスタと、前記レジスタに記憶されたデータと前記カウ
ンタの出力とを比較するコンパレータとを設けると共
に、前記メモリのデータを前記タイミング信号発生回路
内の前記レジスタに一旦転送すると共に、該レジスタに
記憶された撮像素子の欠陥位置データと、前記カウンタ
の出力とを比較し、一致した時に前記撮像素子の出力を
隣接画素信号を用いて補間する制御手段と、 を有する撮像装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61232019A JPH0797838B2 (ja) | 1986-09-30 | 1986-09-30 | 撮像装置 |
| US07/352,605 US4893185A (en) | 1986-09-30 | 1989-05-13 | Image sensing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61232019A JPH0797838B2 (ja) | 1986-09-30 | 1986-09-30 | 撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6386971A JPS6386971A (ja) | 1988-04-18 |
| JPH0797838B2 true JPH0797838B2 (ja) | 1995-10-18 |
Family
ID=16932685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61232019A Expired - Lifetime JPH0797838B2 (ja) | 1986-09-30 | 1986-09-30 | 撮像装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4893185A (ja) |
| JP (1) | JPH0797838B2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9012326D0 (en) * | 1990-06-01 | 1990-07-18 | Thomson Consumer Electronics | Wide screen television |
| EP0543980A1 (en) * | 1991-05-10 | 1993-06-02 | Eastman Kodak Company | Customizable timing and control asic for electronic imaging |
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