JP4390940B2 - 欠陥画素検出装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、撮像素子に含まれる欠陥画素を検出して、その欠陥画素の画像データを補正する欠陥画素検出装置に関するものである。
【０００２】
【従来の技術】
撮像素子のような光を電気信号に変換する素子は、数十万から数百万程度の画素を有している。しかし、これらの画素の中には白つぶれや黒つぶれなどの欠陥画素が存在する場合がある。欠陥画素は存在しないことが望ましいが、歩留まりのコスト面や技術的困難さから、ある程度の数を見越して製造されている。
欠陥画素の処理方法として、欠陥画素の画像データを欠陥画素の前画素の画像データに置換する等の方策がある。そのためには、欠陥画素の位置情報を撮像素子の読み出し位置と照らし合わせて同定することが必要となる。
【０００３】
図１０は例えば特開昭６３−８６９７１号公報に示された従来の欠陥画素検出装置を示す構成図であり、図において、１は欠陥画素の存在する水平ライン番地、ブロック番地及びセル番地が記憶されたＥＥＰＲＯＭを内蔵するマイクロコンピュータ、２はバスインタフェース回路、３〜８はシフトレジスタ、９はカウンタ、１０はタイミングクロックを発生するタイミングクロック発生回路、１１はタイミングクロックに同期してＣＣＤセンサ１２の走査位置を制御する撮像素子ドライブ、１２は撮像素子であるＣＣＤセンサ、１３はサンプルホールド回路、１４はＣＣＤセンサ１２を構成する画素の画像データを出力する出力信号処理回路、１５〜１７はＣＣＤセンサ１２の走査位置を計数するカウンタ、１８〜２０はアドレスを比較するコンパレータ、２１はコンパレータ１８〜２０からアドレス一致信号を受けると、サンプルホールドパルスの出力を停止する論理回路である。
【０００４】
次に動作について説明する。
マイクロコンピュータ１には予め欠陥画素の存在する水平ライン番地、ブロック番地及びセル番地（以下、欠陥アドレスという）が記憶されており、電源投入後、バスインタフェース回路２を通じて、欠陥アドレスをシフトレジスタ３〜８にロードする。
【０００５】
この際、カウンタ９が欠陥アドレスの転送数を管理することにより、シフトレジスタ６〜８には、ＣＣＤセンサ１２に含まれる欠陥画素のうち、先に走査される欠陥画素のアドレスをロードし、シフトレジスタ３〜５には、その次に走査される欠陥画素のアドレスをロードする。
【０００６】
その後、カウンタ１５〜１７がＣＣＤセンサ１２の走査位置を管理し、ＣＣＤセンサ１２の走査位置がシフトレジスタ６〜８にロードされている欠陥アドレスと一致すると、コンパレータ１８〜２０の全てがアドレス一致信号を出力する。
このようにして、コンパレータ１８〜２０の全てからアドレス一致信号を受けると、論理回路２１がサンプルホールドパルスの出力を停止するので、サンプルホールド回路１３は、ＣＣＤセンサ１２から出力された欠陥画素の画像データを出力信号処理回路１４に出力せず、その欠陥画素の１つ前の画像データを続けて信号処理回路１４に出力する。
【０００７】
これにより、出力信号処理回路１４は、欠陥画素の１つ前の画像データを欠陥画素の画像データとして出力することになる。
なお、コンパレータ１８〜２０の全てがアドレス一致信号を出力すると、シフトレジスタ３〜５にロードされていた次の欠陥アドレスがシフトレジスタ６〜８にシフトされて、再び上記と同様の処理を繰り返し実行する。
【０００８】
【発明が解決しようとする課題】
従来の欠陥画素検出装置は以上のように構成されているので、ＣＣＤセンサ１２を構成する全画素の画像データを出力する場合には、欠陥画素の位置を逐次検出して、画像データを補正することができるが、特定の領域内に存在する画素の画像データのみを出力する場合や、特定の水平ライン上に存在する画素の画像データのみを出力する場合には、特定の領域や水平ラインを指定する手段等を有していないため、特定の領域等に存在する欠陥画素の位置を検出することができず、様々な読み出し形式の撮像素子に対応する汎用性の高い欠陥画素検出装置を提供することができない課題があった。
【０００９】
この発明は上記のような課題を解決するためになされたもので、様々な読み出し形式の撮像素子に対応することができる汎用性の高い欠陥画素検出装置を得ることを目的とする。
【００１０】
【課題を解決するための手段】
この発明に係る欠陥画素検出装置は、撮像素子に含まれる欠陥画素のうち、欠陥検出範囲内に存在する欠陥画素の位置を検出する位置検出手段を設け、位置検出手段を、位置記憶部に位置が記憶されている欠陥画素のうち、検出範囲指定部により指定された欠陥検出範囲内に存在する欠陥画素の位置を検出する欠陥画素位置検出部等から構成し、欠陥画素位置検出部を、水平ブランキング期間が開始すると、位置記憶部に位置が記憶されている欠陥画素が検出範囲指定部により指定された欠陥検出範囲の任意の行上に存在するか否かを判定する判定部と、その判定部により任意の行上に存在すると判定された欠陥画素の位置を一旦メモリに格納した後、水平ブランキング期間が終了すると、そのメモリから欠陥画素の位置を取り出して補正手段に出力する制御部とから構成するようにしたものである。
【００１１】
この発明に係る欠陥画素検出装置は、撮像素子に含まれる欠陥画素のうち、欠陥検出範囲内に存在する欠陥画素の位置を検出する位置検出手段を設け、位置検出手段を、位置記憶部に位置が記憶されている欠陥画素のうち、検出範囲指定部により指定された欠陥検出範囲内に存在する欠陥画素の位置を検出する欠陥画素位置検出部等から構成し、欠陥画素位置検出部を、位置記憶部に位置が記憶されている欠陥画素が検出範囲指定部により指定された欠陥検出範囲内に存在するか否かを判定する判定部と、複数の欠陥画素が欠陥検出範囲内に存在する場合、最初に画像データが読み取られる欠陥画素の位置のみを一旦メモリに格納した後、そのメモリから欠陥画素の位置を取り出して補正手段に出力する制御部とから構成するようにしたものである。
【００１２】
この発明に係る欠陥画素検出装置は、撮像素子に含まれる欠陥画素のうち、欠陥検出行上に存在する欠陥画素の位置を検出する位置検出手段を設け、位置検出手段を、位置記憶部に位置が記憶されている欠陥画素のうち、検出行指定部により指定された欠陥検出行上に存在する欠陥画素の位置を検出する欠陥画素位置検出部等から構成し、欠陥画素位置検出部を、水平ブランキング期間が開始すると、位置記憶部に位置が記憶されている欠陥画素が検出行指定部により指定された欠陥検出行上に存在するか否かを判定する判定部と、その判定部により欠陥検出行上に存在すると判定された欠陥画素の位置を一旦メモリに格納した後、水平ブランキング期間が終了すると、そのメモリから欠陥画素の位置を取り出して補正手段に出力する制御部とから構成するようにしたものである。
【００１３】
この発明に係る欠陥画素検出装置は、撮像素子に含まれる欠陥画素のうち、欠陥検出行上に存在する欠陥画素の位置を検出する位置検出手段を設け、位置検出手段を、位置記憶部に位置が記憶されている欠陥画素のうち、検出行指定部により指定された欠陥検出行上に存在する欠陥画素の位置を検出する欠陥画素位置検出部等から構成し、欠陥画素位置検出部を、位置記憶部に位置が記憶されている欠陥画素が検出行指定部により指定された欠陥検出行上に存在するか否かを判定する判定部と、複数の欠陥画素が欠陥検出行上に存在する場合、最初に画像データが読み取られる欠陥画素の位置のみを一旦メモリに格納した後、そのメモリから欠陥画素の位置を取り出して補正手段に出力する制御部とから構成するようにしたものである。
【００１４】
この発明に係る欠陥画素検出装置は、補正後の画像データを出力するとともに、その画像データが欠陥画素に係るデータであることを示す情報を出力するようにしたものである。
【００１５】
この発明に係る欠陥画素検出装置は、同一行に複数の欠陥画素が存在する場合、最初に画像データが読み取られる欠陥画素については行位置情報と列位置情報の双方を記憶し、残りの欠陥画素については列位置情報のみを記憶するようにしたものである。
【００１６】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による欠陥画素検出装置を示す構成図であり、図において、３１は被写体の光学像を結像させるレンズ系、３２は全画素の画像データを読み出す全画素読み出しモードと、ある特定の領域の画像データを読み出す特定画素読み出しモードとを有し、レンズ系３１により結像された被写体の光学像を光電変換して電気信号（画像データ）を出力するＣＣＤセンサなどの撮像素子、３３は撮像素子３２から出力された電気信号の増幅やディジタルクランプなどのアナログ処理を実行するアナログ処理部、３４はアナログ処理部３３から出力されるアナログの画像データをディジタル信号に変換するＡ／Ｄ変換器、３５は撮像素子３２の読み出しモードに応じたタイミングで撮像素子３２を駆動するタイミング発生部である。
【００１７】
３６は全画素読み出しモードを実行する際、タイミング発生部３５から出力されるタイミングクロックに基づいて撮像素子３２を構成する画素の読み出し位置（以下、位置アドレスという）を計数する全画素読み出し計数部、３７は特定画素読み出しモードを実行する際、タイミング発生部３５から出力されるタイミングクロックに基づいて撮像素子３２を構成する特定領域の画素の位置アドレスを計数する特定画素読み出し計数部、３８は図示しないスイッチ又はシャッタなどによって起動され、選択信号を参照して、全画素読み出し計数部３６から出力される位置アドレス、または、特定画素読み出し計数部３７から出力される位置アドレスの何れか一方を選択するアドレス計数値選択部である。
なお、アナログ処理部３３、Ａ／Ｄ変換器３４、タイミング発生部３５、全画素読み出し計数部３６、特定画素読み出し計数部３７及びアドレス計数値選択部３８から画像出力手段が構成されている。
【００１８】
３９は撮像素子３２の撮像面に存在する全ての欠陥画素の位置（以下、画素アドレスという）を記憶する欠陥画素位置記憶部、４０は特定画素読み出しモードを実行する際、撮像素子３２における特定の画像読み出し領域である欠陥画素の欠陥検出範囲（図４の斜線部分を参照）を指定する検出範囲指定部、４１は欠陥画素位置記憶部３９に画素アドレスが記憶されている欠陥画素のうち、検出範囲指定部４０により指定された欠陥検出範囲内に存在する欠陥画素の画素アドレスを検出する特定欠陥画素位置検出部、４２は全画素読み出しモードを実行する場合には、欠陥画素位置記憶部３９に記憶されている全ての欠陥画素の画素アドレスをアドレス比較部４３に出力し、特定画素読み出しモードを実行する場合には、特定欠陥画素位置検出部４１により検出された欠陥画素の画素アドレスをアドレス比較部４３に出力する欠陥画素位置選択部である。
なお、欠陥画素位置記憶部３９、検出範囲指定部４０、特定欠陥画素位置検出部４１及び欠陥画素位置選択部４２から位置検出手段が構成されている。
【００１９】
４３はアドレス計数値選択部３８から出力された位置アドレスと欠陥画素位置選択部４２から出力された画素アドレスを比較し、両者が一致するとアドレス一致信号を出力するアドレス比較部、４４はアドレス比較部４３からアドレス一致信号を受けると、Ａ／Ｄ変換器３４から出力されるディジタルの画像データを補正する欠陥画素補正部である。なお、アドレス比較部４３及び欠陥画素補正部４４から補正手段が構成されている。
４５は特定欠陥画素位置検出部４１から特定欠陥画素検出信号又はアドレス比較部４３からアドレス一致信号を受けると、欠陥画素位置記憶部３９に対して次の欠陥画素の画素アドレスの出力を要求する検出信号選択部である。
【００２０】
図２は特定欠陥画素位置検出部４１の内部構成を示す構成図であり、図において、５１は欠陥画素位置記憶部３９に記憶されている欠陥画素の画素アドレスと検出範囲指定部４０により指定された欠陥検出範囲を比較して、その欠陥検出範囲内に存在する欠陥画素を検出する比較部（判定部）、５２は比較部５１が欠陥検出範囲内に存在する欠陥画素を検出すると、その欠陥画素の画素アドレスを一旦保存部５３に格納し、その後、アドレス比較部４３からアドレス一致信号を受けると、保存部５３から欠陥画素の画素アドレスを取り出して欠陥画素位置選択部４２に出力する制御部、５３は欠陥画素の画素アドレスを格納する保存部（メモリ）である。
【００２１】
次に動作について説明する。
最初に、全画素読み出しモード時の動作について説明する。ここでは、撮像素子３２として、４０９６画素×４０９６画素の二次元ＣＣＤセンサを用いた場合の例で説明する。
【００２２】
欠陥画素位置記憶部３９に記憶される欠陥画素の画素アドレスは、１画面の絶対位置を示すデータである。従って、一つの画素アドレスは水平方向１２ビット（０〜４０９５）、垂直方向１２ビット（０〜４０９５）の計２４ビット幅のデータとなる。
図３は撮像素子３２の撮像面を模式的に表したものである。水平走査方向及び垂直走査方向は図中の矢印の向きと一致し、画素の画像データが順番に読み出される。
左上の先頭画素の絶対位置を０番地として、行アドレス計数値を“０”、列アドレス計数値を“０”とすると、最後に画像データが読み出される画素は、右下の１６７７７２１５番目の画素となり、行アドレス計数値が“４０９５”、列アドレス計数値が“４０９５”となる。図中、黒丸は欠陥画素を示しており、Ａ、Ｂ、Ｃ、Ｄ、Ｅ…の順に読み出しが行われる。
【００２３】
図示しないスイッチ又はシャッタなどにより、全画素読み出しモードがスタートすると、アドレス計数値選択部３８は、選択信号に基づいて全画素読み出し計数部３６から出力される位置アドレスを選択し、その位置アドレスをアドレス比較部４３に転送する。
【００２４】
即ち、タイミング発生部３５がタイミングクロックに同期した画素クロックを発生すると、全画素読み出し計数部３６がその画素クロックを計数し、アドレス計数値選択部３８を経由して、その計数値をアドレス比較部４３に転送する。
なお、全画素読み出し計数部３６は、全画素を計数することができるように、水平アドレス１２ビット（０〜４０９５）、垂直アドレス１２ビット（０〜４０９５）の計２４ビットのカウンタを備えており、画素クロックにより１ずつインクリメントすることで、その計数値を１画面の絶対位置と対応付けている。
【００２５】
また、タイミング発生部３５が撮像素子３２を駆動するためのタイミングクロックを発生すると、撮像素子３２が光の強弱に応じた画像データを出力し、アナログ処理部３３が画像データに対するアナログ処理を実行した後、Ａ／Ｄ変換器３４により画像データがデジタル信号に変換されて、欠陥画素補正部４４に転送される。
【００２６】
一方、欠陥画素位置記憶部３９は、全画素読み出しモードにおける最初の欠陥画素の画素アドレス、即ち、図３の“Ａ”に位置する欠陥画素の画素アドレスを欠陥画素位置選択部４２に出力し、欠陥画素位置選択部４２が最初の欠陥画素の画素アドレスをアドレス比較部４３に出力する。
アドレス比較部４３は、アドレス計数値選択部３８から出力された位置アドレスと欠陥画素位置選択部４２から出力された画素アドレスを比較し、両者が一致する場合には、アドレス一致信号を欠陥画素補正部４４に出力する。
【００２７】
欠陥画素補正部４４は、アドレス比較部４３からアドレス一致信号を受けると、Ａ／Ｄ変換器３４から出力される画像データのうち、“Ａ”の位置に存在する欠陥画素の画像データを補正する。
例えば、欠陥画素に対して水平方向に隣接する２個の画素の画像データを用いる線形補間処理を実施して、欠陥画素の画像データを求めるようにする。
【００２８】
なお、アドレス比較部４３から出力されるアドレス一致信号が検出信号選択部４５にも与えられるので、検出信号選択部４５が欠陥画素位置記憶部３９に対して次の欠陥画素の画素アドレス、即ち、図３の“Ｂ”に位置する欠陥画素の画素アドレスを欠陥画素位置選択部４２に出力させる。
以下、欠陥画素“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”…についても同様の制御を実施することにより、全画素読み出しモードにおける欠陥画素の検出と補正を実行する。
【００２９】
次に、特定画素読み出しモード時の動作について説明する。まず、検出範囲指定部４０を用いて、撮像素子３２における特定の画像読み出し領域、即ち、欠陥画素の欠陥検出範囲を指定する（図４の斜線部分を参照）。
電源オン又はシステムリセット信号などの初期化信号によって、特定欠陥画素位置検出部４１が欠陥画素位置記憶部３９に画素アドレスが記憶されている欠陥画素のうち、検出範囲指定部４０により指定された欠陥検出範囲内に存在する欠陥画素の画素アドレスを検出する。
【００３０】
即ち、特定欠陥画素位置検出部４１の比較部５１は、欠陥画素位置記憶部３９が“Ａ”に位置する欠陥画素の画素アドレスから出力を開始して、“Ｆ”に位置する欠陥画素の画素アドレスを出力したとき初めて、比較一致信号として特定欠陥画素検出信号を出力する。
特定欠陥画素位置検出部４１の制御部５２は、比較部５１から特定欠陥画素検出信号を受けると、“Ｆ”に位置する欠陥画素の画素アドレスを保存部５３に格納する。
【００３１】
以下同様の動作を“Ｇ”、“Ｈ”、“Ｉ”…の順に繰返し、欠陥検出範囲内に存在する全ての欠陥画素の画素アドレスを保存部５３に格納する。これらの動作が終了すると、欠陥画素検出装置はアイドル状態となり、図示しないスイッチ又はシャッタなどによって、特定画素読み出しモードがスタートする。
【００３２】
特定画素読み出しモードがスタートすると、アドレス計数値選択部３８、欠陥画素位置選択部４２及び検出信号選択部４５は、選択信号に基づいて特定画素読み出し計数部３７、特定欠陥画素位置検出部４１からの信号を選択するものとする。
【００３３】
特定画素読み出しモードにおける撮像素子３２は、図４の斜線部領域のみの読み出しを実行する。アドレス計数値選択部３８は、選択信号に基づいて、特定画素読み出し計数部３７から出力される位置アドレスを選択して、アドレス比較部４３に転送する。
【００３４】
即ち、タイミング発生部３５がタイミングクロックに同期した画素クロックを発生すると、特定画素読み出し計数部３７がその画素クロックを計数し、アドレス計数値選択部３８を経由して、その計数値をアドレス比較部４３に転送する。
なお、特定画素読み出し計数部３７は、欠陥検出範囲内に存在する画素のみを計数できれば足りるが、汎用性を高めるため欠陥検出範囲を任意と仮定し、全画素読み出し計数部３６と同様に最大２４ビットのカウンタを備えるものとする。
特定画素読み出し計数部３７は、画素クロックにより１ずつインクリメントすることで、その計数値を１画面の絶対位置と対応付けている。
【００３５】
また、タイミング発生部３５が撮像素子３２を駆動するためのタイミングクロックを発生すると、撮像素子３２が光の強弱に応じた画像データを出力し、アナログ処理部３３が画像データに対するアナログ処理を実行した後、Ａ／Ｄ変換器３４により画像データがデジタル信号に変換されて、アドレス比較部４３に転送される。
【００３６】
一方、特定欠陥画素位置検出部４１の制御部５２は、特定画素読み出しモードにおける最初の欠陥画素の画素アドレス、即ち、図４の“Ｆ”に位置する欠陥画素の画素アドレスを欠陥画素位置選択部４２に出力し、欠陥画素位置選択部４２が最初の欠陥画素の画素アドレスをアドレス比較部４３に出力する。
アドレス比較部４３は、アドレス計数値選択部３８から出力された位置アドレスと欠陥画素位置選択部４２から出力された画素アドレスを比較し、両者が一致する場合には、アドレス一致信号を欠陥画素補正部４４に出力する。
【００３７】
欠陥画素補正部４４は、アドレス比較部４３からアドレス一致信号を受けると、Ａ／Ｄ変換器３４から出力される画像データのうち、“Ｆ”の位置に存在する欠陥画素の画像データを補正する。
例えば、欠陥画素に対して水平方向に隣接する２個の画素の画像データを用いる線形補間処理を実施して、欠陥画素の画像データを求めるようにする。
【００３８】
なお、アドレス比較部４３から出力されるアドレス一致信号が特定欠陥画素位置検出部４１の制御部５２にも与えられるので、次の欠陥画素の画素アドレス、即ち、図４の“Ｇ”に位置する欠陥画素の画素アドレスを欠陥画素位置選択部４２に出力する。
以下、欠陥画素“Ｇ”、“Ｈ”、“Ｉ”…についても同様の制御を実施することにより、特定画素読み出しモードにおける欠陥画素の検出と補正を実行する。
【００３９】
以上で明らかなように、この実施の形態１によれば、撮像素子３２に含まれる欠陥画素のうち、欠陥検出範囲内に存在する欠陥画素の位置を検出する特定欠陥画素位置検出部４１を設けるように構成したので、特定の領域内に存在する画素の画像データのみを読み出す撮像素子３２のリアルタイムな欠陥画素検出が可能になる効果を奏する。
【００４０】
なお、この実施の形態１では、４０９６画素×４０９６画素を有する撮像素子３２について示したが、画素の個数は任意の数でよく、それに応じて全画素読み出し計数部３６及び特定画素読み出し計数部３７のカウンタのビット数を変更すればよい。また、欠陥画素の個数も任意であり、保存部５３の容量を変更すればよい。
【００４１】
また、この実施の形態１では、入力デバイスである撮像素子３２の欠陥画素を検出するものについて示したが、液晶やプラズマディスプレイなどの表示デバイスの欠陥画素の検出にも適応可能であり、この実施の形態１と同様の効果を奏することができる。
【００４２】
実施の形態２．
図５はこの発明の実施の形態１による欠陥画素検出装置における特定欠陥画素位置検出部４１の内部構成を示す構成図であり、図において、図２と同一符号は同一または相当部分を示すので説明を省略する。
５４は水平ブランキング期間が開始すると、欠陥画素位置記憶部３９に記憶されている欠陥画素の画素アドレスと検出範囲指定部４０により指定された欠陥検出範囲の行アドレスを比較し、両者が一致すると行アドレス一致信号を出力する行比較部、５５は行比較部５４から行アドレス一致信号を受けると、その欠陥画素の画素アドレスと欠陥検出範囲の列アドレスを比較し、両者が一致すると列アドレス一致信号を出力する列比較部である。なお、行比較部５４及び列比較部５５から判定部が構成されている。
【００４３】
５６は列比較部５５から列アドレス一致信号を受けると、その欠陥画素の画素アドレスを一旦行位置保存部５７に格納し、その後、水平ブランキング期間が終了すると、行位置保存部５７から欠陥画素の画素アドレスを取り出して欠陥画素位置選択部４２に出力する制御部、５７は欠陥画素の画素アドレスを格納する行位置保存部（メモリ）、５８は列比較部５５から出力される列アドレス一致信号と撮像素子３２の水平ブランキング信号とに基づいて特定欠陥画素検出信号を出力する信号出力部である。
【００４４】
次に動作について説明する。
上記実施の形態１では、電源オン又はシステムリセット信号などの初期化信号を受けると、特定領域（欠陥検出範囲）に存在する欠陥画素の画素アドレスを保存部５３に格納するものについて示したが、撮像素子３２の水平ブランキング期間中に欠陥検出範囲における１行分の欠陥画素の画素アドレスを行位置保存部５７に格納し、水平有効期間中に欠陥検出範囲の欠陥画素の検出を実行するようにしてもよい。
【００４５】
具体的には次の通りである。ただし、全画素読み出しモード時の動作及び撮像素子３２の読み出し動作については上記実施の形態１と同様であるため、特定画素読み出しモード時の動作についてのみ説明する。
図示しないスイッチ又はシャッタなどによって特定画素読み出しモードがスタートすると、検出範囲指定部４０により指定された欠陥検出範囲の中で、最初の行上に存在する画素のアドレスが行比較部５４及び列比較部５５に出力される。即ち、最初の行上に存在する画素のアドレスのうち、行アドレスが行比較部５４に出力され、列アドレスが列比較部５５に出力される。
【００４６】
次に、フレームの最初の水平ブランキング期間が開始すると、欠陥画素位置記憶部３９が欠陥画素の画素アドレスを行比較部５４及び列比較部５５に出力し、行比較部５４が画素アドレスと行アドレスを比較し、列比較部５５が画素アドレスと列アドレスを比較する。
図４の例では、欠陥検出範囲の最初の行上に存在する欠陥画素、即ち、“Ｆ”に位置する欠陥画素の画素アドレスが出力されたとき、行アドレスと列アドレスの双方が一致し、制御部５６が“Ｆ”に位置する欠陥画素の画素アドレスを行位置保存部５７に格納する。図４の場合、最初の行上には“Ｆ”に位置する画素のみが欠陥画素であるが、同一行に複数の欠陥画素が存在する場合は、同様にして、複数の欠陥画素の画素アドレスが行位置保存部５７に格納される。
【００４７】
次に、水平ブランキング期間が終了すると、タイミング発生部３５により撮像素子３２が駆動され、撮像素子３２を構成する素子の画像データが順次アナログ処理部３３、Ａ／Ｄ変換器３４で処理されて欠陥画素補正部４４に転送される。
同時に特定画素読み出し計数部３７によって特定領域の位置アドレスが順番に計数され、その計数された位置アドレスがアドレス計数値選択部３８を経由して、アドレス比較部４３に転送される。
【００４８】
同時に特定欠陥画素位置検出部４１の制御部５６は、特定画素読み出しモードにおける最初の欠陥画素、即ち、図４の“Ｆ”に位置する欠陥画素の画素アドレスを行位置保存部５７から読み出し、欠陥画素位置選択部４２を介して、その画素アドレスをアドレス比較部４３に出力する。
【００４９】
アドレス比較部４３は、アドレス計数値選択部３８から出力された位置アドレスと欠陥画素位置選択部４２から出力された画素アドレスを比較し、両者が一致する場合には、アドレス一致信号を欠陥画素補正部４４に出力する。
欠陥画素補正部４４は、アドレス比較部４３からアドレス一致信号を受けると、Ａ／Ｄ変換器３４から出力される画像データのうち、“Ｆ”の位置に存在する欠陥画素の画像データを補正する。
【００５０】
図４の例では、最初の行上には“Ｆ”に位置する画素のみが欠陥画素であるが、同一行に複数の欠陥画素が存在する場合は、次の水平ブランキング期間が開始されるまで、上記の動作を繰返し、特定領域の中の指定する行アドレスに存在する欠陥画素の検出が実施される。
【００５１】
次の水平ブランキング期間が開始すると、検出範囲指定部４０により指定された欠陥検出範囲の中で、次の行上に存在する画素のアドレスが行比較部５４及び列比較部５５に出力され、“Ｇ”に位置する欠陥画素の画素アドレスのみが行位置保存部５７に格納されることになる。
以下、上記と同様の動作を繰返すことにより、欠陥検出範囲内に存在する全ての欠陥画素の検出と補正が実施される。
【００５２】
以上で明らかなように、この実施の形態２によれば、水平ブランキング期間が開始すると、欠陥画素位置記憶部３９に画素アドレスが記憶されている欠陥画素が欠陥検出範囲の任意の行上に存在するか否かを判定し、任意の行上に存在すると判定された欠陥画素の位置を一旦行位置保存部５７に格納した後、水平ブランキング期間が終了すると、その行位置保存部５７から欠陥画素の画素アドレスを取り出して出力するように構成したので、特定の領域内に存在する画素の画像データのみを読み出す撮像素子３２のリアルタイムな欠陥画素検出が可能になり、また、行位置保存部５７は１行分の画素アドレスを格納できれば足りるため、容量の低減化を図ることができる効果を奏する。
【００５３】
実施の形態３．
図６はこの発明の実施の形態３による欠陥画素検出装置を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
６１は特定行読み出しモードを実行する際、タイミング発生部３５から出力されるタイミングクロックに基づいて撮像素子３２を構成する特定行の画素の位置アドレスを計数する特定行読み出し計数部（画像出力手段）、６２は特定行読み出しモードを実行する際、撮像素子３２における特定の画像読み出し行である欠陥画素の欠陥検出行（図８の斜線部分を参照）を指定する検出行指定部、６３は欠陥画素位置記憶部３９に画素アドレスが記憶されている欠陥画素のうち、検出行指定部６２により指定された欠陥検出行上に存在する欠陥画素の画素アドレスを検出する特定行欠陥画素位置検出部である。なお、検出行指定部６２及び特定行欠陥画素位置検出部６３は位置検出手段を構成する。
【００５４】
図７は特定行欠陥画素位置検出部６３の内部構成を示す構成図であり、図において、７１は水平ブランキング期間が開始すると、欠陥画素位置記憶部３９に記憶されている欠陥画素の画素アドレスと検出行指定部６２により指定された欠陥検出行の行アドレスを比較し、両者が一致すると行アドレス一致信号を出力する行比較部（判定部）、７２は行比較部７１から行アドレス一致信号を受けると、その欠陥画素の画素アドレスを一旦行位置保存部７３に格納し、その後、水平ブランキング期間が終了すると、行位置保存部７３から欠陥画素の画素アドレスを取り出して欠陥画素位置選択部４２に出力する制御部、７３は欠陥画素の画素アドレスを格納する行位置保存部（メモリ）、７４は行比較部７１から出力される行アドレス一致信号と撮像素子３２の水平ブランキング信号とに基づいて特定欠陥画素検出信号を出力する信号出力部である。
【００５５】
次に動作について説明する。
上記実施の形態１，２では、撮像素子３２を構成する画素のうち、特定領域内の画素の画像データを読み出すものについて示したが、撮像素子３２を構成する画素のうち、任意の行上に存在する画素の画像データを読み出すようにしてもよい。
【００５６】
具体的には次の通りである。ただし、特定行読み出しモードにおける撮像素子３２は、図８に示すように、８行を一つの単位とし、このうち１行目と６行目に存在する画素の画像データのみを読み出すものとする。
図示しないスイッチ又はシャッタなどにより、特定行読み出しモードがスタートすると、アドレス計数値選択部３８は、選択信号に基づいて特定行読み出し計数部６１から出力される位置アドレスを選択し、その位置アドレスをアドレス比較部４３に転送する。
【００５７】
即ち、タイミング発生部３５がタイミングクロックに同期した画素クロックを発生すると、特定行読み出し計数部６１がその画素クロックを計数し、アドレス計数値選択部３８を経由して、その計数値をアドレス比較部４３に転送する。
なお、特定行読み出し計数部６１は、画素クロックにより１ずつインクリメントすることで、その計数値を１画面の絶対位置と対応付けている。
【００５８】
また、タイミング発生部３５が撮像素子３２を駆動するためのタイミングクロックを発生すると、撮像素子３２が光の強弱に応じた画像データを出力し、アナログ処理部３３が画像データに対するアナログ処理を実行した後、Ａ／Ｄ変換器３４により画像データがデジタル信号に変換されて、アドレス比較部４３に転送される。
【００５９】
一方、図示しないスイッチ又はシャッタなどによって特定行読み出しモードがスタートすると、検出行指定部６２により指定された欠陥検出行を示す行アドレスが特定行欠陥画素位置検出部６３の行比較部７１に出力される。図８の例では、８行を一つの単位とし、このうち１行目と６行目の画素の画像データを出力するので、行アドレスとして下位３ビットを使用し、最初の特定行である１行目の行アドレス“００１”が出力される。
【００６０】
次に、フレームの最初の水平ブランキング期間が開始すると、欠陥画素位置記憶部３９が欠陥画素の画素アドレスを行比較部７１に出力し、行比較部７１が画素アドレスにおける行アドレスの下位３ビットと、検出行指定部６２により指定された行アドレスを比較する。
図８の例では、１行目の“Ｊ”、“Ｋ”、“Ｌ”に位置する欠陥画素の画素アドレスが出力されると行アドレスの下位３ビットが一致し、制御部７２が“Ｊ”、“Ｋ”、“Ｌ”に位置する欠陥画素の画素アドレスを行位置保存部７３に格納する。
【００６１】
次に、水平ブランキング期間が終了すると、タイミング発生部３５により撮像素子３２が駆動され、撮像素子３２を構成する素子の画像データが順次アナログ処理部３３、Ａ／Ｄ変換器３４で処理されて欠陥画素補正部４４に転送される。
同時に特定行読み出し計数部６１によって特定行の位置アドレスが順番に計数され、その計数された位置アドレスがアドレス計数値選択部３８を経由して、アドレス比較部４３に転送される。
【００６２】
同時に特定行欠陥画素位置検出部６３の制御部７２は、特定行読み出しモードにおける最初の欠陥画素、即ち、図８の“Ｊ”に位置する欠陥画素の画素アドレスを行位置保存部７３から読み出し、欠陥画素位置選択部４２を介して、その画素アドレスをアドレス比較部４３に出力する。
【００６３】
アドレス比較部４３は、アドレス計数値選択部３８から出力された位置アドレスと欠陥画素位置選択部４２から出力された画素アドレスを比較し、両者が一致する場合には、アドレス一致信号を欠陥画素補正部４４に出力する。
欠陥画素補正部４４は、アドレス比較部４３からアドレス一致信号を受けると、Ａ／Ｄ変換器３４から出力される画像データのうち、“Ｊ”の位置に存在する欠陥画素の画像データを補正する。
“Ｊ”の位置に存在する欠陥画素の画像データが補正されると、同一行上に存在する“Ｋ”、“Ｌ”に位置する欠陥画素も同様にアドレスが比較された後、画像データが補正される。
【００６４】
次の水平ブランキング期間が開始すると、検出行指定部６２により次の欠陥検出行が指定され、次の欠陥検出行の行アドレスが特定行欠陥画素位置検出部６３の行比較部７１に出力される。図８の例では、２番目の特定行である６行目の行アドレス“１１０”が出力される。これにより、“Ｍ”、“Ｎ”…に位置する欠陥画素の画素アドレスが行位置保存部７３に格納される。
以下、１行目と同様の動作を繰返すことにより、６行目に存在する欠陥画素の検出と補正が実施され、最終的に、指定された全ての欠陥検出行上に存在する欠陥画素の検出と補正が実施される。
【００６５】
以上で明らかなように、この実施の形態３によれば、撮像素子３２に含まれる欠陥画素のうち、欠陥検出行上に存在する欠陥画素の位置を検出する特定行欠陥画素位置検出部６３を設けるように構成したので、特定行上に存在する画素の画像データのみを読み出す撮像素子３２のリアルタイムな欠陥画素検出が可能になる効果を奏する。
【００６６】
実施の形態４．
図９はこの発明の実施の形態４による欠陥画素検出装置を示す構成図であり、図において、図６と同一符号は同一または相当部分を示すので説明を省略する。
８１は欠陥画素位置記憶部３９に画素アドレスが記憶されている欠陥画素が検出行指定部６２により指定された欠陥検出行上に存在するか否かを判定し、複数の欠陥画素が欠陥検出行上に存在する場合、最初に画像データが読み取られる欠陥画素の画素アドレスのみを一旦画素位置レジスタ８３に格納した後、その画素位置レジスタ８３から欠陥画素の画素アドレスを取り出して欠陥画素位置選択部４２に出力する特定行欠陥画素位置検出部（位置検出手段）である。
【００６７】
８２は欠陥画素位置記憶部３９に記憶されている画素アドレスの下位３ビットと、検出行指定部６２により指定された欠陥検出行を示す下位３ビットを比較して、両者が一致すると特定行検出信号を出力する比較器（判定部）、８３は画素クロックで駆動され、欠陥画素位置記憶部３９に記憶されている欠陥画素の画素アドレスのうち、１画素分の画素アドレスをラッチする画素位置レジスタ（メモリ）、８４は特定行検出信号とアドレス一致信号の排他的論理和を求めるイクスクルーシブオア出力器である。
【００６８】
次に動作について説明する。
上記実施の形態３では、撮像素子３２の水平ブランキング期間中に特定行の欠陥画素の画素アドレスを行位置保存部７３に格納し、水平有効期間中に特定行の欠陥画素の画素アドレスを取り出すものについて示したが、特定行読み出しモードにおいて、特定行読み出し計数部６１により計数された位置アドレスより、常に１つ先の欠陥画素の画素アドレスを画素位置レジスタ８３に格納するようにしてもよい。
【００６９】
具体的には次の通りである。ただし、全画素読み出しモード時の動作及び撮像素子３２の読み出し動作については上記実施の形態３と同様であるため、特定画素読み出しモード時の動作についてのみ説明する。
なお、アドレス比較部４３が出力するアドレス一致信号、比較器８２が出力する特定行検出信号はＨｉｇｈを有意とし、初期値をＬｏｗとする。また、イクスクルーシブオア出力器８４が出力するアドレスカウンタイネーブルはＬｏｗのとき、欠陥画素位置記憶部３９が出力する画素アドレスを更新するものとし、初期値をＬｏｗとする。さらに、特定行読み出しモードにおける撮像素子３２は、図８に示すように、８行を一つの単位として、１行目と６行目を読み出すものとする。
【００７０】
特定行読み出しモードでは、撮像素子３２の水平帰線期間を意識せず、特定行読み出し計数部６１が、ある欠陥画素の位置アドレスを計数する前に、該当する特定行の欠陥画素の画素アドレスを画素位置レジスタ８３に用意して比較を実行し、欠陥画素の位置アドレスが計数された直後に、次の欠陥画素の画素アドレスを画素位置レジスタ８３に用意する動作を繰返すものである。即ち、画素位置レジスタ８３には、常に、特定行読み出し計数部６１の先回りをして特定行における欠陥画素の画素アドレスが格納されることになる。
【００７１】
図示しないスイッチ又はシャッタなどにより、特定行読み出しモードがスタートすると、撮像素子３２から画像データの読み出しが開始すると同時に、検出行指定部６２によって特定行のアドレスが指定される。
上記実施の形態３では、出力順に一つの行アドレスを指定するが、この実施の形態４では、１行目と６行目に相当する２つの行アドレス“００１”と“１１０”を指定する。２つの行アドレスは比較器８２に送られ、欠陥画素位置記憶部３９に記憶された画素アドレスの行アドレスを示す下位３ビットと比較される。
このとき、アドレスカウンタイネーブルはＬｏｗであるので、欠陥画素位置記憶部３９から出力される欠陥画素の画素アドレスは画素クロックに同期して、０番地から順番に更新される。
【００７２】
欠陥画素位置記憶部３９に記憶された欠陥画素の行アドレスを示す下位３ビットが“００１”又は“１１０”になると、比較器８２がアドレスの一致を検出して、特定行検出信号がＨｉｇｈとなる。図８の例では、“Ｊ”に位置する欠陥画素の画素アドレスが出力されたときアドレスが一致する。
アドレス比較部４３が出力するアドレス一致信号は、上述したように、初期状態がＬｏｗであり、特定行読み出しモードでは、検出信号選択部４５はイクスクルーシブオア出力器８４からの信号を選択して欠陥画素位置記憶部３９に出力するので、比較器８２が出力する特定行検出信号がＨｉｇｈとなることでイクスクルーシブオア出力器８４から出力されるアドレスカウンタイネーブルがＨｉｇｈとなり、欠陥画素位置記憶部３９の画素アドレスの更新が停止する。
これにより、画素位置レジスタ８３には欠陥画素の画素アドレスである“Ｊ”のアドレスがラッチされ、欠陥画素位置選択部４２を介してアドレス比較部４３に転送される。
【００７３】
並行して、特定行読み出しモードにおける撮像面上の位置アドレスをカウントする特定行読み出し計数部６１の計数結果がアドレス計数選択部３８を経由してアドレス比較部４３に転送され、比較器８２が出力する特定行検出信号がＨｉｇｈになることにより、その位置アドレスと“Ｊ”の画素アドレスとの比較が行われる。
【００７４】
そして、特定行読み出し計数部６１から出力される位置アドレスが“Ｊ”のアドレスに達すると、アドレス比較部４３がアドレス一致信号をＨｉｇｈにする。
これにより、欠陥画素補正部４４が、Ａ／Ｄ変換器３４が出力する画像信号のうち、“Ｊ”に位置する欠陥画素の画像データを補正する。
なお、欠陥画素検出信号がＨｉｇｈに遷移することにより、イクスクルーシブオア出力器８４によって、アドレスカウンタイネーブルがＬｏｗとなり、欠陥画素位置記憶部３９が出力する画素アドレスが更新される。
【００７５】
欠陥画素位置記憶部３９が出力する画素アドレスが更新されると、特定行読み出し計数部６１の先回りをして、“Ｋ”に位置する欠陥画素の画素アドレスが画素位置レジスタ８３に転送される。同時に、画素位置レジスタ８３の格納内容が次の欠陥画素の画素アドレスとなるため、アドレス比較部４３が出力するアドレス一致信号は再びＬｏｗとなり、イクスクルーシブオア出力器８４によって、アドレスカウンタイネーブルがＨｉｇｈとなり、直ちに欠陥画素位置記憶部３９が出力する画素アドレスの更新が停止する。
上記と同様の動作を６行目、９行目、１４行目…と繰返すことにより、特定行読み出しモードの欠陥画素検出が行われる。
【００７６】
以上で明らかなように、この実施の形態４によれば、特定行読み出し計数部６１により計数された位置アドレスより、常に１つ先の欠陥画素の画素アドレスを画素位置レジスタ８３に格納するように構成したので、１つの画素アドレスのみを格納する画素位置レジスタ８３を用意すればよく、メモリ容量を大幅に低減することができる効果を奏する。
【００７７】
なお、この実施の形態４では、複数の欠陥画素が欠陥検出行上に存在する場合、最初に画像データが読み取られる欠陥画素の画素アドレスのみを画素位置レジスタ８３に格納するものについて示したが、上記実施の形態１のように、検出範囲指定部４０を備える欠陥画素検出装置に適用してもよい。
即ち、複数の欠陥画素が欠陥検出範囲内に存在する場合、最初に画像データが読み取られる欠陥画素の画素アドレスのみを一旦画素位置レジスタ８３に格納した後、画素位置レジスタ８３から欠陥画素の画素アドレスを取り出して、欠陥画素位置選択部４２を介してアドレス比較部４３に転送するようにすればよい。
【００７８】
実施の形態５．
上記実施の形態１から実施の形態４では、欠陥画素補正部４４が欠陥画素の画像データを補正して出力するものについて示したが、補正後の画像データを出力するとともに、その画像データが欠陥画素に係るデータであることを示す情報を出力するようにしてもよい。
これにより、後段の処理装置が欠陥画素に係るデータであることを認識することができるため、補正後の画像データに対して特別の処理を施すことが可能になる効果を奏する。
【００７９】
実施の形態６．
上記実施の形態１から実施の形態５では、欠陥画素位置記憶部３９が欠陥画素の画素アドレスを記憶するものについて示したが、同一行に複数の欠陥画素が存在する場合、最初に画像データが読み取られる欠陥画素については行位置情報と列位置情報の双方を記憶し、残りの欠陥画素については列位置情報のみを記憶するようにしてもよい。
これにより、欠陥画素位置記憶部３９の容量を大幅に低減することができる効果を奏する。
【００８０】
なお、同一行に存在する２番目以降の欠陥画素の行アドレスは、最初の欠陥画素の行アドレスと同一であるので、最初の欠陥画素の行アドレスが与えられれば、特定欠陥画素位置検出部４１等は、同一行に存在する２番目以降の欠陥画素の位置を特定することができる。
【００８１】
実施の形態７．
上記実施の形態１から実施の形態６では、特に言及していないが、検出範囲指定部４０及び検出行指定部６２については、マイクロプロセッサを用いて構成するようにしてもよい。
これにより、欠陥検出範囲や欠陥検出行をダイナミックに設定することができるので、欠陥画素検出装置の汎用性を一層高めることができる効果を奏する。
【００８２】
【発明の効果】
以上のように、この発明によれば、撮像素子に含まれる欠陥画素のうち、欠陥検出範囲内に存在する欠陥画素の位置を検出する位置検出手段を設けるように構成したので、特定の領域内に存在する画素の画像データのみを読み出す撮像素子のリアルタイムな欠陥画素検出が可能になる効果がある。
また、位置記憶部に位置が記憶されている欠陥画素のうち、検出範囲指定部により指定された欠陥検出範囲内に存在する欠陥画素の位置を検出する欠陥画素位置検出部等から位置検出手段を構成するようにしたので、構成の複雑化を招くことなく、欠陥検出範囲内に存在する欠陥画素の位置を検出することができる効果がある。
さらに、水平ブランキング期間が開始すると、位置記憶部に位置が記憶されている欠陥画素が検出範囲指定部により指定された欠陥検出範囲の任意の行上に存在するか否かを判定する判定部と、その判定部により任意の行上に存在すると判定された欠陥画素の位置を一旦メモリに格納した後、水平ブランキング期間が終了すると、そのメモリから欠陥画素の位置を取り出して補正手段に出力する制御部とから欠陥画素位置検出部を構成するようにしたので、画素アドレスを格納するメモリの容量の低減化を図ることができる効果がある。
【００８３】
この発明によれば、撮像素子に含まれる欠陥画素のうち、欠陥検出範囲内に存在する欠陥画素の位置を検出する位置検出手段を設けるように構成したので、特定の領域内に存在する画素の画像データのみを読み出す撮像素子のリアルタイムな欠陥画素検出が可能になる効果がある。
また、位置記憶部に位置が記憶されている欠陥画素のうち、検出範囲指定部により指定された欠陥検出範囲内に存在する欠陥画素の位置を検出する欠陥画素位置検出部等から位置検出手段を構成するようにしたので、構成の複雑化を招くことなく、欠陥検出範囲内に存在する欠陥画素の位置を検出することができる効果がある。
さらに、位置記憶部に位置が記憶されている欠陥画素が検出範囲指定部により指定された欠陥検出範囲内に存在するか否かを判定する判定部と、複数の欠陥画素が欠陥検出範囲内に存在する場合、最初に画像データが読み取られる欠陥画素の位置のみを一旦メモリに格納した後、そのメモリから欠陥画素の位置を取り出して補正手段に出力する制御部とから欠陥画素位置検出部を構成するようにしたので、画素アドレスを格納するメモリの容量の低減化を図ることができる効果がある。
【００８４】
この発明によれば、撮像素子に含まれる欠陥画素のうち、欠陥検出行上に存在する欠陥画素の位置を検出する位置検出手段を設けるように構成したので、特定行上に存在する画素の画像データのみを読み出す撮像素子のリアルタイムな欠陥画素検出が可能になる効果がある。
また、位置記憶部に位置が記憶されている欠陥画素のうち、検出行指定部により指定された欠陥検出行上に存在する欠陥画素の位置を検出する欠陥画素位置検出部等から位置検出手段を構成するようにしたので、構成の複雑化を招くことなく、欠陥検出行上に存在する欠陥画素の位置を検出することができる効果がある。
さらに、水平ブランキング期間が開始すると、位置記憶部に位置が記憶されている欠陥画素が検出行指定部により指定された欠陥検出行上に存在するか否かを判定する判定部と、その判定部により欠陥検出行上に存在すると判定された欠陥画素の位置を一旦メモリに格納した後、水平ブランキング期間が終了すると、そのメモリから欠陥画素の位置を取り出して補正手段に出力する制御部とから欠陥画素位置検出部を構成するようにしたので、画素アドレスを格納するメモリの容量の低減化を図ることができる効果がある。
【００８５】
この発明によれば、撮像素子に含まれる欠陥画素のうち、欠陥検出行上に存在する欠陥画素の位置を検出する位置検出手段を設けるように構成したので、特定行上に存在する画素の画像データのみを読み出す撮像素子のリアルタイムな欠陥画素検出が可能になる効果がある。
また、位置記憶部に位置が記憶されている欠陥画素のうち、検出行指定部により指定された欠陥検出行上に存在する欠陥画素の位置を検出する欠陥画素位置検出部等から位置検出手段を構成するようにしたので、構成の複雑化を招くことなく、欠陥検出行上に存在する欠陥画素の位置を検出することができる効果がある。
さらに、位置記憶部に位置が記憶されている欠陥画素が検出行指定部により指定された欠陥検出行上に存在するか否かを判定する判定部と、複数の欠陥画素が欠陥検出行上に存在する場合、最初に画像データが読み取られる欠陥画素の位置のみを一旦メモリに格納した後、そのメモリから欠陥画素の位置を取り出して補正手段に出力する制御部とから欠陥画素位置検出部を構成するようにしたので、画素アドレスを格納するメモリの容量の低減化を図ることができる効果がある。
【００８６】
この発明によれば、補正後の画像データを出力するとともに、その画像データが欠陥画素に係るデータであることを示す情報を出力するように構成したので、後段の処理装置が補正後の画像データに対して特別の処理を施すことが可能になる効果がある。
【００８７】
この発明によれば、同一行に複数の欠陥画素が存在する場合、最初に画像データが読み取られる欠陥画素については行位置情報と列位置情報の双方を記憶し、残りの欠陥画素については列位置情報のみを記憶するように構成したので、位置記憶部の容量を大幅に低減することができる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による欠陥画素検出装置を示す構成図である。
【図２】 この発明の実施の形態１による欠陥画素検出装置における特定欠陥画素位置検出部４１の内部構成を示す構成図である。
【図３】 撮像素子３２の撮像面を模式的に表した説明図である。
【図４】 撮像素子３２における画像データの読み出し領域を示す説明図である。
【図５】 この発明の実施の形態２による欠陥画素検出装置における特定欠陥画素位置検出部４１の内部構成を示す構成図である。
【図６】 この発明の実施の形態３による欠陥画素検出装置を示す構成図である。
【図７】 この発明の実施の形態３による欠陥画素検出装置における特定行欠陥画素位置検出部６３の内部構成を示す構成図である。
【図８】 撮像素子３２における画像データの読み出し領域を示す説明図である。
【図９】 この発明の実施の形態４による欠陥画素検出装置を示す構成図である。
【図１０】 従来の欠陥画素検出装置を示す構成図である。
【符号の説明】
３１ レンズ系、３２ 撮像素子、３３ アナログ処理部（画像出力手段）、３４ Ａ／Ｄ変換器（画像出力手段）、３５ タイミング発生部（画像出力手段）、３６ 全画素読み出し計数部（画像出力手段）、３７ 特定画素読み出し計数部（画像出力手段）、３８ アドレス計数値選択部（画像出力手段）、３９ 欠陥画素位置記憶部（位置検出手段）、４０ 検出範囲指定部（位置検出手段）、４１ 特定欠陥画素位置検出部（位置検出手段）、４２ 欠陥画素位置選択部（位置検出手段）、４３ アドレス比較部（補正手段）、４４ 欠陥画素補正部（補正手段）、４５ 検出信号選択部、５１ 比較部（判定部）、５２ 制御部、５３ 保存部（保存部）、５４ 行比較部（判定部）、５５ 列比較部（判定部）、５６ 制御部、５７ 行位置保存部（メモリ）、５８ 信号出力部、６１ 特定行読み出し計数部（画像出力手段）、６２ 検出行指定部（位置検出手段）、６３ 特定行欠陥画素位置検出部（位置検出手段）、７１ 行比較部（判定部）、７２ 制御部、７３ 行位置保存部（メモリ）、７４ 信号出力部、８１ 特定行欠陥画素位置検出部（位置検出手段）、８２ 比較器（判定部）、８３ 画素位置レジスタ（メモリ）、８４ イクスクルーシブオア出力器。
【発明の属する技術分野】
この発明は、撮像素子に含まれる欠陥画素を検出して、その欠陥画素の画像データを補正する欠陥画素検出装置に関するものである。
【０００２】
【従来の技術】
撮像素子のような光を電気信号に変換する素子は、数十万から数百万程度の画素を有している。しかし、これらの画素の中には白つぶれや黒つぶれなどの欠陥画素が存在する場合がある。欠陥画素は存在しないことが望ましいが、歩留まりのコスト面や技術的困難さから、ある程度の数を見越して製造されている。
欠陥画素の処理方法として、欠陥画素の画像データを欠陥画素の前画素の画像データに置換する等の方策がある。そのためには、欠陥画素の位置情報を撮像素子の読み出し位置と照らし合わせて同定することが必要となる。
【０００３】
図１０は例えば特開昭６３−８６９７１号公報に示された従来の欠陥画素検出装置を示す構成図であり、図において、１は欠陥画素の存在する水平ライン番地、ブロック番地及びセル番地が記憶されたＥＥＰＲＯＭを内蔵するマイクロコンピュータ、２はバスインタフェース回路、３〜８はシフトレジスタ、９はカウンタ、１０はタイミングクロックを発生するタイミングクロック発生回路、１１はタイミングクロックに同期してＣＣＤセンサ１２の走査位置を制御する撮像素子ドライブ、１２は撮像素子であるＣＣＤセンサ、１３はサンプルホールド回路、１４はＣＣＤセンサ１２を構成する画素の画像データを出力する出力信号処理回路、１５〜１７はＣＣＤセンサ１２の走査位置を計数するカウンタ、１８〜２０はアドレスを比較するコンパレータ、２１はコンパレータ１８〜２０からアドレス一致信号を受けると、サンプルホールドパルスの出力を停止する論理回路である。
【０００４】
次に動作について説明する。
マイクロコンピュータ１には予め欠陥画素の存在する水平ライン番地、ブロック番地及びセル番地（以下、欠陥アドレスという）が記憶されており、電源投入後、バスインタフェース回路２を通じて、欠陥アドレスをシフトレジスタ３〜８にロードする。
【０００５】
この際、カウンタ９が欠陥アドレスの転送数を管理することにより、シフトレジスタ６〜８には、ＣＣＤセンサ１２に含まれる欠陥画素のうち、先に走査される欠陥画素のアドレスをロードし、シフトレジスタ３〜５には、その次に走査される欠陥画素のアドレスをロードする。
【０００６】
その後、カウンタ１５〜１７がＣＣＤセンサ１２の走査位置を管理し、ＣＣＤセンサ１２の走査位置がシフトレジスタ６〜８にロードされている欠陥アドレスと一致すると、コンパレータ１８〜２０の全てがアドレス一致信号を出力する。
このようにして、コンパレータ１８〜２０の全てからアドレス一致信号を受けると、論理回路２１がサンプルホールドパルスの出力を停止するので、サンプルホールド回路１３は、ＣＣＤセンサ１２から出力された欠陥画素の画像データを出力信号処理回路１４に出力せず、その欠陥画素の１つ前の画像データを続けて信号処理回路１４に出力する。
【０００７】
これにより、出力信号処理回路１４は、欠陥画素の１つ前の画像データを欠陥画素の画像データとして出力することになる。
なお、コンパレータ１８〜２０の全てがアドレス一致信号を出力すると、シフトレジスタ３〜５にロードされていた次の欠陥アドレスがシフトレジスタ６〜８にシフトされて、再び上記と同様の処理を繰り返し実行する。
【０００８】
【発明が解決しようとする課題】
従来の欠陥画素検出装置は以上のように構成されているので、ＣＣＤセンサ１２を構成する全画素の画像データを出力する場合には、欠陥画素の位置を逐次検出して、画像データを補正することができるが、特定の領域内に存在する画素の画像データのみを出力する場合や、特定の水平ライン上に存在する画素の画像データのみを出力する場合には、特定の領域や水平ラインを指定する手段等を有していないため、特定の領域等に存在する欠陥画素の位置を検出することができず、様々な読み出し形式の撮像素子に対応する汎用性の高い欠陥画素検出装置を提供することができない課題があった。
【０００９】
この発明は上記のような課題を解決するためになされたもので、様々な読み出し形式の撮像素子に対応することができる汎用性の高い欠陥画素検出装置を得ることを目的とする。
【００１０】
【課題を解決するための手段】
この発明に係る欠陥画素検出装置は、撮像素子に含まれる欠陥画素のうち、欠陥検出範囲内に存在する欠陥画素の位置を検出する位置検出手段を設け、位置検出手段を、位置記憶部に位置が記憶されている欠陥画素のうち、検出範囲指定部により指定された欠陥検出範囲内に存在する欠陥画素の位置を検出する欠陥画素位置検出部等から構成し、欠陥画素位置検出部を、水平ブランキング期間が開始すると、位置記憶部に位置が記憶されている欠陥画素が検出範囲指定部により指定された欠陥検出範囲の任意の行上に存在するか否かを判定する判定部と、その判定部により任意の行上に存在すると判定された欠陥画素の位置を一旦メモリに格納した後、水平ブランキング期間が終了すると、そのメモリから欠陥画素の位置を取り出して補正手段に出力する制御部とから構成するようにしたものである。
【００１１】
この発明に係る欠陥画素検出装置は、撮像素子に含まれる欠陥画素のうち、欠陥検出範囲内に存在する欠陥画素の位置を検出する位置検出手段を設け、位置検出手段を、位置記憶部に位置が記憶されている欠陥画素のうち、検出範囲指定部により指定された欠陥検出範囲内に存在する欠陥画素の位置を検出する欠陥画素位置検出部等から構成し、欠陥画素位置検出部を、位置記憶部に位置が記憶されている欠陥画素が検出範囲指定部により指定された欠陥検出範囲内に存在するか否かを判定する判定部と、複数の欠陥画素が欠陥検出範囲内に存在する場合、最初に画像データが読み取られる欠陥画素の位置のみを一旦メモリに格納した後、そのメモリから欠陥画素の位置を取り出して補正手段に出力する制御部とから構成するようにしたものである。
【００１２】
この発明に係る欠陥画素検出装置は、撮像素子に含まれる欠陥画素のうち、欠陥検出行上に存在する欠陥画素の位置を検出する位置検出手段を設け、位置検出手段を、位置記憶部に位置が記憶されている欠陥画素のうち、検出行指定部により指定された欠陥検出行上に存在する欠陥画素の位置を検出する欠陥画素位置検出部等から構成し、欠陥画素位置検出部を、水平ブランキング期間が開始すると、位置記憶部に位置が記憶されている欠陥画素が検出行指定部により指定された欠陥検出行上に存在するか否かを判定する判定部と、その判定部により欠陥検出行上に存在すると判定された欠陥画素の位置を一旦メモリに格納した後、水平ブランキング期間が終了すると、そのメモリから欠陥画素の位置を取り出して補正手段に出力する制御部とから構成するようにしたものである。
【００１３】
この発明に係る欠陥画素検出装置は、撮像素子に含まれる欠陥画素のうち、欠陥検出行上に存在する欠陥画素の位置を検出する位置検出手段を設け、位置検出手段を、位置記憶部に位置が記憶されている欠陥画素のうち、検出行指定部により指定された欠陥検出行上に存在する欠陥画素の位置を検出する欠陥画素位置検出部等から構成し、欠陥画素位置検出部を、位置記憶部に位置が記憶されている欠陥画素が検出行指定部により指定された欠陥検出行上に存在するか否かを判定する判定部と、複数の欠陥画素が欠陥検出行上に存在する場合、最初に画像データが読み取られる欠陥画素の位置のみを一旦メモリに格納した後、そのメモリから欠陥画素の位置を取り出して補正手段に出力する制御部とから構成するようにしたものである。
【００１４】
この発明に係る欠陥画素検出装置は、補正後の画像データを出力するとともに、その画像データが欠陥画素に係るデータであることを示す情報を出力するようにしたものである。
【００１５】
この発明に係る欠陥画素検出装置は、同一行に複数の欠陥画素が存在する場合、最初に画像データが読み取られる欠陥画素については行位置情報と列位置情報の双方を記憶し、残りの欠陥画素については列位置情報のみを記憶するようにしたものである。
【００１６】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による欠陥画素検出装置を示す構成図であり、図において、３１は被写体の光学像を結像させるレンズ系、３２は全画素の画像データを読み出す全画素読み出しモードと、ある特定の領域の画像データを読み出す特定画素読み出しモードとを有し、レンズ系３１により結像された被写体の光学像を光電変換して電気信号（画像データ）を出力するＣＣＤセンサなどの撮像素子、３３は撮像素子３２から出力された電気信号の増幅やディジタルクランプなどのアナログ処理を実行するアナログ処理部、３４はアナログ処理部３３から出力されるアナログの画像データをディジタル信号に変換するＡ／Ｄ変換器、３５は撮像素子３２の読み出しモードに応じたタイミングで撮像素子３２を駆動するタイミング発生部である。
【００１７】
３６は全画素読み出しモードを実行する際、タイミング発生部３５から出力されるタイミングクロックに基づいて撮像素子３２を構成する画素の読み出し位置（以下、位置アドレスという）を計数する全画素読み出し計数部、３７は特定画素読み出しモードを実行する際、タイミング発生部３５から出力されるタイミングクロックに基づいて撮像素子３２を構成する特定領域の画素の位置アドレスを計数する特定画素読み出し計数部、３８は図示しないスイッチ又はシャッタなどによって起動され、選択信号を参照して、全画素読み出し計数部３６から出力される位置アドレス、または、特定画素読み出し計数部３７から出力される位置アドレスの何れか一方を選択するアドレス計数値選択部である。
なお、アナログ処理部３３、Ａ／Ｄ変換器３４、タイミング発生部３５、全画素読み出し計数部３６、特定画素読み出し計数部３７及びアドレス計数値選択部３８から画像出力手段が構成されている。
【００１８】
３９は撮像素子３２の撮像面に存在する全ての欠陥画素の位置（以下、画素アドレスという）を記憶する欠陥画素位置記憶部、４０は特定画素読み出しモードを実行する際、撮像素子３２における特定の画像読み出し領域である欠陥画素の欠陥検出範囲（図４の斜線部分を参照）を指定する検出範囲指定部、４１は欠陥画素位置記憶部３９に画素アドレスが記憶されている欠陥画素のうち、検出範囲指定部４０により指定された欠陥検出範囲内に存在する欠陥画素の画素アドレスを検出する特定欠陥画素位置検出部、４２は全画素読み出しモードを実行する場合には、欠陥画素位置記憶部３９に記憶されている全ての欠陥画素の画素アドレスをアドレス比較部４３に出力し、特定画素読み出しモードを実行する場合には、特定欠陥画素位置検出部４１により検出された欠陥画素の画素アドレスをアドレス比較部４３に出力する欠陥画素位置選択部である。
なお、欠陥画素位置記憶部３９、検出範囲指定部４０、特定欠陥画素位置検出部４１及び欠陥画素位置選択部４２から位置検出手段が構成されている。
【００１９】
４３はアドレス計数値選択部３８から出力された位置アドレスと欠陥画素位置選択部４２から出力された画素アドレスを比較し、両者が一致するとアドレス一致信号を出力するアドレス比較部、４４はアドレス比較部４３からアドレス一致信号を受けると、Ａ／Ｄ変換器３４から出力されるディジタルの画像データを補正する欠陥画素補正部である。なお、アドレス比較部４３及び欠陥画素補正部４４から補正手段が構成されている。
４５は特定欠陥画素位置検出部４１から特定欠陥画素検出信号又はアドレス比較部４３からアドレス一致信号を受けると、欠陥画素位置記憶部３９に対して次の欠陥画素の画素アドレスの出力を要求する検出信号選択部である。
【００２０】
図２は特定欠陥画素位置検出部４１の内部構成を示す構成図であり、図において、５１は欠陥画素位置記憶部３９に記憶されている欠陥画素の画素アドレスと検出範囲指定部４０により指定された欠陥検出範囲を比較して、その欠陥検出範囲内に存在する欠陥画素を検出する比較部（判定部）、５２は比較部５１が欠陥検出範囲内に存在する欠陥画素を検出すると、その欠陥画素の画素アドレスを一旦保存部５３に格納し、その後、アドレス比較部４３からアドレス一致信号を受けると、保存部５３から欠陥画素の画素アドレスを取り出して欠陥画素位置選択部４２に出力する制御部、５３は欠陥画素の画素アドレスを格納する保存部（メモリ）である。
【００２１】
次に動作について説明する。
最初に、全画素読み出しモード時の動作について説明する。ここでは、撮像素子３２として、４０９６画素×４０９６画素の二次元ＣＣＤセンサを用いた場合の例で説明する。
【００２２】
欠陥画素位置記憶部３９に記憶される欠陥画素の画素アドレスは、１画面の絶対位置を示すデータである。従って、一つの画素アドレスは水平方向１２ビット（０〜４０９５）、垂直方向１２ビット（０〜４０９５）の計２４ビット幅のデータとなる。
図３は撮像素子３２の撮像面を模式的に表したものである。水平走査方向及び垂直走査方向は図中の矢印の向きと一致し、画素の画像データが順番に読み出される。
左上の先頭画素の絶対位置を０番地として、行アドレス計数値を“０”、列アドレス計数値を“０”とすると、最後に画像データが読み出される画素は、右下の１６７７７２１５番目の画素となり、行アドレス計数値が“４０９５”、列アドレス計数値が“４０９５”となる。図中、黒丸は欠陥画素を示しており、Ａ、Ｂ、Ｃ、Ｄ、Ｅ…の順に読み出しが行われる。
【００２３】
図示しないスイッチ又はシャッタなどにより、全画素読み出しモードがスタートすると、アドレス計数値選択部３８は、選択信号に基づいて全画素読み出し計数部３６から出力される位置アドレスを選択し、その位置アドレスをアドレス比較部４３に転送する。
【００２４】
即ち、タイミング発生部３５がタイミングクロックに同期した画素クロックを発生すると、全画素読み出し計数部３６がその画素クロックを計数し、アドレス計数値選択部３８を経由して、その計数値をアドレス比較部４３に転送する。
なお、全画素読み出し計数部３６は、全画素を計数することができるように、水平アドレス１２ビット（０〜４０９５）、垂直アドレス１２ビット（０〜４０９５）の計２４ビットのカウンタを備えており、画素クロックにより１ずつインクリメントすることで、その計数値を１画面の絶対位置と対応付けている。
【００２５】
また、タイミング発生部３５が撮像素子３２を駆動するためのタイミングクロックを発生すると、撮像素子３２が光の強弱に応じた画像データを出力し、アナログ処理部３３が画像データに対するアナログ処理を実行した後、Ａ／Ｄ変換器３４により画像データがデジタル信号に変換されて、欠陥画素補正部４４に転送される。
【００２６】
一方、欠陥画素位置記憶部３９は、全画素読み出しモードにおける最初の欠陥画素の画素アドレス、即ち、図３の“Ａ”に位置する欠陥画素の画素アドレスを欠陥画素位置選択部４２に出力し、欠陥画素位置選択部４２が最初の欠陥画素の画素アドレスをアドレス比較部４３に出力する。
アドレス比較部４３は、アドレス計数値選択部３８から出力された位置アドレスと欠陥画素位置選択部４２から出力された画素アドレスを比較し、両者が一致する場合には、アドレス一致信号を欠陥画素補正部４４に出力する。
【００２７】
欠陥画素補正部４４は、アドレス比較部４３からアドレス一致信号を受けると、Ａ／Ｄ変換器３４から出力される画像データのうち、“Ａ”の位置に存在する欠陥画素の画像データを補正する。
例えば、欠陥画素に対して水平方向に隣接する２個の画素の画像データを用いる線形補間処理を実施して、欠陥画素の画像データを求めるようにする。
【００２８】
なお、アドレス比較部４３から出力されるアドレス一致信号が検出信号選択部４５にも与えられるので、検出信号選択部４５が欠陥画素位置記憶部３９に対して次の欠陥画素の画素アドレス、即ち、図３の“Ｂ”に位置する欠陥画素の画素アドレスを欠陥画素位置選択部４２に出力させる。
以下、欠陥画素“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”…についても同様の制御を実施することにより、全画素読み出しモードにおける欠陥画素の検出と補正を実行する。
【００２９】
次に、特定画素読み出しモード時の動作について説明する。まず、検出範囲指定部４０を用いて、撮像素子３２における特定の画像読み出し領域、即ち、欠陥画素の欠陥検出範囲を指定する（図４の斜線部分を参照）。
電源オン又はシステムリセット信号などの初期化信号によって、特定欠陥画素位置検出部４１が欠陥画素位置記憶部３９に画素アドレスが記憶されている欠陥画素のうち、検出範囲指定部４０により指定された欠陥検出範囲内に存在する欠陥画素の画素アドレスを検出する。
【００３０】
即ち、特定欠陥画素位置検出部４１の比較部５１は、欠陥画素位置記憶部３９が“Ａ”に位置する欠陥画素の画素アドレスから出力を開始して、“Ｆ”に位置する欠陥画素の画素アドレスを出力したとき初めて、比較一致信号として特定欠陥画素検出信号を出力する。
特定欠陥画素位置検出部４１の制御部５２は、比較部５１から特定欠陥画素検出信号を受けると、“Ｆ”に位置する欠陥画素の画素アドレスを保存部５３に格納する。
【００３１】
以下同様の動作を“Ｇ”、“Ｈ”、“Ｉ”…の順に繰返し、欠陥検出範囲内に存在する全ての欠陥画素の画素アドレスを保存部５３に格納する。これらの動作が終了すると、欠陥画素検出装置はアイドル状態となり、図示しないスイッチ又はシャッタなどによって、特定画素読み出しモードがスタートする。
【００３２】
特定画素読み出しモードがスタートすると、アドレス計数値選択部３８、欠陥画素位置選択部４２及び検出信号選択部４５は、選択信号に基づいて特定画素読み出し計数部３７、特定欠陥画素位置検出部４１からの信号を選択するものとする。
【００３３】
特定画素読み出しモードにおける撮像素子３２は、図４の斜線部領域のみの読み出しを実行する。アドレス計数値選択部３８は、選択信号に基づいて、特定画素読み出し計数部３７から出力される位置アドレスを選択して、アドレス比較部４３に転送する。
【００３４】
即ち、タイミング発生部３５がタイミングクロックに同期した画素クロックを発生すると、特定画素読み出し計数部３７がその画素クロックを計数し、アドレス計数値選択部３８を経由して、その計数値をアドレス比較部４３に転送する。
なお、特定画素読み出し計数部３７は、欠陥検出範囲内に存在する画素のみを計数できれば足りるが、汎用性を高めるため欠陥検出範囲を任意と仮定し、全画素読み出し計数部３６と同様に最大２４ビットのカウンタを備えるものとする。
特定画素読み出し計数部３７は、画素クロックにより１ずつインクリメントすることで、その計数値を１画面の絶対位置と対応付けている。
【００３５】
また、タイミング発生部３５が撮像素子３２を駆動するためのタイミングクロックを発生すると、撮像素子３２が光の強弱に応じた画像データを出力し、アナログ処理部３３が画像データに対するアナログ処理を実行した後、Ａ／Ｄ変換器３４により画像データがデジタル信号に変換されて、アドレス比較部４３に転送される。
【００３６】
一方、特定欠陥画素位置検出部４１の制御部５２は、特定画素読み出しモードにおける最初の欠陥画素の画素アドレス、即ち、図４の“Ｆ”に位置する欠陥画素の画素アドレスを欠陥画素位置選択部４２に出力し、欠陥画素位置選択部４２が最初の欠陥画素の画素アドレスをアドレス比較部４３に出力する。
アドレス比較部４３は、アドレス計数値選択部３８から出力された位置アドレスと欠陥画素位置選択部４２から出力された画素アドレスを比較し、両者が一致する場合には、アドレス一致信号を欠陥画素補正部４４に出力する。
【００３７】
欠陥画素補正部４４は、アドレス比較部４３からアドレス一致信号を受けると、Ａ／Ｄ変換器３４から出力される画像データのうち、“Ｆ”の位置に存在する欠陥画素の画像データを補正する。
例えば、欠陥画素に対して水平方向に隣接する２個の画素の画像データを用いる線形補間処理を実施して、欠陥画素の画像データを求めるようにする。
【００３８】
なお、アドレス比較部４３から出力されるアドレス一致信号が特定欠陥画素位置検出部４１の制御部５２にも与えられるので、次の欠陥画素の画素アドレス、即ち、図４の“Ｇ”に位置する欠陥画素の画素アドレスを欠陥画素位置選択部４２に出力する。
以下、欠陥画素“Ｇ”、“Ｈ”、“Ｉ”…についても同様の制御を実施することにより、特定画素読み出しモードにおける欠陥画素の検出と補正を実行する。
【００３９】
以上で明らかなように、この実施の形態１によれば、撮像素子３２に含まれる欠陥画素のうち、欠陥検出範囲内に存在する欠陥画素の位置を検出する特定欠陥画素位置検出部４１を設けるように構成したので、特定の領域内に存在する画素の画像データのみを読み出す撮像素子３２のリアルタイムな欠陥画素検出が可能になる効果を奏する。
【００４０】
なお、この実施の形態１では、４０９６画素×４０９６画素を有する撮像素子３２について示したが、画素の個数は任意の数でよく、それに応じて全画素読み出し計数部３６及び特定画素読み出し計数部３７のカウンタのビット数を変更すればよい。また、欠陥画素の個数も任意であり、保存部５３の容量を変更すればよい。
【００４１】
また、この実施の形態１では、入力デバイスである撮像素子３２の欠陥画素を検出するものについて示したが、液晶やプラズマディスプレイなどの表示デバイスの欠陥画素の検出にも適応可能であり、この実施の形態１と同様の効果を奏することができる。
【００４２】
実施の形態２．
図５はこの発明の実施の形態１による欠陥画素検出装置における特定欠陥画素位置検出部４１の内部構成を示す構成図であり、図において、図２と同一符号は同一または相当部分を示すので説明を省略する。
５４は水平ブランキング期間が開始すると、欠陥画素位置記憶部３９に記憶されている欠陥画素の画素アドレスと検出範囲指定部４０により指定された欠陥検出範囲の行アドレスを比較し、両者が一致すると行アドレス一致信号を出力する行比較部、５５は行比較部５４から行アドレス一致信号を受けると、その欠陥画素の画素アドレスと欠陥検出範囲の列アドレスを比較し、両者が一致すると列アドレス一致信号を出力する列比較部である。なお、行比較部５４及び列比較部５５から判定部が構成されている。
【００４３】
５６は列比較部５５から列アドレス一致信号を受けると、その欠陥画素の画素アドレスを一旦行位置保存部５７に格納し、その後、水平ブランキング期間が終了すると、行位置保存部５７から欠陥画素の画素アドレスを取り出して欠陥画素位置選択部４２に出力する制御部、５７は欠陥画素の画素アドレスを格納する行位置保存部（メモリ）、５８は列比較部５５から出力される列アドレス一致信号と撮像素子３２の水平ブランキング信号とに基づいて特定欠陥画素検出信号を出力する信号出力部である。
【００４４】
次に動作について説明する。
上記実施の形態１では、電源オン又はシステムリセット信号などの初期化信号を受けると、特定領域（欠陥検出範囲）に存在する欠陥画素の画素アドレスを保存部５３に格納するものについて示したが、撮像素子３２の水平ブランキング期間中に欠陥検出範囲における１行分の欠陥画素の画素アドレスを行位置保存部５７に格納し、水平有効期間中に欠陥検出範囲の欠陥画素の検出を実行するようにしてもよい。
【００４５】
具体的には次の通りである。ただし、全画素読み出しモード時の動作及び撮像素子３２の読み出し動作については上記実施の形態１と同様であるため、特定画素読み出しモード時の動作についてのみ説明する。
図示しないスイッチ又はシャッタなどによって特定画素読み出しモードがスタートすると、検出範囲指定部４０により指定された欠陥検出範囲の中で、最初の行上に存在する画素のアドレスが行比較部５４及び列比較部５５に出力される。即ち、最初の行上に存在する画素のアドレスのうち、行アドレスが行比較部５４に出力され、列アドレスが列比較部５５に出力される。
【００４６】
次に、フレームの最初の水平ブランキング期間が開始すると、欠陥画素位置記憶部３９が欠陥画素の画素アドレスを行比較部５４及び列比較部５５に出力し、行比較部５４が画素アドレスと行アドレスを比較し、列比較部５５が画素アドレスと列アドレスを比較する。
図４の例では、欠陥検出範囲の最初の行上に存在する欠陥画素、即ち、“Ｆ”に位置する欠陥画素の画素アドレスが出力されたとき、行アドレスと列アドレスの双方が一致し、制御部５６が“Ｆ”に位置する欠陥画素の画素アドレスを行位置保存部５７に格納する。図４の場合、最初の行上には“Ｆ”に位置する画素のみが欠陥画素であるが、同一行に複数の欠陥画素が存在する場合は、同様にして、複数の欠陥画素の画素アドレスが行位置保存部５７に格納される。
【００４７】
次に、水平ブランキング期間が終了すると、タイミング発生部３５により撮像素子３２が駆動され、撮像素子３２を構成する素子の画像データが順次アナログ処理部３３、Ａ／Ｄ変換器３４で処理されて欠陥画素補正部４４に転送される。
同時に特定画素読み出し計数部３７によって特定領域の位置アドレスが順番に計数され、その計数された位置アドレスがアドレス計数値選択部３８を経由して、アドレス比較部４３に転送される。
【００４８】
同時に特定欠陥画素位置検出部４１の制御部５６は、特定画素読み出しモードにおける最初の欠陥画素、即ち、図４の“Ｆ”に位置する欠陥画素の画素アドレスを行位置保存部５７から読み出し、欠陥画素位置選択部４２を介して、その画素アドレスをアドレス比較部４３に出力する。
【００４９】
アドレス比較部４３は、アドレス計数値選択部３８から出力された位置アドレスと欠陥画素位置選択部４２から出力された画素アドレスを比較し、両者が一致する場合には、アドレス一致信号を欠陥画素補正部４４に出力する。
欠陥画素補正部４４は、アドレス比較部４３からアドレス一致信号を受けると、Ａ／Ｄ変換器３４から出力される画像データのうち、“Ｆ”の位置に存在する欠陥画素の画像データを補正する。
【００５０】
図４の例では、最初の行上には“Ｆ”に位置する画素のみが欠陥画素であるが、同一行に複数の欠陥画素が存在する場合は、次の水平ブランキング期間が開始されるまで、上記の動作を繰返し、特定領域の中の指定する行アドレスに存在する欠陥画素の検出が実施される。
【００５１】
次の水平ブランキング期間が開始すると、検出範囲指定部４０により指定された欠陥検出範囲の中で、次の行上に存在する画素のアドレスが行比較部５４及び列比較部５５に出力され、“Ｇ”に位置する欠陥画素の画素アドレスのみが行位置保存部５７に格納されることになる。
以下、上記と同様の動作を繰返すことにより、欠陥検出範囲内に存在する全ての欠陥画素の検出と補正が実施される。
【００５２】
以上で明らかなように、この実施の形態２によれば、水平ブランキング期間が開始すると、欠陥画素位置記憶部３９に画素アドレスが記憶されている欠陥画素が欠陥検出範囲の任意の行上に存在するか否かを判定し、任意の行上に存在すると判定された欠陥画素の位置を一旦行位置保存部５７に格納した後、水平ブランキング期間が終了すると、その行位置保存部５７から欠陥画素の画素アドレスを取り出して出力するように構成したので、特定の領域内に存在する画素の画像データのみを読み出す撮像素子３２のリアルタイムな欠陥画素検出が可能になり、また、行位置保存部５７は１行分の画素アドレスを格納できれば足りるため、容量の低減化を図ることができる効果を奏する。
【００５３】
実施の形態３．
図６はこの発明の実施の形態３による欠陥画素検出装置を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
６１は特定行読み出しモードを実行する際、タイミング発生部３５から出力されるタイミングクロックに基づいて撮像素子３２を構成する特定行の画素の位置アドレスを計数する特定行読み出し計数部（画像出力手段）、６２は特定行読み出しモードを実行する際、撮像素子３２における特定の画像読み出し行である欠陥画素の欠陥検出行（図８の斜線部分を参照）を指定する検出行指定部、６３は欠陥画素位置記憶部３９に画素アドレスが記憶されている欠陥画素のうち、検出行指定部６２により指定された欠陥検出行上に存在する欠陥画素の画素アドレスを検出する特定行欠陥画素位置検出部である。なお、検出行指定部６２及び特定行欠陥画素位置検出部６３は位置検出手段を構成する。
【００５４】
図７は特定行欠陥画素位置検出部６３の内部構成を示す構成図であり、図において、７１は水平ブランキング期間が開始すると、欠陥画素位置記憶部３９に記憶されている欠陥画素の画素アドレスと検出行指定部６２により指定された欠陥検出行の行アドレスを比較し、両者が一致すると行アドレス一致信号を出力する行比較部（判定部）、７２は行比較部７１から行アドレス一致信号を受けると、その欠陥画素の画素アドレスを一旦行位置保存部７３に格納し、その後、水平ブランキング期間が終了すると、行位置保存部７３から欠陥画素の画素アドレスを取り出して欠陥画素位置選択部４２に出力する制御部、７３は欠陥画素の画素アドレスを格納する行位置保存部（メモリ）、７４は行比較部７１から出力される行アドレス一致信号と撮像素子３２の水平ブランキング信号とに基づいて特定欠陥画素検出信号を出力する信号出力部である。
【００５５】
次に動作について説明する。
上記実施の形態１，２では、撮像素子３２を構成する画素のうち、特定領域内の画素の画像データを読み出すものについて示したが、撮像素子３２を構成する画素のうち、任意の行上に存在する画素の画像データを読み出すようにしてもよい。
【００５６】
具体的には次の通りである。ただし、特定行読み出しモードにおける撮像素子３２は、図８に示すように、８行を一つの単位とし、このうち１行目と６行目に存在する画素の画像データのみを読み出すものとする。
図示しないスイッチ又はシャッタなどにより、特定行読み出しモードがスタートすると、アドレス計数値選択部３８は、選択信号に基づいて特定行読み出し計数部６１から出力される位置アドレスを選択し、その位置アドレスをアドレス比較部４３に転送する。
【００５７】
即ち、タイミング発生部３５がタイミングクロックに同期した画素クロックを発生すると、特定行読み出し計数部６１がその画素クロックを計数し、アドレス計数値選択部３８を経由して、その計数値をアドレス比較部４３に転送する。
なお、特定行読み出し計数部６１は、画素クロックにより１ずつインクリメントすることで、その計数値を１画面の絶対位置と対応付けている。
【００５８】
また、タイミング発生部３５が撮像素子３２を駆動するためのタイミングクロックを発生すると、撮像素子３２が光の強弱に応じた画像データを出力し、アナログ処理部３３が画像データに対するアナログ処理を実行した後、Ａ／Ｄ変換器３４により画像データがデジタル信号に変換されて、アドレス比較部４３に転送される。
【００５９】
一方、図示しないスイッチ又はシャッタなどによって特定行読み出しモードがスタートすると、検出行指定部６２により指定された欠陥検出行を示す行アドレスが特定行欠陥画素位置検出部６３の行比較部７１に出力される。図８の例では、８行を一つの単位とし、このうち１行目と６行目の画素の画像データを出力するので、行アドレスとして下位３ビットを使用し、最初の特定行である１行目の行アドレス“００１”が出力される。
【００６０】
次に、フレームの最初の水平ブランキング期間が開始すると、欠陥画素位置記憶部３９が欠陥画素の画素アドレスを行比較部７１に出力し、行比較部７１が画素アドレスにおける行アドレスの下位３ビットと、検出行指定部６２により指定された行アドレスを比較する。
図８の例では、１行目の“Ｊ”、“Ｋ”、“Ｌ”に位置する欠陥画素の画素アドレスが出力されると行アドレスの下位３ビットが一致し、制御部７２が“Ｊ”、“Ｋ”、“Ｌ”に位置する欠陥画素の画素アドレスを行位置保存部７３に格納する。
【００６１】
次に、水平ブランキング期間が終了すると、タイミング発生部３５により撮像素子３２が駆動され、撮像素子３２を構成する素子の画像データが順次アナログ処理部３３、Ａ／Ｄ変換器３４で処理されて欠陥画素補正部４４に転送される。
同時に特定行読み出し計数部６１によって特定行の位置アドレスが順番に計数され、その計数された位置アドレスがアドレス計数値選択部３８を経由して、アドレス比較部４３に転送される。
【００６２】
同時に特定行欠陥画素位置検出部６３の制御部７２は、特定行読み出しモードにおける最初の欠陥画素、即ち、図８の“Ｊ”に位置する欠陥画素の画素アドレスを行位置保存部７３から読み出し、欠陥画素位置選択部４２を介して、その画素アドレスをアドレス比較部４３に出力する。
【００６３】
アドレス比較部４３は、アドレス計数値選択部３８から出力された位置アドレスと欠陥画素位置選択部４２から出力された画素アドレスを比較し、両者が一致する場合には、アドレス一致信号を欠陥画素補正部４４に出力する。
欠陥画素補正部４４は、アドレス比較部４３からアドレス一致信号を受けると、Ａ／Ｄ変換器３４から出力される画像データのうち、“Ｊ”の位置に存在する欠陥画素の画像データを補正する。
“Ｊ”の位置に存在する欠陥画素の画像データが補正されると、同一行上に存在する“Ｋ”、“Ｌ”に位置する欠陥画素も同様にアドレスが比較された後、画像データが補正される。
【００６４】
次の水平ブランキング期間が開始すると、検出行指定部６２により次の欠陥検出行が指定され、次の欠陥検出行の行アドレスが特定行欠陥画素位置検出部６３の行比較部７１に出力される。図８の例では、２番目の特定行である６行目の行アドレス“１１０”が出力される。これにより、“Ｍ”、“Ｎ”…に位置する欠陥画素の画素アドレスが行位置保存部７３に格納される。
以下、１行目と同様の動作を繰返すことにより、６行目に存在する欠陥画素の検出と補正が実施され、最終的に、指定された全ての欠陥検出行上に存在する欠陥画素の検出と補正が実施される。
【００６５】
以上で明らかなように、この実施の形態３によれば、撮像素子３２に含まれる欠陥画素のうち、欠陥検出行上に存在する欠陥画素の位置を検出する特定行欠陥画素位置検出部６３を設けるように構成したので、特定行上に存在する画素の画像データのみを読み出す撮像素子３２のリアルタイムな欠陥画素検出が可能になる効果を奏する。
【００６６】
実施の形態４．
図９はこの発明の実施の形態４による欠陥画素検出装置を示す構成図であり、図において、図６と同一符号は同一または相当部分を示すので説明を省略する。
８１は欠陥画素位置記憶部３９に画素アドレスが記憶されている欠陥画素が検出行指定部６２により指定された欠陥検出行上に存在するか否かを判定し、複数の欠陥画素が欠陥検出行上に存在する場合、最初に画像データが読み取られる欠陥画素の画素アドレスのみを一旦画素位置レジスタ８３に格納した後、その画素位置レジスタ８３から欠陥画素の画素アドレスを取り出して欠陥画素位置選択部４２に出力する特定行欠陥画素位置検出部（位置検出手段）である。
【００６７】
８２は欠陥画素位置記憶部３９に記憶されている画素アドレスの下位３ビットと、検出行指定部６２により指定された欠陥検出行を示す下位３ビットを比較して、両者が一致すると特定行検出信号を出力する比較器（判定部）、８３は画素クロックで駆動され、欠陥画素位置記憶部３９に記憶されている欠陥画素の画素アドレスのうち、１画素分の画素アドレスをラッチする画素位置レジスタ（メモリ）、８４は特定行検出信号とアドレス一致信号の排他的論理和を求めるイクスクルーシブオア出力器である。
【００６８】
次に動作について説明する。
上記実施の形態３では、撮像素子３２の水平ブランキング期間中に特定行の欠陥画素の画素アドレスを行位置保存部７３に格納し、水平有効期間中に特定行の欠陥画素の画素アドレスを取り出すものについて示したが、特定行読み出しモードにおいて、特定行読み出し計数部６１により計数された位置アドレスより、常に１つ先の欠陥画素の画素アドレスを画素位置レジスタ８３に格納するようにしてもよい。
【００６９】
具体的には次の通りである。ただし、全画素読み出しモード時の動作及び撮像素子３２の読み出し動作については上記実施の形態３と同様であるため、特定画素読み出しモード時の動作についてのみ説明する。
なお、アドレス比較部４３が出力するアドレス一致信号、比較器８２が出力する特定行検出信号はＨｉｇｈを有意とし、初期値をＬｏｗとする。また、イクスクルーシブオア出力器８４が出力するアドレスカウンタイネーブルはＬｏｗのとき、欠陥画素位置記憶部３９が出力する画素アドレスを更新するものとし、初期値をＬｏｗとする。さらに、特定行読み出しモードにおける撮像素子３２は、図８に示すように、８行を一つの単位として、１行目と６行目を読み出すものとする。
【００７０】
特定行読み出しモードでは、撮像素子３２の水平帰線期間を意識せず、特定行読み出し計数部６１が、ある欠陥画素の位置アドレスを計数する前に、該当する特定行の欠陥画素の画素アドレスを画素位置レジスタ８３に用意して比較を実行し、欠陥画素の位置アドレスが計数された直後に、次の欠陥画素の画素アドレスを画素位置レジスタ８３に用意する動作を繰返すものである。即ち、画素位置レジスタ８３には、常に、特定行読み出し計数部６１の先回りをして特定行における欠陥画素の画素アドレスが格納されることになる。
【００７１】
図示しないスイッチ又はシャッタなどにより、特定行読み出しモードがスタートすると、撮像素子３２から画像データの読み出しが開始すると同時に、検出行指定部６２によって特定行のアドレスが指定される。
上記実施の形態３では、出力順に一つの行アドレスを指定するが、この実施の形態４では、１行目と６行目に相当する２つの行アドレス“００１”と“１１０”を指定する。２つの行アドレスは比較器８２に送られ、欠陥画素位置記憶部３９に記憶された画素アドレスの行アドレスを示す下位３ビットと比較される。
このとき、アドレスカウンタイネーブルはＬｏｗであるので、欠陥画素位置記憶部３９から出力される欠陥画素の画素アドレスは画素クロックに同期して、０番地から順番に更新される。
【００７２】
欠陥画素位置記憶部３９に記憶された欠陥画素の行アドレスを示す下位３ビットが“００１”又は“１１０”になると、比較器８２がアドレスの一致を検出して、特定行検出信号がＨｉｇｈとなる。図８の例では、“Ｊ”に位置する欠陥画素の画素アドレスが出力されたときアドレスが一致する。
アドレス比較部４３が出力するアドレス一致信号は、上述したように、初期状態がＬｏｗであり、特定行読み出しモードでは、検出信号選択部４５はイクスクルーシブオア出力器８４からの信号を選択して欠陥画素位置記憶部３９に出力するので、比較器８２が出力する特定行検出信号がＨｉｇｈとなることでイクスクルーシブオア出力器８４から出力されるアドレスカウンタイネーブルがＨｉｇｈとなり、欠陥画素位置記憶部３９の画素アドレスの更新が停止する。
これにより、画素位置レジスタ８３には欠陥画素の画素アドレスである“Ｊ”のアドレスがラッチされ、欠陥画素位置選択部４２を介してアドレス比較部４３に転送される。
【００７３】
並行して、特定行読み出しモードにおける撮像面上の位置アドレスをカウントする特定行読み出し計数部６１の計数結果がアドレス計数選択部３８を経由してアドレス比較部４３に転送され、比較器８２が出力する特定行検出信号がＨｉｇｈになることにより、その位置アドレスと“Ｊ”の画素アドレスとの比較が行われる。
【００７４】
そして、特定行読み出し計数部６１から出力される位置アドレスが“Ｊ”のアドレスに達すると、アドレス比較部４３がアドレス一致信号をＨｉｇｈにする。
これにより、欠陥画素補正部４４が、Ａ／Ｄ変換器３４が出力する画像信号のうち、“Ｊ”に位置する欠陥画素の画像データを補正する。
なお、欠陥画素検出信号がＨｉｇｈに遷移することにより、イクスクルーシブオア出力器８４によって、アドレスカウンタイネーブルがＬｏｗとなり、欠陥画素位置記憶部３９が出力する画素アドレスが更新される。
【００７５】
欠陥画素位置記憶部３９が出力する画素アドレスが更新されると、特定行読み出し計数部６１の先回りをして、“Ｋ”に位置する欠陥画素の画素アドレスが画素位置レジスタ８３に転送される。同時に、画素位置レジスタ８３の格納内容が次の欠陥画素の画素アドレスとなるため、アドレス比較部４３が出力するアドレス一致信号は再びＬｏｗとなり、イクスクルーシブオア出力器８４によって、アドレスカウンタイネーブルがＨｉｇｈとなり、直ちに欠陥画素位置記憶部３９が出力する画素アドレスの更新が停止する。
上記と同様の動作を６行目、９行目、１４行目…と繰返すことにより、特定行読み出しモードの欠陥画素検出が行われる。
【００７６】
以上で明らかなように、この実施の形態４によれば、特定行読み出し計数部６１により計数された位置アドレスより、常に１つ先の欠陥画素の画素アドレスを画素位置レジスタ８３に格納するように構成したので、１つの画素アドレスのみを格納する画素位置レジスタ８３を用意すればよく、メモリ容量を大幅に低減することができる効果を奏する。
【００７７】
なお、この実施の形態４では、複数の欠陥画素が欠陥検出行上に存在する場合、最初に画像データが読み取られる欠陥画素の画素アドレスのみを画素位置レジスタ８３に格納するものについて示したが、上記実施の形態１のように、検出範囲指定部４０を備える欠陥画素検出装置に適用してもよい。
即ち、複数の欠陥画素が欠陥検出範囲内に存在する場合、最初に画像データが読み取られる欠陥画素の画素アドレスのみを一旦画素位置レジスタ８３に格納した後、画素位置レジスタ８３から欠陥画素の画素アドレスを取り出して、欠陥画素位置選択部４２を介してアドレス比較部４３に転送するようにすればよい。
【００７８】
実施の形態５．
上記実施の形態１から実施の形態４では、欠陥画素補正部４４が欠陥画素の画像データを補正して出力するものについて示したが、補正後の画像データを出力するとともに、その画像データが欠陥画素に係るデータであることを示す情報を出力するようにしてもよい。
これにより、後段の処理装置が欠陥画素に係るデータであることを認識することができるため、補正後の画像データに対して特別の処理を施すことが可能になる効果を奏する。
【００７９】
実施の形態６．
上記実施の形態１から実施の形態５では、欠陥画素位置記憶部３９が欠陥画素の画素アドレスを記憶するものについて示したが、同一行に複数の欠陥画素が存在する場合、最初に画像データが読み取られる欠陥画素については行位置情報と列位置情報の双方を記憶し、残りの欠陥画素については列位置情報のみを記憶するようにしてもよい。
これにより、欠陥画素位置記憶部３９の容量を大幅に低減することができる効果を奏する。
【００８０】
なお、同一行に存在する２番目以降の欠陥画素の行アドレスは、最初の欠陥画素の行アドレスと同一であるので、最初の欠陥画素の行アドレスが与えられれば、特定欠陥画素位置検出部４１等は、同一行に存在する２番目以降の欠陥画素の位置を特定することができる。
【００８１】
実施の形態７．
上記実施の形態１から実施の形態６では、特に言及していないが、検出範囲指定部４０及び検出行指定部６２については、マイクロプロセッサを用いて構成するようにしてもよい。
これにより、欠陥検出範囲や欠陥検出行をダイナミックに設定することができるので、欠陥画素検出装置の汎用性を一層高めることができる効果を奏する。
【００８２】
【発明の効果】
以上のように、この発明によれば、撮像素子に含まれる欠陥画素のうち、欠陥検出範囲内に存在する欠陥画素の位置を検出する位置検出手段を設けるように構成したので、特定の領域内に存在する画素の画像データのみを読み出す撮像素子のリアルタイムな欠陥画素検出が可能になる効果がある。
また、位置記憶部に位置が記憶されている欠陥画素のうち、検出範囲指定部により指定された欠陥検出範囲内に存在する欠陥画素の位置を検出する欠陥画素位置検出部等から位置検出手段を構成するようにしたので、構成の複雑化を招くことなく、欠陥検出範囲内に存在する欠陥画素の位置を検出することができる効果がある。
さらに、水平ブランキング期間が開始すると、位置記憶部に位置が記憶されている欠陥画素が検出範囲指定部により指定された欠陥検出範囲の任意の行上に存在するか否かを判定する判定部と、その判定部により任意の行上に存在すると判定された欠陥画素の位置を一旦メモリに格納した後、水平ブランキング期間が終了すると、そのメモリから欠陥画素の位置を取り出して補正手段に出力する制御部とから欠陥画素位置検出部を構成するようにしたので、画素アドレスを格納するメモリの容量の低減化を図ることができる効果がある。
【００８３】
この発明によれば、撮像素子に含まれる欠陥画素のうち、欠陥検出範囲内に存在する欠陥画素の位置を検出する位置検出手段を設けるように構成したので、特定の領域内に存在する画素の画像データのみを読み出す撮像素子のリアルタイムな欠陥画素検出が可能になる効果がある。
また、位置記憶部に位置が記憶されている欠陥画素のうち、検出範囲指定部により指定された欠陥検出範囲内に存在する欠陥画素の位置を検出する欠陥画素位置検出部等から位置検出手段を構成するようにしたので、構成の複雑化を招くことなく、欠陥検出範囲内に存在する欠陥画素の位置を検出することができる効果がある。
さらに、位置記憶部に位置が記憶されている欠陥画素が検出範囲指定部により指定された欠陥検出範囲内に存在するか否かを判定する判定部と、複数の欠陥画素が欠陥検出範囲内に存在する場合、最初に画像データが読み取られる欠陥画素の位置のみを一旦メモリに格納した後、そのメモリから欠陥画素の位置を取り出して補正手段に出力する制御部とから欠陥画素位置検出部を構成するようにしたので、画素アドレスを格納するメモリの容量の低減化を図ることができる効果がある。
【００８４】
この発明によれば、撮像素子に含まれる欠陥画素のうち、欠陥検出行上に存在する欠陥画素の位置を検出する位置検出手段を設けるように構成したので、特定行上に存在する画素の画像データのみを読み出す撮像素子のリアルタイムな欠陥画素検出が可能になる効果がある。
また、位置記憶部に位置が記憶されている欠陥画素のうち、検出行指定部により指定された欠陥検出行上に存在する欠陥画素の位置を検出する欠陥画素位置検出部等から位置検出手段を構成するようにしたので、構成の複雑化を招くことなく、欠陥検出行上に存在する欠陥画素の位置を検出することができる効果がある。
さらに、水平ブランキング期間が開始すると、位置記憶部に位置が記憶されている欠陥画素が検出行指定部により指定された欠陥検出行上に存在するか否かを判定する判定部と、その判定部により欠陥検出行上に存在すると判定された欠陥画素の位置を一旦メモリに格納した後、水平ブランキング期間が終了すると、そのメモリから欠陥画素の位置を取り出して補正手段に出力する制御部とから欠陥画素位置検出部を構成するようにしたので、画素アドレスを格納するメモリの容量の低減化を図ることができる効果がある。
【００８５】
この発明によれば、撮像素子に含まれる欠陥画素のうち、欠陥検出行上に存在する欠陥画素の位置を検出する位置検出手段を設けるように構成したので、特定行上に存在する画素の画像データのみを読み出す撮像素子のリアルタイムな欠陥画素検出が可能になる効果がある。
また、位置記憶部に位置が記憶されている欠陥画素のうち、検出行指定部により指定された欠陥検出行上に存在する欠陥画素の位置を検出する欠陥画素位置検出部等から位置検出手段を構成するようにしたので、構成の複雑化を招くことなく、欠陥検出行上に存在する欠陥画素の位置を検出することができる効果がある。
さらに、位置記憶部に位置が記憶されている欠陥画素が検出行指定部により指定された欠陥検出行上に存在するか否かを判定する判定部と、複数の欠陥画素が欠陥検出行上に存在する場合、最初に画像データが読み取られる欠陥画素の位置のみを一旦メモリに格納した後、そのメモリから欠陥画素の位置を取り出して補正手段に出力する制御部とから欠陥画素位置検出部を構成するようにしたので、画素アドレスを格納するメモリの容量の低減化を図ることができる効果がある。
【００８６】
この発明によれば、補正後の画像データを出力するとともに、その画像データが欠陥画素に係るデータであることを示す情報を出力するように構成したので、後段の処理装置が補正後の画像データに対して特別の処理を施すことが可能になる効果がある。
【００８７】
この発明によれば、同一行に複数の欠陥画素が存在する場合、最初に画像データが読み取られる欠陥画素については行位置情報と列位置情報の双方を記憶し、残りの欠陥画素については列位置情報のみを記憶するように構成したので、位置記憶部の容量を大幅に低減することができる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による欠陥画素検出装置を示す構成図である。
【図２】 この発明の実施の形態１による欠陥画素検出装置における特定欠陥画素位置検出部４１の内部構成を示す構成図である。
【図３】 撮像素子３２の撮像面を模式的に表した説明図である。
【図４】 撮像素子３２における画像データの読み出し領域を示す説明図である。
【図５】 この発明の実施の形態２による欠陥画素検出装置における特定欠陥画素位置検出部４１の内部構成を示す構成図である。
【図６】 この発明の実施の形態３による欠陥画素検出装置を示す構成図である。
【図７】 この発明の実施の形態３による欠陥画素検出装置における特定行欠陥画素位置検出部６３の内部構成を示す構成図である。
【図８】 撮像素子３２における画像データの読み出し領域を示す説明図である。
【図９】 この発明の実施の形態４による欠陥画素検出装置を示す構成図である。
【図１０】 従来の欠陥画素検出装置を示す構成図である。
【符号の説明】
３１ レンズ系、３２ 撮像素子、３３ アナログ処理部（画像出力手段）、３４ Ａ／Ｄ変換器（画像出力手段）、３５ タイミング発生部（画像出力手段）、３６ 全画素読み出し計数部（画像出力手段）、３７ 特定画素読み出し計数部（画像出力手段）、３８ アドレス計数値選択部（画像出力手段）、３９ 欠陥画素位置記憶部（位置検出手段）、４０ 検出範囲指定部（位置検出手段）、４１ 特定欠陥画素位置検出部（位置検出手段）、４２ 欠陥画素位置選択部（位置検出手段）、４３ アドレス比較部（補正手段）、４４ 欠陥画素補正部（補正手段）、４５ 検出信号選択部、５１ 比較部（判定部）、５２ 制御部、５３ 保存部（保存部）、５４ 行比較部（判定部）、５５ 列比較部（判定部）、５６ 制御部、５７ 行位置保存部（メモリ）、５８ 信号出力部、６１ 特定行読み出し計数部（画像出力手段）、６２ 検出行指定部（位置検出手段）、６３ 特定行欠陥画素位置検出部（位置検出手段）、７１ 行比較部（判定部）、７２ 制御部、７３ 行位置保存部（メモリ）、７４ 信号出力部、８１ 特定行欠陥画素位置検出部（位置検出手段）、８２ 比較器（判定部）、８３ 画素位置レジスタ（メモリ）、８４ イクスクルーシブオア出力器。
Claims (6)
- 撮像素子に含まれる欠陥画素のうち、欠陥検出範囲内に存在する欠陥画素の位置を検出する位置検出手段と、上記撮像素子を構成する画素の画像データを順番に出力するとともに、その画素の読み出し位置を出力する画像出力手段と、上記画像出力手段から出力された画素の読み出し位置が上記位置検出手段により検出された欠陥画素の位置と一致する場合、上記画像出力手段から出力された画像データを補正する補正手段とを備え、
上記位置検出手段は、上記撮像素子における欠陥画素の位置を記憶する位置記憶部と、上記撮像素子における欠陥画素の欠陥検出範囲を指定する検出範囲指定部と、上記位置記憶部に位置が記憶されている欠陥画素のうち、上記検出範囲指定部により指定された欠陥検出範囲内に存在する欠陥画素の位置を検出し、その欠陥画素の位置を上記補正手段に出力する欠陥画素位置検出部とを備え、
上記欠陥画素位置検出部は、水平ブランキング期間が開始すると、上記位置記憶部に位置が記憶されている欠陥画素が上記検出範囲指定部により指定された欠陥検出範囲の任意の行上に存在するか否かを判定する判定部と、上記判定部により任意の行上に存在すると判定された欠陥画素の位置を一旦メモリに格納した後、水平ブランキング期間が終了すると、そのメモリから欠陥画素の位置を取り出して上記補正手段に出力する制御部とを備えたことを特徴とする欠陥画素検出装置。 - 撮像素子に含まれる欠陥画素のうち、欠陥検出範囲内に存在する欠陥画素の位置を検出する位置検出手段と、上記撮像素子を構成する画素の画像データを順番に出力するとともに、その画素の読み出し位置を出力する画像出力手段と、上記画像出力手段から出力された画素の読み出し位置が上記位置検出手段により検出された欠陥画素の位置と一致する場合、上記画像出力手段から出力された画像データを補正する補正手段とを備え、
上記位置検出手段は、上記撮像素子における欠陥画素の位置を記憶する位置記憶部と、上記撮像素子における欠陥画素の欠陥検出範囲を指定する検出範囲指定部と、上記位置記憶部に位置が記憶されている欠陥画素のうち、上記検出範囲指定部により指定された欠陥検出範囲内に存在する欠陥画素の位置を検出し、その欠陥画素の位置を上記補正手段に出力する欠陥画素位置検出部とを備え、
上記欠陥画素位置検出部は、上記位置記憶部に位置が記憶されている欠陥画素が上記検出範囲指定部により指定された欠陥検出範囲内に存在するか否かを判定する判定部と、複数の欠陥画素が欠陥検出範囲内に存在する場合、最初に画像データが読み取られる欠陥画素の位置のみを一旦メモリに格納した後、そのメモリから欠陥画素の位置を取り出して上記補正手段に出力する制御部とを備えたことを特徴とする欠陥画素検出装置。 - 撮像素子に含まれる欠陥画素のうち、欠陥検出行上に存在する欠陥画素の位置を検出する位置検出手段と、上記撮像素子を構成する画素の画像データを順番に出力するとともに、その画素の読み出し位置を出力する画像出力手段と、上記画像出力手段から出力された画素の読み出し位置が上記位置検出手段により検出された欠陥画素の位置と一致する場合、上記画像出力手段から出力された画像データを補正する補正手段とを備え、
上記位置検出手段は、上記撮像素子における欠陥画素の位置を記憶する位置記憶部と、上記撮像素子における欠陥画素の欠陥検出行を指定する検出行指定部と、上記位置記憶部に位置が記憶されている欠陥画素のうち、上記検出行指定部により指定された欠陥検出行上に存在する欠陥画素の位置を検出し、その欠陥画素の位置を上記補正手段に出力する欠陥画素位置検出部とを備え、
上記欠陥画素位置検出部は、水平ブランキング期間が開始すると、上記位置記憶部に位置が記憶されている欠陥画素が上記検出行指定部により指定された欠陥検出行上に存在するか否かを判定する判定部と、上記判定部により欠陥検出行上に存在すると判定された欠陥画素の位置を一旦メモリに格納した後、水平ブランキング期間が終了すると、そのメモリから欠陥画素の位置を取り出して上記補正手段に出力する制御部とを備えたことを特徴とする欠陥画素検出装置。 - 撮像素子に含まれる欠陥画素のうち、欠陥検出行上に存在する欠陥画素の位置を検出する位置検出手段と、上記撮像素子を構成する画素の画像データを順番に出力するとともに、その画素の読み出し位置を出力する画像出力手段と、上記画像出力手段から出力された画素の読み出し位置が上記位置検出手段により検出された欠陥画素の位置と一致する場合、上記画像出力手段から出力された画像データを補正する補正手段とを備え、
上記位置検出手段は、上記撮像素子における欠陥画素の位置を記憶する位置記憶部と、上記撮像素子における欠陥画素の欠陥検出行を指定する検出行指定部と、上記位置記憶部に位置が記憶されている欠陥画素のうち、上記検出行指定部により指定された欠陥検出行上に存在する欠陥画素の位置を検出し、その欠陥画素の位置を上記補正手段に出力する欠陥画素位置検出部とを備え、
上記欠陥画素位置検出部は、上記位置記憶部に位置が記憶されている欠陥画素が上記検出行指定部により指定された欠陥検出行上に存在するか否かを判定する判定部と、複数の欠陥画素が欠陥検出行上に存在する場合、最初に画像データが読み取られる欠陥画素の位置のみを一旦メモリに格納した後、そのメモリから欠陥画素の位置を取り出して上記補正手段に出力する制御部とを備えたことを特徴とする欠陥画素検出装置。 - 補正手段は、補正後の画像データを出力するとともに、その画像データが欠陥画素に係るデータであることを示す情報を出力することを特徴とする請求項１から請求項４のうちのいずれか１項記載の欠陥画素検出装置。
- 位置記憶部は、同一行に複数の欠陥画素が存在する場合、最初に画像データが読み取られる欠陥画素については行位置情報と列位置情報の双方を記憶し、残りの欠陥画素については列位置情報のみを記憶することを特徴とする請求項１から請求項５のうちのいずれか１項記載の欠陥画素検出装置。
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