JPS6386971A - 撮像装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は固体撮像素子を用いた撮像装置において、固体
撮像素子の一部の画素にキズ等の欠陥があった場合に、
その欠陥画素部分が実際の映像画面上目立たなくするよ
う補償する撮像装置に関する。

（従来技術〕 第３図に固体撮像素子ＣＯＤを用いた電子カメラのブロ
ック図を示す。測光回路１３によって得た被写体の明る
さに応じて、制御回路１２はシャッター絞り２を制御し
、レンズ１を通った被写体の映像をＣＣＤ３に投影する
。このときＣＣＤ３は制御回路１２からの制御によって
クロック発生回路１１の発生するタイミングパルスに基
づき駆動され、投影された画像を電荷として蓄積後、１
４のサンプルホールド回路でサンプルされて連続的信号
に変換された後４の信号処理回路に送られる。信号処理
回路ではこれを映像信号に変換するための処理をする。

さらに記録回路５では、これを記録の為の信号に変調し
、磁気ヘッド６を介してサーボ回路９及びモータ８によ
って回転制御された磁気シート７に記録する。

〔発明が解決しようとする問題点〕

ところでここで用いられる固体撮像素子は画素欠陥のな
いものが望ましいが、画素数。

画面サイズ等から製造上歩留りが低くなりコストが高く
なるという問題が生じる。ところが欠陥のある素子では
その部分が画面上で白い点となってしまい、そのままで
は使用できない。そこで、この部分を隣接する画素の信
号等で補間する必要がある。しかしそのために回路規模
が大きくなる等の問題がありあまり実用的でなかった。

〔問題点を解決する為の手段〕

本発明の撮像装置は撮像素子の欠陥位置データ全体を記
憶するメモリと、該メモリの内容の複数の欠陥位置デー
タを一時的に記憶する巡回可能なレジスタと、前記レジ
スタに記憶された１つ分の欠陥位置データを撮像素子の
走査位置と比較するコンパレータと、該コンパレータの
出力に応じて撮像素子出力を補正する補正手段とを有す
る。

〔作用〕

このように構成されているので、１つのコンパレータで
複数の欠陥位置のデータを高速で比較することができる
。

従って制御用のマイクロコンピュータのｉｌｌ　作速度
が遅くても複数の欠陥画素の信号をスムースに補正でと
る。

〔実施例〕

第１図は本発明の実施例図で２には欠陥アドレスを記憶
可能なＥＥＰＲＯＭを内蔵した例えばモトローラ社のＭ
Ｃ６８ＨＣ１１Ａ８等のマイクロコンピュータ等から成
る。制御回路１６０はＢＵＳインターフェース回路、１
０は撮像素子ドライブ回路、３はＣＣＤ等の撮像素子、
１４は信号処理回路、１５はＣＯＤからの出力をサンプ
ルホールドパルス１５０によってサンプルホールドする
ための回路、１００はＣＣＤをコントロールするための
タイミングパルスを発生する回路で第３図のクロック発
生回路１１のうち転送画素を計数するカウンタ部分を除
いたもの、１１１，１１２，１１３はその撮像素子の走
査時に転送画素を計数するカウンタで、１１１は第２図
示の水平ライン数Ｉｌｎを計数するもの、１１２は各水
平ライン中の水平方向を例えば第２図示の如くセクタ単
位に分けた場合、そのセクタ位置ｋ。を計数する回路、
１１３は各セクタ単位中の画素数ｍ、１を計数するカウ
ンタである。

１０１．１０４は欠陥の存在するライン旦。を制御回路
内のメモリから一時的に記憶するシフトレジスタ、 １０２．１０５は欠陥の存在するブロックに８を制御回
路内のメモリから一時的に記憶するシフトレジスタ、 １０３．１０６は欠陥の存在するセルｍ８を制御回路内
のメモリから一時的に記憶するシフトレジスタ、 １０８〜１０９はシストレジスタ１０４〜１０６の内容
とカウンタ１１１〜１１３の内容を比較するコンパレー
タ。

１０７はオアゲート１２０の出力パルス数を計数するカ
ウンタで、ここでは３６進カウンタとする、１５４．１
５８はそれぞれカウンタ内容が０．１７のときＨとなる
信号、１５９は３５カウントのときＨとなるイ言号、１
４２はセ・ント・リセットフリップフロップ、１１５〜
１３３はゲート回路である。１４０，１４１はクリア端
子付きのＤフリップフロップである。

次に動作について説明する。

まず制御回路２１２にはあらかじめ欠陥の存在する水平
ライン番地ｌｘ、ブロック番地ｋｘ、セル番地ｍつが記
憶されているものとする。

まずシステムへの電源投入後かつＣＣＤからの信号を読
み出す以前に制御回路２１２は欠陥の位置情報をシフト
レジスタ１０１〜１０６にＬＯＡＤする、ここでは簡単
のために１画面上２箇所分の欠陥（第２図のＡ１点とＡ
２点）を補償するものとする。またアドレスはライン８
ｂｉｔ、ブロック７ｂｉｔ、セル３ｂｉｔで表わすとす
る。システムリセットにより各ラッチはリセットされて
いるとする。

まず制御回路２１２はＢＵＳインターフェース１６０を
制御することにより欠陥存在アドレスをシリアルでセル
アドレスのＬＳＢから送出する。

つまりセルアドレスのＬＳＢを信号線１５２に出力した
ままライトストローブ（／ＷＲ）１５３をある時間Ｌｏ
ｗにする。このとき、５ｈｉｆｔｅｎａｂｌｅ信号１５
４はシステムリセット後であるのでＬｏｗである。した
つがって前記のアドレス信号はゲート１１７．１１９を
通ってシフトレジスタ１０１のＭＳＢにラッチされる。

同時にカウンタ１０７がゲート１２０の出力のパルス数
を計数するためこのカウンタは１になる。またＦＦ１４
０の出力ＱもＨｉとなる。

こうして次々にデータが送られ（３ビツト＋７ビツト＋
８ビツト）×２即ち３６ビツト分のデータが次々に送出
される。このとき、アドレスデータはシフトレジスタの
１０１〜１０６にラッチされたことになる。ここで２箇
所分のアドレスデータとしてはＣＣＤの画面上先に走査
されるアドレス（第２図の下の方Ａ１点）を先に転送す
ることとする。つまりＡ１点のアドレスがレジスタ１０
４〜１０６にストア、Ａ２点のアドレスが１０１〜１０
３にストアされていることとなる。

また３６進カウンタ１０７は／ＷＲストローブパルスを
３６回計数すると再びＯとなる。このとき０デコード出
力が１５４０ＨｉとなりＦＦ１４０がクリアされる。よ
ってゲート１２８がＨｉになりコンパレータ１０８〜１
１０がＥｎａｂｌｅとなる。即ち、カウンタ１０７が３
６カウントし、３６ビツトの欠陥２ケ所部のアドレスが
レジスタ１０１〜１０６にセットされるまではコンパレ
ータ１０８〜１１０はＤｉｓａｂｌｅとなっている。

以上のようにして、３６ビツトのアドレスを転送した後
ＣＣＤの撮像信号を読み出す際の動作を説明する。

ＣＣＤＭみ出しの為のパルスはカウンタ１１１〜１１３
の内容を不図示のデコーダに導くことによりタイミング
を形成しドライブ回路１０に供給されて形成される。従
ってカウンタ１１１〜１１３の内容により読み出し中の
画素位置を知ることができる。即ち読み出しを開始後走
査位置がＡ０点に達すると、カウンタ１１１〜１１３の
内容はレジスタ１０４〜１０６の内容と一致するこれに
よりゲート１２９の入力が全てＨｉとなるのでＥｑｕａ
ｌ信号１５５がＨｉとなりゲート１３２出力はＬｏｗと
なりサンプルホールドパルス１５６は出力されない、つ
まり信号処理系にはＣＣＤ３より欠陥画素の１つ前の信
号がそのまま続けて入力されることとなる。画面上隣接
する画素同士の信号は相関が高いのでこの点の欠陥は実
質的に補正されたことになる。ところでゲート１２９が
ＨｉになるとＦＦ１４２出力である５ｈｉｆｔ　　ｅｎ
ａｂｌｅ信号１５４がＨｉとなる。よってゲート１２８
出力はＬｏｗとなりコンパレータ１０８〜１１０はＤｉ
ｓｂｌｅになる。このとき／ＷＲストローブ信号１５３
はＨｉのままであるからゲート１１５がＨｉとなりゲー
ト１２０からはクロック１５７が出力される。これによ
りクロック毎にシフトレジスタ１０１〜１０６はリング
状に１ｂｉｔずつシフト（巡回）する。

そして１８ビツトの１ｂｉｔ前の１７ｂｉｔ分のシフト
が行なわれるとカウンタ１０７の１７カウントに対応す
るデコード信号１５８がＨｉとなり、ゲート１２３がＨ
ｉとなり次のクロック、即ち、１８ビツト目のシフトが
おこなわれた時点でＦＦ１４２がＲＥＳＥＴされ５ｈｉ
ｆｔ　　ｅｎａｂｌｅ１５４がＬｏｗとなりシフト動作
は停止する。即ち欠陥Ａ２のアドレスが１０４〜１０６
にセットされる。またここで再びゲート１２８がＨｉと
なるため比較動作が開始され欠陥Ａ１のときと同様の欠
陥の補正が行なわれる。

そして欠陥補正が終了すると再びＦＦ１４２がＨｉにな
りシフトレジスタ１０１〜１０６が再びシフト開始する
。このときカウンタ１０７今度は１８からカウントアツ
プし、カウント値が３５のとき信号１５９がＨｉとなり
次のシステムクロック即ちシフトが１回りした時点でＦ
Ｆ１４２がＬｏｗとなり５ｈｉｆｔはＤｉｓａｂｌｅと
なる。またカウンタ１０７のカウント値もｏ。

となる。又ゲート１２４の０デコ一ド人力はフィールド
読出し開始信号６ｏが入力したときＦＦ１４２をリセッ
トする為のものである。

こうしてシフトレジスタは読み出し前の状態つまり１０
４〜１０５　ニＡ　２　（’）　７ドレス１０１〜１０
３にＡ１のアドレスがストアされており、２回面の読み
出しが可能な状態となる。以後は電源をＯＦＦしない限
りアドレスを再ＬＯＡＤする必要はない。

またＦＦ１４１はＣＣＤの１フイールドの読み出し開始
時にシフトレジスタ１０１〜１０８の内容を必ず正規な
データとなるように設定するためのもので、読み出し開
始信号１６０を送ったときにカウンタ１０７の内容が０
でない場合（即ち、このときはシフトレジスタのデータ
内容は正しくない位置にある。例えば欠陥Ａ２のアドレ
スは１０１〜１０３にＡＩ　アドレスは１０４〜１０６
に入っているべきであるがＡ１゜Ａ２の順でありたり、
１ｂｉｔずれているときなどにはカウンタ１０７はＯと
ならない、）には信号６０が入ったと＠ＦＦ１４１のみ
がＨｉとなり、１５４がＨｉでないからゲート１２６が
Ｈｉになって５ｈｉｆｔ　　ｅｎａｂｌｅとなり自動釣
にシフトされ３５ビツト分のシフトの時点（カウンタ内
容３５）でＦＦ１４１．ＦＦ１４２がＲＥＳＥＴされ３
６ビツト分のシフト終了でもってゲート１２６がＬｏｗ
となりシフト動作が停止となりアドレス内容は正しく再
セットされる。

しかも、このような再セツト動作が行なわれても通常読
み出し開始直後はビデオ信号では垂直ブランキング期間
の周辺でありモニタ画面上では普通見えない部分なので
問題なく、又、この間の欠陥補償の必要もない。

前記実施例では、あらかじめシフトレジスタに記憶させ
るアドレスは１画面当り２点分であるが、これを３点以
上にするのも容易である。

例えば３点にするには１０１〜１０３のカウンタをもう
１組つまり１８ビツト分追加する。

そして、カウンタ１０７を１８×３つまり５８進とする
。そしてゲート１２２の入力にカウント値２３をデコー
ドして人力すればいい。この場合信号１５９はカウンタ
の５７カウントで出力されることになる。

また、欠陥アドレスを表すため垂直ライン。

ブロック、セルのそれぞれのビット数は合計が１８ビツ
トに限らず任意に決めてもよい。特に１ライン中のセル
の位置を示すのにブロックとセルに別けなくてもよい。

このように本発明の実施例では素子の欠陥を補間する為
に欠陥のある位置を示すアドレスをメモリにストアして
おき、このアドレスをシステム起動後にＣＣＤ″＋駆動
する為のタイミング信号発生回路内のシフトレジスタに
ＬＯＡＤする方式とし、このアドレスを記憶するレジス
タと転送すべき信号のアドレスが欠陥画素の信号のアド
レスであるか否かを比較する比較器をＣＣＤを駆動する
為のタイミングＩＣ内に内蔵することで回路規模の増大
をまねくことなく、欠陥補償を可能としている。

しかも、タイミングＩＣ内の撮像素子駆勘用のクロック
を形成する為のカウンタの値を欠陥画素位置データと直
接比較しているので特別にカウンタを要せず更に構成が
簡単となる。

（効果〕 本発明によれば撮像素子の欠陥補償の可能な数を増やし
てもコンパレータは一組で可能なため、回路規模の増大
な少ない。又、制御用のマイクロコンピュータの動作速
度が遅くても複数の欠陥画素の信号をスムースに補正で
きるものである。

【図面の簡単な説明】

第１図は本発明の実施例を示す図、 第２図（ａ）、（ｂ）はＣＣＤ画面上のアドレスを説明
する図、 第３図は従来の電子カメラブロック図。

Claims (1)

【特許請求の範囲】
1. （１）撮像素子の欠陥位置データ全体を記憶するメモリ
   と、該メモリの内容の複数の欠陥位置データを一時的に
   記憶する巡回可能なレジスタと、前記レジスタに記憶さ
   れた１つ分の欠陥位置データを撮像素子の走査位置と比
   較するコンパレータと、 該コンパレータの出力に応じて撮像素子出力を補正する
   補正手段と、を有する撮像装置。