JPS6034872B2 - 固体撮像装置の雑音除去回路 - Google Patents

Description

【発明の詳細な説明】 ＣＣＤ等のように半導体を用いた固体撮像装置が提案さ
れている。

ＣＣＤの場合には構造としてはシリコンの半導体基体の
一面にＳｉ０２層を形成し、その上に電極を一定間隔に
に形成し、この電極被着側或いはこれとは反対側より像
を光学的に投影して半導体素子の各電極下の部分に電荷
を蓄積しこの蓄積された信号を電極に与えるクロツクパ
ルスによって順次転送して読み出すようになっている。

このような半導体を用いた固体糠像装置では半導体の結
晶を一定の面積に亘つて均一に形成することが難しく局
部的に結晶欠陥が生じ、この結晶欠陥がある部分では熱
的な原因によって電荷が発生し易くなるので、階電流が
この部分に比べて異常に大きくなる額向がある。このた
め像を投影して上述のように信号を読み出したとき暗電
流が異常に大きい所ではノイズが発生する。従って、第
１図に示すように映像信号Ｓ。中に例えば、白レベルよ
りも大きなノイズＮが混入し、再生画面上に写し出した
ときにはこのノイズＮが目につき易いものとなる。ノイ
ズＮを除去する一つの方法としてメモリ回路を利用する
方法がある。

即ち半導体基体の結晶欠陥部分を予めメモリ回路に記憶
させておき、このメモリ出力にて固体撮像体から得られ
る撮像出力を制御することによって達成できる。上述の
メモリ回路には結晶欠陥の有無に対応した内容が記憶さ
れるものであるが、このメモリ内容は通常絵素毎におけ
る結晶欠陥の有無である。

従って、水平方向にＮＨの絵素数を有し、垂直方向には
Ｎｖの絵素数を有するようなＣＣＤにあっては、ＮＨ・
Ｎｖ（ビット）のメモリ容量を必要とする。通常のテレ
ビ画像と同一の画像を得ようとするにはＮＨが３００〜
５０Ｍ函、Ｎｖが２００〜３０の固程度必要であるから
、上述の方法で結晶欠陥を言己臆すると大容量のメモリ
回路となり、そのため、このように構成した場合にはメ
モリ回路が高価となり、この種固体撮像装置を安価に提
供し得ない欠点を有する。メモリ容量を減らすひとつの
方法は例えば絵素綾に結晶欠陥の有無を順次記憶するの
ではなく、結晶欠陥の存在する位置を符号化して記憶す
るようにすればよい。

結晶欠陥の存在する位置を符号化するには半導体素子の
平面座標上に於ける×及Ｙ座標の夫々の位置を符号化す
ればよい。ここで水平走査方向の絵素数ＮＨが５０の固
程度なら水平走査方向の絵素の位置は９ビットの容量で
その全てを表現できる。同様に垂直方向に存在する絵素
数Ｎｖが３０の固とすると同様に８ビットでよい。ィン
タ−レース走査方式を採用する場合には結晶欠陥が奇数
フィールドの絵素領域に存在するのか、偶数フィールド
の領域に存在するのかを判別する必要があるのでフィー
ルド判別には１ビット要する。このように結晶欠陥のあ
る位置（Ｘ−Ｙ座標）及びフィールド判別を含めると計
１８ビットでこれらの情報を全て表現することができる
。

又１個のＣＣＤに対し、製品として許容し得る最大結晶
欠陥個所を仮りに２針固としたならば、メモリ素子の容
量は４００ビット程度で済み、小容量のメモリ素子で充
分実用に供し得ることがわかる。第３図はこのようなメ
モリ素子を使用した雑音除去回路の一例である。

本例に於いて使用するＣＣＤの転送方式は第２図で示す
ようにインターライントランスフア方式である。その構
成は周知であるので概略を述べれば、第２図で示すよう
に垂直方向に多数の絵素２が配列形成されると共に、１
本の絵素列に対し、夫々電荷を転送するための垂直シフ
トレジス夕３が設けられ、これら垂直シフトレジスタ３
に転送された電荷は水平シフトレジスタ４に１絵素づっ
順次転送されると共に、端子５を通じて信号が続み出さ
れる。

Ｐ，は夫々の絵素２に供給される撮像パルス、Ｐｖはし
ジス夕３に供給される転送パルス、そしてＰＨは水平シ
フトレジスタ４に供給される読み出しパルスである。

ＣＣＤＩ川こは第３図で示す如く所望とする被写体１１
が光学系１２を介して投影され、端子５に得た撮像出力
はサンプリングホールド回路１３を介して出力端子１４
に導かれる。

サンプリングホールド回路１３を介して出力端子１４に
導かれる。サンプリングホールド回路１３は読み出しパ
ルスＰＨと同期したサンプリングパルスＰｓにてサンプ
リング状態が制御されるが、本例のサンプリングパルス
Ｐｓはメモリ素子の出力にて制御される。２０が結晶欠
陥を符号化して記憶したメモリ素子（実施例ＲＯＭ）を
示す。３０はＣＣＤに対するアドレスカウンタで水平位
置をカウントするＨカウンタ３０日と、垂直位置を同様
にカウントするＶカウンタ３０Ｖとで構成され、Ｈカウ
ンタ３０日には読み出しパルスＰめミ供給される。

リセット端子には水平同期信号ＨＤがリセット信号とし
て供給される。ｖカウンタ３０Ｖも同様に転送パルスＰ
ｖとりセット信号として垂直同期信号ＶＤが供給される
。

カウンタ３０で得た位置信号Ｓしは奇数フィールドか偶
数フィールドかを示すフィールド信号ＳＦと共に一致回
路３１に供給される。

この一致回路３１にはメモリ回路２０のメモリ出力ＳＭ
が供給され、メモリ出力ＳＭと位置信号Ｓし及びフィー
ルド信号ＳＦの内容が一致したとき一致出力ＳＱが得ら
れる。一致出力ＳｏはサンプリングパルスＰｓと共にゲ
ート回路３２に供給されるが今、メモリ出力ＳＮと位置
信号Ｓし及びフィールド信号ＳＦが夫々一致したとき出
力Ｓｏが“１”になるものとすればその時点ではゲート
出力Ｐｓ。が得られないためサンプリングホールド回路
１３の動作は停止し、１絵素前の状態がそのままホール
ドされる。従ってこの期間に撮像出力中に混入した欠陥
ノイズＮ‘まこのサンプリングホールド回路１３の動作
によって除去され、その期間は１絵素前の信号によって
補償される。尚、一致出力Ｓｏはアドレスカウンタ３３
にも供給され、次のメモリ出力ＳＭが出力されるように
なっている。

３３ａはリセツト端子でフレーム周期の信号が供給され
る。このように結晶欠陥の位置を符号化して記憶するよ
うにした場合にはメモリ容量の大中な削減を図り得るた
め、この種園体撮像装置を安価に構成し得るものである
が、このように符号化して結晶欠陥位置を記憶する場合
には、それに伴って第３図で示したようにカウンタ３０
やメモリ出力ＳＭと位置信号ＳＬとの一致回路３１等を
必要とするためメモリ素子２０‘こ対する周辺回路が複
雑化する欠点を有する。

本発明はこのような点に鑑み、特にメモリ素子２川こ対
する周辺回路の簡略化を達成できるようにしたものであ
る。

第４図以下を参照して本発明による雑音除去回路を詳細
に説明しよう。本発明に於いては半導体素子の平面座標
上に存在する結晶欠陥位置をメモリ素子２川こ符号化し
て記憶するに際し、後述するように基準点から教えて最
初の欠陥位置Ａ，を除く他の欠陥位置Ａｎ（ｎは任意の
正数）は基準点からの位置としてではなく、この欠陥位
置Ａｎより１つ前の欠陥位置Ａｎ−，からＡｎまでの距
離（すなわち絵素数）を符号化して記憶するようにした
ものである。

このメモリ方法によれば後述するようにメモリ素子２０
に対する周辺回路の大中な削減を図ることができるもの
である。この特殊な書き込み方法を第４図以下を参照し
て、まず説明しよう。

説明の便宜上、今第４図で示すような位置に結晶欠陥の
ある半導体素子について考察する。Ａ，〜Ａ４が結晶欠
陥が結晶欠陥である。そして以下説明する例は平面座標
を一次元化して表わし、その状態で結晶欠陥位置を符号
化した場合である。ーー次元化するための基準点を次の
ように定める。

即ちフィールドの最初の水平走査線に於ける走査開始点
を基準点Ａｏに選ぶ。従って第１水平走査線の有効画面
に於ける最初の走査開始点が基準点として表わされる。
この点をへで示す。そして基準点Ａｏから夫々水平走査
線順に、順次直線化して夫々の結晶欠陥位置を配列する
と第５図のようになる。これら一直線上に配列された複
数の結晶欠陥位置を符号化するに際しては、夫々の位置
を全て基準点Ａ。から計るのではなく、２点間の距離、
換言するならその間に存在する絵素数（以下単に距離と
いう）を夫々コード化するものである。ここで、基準点
Ａｏに最も近い結晶欠陥位置はこの基準点ＡｏからＡ．
に至るまでの距離に相当する。

即ち１．がコード化（例えば２進数）して記憶される。
以下同様にしてんの結晶欠陥位置はＡ，からんに至るま
での距離１２がコード化されて記憶される。従ってこの
設例によればメモリ素子２０を構成する単位メモリＭは
合計４個（Ｍ，〜Ｍ４）必要となり、夫々のメモリ内容
は第６図で示すように最初の単位メモリＭ，は基準点へ
からＡ，までの距離が記憶される。第２の単位メモリ地
には同様にしてん−Ａ，に相当する内容が記憶される。
ここで、単位メモリとして必要なビット数は次のように
求めることができる。水平絵素数ＮＨをコード化するた
めにＭビット必要とし、同様に垂直絵素数ＮｖがＮビッ
トで表わされるものとすれば、１つの結晶欠陥を補償す
るための単位メモリとしては最大Ｎ＋Ｍビットの容量の
ものを使用すればよい。上述のようにＮＨが５０の固程
度、Ｎｖが３０針固程度のＣＣＤであるならば合計１７
ビット程度の容量の単位メモリを使用すればよい。従っ
て結晶欠陥の最大数を２の固としたならば、本発明のメ
モリ素子２０の総容量は４００ビット程度で済む。第７
図は夫々の単位メモリに記憶された符号化の内容を示す
。最初の単位メモリＭ，は基準点から教えて３番目のも
のであるから“３”を２進数で表わした図のようなコー
ド化信号となり、第２の単位メモリＭ２及び第３の単位
メモリＭ３は夫々“３”番目（Ａ２−Ａ，）と、２３番
目（ん−Ａ２）を２進数で表わした図のようなコード化
信号として記憶されるものである。第８図はこのような
メモリ素子２０を使用した雑音除去回路の一例を示す。

４０はメモリ素子２川こ対するアドレスカウン夕でその
出力にて単位メモリＭ，〜Ｍ４のメモリ内容が順次後段
のバッファレジスタ４１に移される。

ここで、バッファレジス夕４１にはそのバッファレジス
タの内容をカウントするダウンカウンタと、このカウン
タの内容がすべて零になったことを検出して出力する雲
検出器とを含む。バッファレジスタ４１にそのクロック
パルスとしてサンプリングパルスＰｓが供給される。本
例に於いてはサンプリングパルスＰｓの供給にてバッフ
ァレジスタ４１に移されたメモリ内容が順次カウントダ
ウンされるようになされている。従ってメモリ内容をレ
ジスタ４１に移した後、サンプリングパルスＰｓを供給
すば、カウンタ内容が順次カウントダウンされる。そし
て、レジス夕４１のカウンタの内容がすべて“０”にな
ったときに結晶欠陥の位置を表わす欠陥位置信号（制御
信号）ＳＭが出力される。ここでカウンタの内容がすべ
て“０”になり次のサンプリングパルスＰｓにてその内
容がさらにカウントダウンされたときのいわゆるボロー
信号を得て、このボロー信号にて上述したようにゲート
回路３２に供給されるサンプリングパルスＰｓを制御す
る如く、つまりボロー信号を使って本例に於けるメモリ
出力ＳＭとなるように回路を構成することもできる。制
御信号ＳＭが得られる時点は平面座標に於ける夫々の欠
陥位置に対応するものであるから、この時点に於いてサ
ンプリングホールド回路１３を制御すれば、第３図で示
したと同様に結晶欠陥部分に対応して混入した欠陥ノイ
ズを確実に除去することができる。

制御信号ＳＭはアドレスカウンタ４０１こも供給され、
この制御信号ＳＭにてその都度メモリ内容が順次バッフ
ァレジス夕に移される。

単位メモリＭ，に続く単位メモリＭ２Ｂには欠陥位置Ａ
，とＡ２の距離が符号化されて記憶されているものであ
るから、メモリ内容Ｍ２に対しカウントダウンした結果
得られる制御信号ＳＭは丁度結晶欠陥位置Ａ２に対応す
る。

従ってこの信号にて同様にゲート回路３２を制御すれば
Ａ２に対応する。従ってこの信号にて同様にゲート回路
３２を制御すればＡ２に対応して発生する欠陥ノイズが
除去されるものである。なお、４５は遅延回路である。
以下説明したように本発明による雑音除去回路によれば
結晶欠陥の存在する部分に対応して発生する欠陥ノイズ
を確実に除去することができると共に、その部分の信号
の補償を行うことができる。

そして本発明に於いて半導体素子の結晶欠陥位置を記憶
するメモリ素子２０としては特殊な記憶方法を採用した
ために、メモリ素子２０１こ対する周辺回路の大中な簡
略化を図ることができる。即ち第３図で示したような実
施例と比較すれば、カゥンタ３０‘ま勿論のこと、一致
回路３１を必要としないため、回路構成の大中な削減を
図ることができる。尚、上述した第１の実施例に於いて
は第４図で示すように各フィールド‘こ於ける最初の水
平走査の開始点をもって基準点と定めたが、本発明では
これらに限られることはない。

第２図の実施例では例えば、結晶欠陥位置をＸ軸とＹ軸
で表わし、夫々の結晶欠陥の位置を第５図で示したと同
様の方法で記憶すればよい。Ｙ鞠上の結晶欠陥位置は第
９図Ａのようになる。

従ってこの場合には第１０図で示すように垂直方向の欠
陥位置用のメモリ素子Ｍｖとして結晶欠陥の数に対応し
て合計４個の単位メモリＭｖ，〜Ｍｖ４を用意し、最初
の単位メモリＭｖ．はＡ．の欠陥位置を記憶させる。続
く第２の単位メモリＭｖ２はん−Ａ，の内容が記憶され
るものであるが、Ｙ麹上においては同一位置なので、ん
−Ａ，のメモリ内容は０である。Ｍｖ３，Ｍｖ４の夫々
の単位メモリには第１０図のような線間の符号化された
内容が記憶される。一方×軸上の結晶欠陥位置はメモリ
素子ＭＨに記憶されるが、記憶方法はＹ軸方向のそれと
同様である。

但し、この場合の基準点は各フィールドに於ける複数の
水平走査線の夫々の走査開始点が選ばれる。従って第９
図Ｂで示すようにＡ，の欠陥位置はその水平走査線に於
ける基準点からの距離ｎ，として表わされ、同様に同一
水平走査線上に存在する第２の結晶欠陥位置Ａ２はＡ，
とＡ２間の距離山として表わされるが、第３水平走査線
上に存在する第３の欠陥Ａ３は前述の第１の実施例の如
くＡ２とＡ３の間の絵素数が符号化されて記憶されるの
ではなく、その水平走査線に於ける基準点（第４図の各
水平走査線の最椿素子の位置）からんまでの距離が符号
化されて記憶されるものである。んに関しても同様であ
る。第１１図はこのような第１及び第２のメモリ素子Ｍ
ｖ，ＭＨを用いた雑音除去回路の一例である。

第１及び第２のメモリ素子Ｍｖ，ＭＨはアドレスカウン
タ４０の出力で同時に駆動されるも、第２のメモリ素子
ＭＨは第１のメモリ素子Ｍｖに設けられたバッファレジ
スタ４１Ｖで得たＶ制御信号ＳＭにてそのバッファレジ
スタ４１日が駆動されるようになっている。バッフアレ
ジスタ４１日のＨ制御信号出力が上述のようにメモリ出
力ＳＭ素子としてゲ−ト回路３２に供給されるは前述し
たと同様であり、又このＨ制御信号ＳＭがアドレスカゥ
ンタ４０１こ供給され、次の内容がバッファレジスタ４
１Ｖ，４１日に供給されるのも同様である。ただしこの
ように構成した場合に於いて、第４図で示す如く同一水
平走査線上に存在する２個以上の結晶欠陥があった場合
には、例えばＡ，の欠陥位置の場合、単位メモリＭｖ，
に於けるバッファレジスタ４１ＶよりのＶ制御信号にて
バッファレジスタ４ １日がカウントダウンされるも、
Ａ，に続くＡ２の欠陥位置に関しては単位メモリＭｖ２
のメモリ内容が０であるため、その時点に於いてはバッ
ファレジスタ４１ＶよりのＶ制御信号が得られない。従
ってこのような場合にはＡ２のメモリ内容がカウントダ
ウンされないことになるが、そのため本例ではこれらメ
モリ素子Ｍｖ，ＭＨとは別個にバッファレジス夕４１Ｖ
のＶ制御信号に対するコントロール用のメモリ素子Ｍｃ
を設け、同一水平走査線上に２個以上の結晶欠陥が存在
するときにはこのコントロールメモリ素子Ｍｃの出力を
バツフアレジスタ４１日にバツフアレジスタ４１ＶのＶ
制御信号の代りとして供給することにより、バッファレ
ジスタ．４１日の内容がカウントダウンされるようにな
っている。そのため、コントロール用のメモリ素子Ｍｃ
にはＶ制御信号が得られないときにそのレジス夕４１Ｃ
からＶ制御信号が得られるように例えば図のようにコン
トロール内容が記憶されている。

４２はオア回路を示す。

このように構成しても前述したと同様の効果を奏し得る
ものである。

尚第１１図に示した実施例に於いては第１のメモリ素子
Ｍｖと第２のメモリ素子ＭＨとを同時に並列的に読み出
すようにした例であるが、第１２図で示すようにＸ軸上
の結晶欠陥位置とＹ軸上の結晶欠陥位置とを格納する第
１のメモリ素子Ｍｖと第２のメモリ素子Ｎ山とを直列的
に同一のメモリ素子に交互に配列し、これより欠陥位置
を交互に順次議出してもよい。

即ち、単位メモリＭｖ，のＶ制御信号にて単位メモリＭ
Ｈ，のレジスタを駆動し、続いてアドレスカゥンタ４０
の出力にて単位メモリＭｖ２を駆動し、その結果得られ
るＶ制御信号にて単位メモリＭＨ２を駆動するようにし
てもよい。

この場合に於いては当然バッファレジスタは１個で済む
。

【図面の簡単な説明】

第１図は欠陥ノイズを含む映像信号の説明図、第２図は
インターライントランスフア方式のＣＣＤの一例の構成
図、第３図は本発明の説明に供する雑音除去回路の一例
を示す系統図、第４図は本発明の説明に供するＣＣＤの
平面状態を示す構成図、第５図〜第７図は本発明に於け
るメモリ素子の記憶方法の説明図、第８図は本発明によ
る雑音除去回路の一例を示す系統図、第９図〜第１２図
までは本発明の夫々他の実施例を示す説明図である。 １０はＣＣＤ、１３はサンプリングホールド回路、２０
はメモリ素子、４川まアドレスカウンタである。 第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図 第９図Ａ 第９図８ 第１０図 第１１図 第１２図

Claims (1)

【特許請求の範囲】
1. １ 半導体素子よりなる固体撮像体と、上記半導体素子
   の結晶欠陥位置を記憶するメモリ素子とを有し、このメ
   モリ素子の出力にて上記撮像出力中に生ずる雑音を除去
   するようにした固体撮像装置の雑音除去回路に於いて、
   上記半導体素子の結晶欠陥位置を上記メモリ素子に符号
   化して記憶するに際し、基準点から数えて最初の欠陥位
   置Ａ＿１を除く他の欠陥位置Ａ＿ｎ（ｎは任意の正数）
   は上記基準点からの位置としてでなく、この欠陥位置Ａ
   ＿ｎより１つ前の欠陥位置Ａ＿ｎ＿−＿１からＡ＿ｎま
   での距離が付号化されて記憶されるようになしたことを
   特徴とする固体撮像装置の雑音除去回路。