JPH05507832A - ビデオ信号処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 めの便宜上の事項である。

ゲートアレーは、異なる画面表示フォーマットを実行するために、必要に応じて 、主ビデオチャンネルを伸張し、圧縮し、あるいは、切り詰める作用をする。ル ミナンス成分Ｙ　ＭＮが、ルミナンス成分の補間の性質に応じた長さの時間、先 入れ先出しくＦ　Ｉ　ＦＯ）線メモリ３５６に記憶される。組合わされたクロミ ナンス成分Ｕ／Ｖ　ＭＮはＦＩＦＯ３５８に記憶される。副信号のルミナンス及 びクロミナンス成分Ｙ　ＰＩＰ、Ｕ　ＰＩＰ及びＶ　ＰＩＰはデマルチプレクサ ３５５によって生成される。

ルミナンス成分は、必要とあれば、回路３５７で解像度処理を受け、必要とあれ ば、補間器３５９によって伸張されて、出力として信号Ｙ　ＡｔＪＸが生成され る。

ある場合には、ＷＩ表示が第１図（ｄ）に示すように主信号表示と同じ大きさと なることがある。画面内画面プロセッサ及びビデオＲＡ　Ｍ　３５０に付随する メモリの制限のために、そのような大きな面積を満たすには、データ点、即ち、 ピクセルの数が不足することがある。そのような場合には、解像度処理回路３５ ７を用いて、データ圧縮あるいは減縮の際に失われたビクセルに置き代えるべき ビクセルを副ビデオ信号に回復することができる。この解像度処理は第４図に示 された回路３７０によって行われるものに対応させることができる。例えば、回 路３７０はディザリング回路とし、回路３５７をディザリング回路°とすること ができる。

副ビデオ入力データは６４０ｆ＋＋の周波数でサンプルされ、ビデオＲＡ　Ｍ　 ３５０に記憶される。副データはビデオＲＡＭ３５０から読出され、ＶＲＡＭ　 ＯＵＴとして示されている。ＰＩＦ回路３０１は、また、副画面を水平及び垂直 方向に、非対称に減縮することができると同時に、同じ整数の係数分の１に減縮 することもできる。第１０図を参照すると、副チヤンネルデータは、４ビツトラ ツチ３５２Ａと３５２Ｂ、副ＦｆＦＯ３５４、タイミング回路３６９及び同期回 路３６８によって、バッファされ主チヤンネルデジタルビデオに同期化される。

ＶＲＡＭ　ＯＵＴデータは、デマルチプレクサ３５５によって、Ｙ（ルミナン７ 、）　、Ｕ、　Ｖ　（カラー成分）及びＦＳＷ　ＤＡＴ　（高速スイッチデータ ）に分類される。ＦＳＷ　ＤＡＴは、どのフィールド型式がビデオＲＡＭに書込 まれたがを示す。

ＰＩＰ　ＦＳＷ信号がＰＩＰ回路から直接供給され、ビデオＲＡＭから読出され たどのフィールドが小画面モード時に表示されるべきかを決めるために、出力制 御回路３２１に供給される。

副チャンネルは６４０ｆＨでサンプルされ、−畜生チヤンネルは１１０２４ｆで サンプルされる。副チャンネルＦＩＦＯ３５４は、データを、副チヤンネルサン プル周波数がら主チヤンネルクロック周波数に変換する。この過程において、ビ デオ信号は８１５（１０２４／６４０　）の圧縮を受ける。これは、Ｗｌｌチャ ンネル信号を正しく表示するに必要な４／３の圧縮より大きい。従って、副チャ ンネルは、４×３の小画面を正しく表示するためには、補間器３５９によって伸 張されねばならない。補間器３５９は補間器制御回路３７１によって制御され、 補間器制御回路３７１自身はＷＳＰ　μＰ　３４０に応答する。必要とされる補 間器による伸張の量は５／６である。伸張係数Ｘは次のようにして決められる。

Ｘ＝　（６４０／１０２４）　＊　（４／３）　＝５／６クロミナンス成分Ｕ　 ＰＩＰとＶ　Ｐ　Ｉ　Ｐ　ハ１ｌｔ３６７によって、ルミナンス成分の補間の内 容に応じて決まる長さの時間遅延され、信号Ｕ〜ＡＵＸとＶ　ＡＵＸが出力と乙 て生成される。主信号と副信号のそれぞれのＹｌＵ及びＶ成分は、Ｆ　ｒ　Ｆ　 ０３５４．３５６及び３５８ノ読出しイネーブル信号を制御することにより、出 力信号路３１２中のそれぞれのマルチプレクサ３１５．３１７及び３１９で組合 わされる。マルチプレクサ３１５．３１７．３１９は出力マルチプレクサ制御回 路３２１に応答する。この出力マルチプレクサ制御回路３２１は、画面内画面プ ロセッサとＷＳＰ　μＰ３４０からのクロック信号ＣＬＫ、線開始信号ＳＱＬ、 ＨＣ０ＵＮＴ信号、垂直ブランキングリセット信号及び高速スイッチの出力に応 答する。マルチプレクサされたルミナンス及びクロミナンス成分ＹＭＸ、ＵＭＸ 及びＶ　ＭＸは、それぞれのデジタル／アナログ変換器３６０１３６２及び３６ ４に供給される。第４図に示すように、このデジタル−アナログ変換器３６０　 、３６２．３６４の後段には、それぞれ低＠通過フィルタ３６１．３６３．３６ ５が接続されている。画面内画面プロセッサ、ゲートアレー及びデータ減縮回路 の種々の機能はＷｓＰ　μＰ３４０によって制御されるＷｓＰ　μＰ　３４０は 、これに直列バスを介して接続されたＴＶ　μＰ　２１Ｂに応答する。

この直列バスは、図示のように、データ、クロック信号、イネーブル信号及びリ セット信号用のラインを有する４本線バスとすることができる。ＷＳＰ　μＰ　 ３４０はｗｓＰ　ｕＰデコーダ３１０を通してゲートアレーの種々の回路と交信 する。

１つのケースでは、４ｘ３ＮＴＳＣビデオを、表示画面のアスペクト比歪みを避 けるために、係数４／３で圧縮することが必要となる。別のケースでは、通常は 垂直方向のズーミングをも伴う、水平ズーミングを行うために、ビデオを伸張す ることもある。３３％までの水平ズーミング動作は、圧縮を４／３未満に減じる ことによって行うことができる。サンプル補間器は、５−ＶＨＳフォーマントで は５．５ＭＨｚまでとなるルミナンスビデオ帯域幅が、１０２４ｆ□の時は８Ｍ Ｈｚであるナイキスト折返し周波数の大きなパーセンテージを占めるので、入来 ビデオを新たなピクセル位置に計算しなおすために用いられる。

第６図に示すように、ルミナンスデータＹ　ＭＮは、ビデオの圧縮または伸張に 基づいてサンプル値を再計算（ｒＩ！ｃａｌｃｕｌａｔｅ）する主信号路３０４ 中の補間器３３７を通される。スイッチ、即ち、ルート選択器３２３及び３３１ の機能は、Ｐ　Ｉ　Ｆ　０３５６と補間器３３７の相対位置に対する主信号路３ ０４のトポロジーを反転させることである。即ち、これらのスイッチは、例えば 圧縮に必要とされる場合などに、補間器３３７がＦＩＦＯ３５６に先行するよう にするか、伸張に必要とされる場合のように、ＦｒＦＯ３５６が補間器３３７に 先行するようにするかを選択する。スイッチ３２３と３３１はルート制御回路３ ３５に応答し、この回路３３５自体はＷＳＰ　μＰ　３４０に応答する。小画面 のモードでは、副ビデオ信号がビデオＲＡ　Ｍ　３５０に記憶するために圧縮さ れ、実用目的には伸張のみが必要であることが想起されよう。従って、副信号路 にはこれらに相当するスイッチは不要である。

主信号路は第９図により詳細に示されている。スイッチ３２３は２つのマルチプ レクサ３２５と３２７によって具体化されている。スイッチ３３１はマルチプレ クサ３３３によって具体化されている。これら３つのマルチプレクサはルート制 御回路３３５に応答し、このルート制御回路３３５自体はＷＳＰ　μＰ　３４０ に応答する。水平タイミング／同期回路３３９が、ラッチ３４７．３５１及びマ ルチプレクサ３５３の動作を制御し、また、ＦＩＦＯの書込みと読出しを制御す るタイミング信号を発生する。クロック信号ＣＬＫと線開始信号ＳＯＬはクロッ ク／同期回路３２０によって生成される。アナログ−デジタル変換制御回路３６ ９は、Ｙ　ＭＮ、ＷＳＰ　ｕＰ３４０　、及びＵＶ　ＭＮの最上位ビットに応答 する。

補間器制御回路３４９は、中間ピクセル位置値（Ｋ）、補間器補償フィルタ重み 付け（Ｃ）、及び、ルミナンスに対するクロックゲーティング情報ＣＧＹとカラ ー成分に対するクロックゲーティング情報ＣＧＵＶを生成する。

圧縮を行うためにサンプルをいくつかのクロツク時に書込まれないようにし、あ るいは、伸張のために、いくつかのサンプルを複数回読出せるようにするために 、ＦＩＦＯデータの中断（デシメーション）または繰返しを行わせるのが、この クロックゲーティング情報である。

このような圧縮を第１５図に示す。ＬＵＭＡ　ＲＡＭＰＩＮの線はＦＩＦＯに書 込まれているルミナンスランプビデオデータを表わす。ＷＲＥＮ　ＭＮ　Ｙ信号 は特表平５−５０７８３２　（１２） 有効で高である。即ち、この信号が高の時は、データがＦＩＦＯに書込まれてい ることを示す。４個目ごとのサンプルが、ＦＩＦＯへ書込まれないようにされる 。凹凸のある線ＬＵＭＡ　ＲＡＭＰ−ＯＵＴは、データが最初に補間されなかっ たとした場合にＦＩＦＯから読出されるルミナンスランプデータを表わす。ここ で、ルミナンスＦＩＦＯから読出されるランプの平均勾配は、入力ランプよりも ３３％急峻であることに注意したい。また、このランプを読出すために必要な有 効読出し時間は、データを書込むために必要な時間より３３％少ないことも注目 したい。これによって、４／３圧縮が行われる。ＦＩＦＯから読出されるデータ が凹凸にならずに、滑らかとなるように、ＦＩＦＯに書込まれているルミナンス サンプルを再計算するのは、補間器３３７の機能である。

伸張は圧縮と全く逆の態様で行うことができる。圧縮の場合は、書込みイネーブ ル信号には、禁止パルスの形でクロックゲーティング情報が付されている。デー タの伸張のためには、クロックゲーティング情報は読出しイネーブル信号に適用 される。これにより、第１６図に示すように、データがＰＩＦＯ３５６から読出 される時に、データの中断が行われる。線ＬＵＭＡ　ＲＡＭＰ　ＩＮはＦＩＦＯ ３５６に書込まれる前のデータを表わし、凹凸のある線ＬＵＭＡ　ＲＡＭＰ　Ｏ ＵＴはＦＩＦＯ３５６から読出される時のデータを表す。この場合、サンプルさ れたデータを凹凸のある状態から滑らかになるように再計算するのは、この処理 中はＦＩＦＯ３５６に後続した位置にある補間器３３７の機能である。伸張の場 合、データは、ＦＩＦＯ３５６から読出されている時及び補間器３３７にクロッ ク書込みされている時に、中断されねばならない。

これは、データが連続して補間器３３７中をクロックされる圧縮の場合と異なる 。圧縮及び伸張の両方の場合において、クロックゲーティング動作は、容易に、 同期した態様で行わせることができる。即ち、事象は、１０２４　ｆ　Ｈのシス テムクロックの立上がりエツジを基礎にして生じる。

ルミナンス補間のためのこの構成には多数の利点がある。クロックゲーティング 動作、即ち、データデシメーション及びデータ繰返しは同期的に行うことができ る。

切換可能なビデオデータのトポロジーを用いて補間器とＦＩＦＯの位置の切換え を行わなければ、データの中断または繰返しのために、書込みまたは読出しクロ ックはダブルクロック（ｄｏｕｂｌｅ　ｃｌｏｃｋ）されねばならなくなってし まう。この「ダブルクロックされる」という語は、１つのクロックサイクル中に ２つのデータ点がＦＩＦＯに書込まれる、あるいは、１つのクロックサイクル中 に２つのデータ点がＦＩＦＯから読出されねばならないという意味である。その 結果、書込みまたは読出しクロック周波数がシステムクロック周波数の２倍とな らねばならないので、回路構成をシステムクロックに同期して動作するようにす ることはできない。さらに、この切換可能なトポロジーは圧縮と伸張の両方の目 的に対して、１つの補間器と１つのＰＩＦＯＬか必要としない。ここに記載した ビデオ切換構成を用いなければ、圧縮と伸張の両機能を達成するために、２つの ＦＩＦＯを用いた場合のみ、ダブルクロッキングを避けることができる。その場 合は、伸張用の１つのＦＩＦＯを補間器の前に置き、圧縮用の１つのＦＩＦＯを 補間器の後に置く必要がある。

副信号の補間は副信号路３０６で行われる。ＰＩＰ回路３０１が、６ビノトＹ、 ＵＳＶ、８・ｌ：１メモリであるビデオＲＡ　Ｍ　３５０を操作して、入来ビデ オデータを記憶させる。ビデオＲＡ　Ｍ　３５０はビデオデータの２フィールド 分を複数のメモリ位置に保持する。各メモリ位置はデータの８ビツトを保持する 。各８ビツト位置には、１つの６ビソトＹ（ルミナンス）サンプル（６４０ｆＭ でサンプルされたもの）と他に２つのビットがある。これら他の２ビツトは、高 速スイッチデータ（ＦＳＷ　ＤＡＴ）か、ＵまたはＶサンプル（８０ｆ＋＋でサ ンプルされたもの）の一部かのいずれか一方を保持している。ＦＳＷ　ＤＡＴの 値は、どの型のフィールドがビデオＲＡＭに書込まれたかを示す。ビデオＲＡ　 Ｍ　３５０にはデータの２フィールド分が記憶されており、全ビデオＲＡＭ３５ ０は表示期間中に読出されるので、両方のフィールドが表示走査期間中に読出さ れる。ＰＩＦ回路３０１は、高速スイッチデータを用いることにより、どちらの フィールドをメモリから読出して表示すべきかを決める。ＰＩＦ回路は、動きの 分断という問題を解決するために、常に、書込まれているものと反対のフィール ドの型を読出す。読出されているフィールドの型が表示中のものと逆である場合 は、ビデオＲＡＭに記憶されている偶数フィールドが、そのフィールドがメモリ から読出される時に、そのフィールドの最上部の線を削除して反転される。その 結果、小画面は動きの分断を伴うことなく正しいインターレースを維持する。

クロック／同期回路３２０はＦＩＦＯ３５４，３５６及び３５８を動作させるた めに必要な読出し、書込み、及びイネーブル信号を発生する。主及びｉｔ主チヤ ンネルためのＦＩＦＯは、各ビデオ線の後で表示するのに必要な部分についてデ ータを記憶のために書込むようにイネーブルされる。データは、表示の同じ１つ またはそれ以上の線上で各課からのデータを組合わせるために必要とされる、主 及び副チャンネルのうちの一方（両方ではなく）から書込まれる。副チャンネル のＦＩＦＯ３５４はＩ■ビデオ信号に同期して書込まれるが、読出しは主ビデオ 信号に同期して行われる。主ビデオ信号成分は主ビデオ信号と同期してＦ＋ＦＯ ３５６と３５８に読込まれ、主ビデオに同期してメモリから読出される。主チャ ンネルと＝１１チャンネル間で読出し機能が切換えられる頻度は、選択された特 定の特殊効果の関数である。

切り詰め形の並置画面のような別の特殊効果の発生は、線メモリＦＩＦＯに対す る読出し及び書込みイネーブル特表千５”５０７８３２　（１３） 制御信号を操作して行われる。この表示フォーマットのための処理が第７図と第 ８図に示されている。切り詰め並置表示画面の場合は、＝ＩＩチャンネルの２０ ４８ｘ　８　Ｆ　Ｔ　Ｆ０３５４に対する書込みイネーブル制御信号（ＷＲＥＮ Ａ　Ｘ　）は、第７図に示すように、表示有効線期間の（１／２）　＊　（５／ １２）　＝５／１２、即ち、約４１％（ポスト°スピードアップ（ｐｏｓｔ　５ ｐｅｅｄ　ｕｐ）の場合）、または、副チャンネルの有効線期間の６７％（ブリ ・スピードアップ（ｐｒｅ　５ｐｅｅｄ　ｕｐ）の場合）の間、アクティブとな る。これは、約３３％の切り詰め（約６７％が有効画面）及び補間器による５／ ６の信号伸張に相当する。第８図の上部に示す主ビデオチャンネルにおいては、 ９１０ｘ８ＦＩＦＯ３５６と３５８に対する書込みイネーブル制御信号（ＷＲ− ＥＮ　ＭＮ　Ｙ）は、表示有効線期間の（１／２）＊（４／３）＝０．６７、即 ち、６７％の間、アクティブとなる。

これは、約３３％の切り詰め、及び、９１０ｘ８ＦｒＦＯにより主チヤンネルビ デオに対して施される４／３の圧縮比に相当する。

ＦＩＦＯの各々において、ビデオデータは、ある特定の特売で読出されるように バッファされる。データを各ＦＩＦＯから読出すことのできる時間の有効領域は 、選んだ表示フォーマットによって決まる。図示した並置切り詰めモードの例に おいては、主チヤンネルビデオは表示の左半部に表示されており、副チヤンネル ビデオは表示の右半部に表示される。各波形の任意のビデオ部分は、図示のよう に、主及び副チャンネルで異なっている。主チャンネルの９１０ｘ８ＦＩＦＯの 読出しイネーブル制御信号（ＲＤ　ＥＮ　ＭＮ）は、ビデオバソクボーチに直ち に続く有効ビデオの開始点で始まる表示の表示有効線期間の５０％の間、アクテ ィブである。副チヤンネル読出しイネーブル制御信号（ＲＤ　ＥＮ　ＡＸ）は、 ＲＤ−ＥＮ　ＭＮ信号の立下がりエツジで始まり、主チヤンネルビデオのフロン トポーチの開始点で終わる表示有効線期間の残りの５０％の間、アクティブとさ れる。書込みイネーブル制御信号は、それぞれのＦＩＦＯ入カデータ（主または ！’Ｉ　）と同期しており、一方、読出しイネーブル＃御信号は主チヤンネルビ デオと同期している。

第１図（ｄ）に示す表示フォーマットは、２つのほぼ全フィールドの画面を並置 フォーマットで表示できるので、特に望ましい。この表示は、特にワイドフォー マット表示比の表示、例えば、１６×９に有効でかつ適している。はとんどのＮ ＴＳＣ信号は４×３フオーマツトで表わされており、これは、勿論、１２×９に 相当する。２つの４×３フオ一マツト表示比のＮＴＳＣ画面を、これらの画面を ３３％切り詰めるか、または、３３％詰め込め、アスペクト比歪みを導入して、 同じ１６Ｘ９フオ一マツト表示比の表示器上に表示することができる。使用者の 好みに応じて、画面切り詰めとアスペクト比歪みとの比を０％と３３％の両限界 間の任意の点に設定できる。例えば、２つの並置画面を１６．７Ｎ詰め込み、１ ６．７％切り詰めて表示することかできる。

１６×９フオーマツトの表示比の表示に要する水平表示時間は４×３フオーマツ トの表示比の表示の場合と同じである。なぜなら、両方共、正規の線の長さが６ ２．５μ秒だからである。従って、ＮＴＳＣビデオ信号は、歪みを生じさせるこ となく正しいアスペクト比を保持するためには、４／３倍にスピードアップされ ねばならない。この４／３という係数は、２つの表示フォーマントの比、４／３ ＝　（＋６／９）／　（４／３）として計算される。ビデオ信号をスピードアン プするために、この発明の態様に従って可変補間器が用いられる。

過去においては、入力と出力において異なるクロック周波数を持つＦＩＦＯが、 同様の機能の遂行のために用いられていた。比較のために、２つのＮＴＳＣｘ３ フォーマｙト表示比信号が１つの４ｘ３フオ一マツト表示比の表示器上に表示す るとすれば、各画面は５０％だけ、歪ませるか、切り詰めるか、あるいはその両 方を組合わせなければならない。ワイドスクリーン関係で必要とされるスピード アップに相当するスピードアップは不要である。

要　約　書 ビデオデータを圧縮しまた伸張する回路はＦｒＦＯ！１メモリ（３５６）　、： 補間器（３３７）を含んでいる。タイミング回路（３３９）が、データを線メモ リ（３５６）に書込み、また、線メモリ（３５６）からデータを読出して、デー タの圧縮及び伸張を行うための制御信号を発生する。補間器（３３７）は、ＦＩ ＦＯ線メモリ（３５６）で圧縮あるいは伸張されたデータを滑らかにする。スイ ッチング回路１！　（３２５，３２７，３５３）が、データ伸張を行うために線 メモリ（３５６）が補間器（３３７）に先行して位置される第１の信号路と、デ ータ圧縮を行うために補間器（３３７）が線メモリ（３５６）に先行する第２の 信号路とを選択的に設定する。このスイッチング回路１！１（３２５，３２７， ３３３）は、圧縮または伸張を要する選択された表示フォーマットに従って制御 される。

国際調査報告

Claims (3)

【特許請求の範囲】
1. １．線メモリと、 データを圧縮しまた伸張するために、上記データを上記線メモリに書込みまた上 記データを上記線メモリから読出すための制御信号を発生する手段と、上記線メ モリで圧縮あるいは伸張されたデータを平滑化するための補間器と、 上記データ伸張を行うために上記線メモリが上記補間器に先行する第１の信号路 と、上記データ圧縮を行うために上記補間器が上記線メモリに先行する第２の信 号路を選択的に設定するスイッチング回路網と、を含む、信号処理回路。
2. ２．さらに、上記スイッチング回路網を制御する手段を含んでいる、請求項１の 回路。
3. ３．上記線メモリが互いに独立してイネーブルされる書込みポートと読出しポー トとを有する先入れ先出し（ＦＩＦＯ）装置である、請求項１の回路。