JPS61224577A - ビデオ信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ビデオ信号を第１の周波数でサブサンプリン
グし、サンプルを第２の周波数で表示し、サブサンプリ
ング比より小さい見掛は上のサイズの縮少を実現するビ
デオ信号表示装置に関する。

発明の背景 ピクチャーインピクチャー（以下、　ＰｉｎＰという。

）表示において、副信号から発生される縮少されたサイ
ズの画像、すなわち解像度の低下した画像が主信号から
発生される画像の一部に挿入される。

ＰｉｎＰ表示機能を有するテレビジョン受像機は、例え
ば、′テレビジョン受像機”という名称の米国特許第４
，２９８，８９１号明細書に開示されている。

典型的なＰｉｎＰテレビジョン受像機は、別々のチュー
ナ、中間周波増幅器およびビデオ信号復調器を使用し、
ルミナンス信号および色差信号を２組発生させる。１組
は主画像用であシ、もう１組は副画像用である。典型的
には、副信号は耐折返しフィルタを介して処理され、水
平および垂直方向にサブサンプリングされ、縮少された
サイズの画像を発生する。

耐折返しフィルタは水平および垂直方向において信号の
帯域幅を減少させ、サブサンプリングにより生じる歪み
成分を減少させる。これらの歪み成分は折返し成分とも
呼ばれる。折返し成分は、よく知られているナイキスト
（Ｎｙｑｕｉｓｔ　）のサンプリング基準により設定さ
れる周波数以下の周波数で信号がサンプリングされる時
に生じる。折返し成分は、サブサンプリングされた信号
の周波数スペクトル外にあって、サブサンブリング処理
によりサブサンプリングされた信号の周波数スペクトル
内にある別の周波数に変換される元の信号中の周波数成
分である。耐折返しフィルタは、サブサンプリング・シ
ステムにおいて望ましいものであるが、再生画像におい
て遷移を不鮮明にするという望ましくない副次的作用を
持−っている。

典型的なＰｉｎＰテレビジョン受像機は、標準の単一画
像の受像機に比べてかなり多い回路を含んでおり、従っ
て製造コストが高くなる。この余分の回路の大部分は、
サブサンプリングされた画像の１フイールドもしくはそ
れより多いフィールドを貯える電荷結合装置もしくはラ
ンダム−アクセス・メモリ（以下、　ＲＡＭという。）
のようなメモリである。このメモリは副信号と主信号と
を適描に同期させ、安定した副画像を再生する。

副サンプルは副信号に同期してメモリに書き込まれ、表
示させるために主信号に同期してメモリから読み出され
る。主信号および副信号は相関がないので、同時に、サ
ンプルをメモリに書き込み、サンプルをメモリから読み
出す必要がある。このような読出し一書込みを避けるよ
うに設計されたメモリ構成は高価なものになシ易い。

メモリのコストのもう１つの要因は比較的多数のピクセ
ル（ｐｌｘｅｌ　）メモリ・セルが副画像を保持するた
めに必要なことである。例えば、色副搬送波周波数の４
倍のサンプリング周波数を有するＮＴＳ　Ｃ方式のディ
ジタル・テレビジョン受像機は水平ライン当り９１０個
のサンプルを発生する。

ビデオ信号の１フイールドには２６２．５ラインが含ま
れている。画像が、水平および垂直方向に、１対３の割
合でサブサンプリングされ、７０％のラインおよび各ラ
インの７５−のサンプルだけが処理されるならば、各フ
ィールドについて１３，９３５個のピクセルが発生され
る。各ピクセルは８ビツトのルミナンス情報および６ビ
ツトのクロミナンス情報を含んでいるので、このよりな
ＰｉｎＰシステムでは縮少されたサイズの副信号の１フ
イールドを貯えるために１９５，０９０ピツトのメモリ
が必要である。

本発明は、サブサンプリングを行ない、サブサンプリン
グ比より小さい画像サイズの縮少を実現するサイズの縮
少されたビデオ画像を表示する装置を提供するものであ
る′。

発明の概要 本発明は、主画像中に挿入画像として副画像を表示する
ＰｉｎＰ型式のテレビジョン信号表示装置において実施
される。このシステムは、副信号のピクセル周波数の１
／８Ｊ倍の周波数で副信号の各ライン上のピクセルをサ
ブサンプリングする装置を含んでいる。このシステムは
、各水平ラインにおいて１７Ｍの見掛は上のサイズの縮
少を実現するために、主信号のピクセル表示周波数のＨ
倍の周波数でこれらのピクセルを表示する装置を含んで
いる。但し、ＮとＭは正の実数である。

実施例 図中、太い矢印は多ピットの並列ディジタル信号のだめ
のパスを表わし、細い矢印はアナログ信号もしくは単一
ビットのディジタル信号を伝達する結線を表わす。各装
置の処理速度の違い°により信号経路のある箇所に補償
用遅延要素が必要となる。特定のシステムにおいて、こ
のような遅延要素がどこに必要であるかということはデ
ィジタル回路の設計分野の当業者には容易に分る。

第１図は、ＰｉｎＰの処理回路の主要素をブロック形式
で示したものである。第一のすなわち主画面を表わすビ
デオ信号は主信号源４０から発生する。

信号源４０は、放送ビデオ信号を受信する受信用アンテ
ナ、通常のテレビジョン受像機が含んでいる、赤色、Ｒ
１緑色、ａ、ｆｆ色、Ｂなるカラー信号を発生して表示
装置（図示せず）を駆動するために必要なすべての処理
回路を含んでいる。主信号源４０はマルチプレクサ３８
の信号入力端子の第１セツトに主のＲＧＢ信号を供給す
る。また、主信号源４０は、ＰｉｎＰサブサングリング
および同期回路１１に供給される主水平同期信号、ＭＡ
ＩＮ　ＨＳＹＮＣ。

および主垂直同期信号、ＭＡＩＮ　ＶＳＹＮＣを発生す
る。

例えば、通常のディジタル・テレビジョン受像機が含ん
でいるチューナ、中間周波（以下、ＩＰという。）増幅
器、ビデオ検波器、同期分離回路、およびルミナンス／
クロミナンス信号分離回路を含んでいる副信号源１０は
、８ピツトの副ルミナンス信号ＹＡおよび副クロミナン
ス信号ＣＡをそれぞれ供給する。副信号源１０は副水平
同期・ｇルスＡＵＸ　ＶＳＹＮＣ、副水平同期パ＃　ス
ＡＵＸ　ＨＳＹＮＣおよびクロック信号４Ｆ８Ｇも発生
する。クロック信号は副信号のカラー同期バースト成分
に位相固定され、色副搬送波周波数ｆｓｃの４倍の周波
数４ｆ８ｃを有する。

副ルミナンス信号ＹＡおよび副クロミナンス信号ＣＡは
ＰｉｎＰサブサンプリングおよび同期回路１１に供給さ
れる。副信号が縮少されたサイズの画像として再生され
るから、サブサンプリングおよび同期回路１１は副ルミ
ナンス信号ＹＡおよび副クロミナンス信号ＣＡの両方の
情報成分を減少させる。

また、サブサンプリングおよび同期回路１１は。

副信号成分が主信号の所定数の逐次ラインの所定部分に
挿入されるように条件付ける。

サブサンプリングおよび同期回路１１からの副ルミナン
ス・サンプルと副りロミナンス舎サンプルはディジタル
・アナログ変換器（以下、　ＤＡ変換器という。）およ
びマトリックス回路３６に供給される。ＤＡ変換器およ
びマトリックス回路３６は副ディジタル・ルミナンス信
号および副ディジタル・クロミナンス信号をそれぞれア
ナログ信号に変換し、それらを適当な割合いで合成し表
示装置（図示せず。）を駆動するための赤色Ｒ１緑色Ｇ
１育色Ｂのカラー信号を発生する。これらのＲＧＨのカ
ラー　信号はマルチプレクサ３８の入力端子中の第２セ
ツトに結合される。回路１１からの信号、マルチゾレク
サ制御信号、［Ｃ０ＮＴＲ０Ｌに応答す・るマルチプレ
クサ３８は、主信号源４０からの主カラー信号およびＤ
Ａ変換器およびマトリックス回路３６から副カラー信号
を選択的に、また交互に表示装置に供給してＰｉｎＰ表
示を発生させる。

副信号源１０からの信号ＹＡおよびＣＡはサブサンプリ
ングおよび同期回路１１の水平ライン信号処理回路１４
に供給される。視聴者により制御されるピーキングのレ
ベル源１２は、例えば、４つの位置を有するスイッチで
構成され、ディジタルのビーキング信号ＰＬを水平ライ
ン処理回路１４に供給する。ピーキング信号ＰＬは０．
１／４．１／２．１の値をとる。以下に説明するメモリ
入力アドンスおよびクロック信号発生器２０はパスＣ８
１を介して処理回路１４に４　Ｆｓｃ　、　２　Ｆｓｃ
　、　４　Ｆａｃ１５、Ｆｓｃ１５のクロック信号を供
給する。クロック信号４Ｆｓｃ、２　Ｆｓｃ　、　４　
Ｆａｃ１５、Ｆｓｃ１５は色副搬送波周波数の４倍、２
倍、４１５倍、１１５倍の各周波数を有する。

第２Ａ図および第２Ｂ図は、水平ライン処理回路１４の
ルミナンス部とクロミナ７２部をそれぞれ示すブロック
図である。第２Ａ図において、副ルミナンス信号Ｙ＾お
よびクロック信号４　Ｆａｃが有限イン・ぐルス応答（
以下、ＦＩＲという。）低域通過フィルタ２１０に供給
される。低域フィルタ２１０は通常設計のものであり、
次式で定義される伝達関数Ｈ（Ｙｈ）を有する。

ｆ（（Ｙｈ）　＝　（１＋Ｚ−２）２’（１＋Ｚ　　）
　／１にとで、２は通常の２−変換表示法を表わし、＝
　　ｚ−ｆは４　Ｆｌｌ（！のクロック信号のｉ周期に
等しい遅延期間を表わす。フィルタ２１０は耐折返し雑
音フィルタである。フィルタ２１０は、副ルミナンス信
号がサブサンプリングされる時、副ルミナンス信号ＹＡ
Ｏ高周波成分を低周波成分に比べて減衰させて折返し歪
みを減少させる。

フィルタ２１０の出力サンプルはメモリ入力アドレスお
よびクロック信号発生器２０から発生される４　Ｆｓｃ
１５のクロック信号によりクロツク制御されるラッチ２
１２に供給される。従って、ラッチ２１２は濾波済みル
ミナンス信号をサブサンプリングし、その入力に供給さ
れるサンプルの４ｆＢ　ｅなるサンプル周波数を１１５
だけ減少させだ４ｆｓｃ１５の周波数でルミナンス・サ
ンプルを発生する。約１４、３２　ＭＨｚで生じるＮＴ
ＳＣ方式のサンプルの場合、低域フィルタ２１００周波
数応答は約７５０ｋｌ（ｚで３ｄＢポイントで、約２．
３　ＭＨｚのところで遮断する。ナイキストのサンプリ
ング基準によると、周波数が４　ｆｓｃ１５のＮＴＳＣ
方式の信号をサブサンプリングするだめの最大信号周波
数は１．４３　ＭＨｚである。従って、低域フィルタ２
１０は折返し成分を部分的にしか除去しないが、所望の
信号スペ久トルに折り返される折返し成分は非常に減少
される。

４Ｆｓｃ１５のクロック信号は、帰線消去情報が処理さ
れないようにするために、各水平ラインの有効部分の約
８０％の期間のみ有効である。副信号のビデオ・サンプ
ルの各ラインの場合、１２８個のルミナンス・サンプル
が得られるだけである。

ラッチ２１２からのサブサンプリングされた副ルミナン
ス信号はピーキング・フィルタ２２０に供給される。４
Ｆｇｃ１５のクロック信号および視聴者により制御され
るピーキング・レベルＰＬモピーキング・フィルタ２２
０に供給される。ディジタル・フィルタの設計分野の当
業者には、このフィルタの伝達関数’ｒｐが２−変換表
示法で次式のように表わされることが図から分る。

’ｒｐ　＝　Ｚ−１＋ＰＬ　（−１＋２２　−Ｚ　　）
ピーキング・フィルタ２２０は、濾波され、サブサンプ
リングされたルミナンス信号の低周波成分に比べて高周
波成分を増幅する。このフィルタ２２０は再生画像の垂
直エツジを鮮鋭化する。ピーキング・フィルタ２２０は
、折返し成分が折返される、サブサンプリングされた副
信号の部分を増幅する。折返し成分を含んでいる周波数
スペクトルを増幅することは逆効果のように考えられる
。

しかしながら、低域フィルタ２１０およびピーキング・
フィルタ２２０を含んでいるシステムにより再生される
画像は、ピーキング・フィルタ２２０を含んでいないシ
ステムにより再生される画像よりも望ましいものである
ことが主観的試験により分っている。また、ピーキング
ｅレベルＰＬヲ、取り得る４つの値の中で調整すること
により、視聴者は高周波成分をピーキング処理する量を
増減させて、主観的に最も望ましい画像を生成すること
ができる。ピーキング−レベルＰＬが零の値のとき、折
返し成分に因る歪みは最小となるが、高空間分解能の画
像成分の輝度もしくはコントラ艮トは低い。ピーキング
・レベルを増加させると、高空間分解能の画像成分の輝
度が増加され、歪みがわずかに増加するが、より一様な
画像が得られる。主観的試験によれば、歪みが生じるが
これらの成分の輝度を増大させる方が、その逆の場合よ
りも望ましいことが分った。

ピーキング・フィルタ２２０から発生するサンプルは８
ビツト幅である。これらのサンプルをメモリに書込む前
に、ルミナンスΦす／ゾルのビット幅を８ビツトから５
ビツトに短縮することがコスト上望ましい。本実施例で
は、この短縮は３つのステップで行なわれる。

第１のステップは、フィルタ２２０かも発生する各サン
プルから黒レベルのバイアスにほぼ等しい値を引き算す
ることである。黒レベルのバイアスは再生画像中の黒色
を表わす一定値であると考えることができる。この値は
、水平および垂直同期パルスのような制御情報が黒レベ
ルの画像情報より低いレベルの画像情報を表わす信号と
結合されるように零より大きい。黒レベルのバイアスは
画像情報と一緒にメモリに貯える必要がない。というの
は、この制御情報は貯えられた画像に関係がないからで
ある。

ピット幅短縮の第２と第３のステップは、各サンプルを
４の因数で割り、どのサンプルの最大値も３１の値に制
限することである。

このビット幅の短縮を実行する実際の７１−ドウエアに
おいて、８ビツトの副ルミナンス・サンダルは減算器２
３０の被減数入力ポートに供給される。減算器２３０の
減数入力ポートは加算器２３６からの黒レベルのバイア
スを表わすディプ化された値を受は取るように結合され
る。ディジタル値の源２３４は２８の値を加算器２３６
の第１の入力ポートに供給し、ディプ発生器２３２は擬
似ランダムの２ビツトのディザ信号を加算器２３６の第
２の入力ポートに供給する。ディプ発生器２３２は、例
えば、反転器を介してその入力端子に結合される出力端
子を有する通常の２ピツトのシフトレジスタである。

減算器２３０から発生されるサンプルは除算器２３８に
供給される。除算器２３８は最下位２ビツトを切捨てる
ことによりサンプルを８ビツトから６ビツトに打切る。

サンプルの打切シにより失われた量子化レベルは黒レベ
ルのバイアス値のディザ化により一部保持される。ディ
ザ信号を使用することにより量子化レベルを復元させる
概念は当該技術分野において公知であるから、ここでは
説明しない。

除算器２３８からの６ビツトのサンプルはリミッタ−回
路２４０により５ビツトのサンプルに短縮される。リミ
、ツタ−回路２４０は３１より大きいディジタル値は３
１に変え、３１より小さいか３１に等しい値はそのｉｔ
通過させる。リミッタ−回路２４０は当業者により通常
の要素を使って構成することができる。この回路構成は
本発明の一部であると考えられないから説明しない。

第２Ｂ図において、副信号源１０からの８ピツに供給さ
れる。当該技術分野で公知のように、ＮＴＳＣ方式によ
るクロミナンス信号が、色同期バースト基準成分に位相
固定され、４７ｓｃの周波数を有するクロック信号によ
り適当にサンプリングされると、クロミナンス・サンプ
ルは、（Ｒ−Ｙ）、（Ｂ−Ｙ）、−（Ｒ−Ｙ）、−（Ｂ
−Ｙ）、（Ｒ−Ｙ）等のシーケンスで表わされる。ここ
で、符号はサンプリングの位相を表わし、サンプルの極
性を示すものではない。クロミナンス復調器２５０は、
例えば、このシーケンスを（Ｒ−Ｙ）のサンプルのシー
ケンスと（Ｂ−Ｙ）のサンプルのシーケンスに分離し、
各シーケンスにおける一つ置きの極性を反転させる。復
調器２５０から供給されるサンプルの２つのシーケンス
はベースバンドの（Ｒ−Ｙ）と（Ｂ−Ｙ）の色差信号を
それぞれ表わす。クロミナンスの復調器２５０は通常の
設計によるものである。

復調器２５０から供給される（Ｒ−Ｙ）と（Ｂ−Ｙ）の
サンプルは、２つの同一の耐折返しフィルタ２６０およ
び２７０により処理され、同一のラッチ２６２および２
７２によりｚｆｓａの周波数からｆｓｃ１５の周波数に
サブサンプリングされる。

復調器２５０は８ビツトの（Ｒ−Ｙ）サンプルをＦＩＲ
低域フィルタ２６０の入力ポートに供給する。

アドレスおよびクロック信号発生器２０からの２Ｆｓｅ
のクロック信号がフィルタ２６０のクロック入力端子に
供給される。このフィルタの伝達間゛数Ｔ２６Ｑは２−
変換表示法で次のように表わされる。

Ｔ２６ｏ＝　（１＋Ｚ−１）　（１＋Ｚ−８）／１６フ
イルタ２６０は（Ｒ−Ｙ）サンプルの低周波成分に比べ
て高周波成分を減衰させ、その出力ポートに６ビツトの
サンプルを発生する。フィルタ。

２６０からのディジタルの（Ｒ−Ｙ　）信号は、ｆ３ｃ
Ａで信号をサブサンプリングするラッチ２６２に供給さ
れる。クロック信号Ｆｓｃ１５はラッチ２６２のクロッ
ク入力端子に供給される。ラッチ２６２はＦｓｃ１５の
クロック信号に応答して低域フィルタ２６０から発生さ
れるサンプルを１０個置きに抽出し、サブサンプリング
された信号（Ｒ−Ｙ）として出力する。水平帰線消去信
号が処理されないようにするために、このクロック信号
は各水平ラインの有効部分の約８０％の間だけ有効であ
る。従って、ビデオ・サンゾルの各ラインについて、３
２個だけ（Ｒ−Ｙ）サンプルが得られる。

耐折返しフィルタ２７０およびラッチ２７２はフィルタ
２６０およびラッチ２６２と同じであり、サブサンプリ
ングされた信号（Ｂ−Ｙ）を発生する。

再び第１図を参照すると、水平ライン処理回路１４から
のＹ、（Ｒ−Ｙ）、（Ｂ−Ｙ）の副信号とパスＣ８１を
介して結合されるアドレスおよびクロック信号発生器２
０からの制御信号は垂直信号処理回路１６に供給される
。第３Ａ図および第３Ｂ図は垂直信号処理回路１６のル
ミナンス信号処理部とクロミナンス信号処理部のブロッ
ク図をそれぞれ示す。垂直信号処理回路１６は、垂直ラ
インが１対３の割合でサブサンプリングされる時、垂直
方向の折返し歪みを低減させる無限インｉＱルス応答（
以下、ＩＩＲという。）特性の低域フィルタである。

低域フィルタ１６は機能的に３つの部分がら成シ、第１
の部分は副ルミナンス信号に対するものであシ、残りの
部分は２個の副色差信号の各々に対するものである。こ
れらの各部分はサブサンプリングされたビデオ信号の３
つの水平画像ラインからの信号を以下の方法で平均化す
る。第１番目のラインは変更されないままシフトレジス
タに貯えられる。第２番目のラインの各サンダルがフィ
ルタ１６に供給されると、第１番目のラインからの対応
するサンプルがそれから引き算され、サンプル値の差に
１７２が掛けられる。次に、第１番目のラインからの対
応するサンプルが、１／２を掛けることによりスケール
化された差の値に加算され、複合サンプルがシフトレジ
スタに貯えられる。第３番目のラインのサンプルがフィ
ルタ１６に供給されると、対応する複合サンプルが第３
番目のラインのサンプルから引き算され、これらのサン
プル値の差は３／８でスケール化される。次に、対応す
る複合サンプルが、このスケール化された差の値に加算
され、平均化されたサンプルが発生され、平均サンプル
がシフトレジスタに貯えられる。この平均化方法は平均
化するサンプルと同じビット幅を有するシフトレジスタ
を使用するが、それぞれに１／３が掛けられた３つのサ
ンプルラインの合計を累積する簡単な平均化フィルタよ
りも打切り誤差が小さい。さらに、この方法で使用され
るスケール係数、１．１／２．３Ａは簡単なシフトおよ
び加算方法によりサンプルに供給することができる。こ
の方法は３つのサンプル・ラインの精確な平均を発生す
るものではないが、この方法で発生される近似値は主観
的に望ましいものであることが分っている。

フィルタ１６の３つの各部分は交互に機能を変える２つ
のシフトレジスタを使用する。２つのシフトレジスタの
一方が平均サンプルを発生する間に、他方のシフトレジ
スタは以下に説明するように副画像フィールドメモリ２
２にサンプルを出力するために使用される。

第３Ａ図は垂直信号処理回路１６のルミナンス信号処理
部のブロック図である。水平ライン信号処理回路１４か
らの５ピツトのルミナンス・サンゾルが減算器３１０の
被減数入力ポートに供給される。信号平均化モードで動
作するように条件付けられているシフトレジスタ３２８
もしくはシフトレジスタ３３０からの５ピツトのサンプ
ルがマルチプレクサ３３４を介して減算器３１０の減数
入力ポートに結合される。減算器３１０は入力サンプル
とシフトレジスタから供給されるサンプルとの差を発生
し、サンダルの差をサンプル・スケーラ−３２０に供給
する。サンプル・スクーラー３２０は各サンプル差に適
当なスケール係数Ｋを掛ける。スケール係数にはアドレ
スおよびクロック信号発生器２０から発生する。シフト
レジスタ３２８もしくは３３０から供給されるサンプル
は３つのライン平均化処理の第１番目のライン区間の間
は零の値のサンプルであシ、前ラインと平均化処理の第
２番目および第３番目のライン区間の間の２つの前ライ
ンからの垂直方向に整合するピクセルに対応する。先に
述べたように、スケール係数は、サンプルが垂直信号処
理回路１６に供給されつつある３つのライン群の第１番
目、第２番目、第３番目のラインの中のどれから得られ
たものであるかにより、１　、１／２　、３／８の値を
とる。

サンゾル・スケーラ−３２０からのサンプルは加算器３
２２の第１の入力ポートに供給される。シフトレジスタ
３２８もしくは３３０からのサンプルはマルチプレクサ
３３４および遅延要素３２３を介して加算器２２２の第
２の入力ポートに結合される。遅延要素３２３は減算器
３１０およびサンプル・スケーラ−３２０による処理時
間を補償する。加算器３２２はスケール化されたサンプ
ルと遅延されたサンプルを合成し、これらのサンプルの
和をデマルチプレクサ３２４に供給する。デマルチプレ
クサ３２４は、水平ライン走査周波数ｆＨのＩＡの周波
数ｆｖ／６と５０％のデユーティサイクルを有する信号
により制御される。

Ｆｎ／６の制御信号が高い論理状態にある時の３つの水
平ライン期間について、デマルチプレクサ３２４は５ビ
ツトのルミナンス−サンプルをシフトレジスタ３２８に
供給する。次の３つの水平ライン期間の間、制御信号は
低い論理状態にあり、デマルチプレクサ３２４はルミナ
ンス・サンプルをシフトレジスタ３３０に供給する。Ｆ
Ｈ／６の制御信号は、アドレスおよびクロック信号発生
器２０により発生されるＦａ／３のＡ？ルス信号を分周
器３２６に供給することにより発生される。

シフトレジスタ３２８および３３０は同じものであり、
それぜれ１２８個の５ビツトのメモリ・ロケーションヲ
有する。シフトレジスタ３２８および３３０へのクロッ
ク信号はスイッチ３３２から供給される。４　Ｆｓｃ１
５のクロック信号およびメモリ書込みクロック信号ＷＣ
ＬＫがスイッチ３３２の入力端子に供給される。ＦＨ／
’３の信号は、デマルチプレクサ３２４からデータを受
は取るシフトレジスタに４　Ｆａｃ１５のクロック信号
を供給し、もう一方のシフトレジスタにＷＣＬＫ信号を
供給するようにスイッチ３３２を制御する。

シフトレジスタ３２８および３３０の両方の出力ポート
は２つのマルチプレクサ３３４および３３６の各々の２
つの入力ポートに接続される。

分周器３２６から発生されるＦＦ１／６の信号はマルチ
プレクサ３３６の制御入力端子と反転器３３８に供給さ
れる。反転器３３８の出力信号はマルチプレクサ３３４
の制御入力端子に供給される。マルチプレクサ３３４は
、デマルチプレクサ３２４がらデータを受は取っている
シフトレジスタを減算器３１０と遅延要素３２３に接続
するように制御される。同時に、マルチプレクサ３３６
はもう一方のシフトレジスタをデータ・エンコーダ１８
に接続するように制御される。

第３Ｂ図は、（Ｒ−Ｙ）および（Ｂ−Ｙ）の色差信号に
ついての垂直信号処理回路のブロック図である。（Ｒ−
Ｙ）および（Ｂ　−Ｙ　）の処理回路はルミナンス信号
の処理回路と同様なものである。前ラインからの対応す
る蓄積（Ｒ−Ｙ）サンプルが入力（Ｒ−Ｙ）サンプルか
ら減算器３５０で引き算され、前ラインからの対応する
蓄積（Ｂ−Ｙ）サンプルは入力（Ｂ−Ｙ）サンプルから
減算器３６０で引き算される。サンダルＯスケーラ−３
５２は（Ｒ−Ｙ）の差の値にスケール係数Ｋを掛け、サ
ンプル・スケーラ−３６２は（Ｂ−Ｙ）の差の値にスケ
ール係数Ｋを掛ける。スケール係数には第３Ａ図でスケ
ーリング回路３２０に供給されるスケール係数と同じで
ある。（Ｒ−Ｙ）および（Ｂ−Ｙ）サンプルのスケール
化された差の値は加算器３５４および３６４により対応
する蓄積サンプルにそれぞれ加算される。

この時点で、色差信号処理回路はルミナンス信号処理回
路から離れる。゛システムのコストを下げるために、一
対のシフトレジスタ３７４および３７６だけが（Ｒ−Ｙ
）および（Ｂ−Ｙ）の色差信号を貯えるために使用され
る。これらのシフトレジスタのピット幅を小さく保つた
めに、加算器３５４および３６４からの６ピツトの（Ｒ
−Ｙ）および（Ｂ−Ｙ）サンプルは、デマルチプレクサ
３５６および３６６により６ピツトのサンプルΦシーケ
ンスの周波数の２倍の３ビツトのサンプル・シーケンス
にそれぞれ分離される。デマルチプレクサ３５６および
３６６からの３ビツトのシーケンスの各々において対応
するサンプルは連結され、デマルチプレクサ３７０に供
給される６ピツトのシーケンスを形成する。

シフトレジスタ３７４および３７６からマルチプレクサ
３８０および３８２を介して供給されるサンプルは単一
の色差信号のサンプルではなく、最上位３ビツトが（Ｒ
−Ｙ）サンプルの半分であシ、最下位３ビツトは（Ｂ−
Ｙ）サンプルの半分である組み合わせサンプルである。

マルチプレクサ３８２からの６ビツトのサンプルの最上
位３ビツトはマルチプレクサ３５８に供給される。マル
チプレクサ３５８はＦｓｃ１５のクロック信号の制御の
下に最上位３ビツトのサンプルの順次の対を合成し、減
算器３５０および補償用遅延要素３５５を介して加算器
３５４に供給される６ビツトの（Ｒ−Ｙ）サンプルを再
生する。同様に、マルチプレクサ３８２からの６ビツト
のサンゾルの最下位３ビツトは、信号Ｆｓｃ１５の制御
の下に、最下位３ビツトの順次の対から６ビツトの（Ｂ
−Ｙ）サンプルを再生し、減算器３６０および遅延要素
３６５を介して加算器３６４に供給するマルチプレクサ
３６８に供給される。

デマルチプレクサ３７０、シフトレジスタ３７４と３７
６、およびマルチプレクサ３８０と３８２は、シフトレ
ジスタ３７４および３７６の各々が６４個の６ビツトの
メモリセルしか含んでおらず、クロック信号２　Ｆｅｅ
１５およびＷＣＬ　Ｋ／２により交互にクロック制御さ
れることを除けば、第３Ａ図の対応するデマルチプレク
サ３２４、シフトレジスタ３２８と３３０、およびマル
チプレクサ３３６と３３４と同じ機能を実行する。分局
器３７２、スイッチ３７８１反転器３８４を含んでいる
サポート回路は第３Ａ図を参照して説明した、分局器３
２６、スイッチ３３２、反転器３３８を含む回路と同じ
機能を実行する。

マルチプレクサ３８０から供給される６ビツトのサンプ
ルは３ビツトの（Ｒ−Ｙ）成分と（Ｂ−Ｙ）成分に分割
され、第１図のデータ・エンコーダ１８に供給される。

データ・エンコーダ１８は５ビツトのルミナンス・サン
プルと３ビツトの色差信号サンプルを合成し、副画像フ
ィールドメモリ２２に供給される８ビツトのサンプルを
発生する。また、データφエンコーダ１８は、画像の各
水平ラインに対して。

追加の制御情報と信号データを結合する。

追加の制御情報は次の理由によりメモリに貯えられた副
信号と結合される。ブロック１１で囲まれたシステムは
集積回路を使って実現することが考えられる。この回路
は３つの回路に分割され、その中の１つは市販され入手
可能なメモリ装置である。第２番目の回路は、水平ライ
ン信号処理回路１４、垂直信号処理回路１６、データ・
エンコーダ１８、メモリ入力アドレスおよびクロック信
号発生器２０を含むものである。第３番目の回路は、デ
ータ・デコーダ３４、メモリ出力アドレスおよびクロッ
ク信号発生器２６、および第１図には図示されず、本発
明の一部でない何かの追加の回路を含むだろう。この最
後の追加の回路を含める場合、必要な制御情報を第３番
目の集積回路に供給するための入力／出力結線が集積回
路上で十分に得られないことが予想される。従って、制
御情報はメモリ装置を介して第３番目の集積回路に供給
される。また、第３番目の集積回路で使われる制御情報
を取シ出すためにメモリを特別にアドレス指定する必要
のないように、制御情報は信号情報と同様に符号化され
る。

第４図はデータ・エンコーダ１８のブロック図である。

垂直信号処理回路１６からの３ビツトの（Ｒ−Ｙ）サン
プルおよび（Ｂ−Ｙ）サンプルは、マルチプレクサ４１
０の２つのデータ入力端子に供給され、マルチプレクサ
４１０の制御入力端子はＷＣＬ　Ｋ７２のクロック信号
に結合される。このような構成により、マルチプレクサ
４１０はＷＣＬＫ信号の各ｉ４ルスについて１つの（Ｒ
−Ｙ）およヒＣＢ−Ｙ）の色差信号のサンプルを交互に
発生する。マルチプレクサ４１０からの３ビツトの色差
サンプルは垂直信号処理回路１６から供給される５ビツ
トのルミナンス・サンプルと連結され、マルチプレクサ
４１２の第１の入力ポートに供給される８ビツトの複合
サンプルを形成する。マルチプレクサ４１２に供給され
る４つの連続するサンプル毎に、５ビツトのルミナンス
・サンプルが４つ、６ビツトの（Ｒ−Ｙ）サンプルが１
つ、６ビツトの（Ｂ−Ｙ）サンプルが１つ含まれている
。マルチプレクサ４１２に供給されるサンプルは、Ｙ　
＆（””Ｙ）ＩＭｓｎ、Ｙ２＆（Ｂ−Ｙ）１ＭｓＢ、　
Ｙ３＆（Ｒ−Ｙ）Ｌ、ｓＢ。

Ｙ４＆（Ｂ−Ｙ）１ｔ、ｓＢのような４つのサンプル・
シーケンスの形式で表わされる。ここで、１＆”の記号
は５ビツトのルミナンス・サンプルＹと３ビツトの色差
サンプルとの連結を示す。

マイクロプロセッサ４１４は、例えば、視聴者による制
御回路４１３からの輝度レベルと挿入画像の位置につい
ての視聴者の好みに関する情報およびＷＣＬＫとＷＣＬ
Ｖ２信号から、貯える第１のクロミナンス・サンプルの
位相に関する情報を受は取るように結合される。マイク
ロプロセッサ４１４は、これらのデータから先に述べた
メモリ出力処理回路に対する制御情報を発生する。Ｈ５
ＴＡＲＴ、Ｖ　５ＴＡＲＴ　、　ＢＲＴの値が視聴者に
よる制御回路４１３から得られる値により発生され、Ｗ
ＣＬＫ信号の第１番目のノぐルスがサンプルの各ライン
について受は取られた時、ＷＣＬＫ／２が低いか高いか
により。

もしくは２の値がＰＨＡＳＥレジスタ４１６に貯えられ
る。制御情報の４つのサンプルは、マイクロプロセッサ
４１４から発生されるクロック信号に同期して４段のシ
フトレジスタ４１６に書き込まれる。こ、のクロック信
号はオアｅ−）４２４を介してシフトレジスタ４１６に
供給される。オアゲート４２４に供給される第２番目の
クロック信号はシフトレジスタ４１６からマルチプレク
サ４１２の第２のデータ入力、１ｅ−）へのデータ転送
を制御する。このクロック信号はアンドグー）４２２゜
カウンタ４１８、反転器４２０により発生される。

アドレスおよびクロック信号発生器２ｏから発生される
Ｆｖ′３の信号がパスＣ８１を介してカウンタ４１８の
リセット入力端子に結合される。カウンタ４１８の出力
端子はマルチプレクサ４１２の制御入力端子および反転
器４２０に接続される。反転器４２０の出力端子はアン
ドゲート４２２の第１の入力端子に接続される。アドレ
スおよびクロック信号発生器２０からの書込みクロック
信号ＷＣＬＫはアンドダート４念２の第２の入力端子に
結合される。アンドｆ−）４２２の出力はカウンタ４１
８の入力端子およびオアｆ　−ト４２４の第１の入力端
子に接続される。

Ｆ、／３の信号がカウンタ４１８をリセットすると、デ
ータの新しいラインが副フイールドメモリ２２に書き込
まれるように垂直信号処理回路１６から得られる。カウ
ンタ４１８がリセットされると、低い論理信号がマルチ
プレクサ４１２の制御入力端子に供給され、マルチプレ
クサ４１２はシフトレジスタ４１６からのデータを３状
態バツフア４２６に通過させる。カウンタ４１８からの
低い論理信号は反転器４２０により補数化されて高い論
理信号になり、この信号によりアンドｅ−）４２２はク
ロック信号ノぐルスＷＣＬＫをカウンタ４１８およびオ
アダート４２４に通過させる。

ＷＣＬＫ信号の中の最初の４つのパルスは、シフトレジ
スタ４１６からの４つの制御情報サンプルをマルチプレ
クサ４１２のデータ入力に転送する。

この制御情報は挿入画像の輝度、挿入画像の垂直および
水平開始位置を表わす３つの８ビツト値、および現ライ
ン（Ｒ−ＹもしくはＢ−Ｙ）における第１番目の色差信
号サンプルの位相を示す第４番目の値を含んでいる。Ｗ
ＣＬＫ信号の第５番目のｉＪ？ルスにより、カウンタ４
１８の出力が高い論理状態に変えられる。この信号によ
りアンドｒ−）４２２はアンドがとれず、マルチプレク
サ４１２は垂直信号処理回路１６からの画像サンプルを
３状態バツフア４２６に通過させる。３状態バツフア４
２６は、メモリ出力アドレスおよびクロック信号発生器
２６から発生され、アドレスおよびクロック信号発生器
２０からパスＣ８１を介してデータΦエンコーダ１８に
供給されるＭＥＭＦＲＥＥ信号により制御される。ＭＥ
Ｍ　ＦＲＥＥ信号は、データをメモリに書き込んでよい
時に高い論理状態になる。

ＭＦ：、Ｍ　ＦＲＥＥ信号が高い論理状態にあると、バ
ッファ４２６は、その入力ポートに供給されるデータを
メモリ２２のデータバスに供給する。しかしながら、Ｍ
ＥＭ　ＦＲＥＥ信号が低い論理状態にあると、バッファ
４２６の出力ポートはデータバスに対して高インピーダ
ンスを示す。

第５図はメモリ入力アドレスおよびクロック信号発生器
２０のブロック図である。副信号源１゜からの副垂直同
期信号ＡＵＸ　Ｈ８ＹＮＣおよび副垂直同期信号ＡＵＸ
　ＶＳＹＮＣがカウンタ５１０の入力端子およびリセッ
ト端子にそれぞれ供給される。ＡＵＸＶＳＹＮＣ信号は
副信号の各フィールドの開始時にカウンタ５１０をリセ
ットする。各フィールドについて、カウンタ５１０は副
水平同期ノクルスを３つのグループで計数する。カウン
タ５１０は副フィールドの現ラインのライン数、モジュ
ロ３に等しい２ビツトの出力信号を発生する。本実施例
では、この２ピツトの信号は読出し専用メモリ（以下、
ＲＯＭという。）５１１に供給される。ＲＯＭ　５１１
は、先に述べたように、３つのライン数を垂直信号処理
回路１６に供給される信号にの３つの値（１゜１／２　
、３／Ｂ　）に変換する。カウンタ５１０はＡＵＸＨＹ
ＳＮＣ信号の１／３の周波数に等しい、ｆ−の周波数を
有する出力・ぐルス信号も発生する。この出力ｉ’？ル
ス信号は遅延要素５１２およびＤ型フリップフロッｆ５
１４のクロック信号入力端子に供給される。フリラフ６
フ０ツｆ５１４のＤ入力端子は高い論理信号に接続され
る。遅延要素５１２の出力端子はフリップフロップ５１
４のリセット入力端子に接続される。このような構成の
クリップフロンｆ５１４は遅延要素５１２による遅延量
にほぼ等しいノクルス幅を有する狭い・やルスを発生す
る。

この／？ルスはカウンタ５１０の出力パルス信号の前縁
で発生する。フリップフロップ５１４かう発生される信
号は先に説明したＦＨ／３の信号である。

カウンタ５１０からの出力パルス信号はアンドｆ　−）
　５１６の第１の入力にも供給される。反転器５２０は
アンドゲート５１６の第２の入力端子に供給される信号
を発生する。アンドｒ　−ト５１６の出力端子はカウン
タ５１８の入力端子に接続され、カウンタ５１８の出力
端子は反転器５２００Å力端子に接続される。カウンタ
５１８はそのリセット端子に供給されるＡＵＸ　ＶＳＹ
ＮＣ信号により各フィールドの開始時にリセットされる
。

カウンタ５１８がリセットされると、その出力信号は低
い論理状態になシ、反転器５２０の出力信号は高い論理
状態となる。この信号によりアンドｆ−）５１６のアン
ドがとれ、カウンタ５１０から供給される出力パルス信
号がカウンタ５１８の入力に送られる。このパルスが１
６個カウンタ１８に供給されると、カウンタ１８の出力
信号が高い論理状態になり、アンド？−）５１６のアン
ドがとれず、カウンタ５１８の入力端子に信号が送られ
ない。従って、カウンタ５１８が次のＡＵＸｖＳＹＮＣ
ノクルスによりリセットされるまで、カウンタ５１８の
出力信号は高い論理状態のままである。

カウンタ５１８の出力信号はアンドゲート５２２の第１
の入力端子に供給される。クリップフロン７’５１４か
らのＦＪ３の信号が第２の入力端子に供給され、反転器
５２６の出力信号がアンド？−）５２２の第３の入力端
子に供給される。アンドグー）５２２はカウンタ５２４
への入力信号を発生する。カウンタ５２４は７ビツトの
出力信号を発生する。この信号の最上位ビットは反転器
５２６の入力端子に供給される。

カウンタ５２４は、そのリセット端子に供給されるＡＵ
Ｘ　ＶＳＹＮＣ信号により各副フィールドの開始時にリ
セットされる。カウンタ５２４がリセットされると、そ
の出力信号の最上位ビットが低い論理状態になり、反転
器５２６から高い論理信号がアンドダート５２２に供給
される。ＦＨ／３の信号が１６個供給された後、カウン
タ５１８の出力信号が高い論理状態になると、アンドダ
ート５２２はＦＨ／３の信号をカウンタ５２４に供給す
る。カウンタ５２４は、その出力信号の最上位ビットが
高い論理状態になシ、アンドダート５２２のアンドがと
れず、ＦＨ／３の信号が送られなくなる前にＦ、／３の
信号のノＪ？ルスを６４個計数する。カウンタ５２４か
ら発生される信号の最下位６ビツトはフィールドメモリ
２２の行アドレスである。これらのアドレスはＭＥＭ　
ＦＲＥＥ信号により制御される３状態バツフア５２８に
供給される。バッファ５２８は、ＭＥＭ　ＦＲＥＥ信号
が高い論理状態にあると、メモリ・アドレス・パスにア
ドレスを供給し、　ＭＥＭ　ＦＲＥＥ信号が低い論理状
態にあると、アドレス・パスに対して高いインピーダン
スを示す。これらの行アドレスの各々は、副画像の平均
化された１水平ライン、すなわち副信号源１０から供給
される信号の３水平ラインに相当する。

先に述べたように、副画像は垂直帰線消去情報を除去す
るために垂直方向に約２０％だけ縮少され、次いで１表
示画像の各ラインが元の信号の３つのラインに相当する
ようにサブサンプリングされる。フリップフロップ５１
４から発生されるＦＨ／３の信号は垂直方向の副信号を
サブサンプリングする垂直信号処理回路１６に供給され
る。カウンタ５２４から発生され、３状態バツフア５２
８によりフイールドメモリ２２に供給される行アドレス
は、各フィールドについて、貯えられるラインの数を６
４、すなわち副信号の各フィールドについて垂直信号処
理回路１６により供給される８０本の有効ラインの約８
０チに制限する。カウンタ５１８は垂直方向に副画像を
中心付けするために垂直信号処理回路１６から供給され
る最初の１６本のラインを除去する。この１６という数
は構成を簡単にするために選定されたものである。

しかしながら、他の値を使うことも考えられる。

フィールドメモリの行は副画像のラインに対応し、列は
各ラインのピクセルに対応する。以下に説明する装置は
、ピクセルを処理してメモリ２２に書き込むための列ア
ドレスおよびメモリ書込みクロック信号ＷＣＬＫとＷＣ
ＬＫ／２を発生する。副信号のカラー基準バースト成分
に同期している、副信号源からの４　Ｆｓｃのクロック
信号が４　Ｆｓｃのクロック信号の１／２の周波数を有
するクロック信号２　Ｆｓｃを発生する分周器５３０に
供給される。

４　Ｆｓｃの信号および２　Ｆｓｃの信号は両方とも制
御信号バスＣＳ、を介して水平信号処理回路１４に供給
される。２Ｆｓｃの信号はアンドダート５３２の第１の
入力端子にも供給される。アンドダート５３２への他の
２つの入力信号はＭＥＭ　ＦＲＥＥ信号と反転器５４２
から供給される信号である。アンドｅ−）５３２の出力
端子は分局器５３４の入力端子に接続される。分局器５
３４は、その入力信号の周波数の１／３周波数を有する
出力信号を発生する。分局器５３４の出力端子はカウン
タ５３８および分周器５３６の入力端子に接続される。

カウンタ５３８はその入力端子に供給されるクロック・
・ぐルスを計数し、その計数値を８ピツトの出力信号と
して発生する。この出力信号の最上位ピントは反転器５
４２の入力端子に接続される。

分局器５３４と５３６および５３８はＦＨ／３の信号に
よりリセットされる。カウンタ５３８がリセットされる
と、その出力信号の最上位ビットが低い論理状態になり
、反転器５４２により高い論理信号がアンドダート５３
２に供給される。ＭＥＭＦＲＥＥ信号も高い論理状態で
あって、メモリにデータを書き込んでもよいことを示す
と、アンドグー）５３２は分周器５３０からの２Ｆｇｃ
のクロック信号を分局器５３４に送る。分周器５３４は
２ｆｓｃ／３の周波数を有するクロック信号ＷＣＬＫを
発生する。この信号はフィールドメモリ２２に対する書
込みクロック信号である。カウンタ５３８はＷＣＬＫ信
号のノクルスを計数し、フィールドメモリ２２に対する
７ビツトの列アドレス信号を発生する。このアドレス信
号の各ビットは別々のアンドｆ　−）　５４０に供給さ
れる。各々のアンドダート５４０の他の入力信号はカウ
ンタ５１８の出力信号および反転器５２６の出力信号で
ある。各々のアンドダート５４０は３状態の出力を有す
る。

アンドダート５４０は、　ＭＥＭ　ＦＲＥＥ信号により
制御され、ＭＥＭ　ＦＲＥＥ信号が高い論理状態の時、
カウンタ５３８からの列アドレスを副フイールドメモリ
２２のアドレスバスに供給し、ＭＥＭ　ＦＲＥＥ信号が
低い論理状態の時、データバスに対して高インピーダン
ス状態になる。

Ｆｕ／３の信号によりリセットされる分周器５３６はＷ
ＣＬＫ信号の周波数を１／２にし、このＷＣＬＫ／２の
信号をパスｃｓ１を介して垂直信号処理回路１６および
データーエンコーダ１８に供給する。

アンドデート５５０は、副フイールドメモリ２２に対し
て書込みエネーブル信号型を発生する。

アンドダート５５０に供給される信号は、カウンタ５１
８の出力信号、反転器５２６と５４２の出力信号および
ＭＥＭ　ＦＲＥＥ信号である。カウンタ５１８および反
転器５２６から供給される信号は、垂直方向にサブサン
プリングされた画像の中央の６４ラインがメモリに供給
されている時のみ両方が高い論理状態にある。反転器５
４２の出力は、データΦエンコーダ１８からの１２８個
の値がメモリに供給されている間のみ高い論理状態にあ
る。副フイールドメモリ２２にデータを書き込むべきで
ない時、廊Ｍ　ＦＲＥＥ信号によりアンド’ｒ　−ト５
５０のアンドがとれないようにし剋信号を低層論理状態
にする。

ＭＥＭ　ＦＲＥＥ信号は、以下に説明するメモリ出力ア
ドレスおよびクロック信号発生器２６から発生される。

簡単に言うと、この信号はデータがメモリ２２から読み
出されていると低い論理状態にあシ、さもなければ高い
論理状態にある。先に述べたように、ＭＥＭ　ＦＲＥＥ
信号が低い論理状態にあれば、３状態バツフア５２８お
よびアンドダート５４０はメモリ２２のアドレスバスに
対して高インピーダンス状態になる。また、３状態バツ
フア４２６もメモリ２２のデータバスに対して高インピ
ーダンス状態になる。さらに、ＭＥＭ　ＦＲＥＥ信号が
低い論理状態にあれば、アンドゲート５３２のアンドが
とれず、従って、ＷＣＬＫとＷＣＬＶ２が発生されず、
列アドレスも進まない。従って、ＭＥＭ　ＦＲＩＩＪ信
号が低い論理状態にあれば、垂直信号処理回路１６から
データ・エンコーダ１８へのデータ転送とデータ・エン
コーダ１８から副フイールドメモリ２２へのデータ転送
が中断する。ＭＥＭ　ＦＲＥＥ信号が高い論理状態にな
ると、データが失われることなく動作が再開される。メ
モリ２２へのデータの書き込みとメモリ２２からのデー
タの読み出しに関する装置の同期化については第８図を
参照して以下に説明する。

メモリ入力アドレスおよびクロック信号発生器２０の最
後の部分は、水平信号処理回路１４および垂直信号処理
回路１６により使われる。４Ｆｓｃ１５．２Ｆｓｃ１５
および°Ｆ’５ｃ１５のクロック信号を発生する。

アンドグー）５６０の第１の入力端子には副信号源１０
からの４　Ｆａｃのクロック信号が供給され、その第２
の入力端子は反転器５６４の出力端子に接続される。ア
ンドグ”−）５６０の出力端子は、その出力端子が反転
器５６４０入力端子に接続されるカウンタ５６２の入力
端子に接続される。カウンタ５６２はＡＵＸ　Ｈ８ＹＮ
Ｃ信号により副信号の各水平ラインの開始時にリセット
される。カウンタ５６２がリセットされると、その出力
信号は低くなシ、反転器５６４の出力信号が高くなシ、
アンドｒ−）５６０のアンドがとれ４　Ｆ’ｓｃのクロ
ック信号がカウンタ５６２の入力端子に供給される。

カウンタ５６２は１２８個のクロック信号ぐルスを計数
すると高い論理出力信号を発生する。カウンタ５６２の
出力端子における高い論理状態は反転器５６４により反
転され、アンドｆ　−）　５６０のアンドがとれず、４
Ｆｓｃのクロック信号がカウンタ５６２に供給されない
。従って、カウンタ５６２が次の副水平同期・ぐルスに
ニジリセットされるまで、カウンタ５６２の出力信号は
高いままである。

カウンタ５６２の出力端子はアンドゲート５６６の第１
の入力端子に接続される。アンドダート５６６の第２の
入力端子は反転器５７６の出力端子に接続され、第３の
入力端子は４　Ｆｓｃのクロック信号に接続される。ア
ンドダート５６６のアンドがとれると、４　Ｆｓｃのク
ロック信号が直列接続の分周器５６８．５６９．５７０
および５７２に結合される。これらの分周器のすべてと
カウンタ５７４は副信号の各水平ラインの開始時にＡＵ
ＸＨ５ＹＮＣ信号によりリセットされる。カウンタ５７
４がリセットされると、低い論理信号が反転器５７６に
供給され、高い論理信号がアンドダート５６６に供給さ
れる。カウンタ５６２が高い論理出力信号を発生すると
、アンドゲート５６６は４Ｆｓｅのクロック信号を分局
器５６８に供給する。分周器５６８は４Ｆｓ　ｃのクロ
ック信号を５で割って４Ｆｓ　ｃ／！の信号を発生する
。４Ｆｓｃ１５のクロック信号は、この信号を２で割っ
て２Ｆｓｃ１５のクロック信号を発生する分周器５６９
に供給される。分周器５６９は、２Ｆｓｃ１５のクロッ
ク信号を２で割ってＦｓｃ１５のクロック信号を発生す
る分周器５７０に供給する。Ｆｓｃ１５のクロック信号
は、Ｆｓｃ１５のクロック信号の周波数を３２で割る分
局器５７２に供給される。分局器５７２の出力信号は、
　４Ｆｓｃのクロック信号の６４０個のパルスが分周器
チェーンに供給されると、低い論理状態から高い論理状
態に変わる。各６４０個のパルスは水平信号処理回路１
４および垂直信号処理回路１６により処理される副信号
の１つのサンプルに対応する。分周器５７２の出力信号
はアンドｆ　−ト５７３の第１の入力端子に供給される
。アンドダート５７３の第２の入力端子は分局器５６８
の出力端子て接続される。分周器５７２の出力端子の高
い論理信号によりアンドダート５７３は４Ｆｓｃ１５の
クロック信号を処理遅延用カウンタ５７４に供給する。

カウンタ５７４は４Ｆｓｃ１５のクロック信号を予め定
められる数だけ計数し、その出力信号を高い状態に保持
する。この高い信号は反転器５７６により低い信号に変
えられてアント９ケ”　−ト５６６に供給され、４Ｆｓ
ｃのクロック信号が分周器５６８に供給されなくなる。

従って、４Ｆｓｃ１５．２Ｆｓｃ１５　、　Ｆｓｃ１５
の各クロック信号も発生されない。

先に述べたように、副画像の各ラインは副信号の１ライ
ンの有効部分のサンプルの中の約８０チから発生され、
すなわち９１０サンプルの中の６４０個が４　Ｆｓｃで
抽出される。分局器５６８゜５６９．５７０および５７
２は６４０個のサンプルを処理するのに十分な数のクロ
ック・・ぐルスを発生し、処理遅延用カウンタ５７４は
各ラインの最後のサンプルが水平および垂直信号処理回
路を通過するのに十分な時間だけクロック信号を遅延さ
せる。カウンタ５７４で与えられる遅延量は使用される
装置の処理速度によって決まる。ディジタル設計技術分
野の当業者には特定のシステムにおいて、どれ位の遅延
が必要であるかは容易に分る。

カウンタ５６２は水平同期ｉＪ？ルスに対してクロック
信号の開始を遅延させ、６４０個のサンプルを副画像の
有効領域の中心に置く。１２８個のサンプルの遅延は構
成を簡単にするように選定される。しかしながら、他の
遅延を使うことも著えられる。

副フイールドメモリ２２は書込みクロック信号ＷＣＬＫ
のｉ＜？ルスと同期してデータ・エンコーダ１８から副
画像を表わすサンプルを受は取り、要求があると、読出
しクロック信号ＲＣＬＫのパルスと同期してデータ・エ
ンコーダ３４にサンプルを供給する。ＷＣＬＫ信号はメ
モリ入力アドレスおよびクロック信号発生器２０から３
状態／？ツフア２４を介してメモリ２２に供給される。

バッファ２４は、ＭＥＭ　ＦＲＥＥ信号により制御され
、　ＭＥＭ　ＦＲＥＥ信号が低いと高インピーダンスを
示す。

同様に、読出しクロック信号ＲＣＬＫはメモリ出力アド
レスおよびクロック信号発生器２６から３状態バツフア
３０を介してメモリ２２のクロック入力端子に供給され
る。バッファ３０は反転５２８から供給される反転ＭＥ
Ｍ　ＦＲＥＥ信号により制御される。従って、バッファ
３０は、　ＭＥＭ　ＦＲＥＥ信号が低いとメモリ２２に
ＲＣＬＫ信号を供給し、ＭＥＭＦＲＥＥ信号が高いと高
インピーダンスを示す。

一般に、ぎざぎざの付いたエツジのない副画像が表示さ
れるように、メモリ読出し動作が、主水平ラインの十分
に制御された部分の間で行なわれることが望ましい。従
って、本実施例では、メモリの読出し動作は、主信号の
水平ライン同期・やルスに周波数と位相が固定されてい
るクロックにより制御される。副画像データの１ライン
に対するメモリ書込み動作は、データがメモリ２２から
読出されていない時の時間区間における主水平ライン区
間の３つの間に実行される。メモリ出力アドレスおよび
クロック信号発生器２６は、データをメモリ２２に書き
込んでもよいことを示すＭＥＭ　ＦＲＥＥ信号を発生す
る。ＭＥＭ　ＦＲＩ信号が高から低になると、メモリ入
力アト０レスおよびクロック信号発生器２０は書込みク
ロック信号ＷＣＬＫとＷＣＬＫ／２の発生を中止し、書
込みエネーブル信号■を変えメモリ２２からデータ・を
読み出すことができる。メモリ読出し動作が完了すると
、ＭＥＭ　ＦＲＥＥ信号は低から高に変り、書込み動作
が中断した時処理していたピクセルとアドレスの値のと
ころから書込み動作が再開する。このようにして、■ラ
インに対する制御データおよび副画像ピクセルを表わす
１２８個のすべてのサンゾルがメモリ２２に書込まれる
まで書込み動作が続く。

副フイールドメモリ２２は通常の８ビツト構成の８にラ
ンダムのアクセス・メモリで構成することができる。メ
モリ２２がクロック制御され、書込みエネーブル信号■
が高い時、サンプルがデータバスからメモリ２２に書き
込まれる。本実施例においては、メモリ書込みクロック
は２Ｆｓｃ／３の周波数を有する。ＮＴＳＣ方式の場合
、この書込みクロック周波数により各サンプルをメモリ
に書き込むために約４２０ナノセカンド（以下、ｎｓと
いう。）が与えられる。本実施例で使われる読出しクロ
ックは１２　Ｆｓｃ１５の周波数で動作し、この周波数
により各サンプルをメモリから読み出すために約１１５
　ｎｓが与えられる。これらの読出しと書込みのタイミ
ング信号は、市販されており、入手可能なランダム・ア
クセス・メモリの範囲内で十分に間に合う。

サンダル当り４２０ｎｓで、１２８個のサンプルをメモ
リに書き込むためには、約５４マイクロセカンド（以下
、μ８という。）すなわち０．８５　）Ｉが必要である
。しかしながら、サンプル当り１１５ｎ８，１２８個の
サンプルをメモリから読み出すためには約１４μｓすな
わち約０．２３Ｈ１，か必要でない。第８図は、副信号
のラインがどのようにサブサンプリングされて副フイー
ルドメモリに貯えられるかを示すタイミング図である。

副信号の１フイールドの連続する３つのラインは濾波さ
れ、サブサンプリングされ、副ビデオ信号の１ラインの
有効部分における情報の約８０チを表わす１２８個のサ
ンプルになる。１２４個のサンプルと制御情報を含む４
個のサンプルはメモリ読出し動作の間の時間区間の間に
メモリに書き込まれる。第８図に示す例において、メモ
リ読出し動作が主信号の水平ライン区間の中央の１／４
間で生じるように、副画像は主画像内において水平方向
の中心に置かれる。

第８図を参照すると、これらの読出し動作の１つは時間
Ｔ１で始まり、時間Ｔ２で終る。時間Ｔ２において未処
理の書込み動作がないので、メモリは時間Ｔ３まで遊び
の状態にある。時間Ｔ３におい。

て、メモリ２２に書き込まなければならないサンプルの
新しいラインが生じる。進行中、読出し動作がないので
、サンプルは時間Ｔ５とＴ４の間にメモリに書き込まれ
る。時間Ｔ４において、読出し動作が発生し、書込み動
作は中止される。時間Ｔ５において、読出し動作が終る
。残りのサンプルは時間Ｔ５とＴ６の間にメモリに書き
込まれる。メモリは時間Ｔ６から読出し動作が始まる時
間Ｔ７まで遊びの状態にある。

本実施例に□おいて、副信号の各ラインをメモリ２２に
書き込むために、約１４３μＳすなわち２，２５Ｈが与
えられる。この時間は、副信号の与えられた３つの水平
ライン区間の間に、副信号の１ラインがメモリに書き込
まれ、一方、主と副の信号の相対的タイミングに関係な
く、主信号に同期して表示されるようにデータがメモリ
から読み出されるのに十分な時間である。

先に述べたように、データは読出しクロッ、り（ＲＣＬ
Ｋ　）とメモリ読出しアドレスを選択的に与えることに
よりメモリから出力される。このデータはデータ・デコ
ーダ３４に供給される。

データーデコーダ３４はメモリ２２から符号化された信
号データを受は取シ、各蓄積副画像ラインの始まりから
制御情報を抽出し、ルミナンス信号と色差信号を分離し
、スケール化されたルミナンス信号と色差信号を発生す
る。

第６図は、データーデコーダ３４の一回路例を示す。第
６図において、メモリ出力アドレスおよびクロック信号
発生器２６から供給されるサンプル周波数クロックＰＣ
ＬＫと制御信号■χＲＥＡＤおよび制御７’　−タＨ５
ＴＡＲＴとＶ　５ＴＡＲＴがハスＣ８２（第１図参照。

）発生器２６に供給される。サンプル周波数クロックＰ
ＣＬＫはメモリ読出し区間の間だけ・母ルスを含んでい
る。

メモリ２２から読み出されたデータは、メモリ読出し信
号■ＤＭ　ＲＥＡＤ信号により選択的に作動状態にされ
るアンドダート６１０に供給される。データがメモリ２
２から読み出されていない時、データバスＤＡＴＡの負
荷を減少させ、擬似データがマルチプレクサ６１２に供
給されないようにするためにアンドダート６１０が設け
られる。アンドダート６１０の出力はマルチプレクサ６
１２の入力ポートに供給される。マルチプレクサ６１２
は、カウンタ６１６からの出力により条件付けられ、デ
ータの各画像ラインからの最初の４つのデータ・サンプ
ルをレジスタ６２２に結合させ、またデータの各画像ラ
インからの残りのサンプルをラッチ６３２とデマルチプ
レクサ６２６に結合させる。

先に述べたように、各画像ラインの最初の４つのサンプ
ルはメモリ出力アドレスおよびクロック信号発生器２６
を制御するための情報を含んでいる。

これら４つのサンプルは各ラインの開始時にアンドゲー
ト６１４から発生される４つのクロック・・ぞルスによ
！ｌ１４段の直列入力並列出力のレジスタ６２２にクロ
ック制御されて入力される。レジスタ６２２の各段はそ
れぞれの制御サンプルのすべてのビットを貯える並列ビ
ット段である。それぞれの制御サンプルは、メモリから
読み出し中の現副信号画像ラインの残シの部分の期間に
対してＨ８ＴＡＲＴ　、　Ｖ　５ＴＡＲＴおよびＢＲＴ
　Ｏハ、Ｘ、上に得られる。

各副信号フィールドの最後のラインからレジスタ６２２
に入力された制御データは、次の副信号フィールドの最
初のラインがデータ・デコーダ３４に読み込まれるまで
保持される。１フイールドの最後のラインからの制御デ
ータは次のフィールドから副信号の最初のラインを読み
出すタイミングを制御する。

例示されたシステムが最初に開始する時、データ・デコ
ーダ３４は副画像の最初のフィールドを表示するのに適
当なＨ５ＴＡＲＴとＶ　５ＴＡＲＴのノクラメータを受
は取っていないだろう。しかしながら、レジスタ６２２
はある値を含んでいる。これらの値がすべて零であって
も、その後そのシステムを適切に参照するために、メモ
リに貯えられた画像データの少なくとも１ラインからの
制御データを十分入力することができる。通常、この設
定は受像機が副画像を表示するように条件付けられる前
に行なわれる。

カウンタ６１６からマルチプレクサ６１２に供給される
制御信号は主信号の水平同期・やルスＭＡＩＮＨ８ＹＮ
Ｃおよびサンプル・クロックＰＣＬＫから発生される。

ＭＡＩＮ　Ｈ８ＹＮＣ信号は各水平画像ラインの開始時
にカウンタ６１６をリセットする。このリセット操作に
よりカウンタ６１６は低い論理信号を発生する。マルチ
プレクサ６１２は、低い論理信号が供給されると、入力
信号をレジスタ６２２に送り、高い論理信号が供給され
ると、入力信号をデマルチプレクサ６２６に送る。

カウンタ６１６からの出力信号は論理反転器６１８で補
数化され、アンドｆｆ−トロ１４の第１の入力端子に供
給される。カウンタ６１６からの低い論理出力により、
アンドダート６１４はサンプル周波数クロックＰＣＬＫ
をカウンタ６１６のクロック入力端子に結合させる。カ
ウンタ６１６は。

メモリ読出しサイクルが始まシ、ＰＣＬＫ結線上に／’
Ｐルスが生じるまでリセット状態のｔまである。

カウンタ６１６は最初の４つのＰＣＬＫ　Ａ’ルスを計
数し、それから高い論理信号を出力する。高い論理出力
によりアンドｒ−）６１４のアンドがとれず、ＰＣＬＫ
パルスがカウンタ６１６に送られなくなシ、ＭＡＩＮ　
Ｈ８ＹＮＣ信号が次に発生するまで、その出力を高い論
理状態に保持する。

アンドダート６１４の出力はレジスタ６２２のクロック
入力端子にも結合される。最初に発生すル４”：）（７
）ＰＣＬＫ、ｆルスがレジスタ６２２に結合され、最初
の４つのデータ・サンプルをレジスタ６２２０入力に結
合させるマルチプレクサ６１２と同時にシフトレジスタ
中のデータをシフトさせる。

最初に発生する４つのＰＣＬＫ　、＃ルスの後、メモリ
２２のデータバスから入力されるサングルはデマルチプ
レクサ６２６および非同期ラッチ６３２に結合される。

各サンプルのルミナンス成分とクロミナンス成分は、各
サンプルの最上位５ビツトをラッチ６３２に送シ、各サ
ンプルの最下位３ビツトをデマルチプレクサ６２６に送
ることにより分離される。ラッチ６３２は８ビツトのラ
ッチであって、５ビツトのルミナンス−サンプルはラン
チの最上位の５ビツト位置に結合される。零の値が８ビ
ツトのラッチ６３２の最下位３ビット位置に供給される
。ラッチ６３２から供給される８ビツトの出力サンプル
は８の係数でスケール化された入力ルミナンス成分に対
応する。

ルミナンス・サンプルは加算器６３３に供給される。レ
ジスタ６２２からの副信号の輝度データＢＲＴは加算器
６３３の第２の入力に結合される。

加算器６３３の出力Ｙ”は、ＰＣＬＫの周波数で生じ、
輝度制御データにより変更されるルミナンス・すンプル
から成る。出力信号Ｙ“は第１図のＤ／Ａ変換器および
マ）　ＩＪワックス路のルミナンス信号入力に結合され
る。

データ・デコーダ３４への入力データが、Ｙｎ＆（Ｒ−
Ｙ）ｎＭｓＢ、Ｙｎ＋１＆（Ｂ−Ｙ）ｎＭＢＢ、Ｙｎ＋
２＆（Ｒ−Ｙ　）＋Ｂ、ｓｎ　ｓ　Ｙｎ＋３＆　（Ｂ　
−Ｙ　）ｙｌｌ、ＢＢという４つのサンプルのシーケン
ス形式であることを思い起すと、デマルチプレクサ６２
６に供給されるデータは、（Ｒ−Ｙ）ｎＭＢＢ　、（Ｂ
−Ｙ）ｎＭｇｓ、（Ｒ−Ｙ）ｎＩ、８Ｂ。

（Ｂ　−Ｙ　）ｎｔ、ｓＢという３ビツト構成の４つの
サンプルのシーケンスから成る。デマルチプレクサ６２
６は各シーケンスの第１番目のサンプルと第３番目のサ
ンプルを合成し、（Ｒ−Ｙ）色差サンプルを再構成し、
また各シーケンスの第２番目のサンプルと第４番目のサ
ングルを合成し、（Ｂ　−Ｙ　）の色差サンプルを再構
成する。デマルチプレクサ６２６において、３ビツトの
サンプル信号データはラッチ６２６Ａ−６２６Ｄのデー
タ入力端子に結合される。

４相のクロック発生器６２４から発生する４相のクロッ
ク信号はラッチ６２６Ａ−６２６Ｄの各クロック入力端
子に供給される。４相の各々はＰＣＬＫハルス周波数の
１／４のノクルス周波数を有する。

（Ｒ−Ｙ　）Ｍｌ！Ｂ、（Ｒ−Ｙ）ｆ、８Ｂ、（Ｂ−Ｙ
　）ＭＯＢ、（Ｂ”−Ｙ）Ｌ８Ｂのサンプルが、ラッチ
６２６Ａ　、　６２６Ｂ。

６２６Ｃ，６２６Ｄにそれぞれ入力されるようにクロッ
クの位相は構成される。

ラッチ６２６Ａからの最上位３ビツトの（Ｒ−Ｙ）サン
プルは、ラッチ６２６Ｂからの最下位３ビツトの（Ｒ−
Ｙ）サンプルと合成され、６ビツトの（Ｒ−Ｙ）サンプ
ルを形成する。これらのサンプルは８ビツトのラッチ６
２６Ｅの最上位６ビツトのデータ入力結線に結合される
。ラッチ６２６Ｅの最下位２ビツトのデータ入力結線は
零の値に結合される。４つのサンプルの各シーケンスが
ラッチ６２６Ａ−６２６Ｄに入力された後、ラッチ６２
６Ｅはその入力に供給される合成の（Ｒ−Ｙ）サンプル
を取り入れるようにクロック制御される。同様に、ラッ
チ６２６Ｃおよびラッチ６２６Ｄからの合成の（Ｂ　−
Ｙ　）サンプルはラッチ６２６Ｆに入力される。

第６図に示すように、クロック位相φ４は各４つのサン
プル・シーケンスの最後のサンプル（Ｂ−Ｙ）ＬＳＢを
ラッチ６２６Ｄに入力する。この時点においては、ある
特定のシーケンスの４つのサンプルは各ラッチ６２６Ａ
−６２６Ｄに保持されている。

クロック位相φ４が低くなると、ラッチ６２６Ａと６２
６Ｂからのデータをラッチ６２６Ｅに入力するようにク
ロック制御し、同時に、ラッチ６２６Ｃと６２６Ｄから
のデータをラッチ６２６Ｆに入力するようにクロック制
御される。

ランチ６２６Ｅおよび６２６Ｆからの出力信号はＰＣＬ
Ｋの周波数の１／４の周波数で生じる各々８ビツトのす
／ゾルである。これらの信号は、８ビツトのラッチ６２
６Ｅおよび６２６Ｆの最上位６ビツトの位置にある６ビ
ツトの合成サンプルを移動させることにより４の係数に
よりそれぞれスケール化された（Ｒ−Ｙ）および（Ｂ−
Ｙ）の色差信号に対応する。

４相のクロック発生器６２４は予めセット可能テアって
、普通の設計のものである。プリセットの値はレジスタ
６２２からのＰＨＡＳＥ制御データにより与えられる。

この位相データは、高い論理状態にある反転器６１８の
出力信号に応じてクロック発生器６２４に入力される。

従って、制御データがシフトレジスタ６２２に入力され
る４つのクロック周期の終、シに、クロック発生器６２
４はラインに対する位相値にプリセットされる。クロッ
ク発生器６２４は読出しクロックＰＣＬＫのｚＺルスに
よりクロツク制御され、　ＰＣＬＫの・ぐルスの発生と
ほぼ同時にクロック位相ノ’Ｐルスを発生する。データ
の各ラインにおける第１番目の色差サンプルが（Ｒ”−
Ｙ）ＭＯＢのサンプルもしくは（Ｂ−Ｙ）ＭｓＢのサン
プルであるから、クロック発生器６２４をプリセットす
る必要がある。位相制御データは、第１番目のサンプル
がどのサンプルであるかを示すために符号化される。こ
の位相制御データはクロック発生器６２４をプリセット
し、現画像ラインに対して、φ１．φ２．φ３．φ４の
クロック位相と（Ｒ−Ｙ）ＭＯＢ、ＣＢ−Ｙ）ＭＳＢ、
ＣＲ−”ＬＳＢｌｌ　（Ｂ−Ｙ）Ｉ、ＳＢのサンプルと
をそれぞれ整合させる。

加算器６３３からのルミナンス・サンプルでおよびラッ
チ６２６Ｅと６２６Ｆからの（Ｒ−Ｙ）“と（Ｂ　−Ｙ
　）“の色差サンプルはＤ／Ａ変換器およびマトリック
ス回路３６のそれぞれの入力ポートに結合される。回路
３６において、それぞれのディジタル・サンプルは、ア
ナログ参ルミナンスおよヒ色差信号に変換される。これ
らのアナログ信号は適当な割合いで合成され、表示装置
（図示せず。）を駆動するだめの赤色Ｒ１緑色Ｇ、育色
Ｂの色信号を発生する。

ＲＧＢ信号はマルチプレクサ３８の第１セツトの各入力
端子に結合される。主のビデオ信号源４０からのＲＧＢ
信号はマルチプレクサ３８のに２セツトの各入力端子に
結合される。メモリ出力アドレスおよびクロック信号発
生器２６からの結線ＭＵＸＣＯＮＴＲＯＬ上に与えられ
る信号により制御されるマルチプレクサ３８は、その出
力端子に生じる主ＲＧＢ信号の代りに副ＲＧＢ信号を選
択的に使う。

第７図は、メモリ２２からのデータを出力するために、
読出しクロックと読出しアドレスのコードを発生する回
路の一例を示す。

第７図において、位相固定ループ（以下、ＰＬＬという
。）７１０は主のビデオ信号の水平同期に同期したクロ
ック周波数を発生する。本実施例においては、クロック
周波数は主信号の水平周波数の１０９２倍である。この
周波数は、除算器７１２により２で割り算され、主信号
の水平同期周波数の５４６倍の周波数を発生する。周波
数５４６Ｈは、サンプルがメモリから読み出され、再生
画像上に表示される周波数である。ライン当シの蓄積副
信号サンプルを、この周波数で走査すると、水平線信号
処理回路１４によりサンプリングされた元の画像のその
部分の１／３のサイズに縮少された副画像が発生される
。従って、副画像は垂直および水平方向に等しく圧縮さ
れる。

除算器７１２からの５４６Ｈのクロックはアンドダート
７１８および７２０に供給される。アンドグードア１８
と７２０は、アンドダート７４２からのメモリ読出しエ
ネーブル信号ＭＥＭ　ＲＥＡＤにより作動される。アン
ドｒ−）７２０は［ＬクロックＲＣＬＫをメモリ２２に
供給し、供給された読出しアドレスによりメモリをシー
ケンス制御する。

読出しクロックの・ぐルス周波数は常に５４６Ｈである
０アンドダート７１８はサンプル周波数クロックＰＣＬ
Ｋをデータ・デコーダ３４に供給する。

システムによっては、　ＰＣＬＫ信号がＲＣＬＫ信号の
周波数の２倍であることが望ましいことが予想されるか
ら、ＰＣＬＫの回路はＲＣＬＫの回路とは別々に作られ
る。その場合、アンドダート７１８は、除算器７１２か
らの２で割った出力ではなくてＰＬＬ７１０の出力に直
接結合される。

５４６Ｈのクロック信号はカウンタ７１４および比較器
７２６から成る水平位置検出器に結合される。カウンタ
７１４は主信号の各フィールドの開始時に主信号の垂直
同期信号ＭＡＩＮ　ＶＳＹＮＣによりリセットされ、そ
れから５４６Ｈのクロック・）ぐルスの計数を開始する
。カウンタ７１４は、比較器７２６の第１の入力に２進
出力を供給する。この２進出力は、最後のリセット・ｉ
４ルス以後カウンタ７１４の入力に供給される５４６Ｈ
のｉＲＲ２Ｏ累算計数値に相当する。５４６Ｈのクロッ
ク信号の順次の各ノ’ｌ？ルスは、現主画面の画像ライ
ン上の順次の水平ピクセル位置に相当する。副画面の左
端が始まる水平ピクセル位置Ｈ５ＴＡＲＴが比較器７２
６の第２の入力に供給される。カウンタ７１４の累算計
数値がＨ５ＴＡＲＴの値になると、比較器７２６は高い
論理出力を発生する。カウンタ７１４が次のラインでリ
セットされるまで、比較器７２６の出力は高い論理状態
のままである。

比較器７２６の出力はアンドダート７３４の第１の入力
に供給される。５４６Ｈのクロック信号はアンドゲート
７３４の第２の入力に供給され、ナンドダート７４０の
出力がアンドｆｆ−）７３４の第３の入力に供給される
。ナントゲート７４０の入力端子は２進カウンタ７３６
のそれぞれの出力ビツトラインに接続される。２進カウ
ンタ７３６から供給される２進出力値はＯから１２７（
１０進）までの範囲である。ナントゲート７４０の出力
は、ナツトゲート７４０から低い論理出力を発生させる
値１２７（１０進）を除いて、２進カウンタ７３６のす
べての出力値に対して高い論理状態にある。

アンドダート７３４は、カウンタ７３６の出力の値が１
２７以下であって、比較器７２６からの高い論理信号に
より水平の開始位置の発生したことが示される時は常に
、アンドダート７３４は２進カウンタ７３６のクロック
入力に５４６Ｈの信号を結合させるように作動される。

２進カウンタ７３６は各画像ラインの開始時にＭＡＩＮ
　Ｈ８ＹＮＣ信号により零にリセットされる。比較器７
２６の出力が高くなると、２進カウンタ７３６は計数を
開始し、０から１２７までの出力値を逐次発生する。２
進カウンタ７３６の出力値が１２７の値になると、低い
論理状態になるナンドｆ−）７４０の出力により他の状
態に変化しない。

２進カウンタ７３６からの２進出力値は３状態ダート７
４４に結合される。３状態ｆ　−）　７４４の出力はメ
モリ２２のアドレス入力ポートに結合される。３状態ｆ
−）７４４がアンドゲート７４２により作動されると、
２進カウン゛り７３６からの出力値はメモリ２２からデ
ータを読み出すだめの列アドレス語に相当する゛。

カウンタ７１４は結線７１５上に第２の出力信号を発生
する。この出力信号は５４６Ｈのクロック周期以下の７
クルスであって、カウンタ７１４が５４６個の・ぐルス
を計数すると発生する。５４６個の・ぐルスの計数値は
主表示の１水平ラインに相当する。内部的には、パルス
が結線７１５上に生じると、カウンタ７１４は零にリセ
ットされる。

カウンタ７１４からの第２の出力は２進カウンタ７１６
のクロック入力端子に供給される。カウンタ７１６は、
０の値から２６２（１０進）まで計数し、それから次の
ＭＡＩＮ　ＶＳＹＮＣパルスによりリセットされるまで
停止するように構成される。従って、カウンタ７１６は
、最後のＭＡＩＮ　ＶＳＹＮＣ，ｆシス後に生じる水平
画像ラインの現累算値、すなわち現水平ライン数（引く
１）に相当する２進出力を発生する。カウンタ７１６か
らの２進出力は減算器７２８の第１の入力ポートおよび
比較器７３２の第１の入力ポートに結合される。データ
・デコーダ３４から供給され、副画像の表示が始まる上
側の水平画像ラインに相当するＶ　５ＴＡＲＴの値は比
較器７３２の第２の入力ポートおよび減算器７２８の減
数入力ポートに供給される。

カウンタ７１６からの累算値がＶ　５ＴＡＲＴの値に等
しい時、比較器７３２は高い論理出力を発生する。比較
器７３２の出力は、２進カウンタ７１６カ次ＯＭＡＩＮ
　ＶＳＹＮＣパルスによりリセットされるまで高い状態
のままである。

減算器７２８から供給される出力値は３状態グー）７３
０に結合される。ダート７３０の出力はメモリ２２のア
ドレス入力ポートの行アドレス結線に結合される。減算
器７２８からの値は現ライン数からＶ　５ＴＡＲＴＯ値
を引いたものに等しい。データを読み出すようにメモリ
２２が作動される周期、すなわち、３状態ｆ−）７３０
が作動される周期の間、０から６３までの値が順次供給
される。

副信号データは６４個の行アドレス符号語によりアドレ
ス指定されるメモリ・ロケーションに含まれておシ、主
画面の連続する６４本の画像ラインで表示される。従っ
て、垂直開始ラインを含めて、それから６４本のライン
を計数し、垂直開始位置の発生直後の６４本の水平ライ
ンの間のみ３状態ダート７３０と７４４を作動させるた
めに使用される信号を発生する必要がある。カウンタ７
５０、アンドｆ　−）　７４６および反転器７４８は６
４個のライン周期を計数するように構成される。カウン
タ７５０はアンドダート７４６を介して供給されるカウ
ンタ７１４の出力結線７１５からの水平パルスを計数す
る。アンドゲート７４６は比較器７３２の出力および反
転器７４８の出力にそれぞれ結合される入力端子を有す
る。反転器７４８の入力はカウンタ７５０の出力に接続
される。カウンタ７５０はＭＡＩＮ　ＶＳＹＮＣからの
垂直ノぐルスによりリセットされ、その出力が低い論理
状態になるように条件付けられる。このとき、反転器７
４８の出力は高い論理状態になる。これらの条件下では
、比較器７３２が始まシの水平ラインを検出した後、水
平ライン・ノ４ルスをカウンタ７５０に通過させるよう
にアンドゲート７４６が作動される。６４本のライン・
ノぐルスがカウンタ７５０に結合されると、カウンタ７
５０は高い論理出力信号を発生する。これにより反私益
７４８の出力が低くなシ、アンドダート７４６のアンド
がとれなくなる。このように、反転器７４８の出力は各
フィールド期間の始まシから高く、副画像の最後のライ
ンの後低くなる。

３状態ダート７３０．７４４およびアンドダート７１８
と７２０を作動させる制御信号は、メモリ２２が新しい
データを書き込むのに最大限の時間の間自由となるよう
に、副画像信号が実際に表示されている区間の間だけ高
い論理状態にある。

従って、アンドダート７４２の出力は、比較器３７３２
が高くなった後、すなわち、垂直開始ラインから、６４
本のラインがメモリから読み出されるまで、すなわち、
カウンタ７５０が出カッ＜？ルスを発生するまで水平ラ
インの読出し位置の間高い論理状態にある。従って、比
較器７２６．ナンドダート７４０、比較器７３２および
反転器７４８からの出力信号はアンドダート７４２のそ
れぞれの入力端子に結合される。

アンドｆ−）７４２から発生される出力信号によりメモ
リの読出し期間が決まる。従って、この信号の補数はメ
モリに新しいデータを自由に書き込める期間を決める。

アンドダート７４２の出力に結合された反・私益７５２
はＭＥＭ　ＲＥＡＤ信号の補数であるＭＥＭ　ＦＲＥＥ
信号を発生する。

しかしながら、主画像の各水平ラインの一部の間にメモ
リからデータを読み出すことも考えられる。この場合に
は、メモリから読み出されるデータは副画像が表示され
る時だけ処理され、表示される。メモリの読出し操作に
より蓄積データを周期的に書き直すと、メモリ２２とし
て高価でないダイナミックＲＡＭを使用することができ
る。

マルチプレクサ３８は、副信号がメモリから読み出され
ている期間の間、主ビデオ（ＲＧＢ）信号の代シに副の
ビデオ（ＲＧＢ）信号を発生する。これらの期間は■Ｄ
Ｍ　ＲＥＡＤ信号の論理信号の高い期間に相当する。し
かしながら、メモリから読み出されるライン当シの最初
の４つのサンダルは制御情報を含んでいることを考慮し
てみる。これら４つのサンプルにより占有される時間を
補償するために、ＭＥＭ　ＲＥＡＤ信号の高い論理信号
の各期間は４つのサンプル周期により予め短縮され、マ
ルチブレフサ３８用の制御信号ＭＵＸ　Ｃ０ＮＴＲ０Ｌ
を発生する。これは、ＭＥＭ　ＲＥＡＤ信号をアンドグ
ードア２４の第１の入力端子に結合させることにより実
現できる。

ＭＥＭ　ＲＥＡＤ信号は遅延要素７２２により４つのサ
ンプル期間だけ遅延され、ＭＵＸ　Ｃ０ＮＴＲ０Ｉ、信
号を発生するアンドｒ−）　７２４の第２の入力端子に
供給される。

【図面の簡単な説明】

第１図は、本発明の一実施例を含むＰ’ｉｎＰテレピゾ
ヨ／受像機の一般化されたブロック図である。 第２Ａ図および第２Ｂ図は、第１図に示す受像機で使う
のに適したルミナンスおよびクロミナンスの水平ライン
信号処理回路のブロック図をそれぞれ示す。 第３Ａ図および第３Ｂ図は、第１図に示す受像機で使う
のに適したルミナンスおよびクロミナンスの垂直信号処
理回路のブロック図をそれぞれ示す。 第４図は、第１図に示す受像機に使われるデータ・エン
コーダのブロック図である。 第５図は、第１図に示す受像機で使うのに適したメモリ
入力アドレスおよびクロック信号発生器のブロック図で
ある。 第６図は、第１図に示す受像機に使われるデータ・デコ
ーダのブロック図である。 第７図は、第１図に示す受像機に使うのに適したメモリ
出力アドレスおよびクロック信号発生器のブロック図で
ある。 第８図は、第１図に示す受像機の動作を説明するのに有
用なタイミング図である。 １０・・・副信号源、１１・・・ＰｆｎＰサブサンプリ
ングおよび同期回路、１４・・・水平ライン信号処理回
路、２２・・・副画像フィールドメモリ、２６・・・メ
モリ出力アドレスおよびクロック信号発生器、３４・・
・データ・デコーダ、３６・・・ディジタル・アナログ
Ｄ／Ａ （キ立）変換器およびマトリックス回路、４０・・・主
信号源。

Claims (1)

【特許請求の範囲】
1. （１）主ビデオ信号源および副ビデオ信号源を含むピク
   チャーインピクチャー型式のテレビジョン表示において
   、副ビデオ信号から発生される画像を主ビデオ信号から
   発生される画像に挿入画像として表示する表示装置であ
   って、 それぞれ主および副のビデオ信号を表わし、Ｋ対１（但
   し、Ｋは０より大きい実数である。）の比率のサンプリ
   ング周波数をそれぞれ有する主および副のサンプル・デ
   ータ信号を発生する手段と、前記副のサンプル・データ
   信号に応答し、前記副のサンプル・データ信号を１対Ｎ
   （但し、Ｎは２より大きい実数である。）の比率でサブ
   サンプリングすることにより、圧縮された副のサンプル
   ・データ信号を発生する手段と、 予め定められる周波数で前記主のサンプル・データ信号
   を表示する手段と、 前記圧縮された副のサンプル・データ信号を前記主のサ
   ンプル・データ信号の表示画面中に挿入画面として、前
   記予め定められる周波数のＭ／（Ｎ＾＊Ｋ）倍にほぼ等
   しい周波数で表示させ、前記副の画像において１／Ｍ（
   但し、Ｍは１より大きく、Ｎより小さい整数である。）
   の見掛上のサイズの縮少を実現する手段とを含んでいる
   前記表示装置。