JPH05244531A - 信号合成装置 - Google Patents

Abstract

(57)【要約】 【構成】 スケーラー３２０によりスケール化されたサ
ンプルはデマルチプレクサ３２４に供給される。デマル
チプレクサ３４２の出力はスイッチ３３２からのクロッ
ク信号により制御されるシフトレジスタ３２８，３３０
に供給される。シフトレジスタ３２８，３３０からの出
力はマルチプレクサ３３４，３３６に供給される。マル
チプレクサ３３４の出力は遅延要素３２３と減算器３１
０に供給される。出力サンプルはマルチプレクサ３３６
から得られる。 【効果】 第１のモードで同じラインメモリを使って垂
直方向の平均をとり、第２のモードでバッファメモリと
して同じラインメモリを使ってデータをフィールドメモ
リに書き込みことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ビデオ信号を第１の周
波数でサブサンプリングし、サンプルを第２の周波数で
表示し、サブサンプリング比より小さい見掛け上のサイ
ズの縮少を実現するビデオ信号表示装置に用いられる信
号合成装置に関する。

【０００２】

【発明の背景】ピクチャーインピクチャー（以下、Ｐｉ
ｎＰという。）表示において、副信号から発生される縮
少されたサイズの画像、すなわち解像度の低下した画像
が主信号から発生される画像の一部に挿入される。

【０００３】ＰｉｎＰ表示機能を有するテレビジョン受
像機は、例えば、“テレビジョン受像機”という名称の
米国特許第４，２９８，８９１号明細書に開示されてい
る。

【０００４】典型的なＰｉｎＰテレビジョン受像機は、
別々のチューナ、中間周波増幅器およびビデオ信号復調
器を使用し、ルミナンス信号および色差信号を２組発生
させる。１組は主画像用であり、もう１組は副画像用で
ある。典型的には、副信号は耐折返しフィルタを介して
処理され、水平および垂直方向にサブサンプリングさ
れ、縮少されたサイズの画像を発生する。

【０００５】耐折返しフィルタは水平および垂直方向に
おいて信号の帯域幅を減少させ、サブサンプリングによ
り生じる歪み成分を減少させる。これらの歪み成分は折
返し成分とも呼ばれる。折返し成分は、よく知られてい
るナイキスト（Ｎｙｑｕｉｓｔ）のサンプリング基準に
より設定される周波数以下の周波数で信号がサンプリン
グされる時に生じる。折返し成分は、サブサンプリング
された信号の周波数スペクトル外にあって、サブサンプ
リング処理によりサブサンプリングされた信号の周波数
スペクトル内にある別の周波数に変換される元の信号中
の周波数成分である。耐折返しフィルタは、サブサンプ
リング・システムにおいて望ましいものであるが、再生
画像において遷移を不鮮明にするという望ましくない副
次的作用を持っている。

【０００６】典型的なＰｉｎＰテレビジョン受像機は、
標準の単一画像の受像機に比べてかなり多い回路を含ん
でおり、従って製造コストが高くなる。この余分の回路
の大部分は、サブサンプリングされた画像の１フィール
ドもしくはそれより多いフィールドを貯える電荷結合装
置もしくはランダム・アクセス・メモリ（以下、ＲＡＭ
という。）のようなメモリである。このメモリは副信号
と主信号とを適当に同期させ、安定した副画像を再生す
る。

【０００７】表示させるために、副サンプルは副信号に
同期してメモリに書き込まれ、また主信号に同期してメ
モリから読み出される。主信号および副信号は相関がな
いので、同時に、サンプルをメモリに書き込み、サンプ
ルをメモリから読み出す必要がある。このような読出し
−書込みを避けるように設計されたメモリ構成は高価な
ものになり易い。

【０００８】メモリのコストのもう１つの要因は比較的
多数のピクセル（ｐｉｘｅｌ）メモリ・セルが副画像を
保持するために必要なことである。例えば、色副搬送波
周波数の４倍のサンプリング周波数を有するＮＴＳＣ方
式のディジタル・テレビジョン受像機は水平ライン当り
９１０個のサンプルを発生する。ビデオ信号の１フィー
ルドには２６２．５ラインが含まれている。画像が、水
平および垂直方向に、１対３の割合でサブサンプリング
され、７０％のラインおよび各ラインの７５％のサンプ
ルだけが処理されるならば、各フィールドについて１
３，９３５個のピクセルが発生される。各ピクセルは８
ビットのルミナンス情報および６ビットのクロミナンス
情報を含んでいるので、このようなＰｉｎＰシステムで
は縮少されたサイズの副信号の１フィールドを貯えるた
めに１９５，０９０ビットのメモリが必要である

【０００９】本発明は、サブサンプリングを行ない、サ
ブサンプリング比より小さい画像サイズの縮少を実現す
るサイズの縮少されたビデオ画像を表示する装置に用い
られる信号合成装置を提供するものである。

【００１０】

【発明の概要】本発明は、主画像中に挿入画像として副
画像を表示するＰｉｎＰ型式のテレビジョン信号表示装
置において実施される。本発明による信号合成装置は、
第１の期間の間、貯えられた副のビデオ信号を読み出す
ように条件づけられ、第２の期間の間、副のビデオ信号
を貯えるように条件づけられる、副のビデオ信号の少な
くとも１フィールドを貯えるメモリ手段を含む。さら
に、処理手段とバッファ・メモリ手段を含み、副のビデ
オ信号源および処理手段と協働動作するようにバッファ
・メモリ手段を交互に条件づけし、第１のモードにおい
て、垂直方向にサブサンプリングされた副のビデオ信号
を発生して貯え、第２のモードにおいて第２の期間の間
メモリ手段にサブサンプリングされた副のビデオ信号を
供給するようにメモリ手段と協働動作するタイミングお
よび制御手段を含んでいる。

【００１１】

【実施例】図中、太い矢印は多ビットの並列ディジタル
信号のためのバスを表わし、細い矢印はアナログ信号も
しくは単一ビットのディジタル信号を伝達する結線を表
わす。各装置の処理速度の違いにより信号経路のある箇
所に補償用遅延要素が必要となる。特定のシステムにお
いて、このような遅延要素がどこに必要であるかという
ことはディジタル回路の設計分野の当業者には容易に分
る。

【００１２】図１は、ＰｉｎＰの処理回路の主要素をブ
ロック形式で示したものである。第一のすなわち主画面
を表わすビデオ信号は主信号源４０から発生する。信号
源４０は、放送ビデオ信号を受信する受信用アンテナ、
通常のテレビジョン受像機が含んでいる、赤色、Ｒ、緑
色、Ｇ、青色、Ｂなるカラー信号を発生して表示装置
（図示せず）を駆動するために必要なすべての処理回路
を含んでいる。主信号源４０はマルチプレクサ３８の信
号入力端子の第１セットに主のＲＧＢ信号を供給する。
また、主信号源４０は、ＰｉｎＰサブサンプリングおよ
び同期回路１１に供給される主水平同期信号、ＭＡＩＮ
ＨＳＹＮＣ、および主垂直同期信号、ＭＡＩＮ ＶＳ
ＹＮＣを発生する。

【００１３】例えば、通常のディジタル・テレビジョン
受像機が含んでいるチューナ、中間周波（以下、ＩＦと
いう。）増幅器、ビデオ検波器、同期分離回路、および
ルミナンス／クロミナンス信号分離回路を含んでいる副
信号源１０は、８ビットの副ルミナンス信号Ｙ_Ａおよび
副クロミナンス信号Ｃ_Ａをそれぞれ供給する。副信号源
１０は副水平同期パルスＡＵＸ ＶＳＹＮＣ、副水平同
期パルスＡＵＸ ＨＳＹＮＣおよびクロック信号４Ｆ
_ＳＣも発生する。クロック信号は副信号のカラー同期バ
ースト成分に位相固定され、色副搬送波周波数ｆ_ＳＣの
４倍の周波数４ｆ_ＳＣを有する。

【００１４】副ルミナンス信号Ｙ_Ａおよび副クロミナン
ス信号Ｃ_ＡはＰｉｎＰサブサンプリングおよび同期回路
１１に供給される。副信号が縮少されたサイズの画像と
して再生されるから、サブサンプリングおよび同期回路
１１は副ルミナンス信号Ｙ_Ａおよび副クロミナンス信号
Ｃ_Ａの両方の情報成分を減少させる。また、サブサンプ
リングおよび同期回路１１は、副信号成分が主信号の所
定数の逐次ラインの所定部分に挿入されるように条件付
ける。

【００１５】サブサンプリングおよび同期回路１１から
の副ルミナンス・サンプルと副クロミナンス・サンプル
はディジタル・アナログ変換器（以下ＤＡ変換器とい
う。）およびマトリックス回路３６に供給される。ＤＡ
変換器およびマトリックス回路３６は副ディジタル・ル
ミナンス信号および副ディジタル・クロミナンス信号を
それぞれアナログ信号に変換し、それらを適当な割合い
で合成し表示装置（図示せず。）を駆動するための赤色
Ｒ、緑色Ｇ、青色Ｂのカラー信号を発生する。これらの
ＲＧＢのカラー信号はマルチプレクサ３８の入力端子中
の第２セットに結合される。

【００１６】回路１１からの信号、マルチプレクサ制御
信号、ＭＵＸ ＣＯＮＴＲＯＬに応答するマルチプレク
サ３８は、主信号源４０からの主カラー信号およびＤＡ
変換器およびマトリックス回路３６から副カラー信号を
選択的に、また交互に表示装置に供給してＰｉｎＰ表示
を発生させる。

【００１７】副信号源１０からの信号Ｙ_ＡおよびＣ_Ａは
サブサンプリングおよび同期回路１１の水平ライン信号
処理回路１４に供給される。視聴者により制御されるピ
ーキングのレベル源１２は、例えば４つの位置を有する
スイッチで構成され、ディジタルのピーキング信号ＰＬ
を水平ライン処理回路１４に供給する。ピーキング信号
ＰＬは０，１／４，１／２，１の値をとる。以下に説明
するメモリ入力アドレスおよびクロック信号発生器２０
はバスＣＳ_１を介して処理回路１４に４Ｆ_ＳＣ’２Ｆ
_ＳＣ’４Ｆ_ＳＣ／５およびＦ_ＳＣ／５のクロック信号を
供給する。クロック信号４Ｆ_ＳＣ’２Ｆ_ＳＣ’４Ｆ_ＳＣ
／５およびＦ_ＳＣ／５は色副搬送波周波数の４倍、２
倍、４／５倍、１／５倍の各周波数を有する。

【００１８】図２のＡおよび図２のＢは、水平ライン処
理回路１４のルミナンス部とクロミナンス部をそれぞれ
示すブロック図である。図２のＡにおいて、副ルミナン
ス信号Ｙ_Ａおよびクロック信号４Ｆ_ＳＣが有限インパル
ス応答（以下ＦＩＲという。）低域通過フィルタ２１０
に供給される。低域フィルタ２１０は通常設計のもので
あり、次式で定義される伝達関数Ｈ（Ｙｈ）を有する。 Ｈ（Ｙｈ）＝（１＋Ｚ^−２）^２×（１＋Ｚ^−３）^２／１６

【００１９】ここで、Ｚは通常のＺ−変換表示法で表わ
し、Ｚ^−ｉは４Ｆ_ＳＣのクロック信号のｉ周期に等しい
遅延期間を表わす。フィルタ２１０は耐折返し雑音フィ
ルタである。フィルタ２１０は、副ルミナンス信号がサ
ブサンプリングされる時、副ルミナンス信号Ｙ_Ａの高周
波成分を低周波成分に比べて減衰させて折返し歪みを減
少させる。

【００２０】フィルタ２１０の出力サンプルはメモリ入
力アドレスおよびクロック信号発生器２０から発生され
る４Ｆ_ＳＣ／５のクロック信号によりクロック制御され
るラッチ２１２に供給される。従って、ラッチ２１２は
濾波済みルミナンス信号をサブサンプリングし、その入
力に供給されるサンプルの４ｆ_ＳＣなるサンプル周波数
を１／５だけ減少させた４ｆ_ＳＣ／５の周波数でルミナ
ンス・サンプルを発生する。約１４．３２ＭＨｚで生じ
るＮＴＳＣ方式のサンプルの場合、低域フィルタ２１０
の周波数応答は約７５０ｋＨｚで３ｄＢポイントで、約
２．３ＭＨｚのところで遮断する。ナイキストのサンプ
リング基準によると、周波数が４ｆ_ＳＣ／５のＮＴＳＣ
方式の信号をサブサンプリングするための最大信号周波
数は１．４３ＭＨｚである。従って、低域フィルタ２１
０は折返し成分を部分的にしか除去しないが、所望の信
号スペクトルに折り返される折返し成分は非常に減少さ
れる。

【００２１】４Ｆ_ＳＣ／５のクロック信号は、帰線消去
情報が処理されないようにする為に、各水平ラインの有
効部分の約８０％の期間のみ有効である。副信号のビデ
オ・サンプルの各ラインの場合、１２８個のルミナンス
・サンプルが得られるだけである。

【００２２】ラッチ２１２からのサブサンプリングされ
た副ルミナンス信号はピーキング・フィルタ２２０に供
給される。４Ｆ_ＳＣ／５のクロック信号および視聴者に
より制御されるピーキング・レベルＰＬもピーキング・
フィルタ２２０に供給される。ディジタル・フィルタの
設計分野の当業者には、このフィルタの伝達関数Ｔ_ｐが
Ｚ−変換表示法で次式のように表わされることが図から
分る。 Ｔ_ｐ＝Ｚ^−１＋ＰＬ（−１＋２Ｚ^−１−Ｚ^−２）

【００２３】ピーキング・フィルタ２２０は、濾波さ
れ、サブサンプリングされたルミナンス信号の低周波成
分に比べて高周波成分を増幅する。このフィルタ２２０
は再生画像の垂直エッジを鮮鋭化する。ピーキング・フ
ィルタ２２０は、折返し成分が折返される、サブサンプ
リングされた副信号の部分を増幅する。折返し成分を含
んでいる周波数スペクトルを増幅することは逆効果のよ
うに考えられる。しかしながら、低域フィルタ２１０お
よびピーキング・フィルタ２２０を含んでいるシステム
により再生される画像は、ピーキング・フィルタ２２０
を含んでいないシステムにより再生される画像よりも望
ましいものであることが主観的試験により分っている。
また、ピーキング・レベルＰＬを、取り得る４つの値の
中で調整することにより、視聴者は高周波成分をピーキ
ング処理する量を増減させて、主観的に最も望ましい画
像を生成することができる。ピーキング・レベルＰＬが
零の値のとき、折返し成分に因る歪みは最小となるが、
高空間分解能の画像成分の輝度もしくはコントラストは
低い。ピーキング・レベルを増加させると、高空間分解
能の画像成分の輝度が増加され、歪みがわずかに増加す
るが、より一様な画像が得られる。主観的試験によれ
ば、歪みが生じるがこれらの成分の輝度を増大させる方
が、その逆の場合よりも望ましいことが分った。

【００２４】ピーキング・フィルタ２２０から発生する
サンプルは８ビット幅である。これらのサンプルをメモ
リに書込む前に、ルミナンス・サンプルのビット幅を８
ビットから５ビットに短縮することがコスト上望まし
い。本実施例では、この短縮は３つのステップで行なわ
れる。

【００２５】第１のステップは、フィルタ２２０から発
生する各サンプルから黒レベルのバイアスにほぼ等しい
値を引き算することである。黒レベルのバイアスは再生
画像中の黒色を表わす一定値であると考えることができ
る。この値は、水平および垂直同期パルスのような制御
情報が黒レベルの画像情報より低いレベルの画像情報を
表わす信号と結合されるように零より大きい。黒レベル
のバイアスは画像情報と一緒にメモリに貯える必要がな
い。というのは、この制御情報は貯えられた画像に関係
がないからである。

【００２６】ビット幅短縮の第２と第３のステップは、
各サンプルを４の因数で割り、どのサンプルの最大値も
３１の値に制限することである。

【００２７】このビット幅の短縮を実行する実際のハー
ドウェアにおいて、８ビットの副ルミナンス・サンプル
は減算器２３０の被減数入力ポートに供給される。減算
器２３０の減数入力ポートは加算器２３６からの黒レベ
ルのバイアスを表わすディザ化された値を受け取るよう
に結合される。ディジタル値の源２３４は２８の値を加
算器２３６の第１の入力ポートに供給し、ディザ発生器
２３２は擬似ランダムの２ビットのディザ信号を加算器
２３６の第２の入力ポートに供給する。ディザ発生器２
３２は、例えば、反転器を介してその入力端子に結合さ
れる出力端子を有する通常の２ビットのシフトレジスタ
である。

【００２８】減算器２３０から発生されるサンプルは除
算器２３８に供給される。除算器２３８は最下位２ビッ
トを切捨てることによりサンプルを８ビットから６ビッ
トに打切る。サンプルの打切りにより失われた量子化レ
ベルは黒レベルのバイアス値のディザ化により一部保持
される。ディザ信号を使用することにより量子化レベル
を復元させる概念は当該技術分野において公知であるか
ら、ここでは説明しない。

【００２９】除算器２３８からの６ビットのサンプルは
リミッター回路２４０により５ビットのサンプルに短縮
される。リミッター回路２４０は３１より大きいディジ
タル値は３１に変え、３１より小さいか３１に等しい値
はそのまま通過させる。リミッター回路２４０は当業者
により通常の要素を使って構成することができる。この
回路構成は本発明の一部であると考えられないから説明
しない。

【００３０】図２のＢにおいて、副信号源１０からの８
ビットのクロミナンス・サンプルおよび４Ｆ_ＳＣのクロ
ック信号はクロミナンス復調器２５０に供給される。当
該技術分野で公知のように、ＮＴＳＣ方式によるクロミ
ナンス信号が、色同期バースト基準成分に位相固定さ
れ、４ｆ_ＳＣの周波数を有するクロック信号により適当
にサンプリングされると、クロミナンス・サンプルは、
（Ｒ−Ｙ），（Ｂ−Ｙ），−（Ｒ−Ｙ），−（Ｂ−
Ｙ），（Ｒ−Ｙ）等のシーケンスで表わされる。ここ
で、符号はサンプリングの位相を表わし、サンプルの極
性を示すものではない。クロミナンス復調器２５０は、
例えば、このシーケンスを（Ｒ−Ｙ）のサンプルのシー
ケンスと（Ｂ−Ｙ）のサンプルのシーケンスに分離し、
各シーケンスにおける一つ置きの極性を反転させる。復
調器２５０から供給されるサンプルの２つのシーケンス
は、ベースバンドの（Ｒ−Ｙ）と（Ｂ−Ｙ）の色差信号
をそれぞれ表わす。クロミナンスの復調器２５０は通常
の設計によるものである。

【００３１】復調器２５０から供給される（Ｒ−Ｙ）と
（Ｂ−Ｙ）のサンプルは、２つの同一の耐折返しフィル
タ２６０および２７０により処理され、同一のラッチ２
６２および２７２により２ｆ_ＳＣの周波数からｆ_ＳＣ／
５の周波数にサブサンプリングされる。

【００３２】復調器２５０は８ビットの（Ｒ−Ｙ）サン
プルをＦＩＲ低域フィルタ２６０の入力ポートに供給す
る。アドレスおよびクロック信号発生器２０からの２Ｆ
_ＳＣのクロック信号がフィルタ２６０のクロック入力端
子に供給される。このフィルタの伝達関数Ｔ_２６０はＺ
−変換表示法で次のように表わされる。 Ｔ_２６０＝（１＋Ｚ^−１）（１＋Ｚ^−８）／１６

【００３３】フィルタ２６０は（Ｒ−Ｙ）サンプルの低
周波成分に比べて高周波成分を減衰させ、その出力ポー
トに６ビットのサンプルを発生する。フィルタ２６０か
らのディジタルの（Ｒ−Ｙ）信号は、ｆ_ＳＣ／５で信号
をサブサンプリングするラッチ２６２に供給される。ク
ロック信号Ｆ_ＳＣ／５はラッチ２６２のクロック入力端
子に供給される。ラッチ２６２はＦ_ＳＣ／５のクロック
信号に応答して低域フィルタ２６０から発生されるサン
プルを１０個置きに抽出し、サブサンプリングされた信
号（Ｒ−Ｙ）として出力する。水平帰線消去信号が処理
されないようにするために、このクロック信号は各水平
ラインの有効部分の約８０％の間だけ有効である。従っ
て、ビデオ・サンプルの各ラインについて、３２個だけ
（Ｒ−Ｙ）サンプルが得られる。

【００３４】耐折返しフィルタ２７０およびラッチ２７
２は、フィルタ２６０およびラッチ２６２と同じであ
り、サブサンプリングされた信号（Ｂ−Ｙ）を発生す
る。

【００３５】再び図１を参照すると、水平ライン処理回
路１４からのＹ，（Ｒ−Ｙ），（Ｂ−Ｙ）の副信号とバ
スＣＳ_１を介して結合されるアドレスおよびクロック信
号発生器２０からの制御信号は垂直信号処理回路１６に
供給される。図３のＡおよび図３のＢは垂直信号処理回
路１６のルミナンス信号処理部とクロミナンス信号処理
部のブロック図をそれぞれ示す。垂直信号処理回路１６
は、垂直ラインが１対３の割合でサブサンプリングされ
る時、垂直方向の折返し歪みを低減させる無限インパル
ス応答（以下、ＩＩＲという。）特性の低域フィルタで
ある。

【００３６】低域フィルタ１６は機能的に３つの部分か
ら成り、第１の部分は副ルミナンス信号に対するもので
あり、残りの部分は２個の副色差信号の各々に対するも
のである。これらの各部分はサブサンプリングされたビ
デオ信号の３つの水平画像ラインからの信号を以下の方
法で平均化する。第１番目のラインは変更されないまま
シフトレジスタに貯えられる。第２番目のラインの各サ
ンプルがフィルタ１６に供給されると、第１番目のライ
ンからの対応するサンプルがそれから引き算され、サン
プル値の差に１／２が掛けられる。ついで、第１番目の
ラインからの応答するサンプルが、１／２を掛けること
によりスケール化された差の値に加算され、複合サンプ
ルがシフトレジスタに貯えられる。第３番目のラインの
サンプルがフィルタ１６に供給されると、対応する複合
サンプルが第３番目のラインのサンプルから引き算さ
れ、これらのサンプル値の差は３／８でスケール化され
る。次に、対応する複合サンプルが、このスケール化さ
れた差の値に加算され、平均化されたサンプルが発生さ
れ、平均サンプルがシフトレジスタに貯えられる。この
平均化方法は平均化するサンプルと同じビット幅を有す
るシフトレジスタを使用するが、それぞれに１／３が掛
けられた３つのサンプルラインの合計を累積する簡単な
平均化フィルタよりも打切り誤差が小さい。さらに、こ
の方法で使用されるスケール係数、１，１／２，３／８
は簡単なシフトおよび加算方法によりサンプルに供給す
ることができる。この方法は３つのサンプル・ラインの
精確な平均を発生するものではないが、この方法で発生
される近似値は主観的に望ましいものであることが分っ
ている。

【００３７】フィルタ１６の３つの各部分は交互に機能
を変える２つのシフトレジスタを使用する。２つのシフ
トレジスタの一方が平均サンプルを発生する間に、他方
のシフトレジスタは以下に説明するように副画像フィー
ルドメモリ２２にサンプルを出力するために使用され
る。

【００３８】図３のＡは、垂直信号処理回路１６のルミ
ナンス信号処理部のブロック図である。水平ライン信号
処理回路１４からの５ビットのルミナンス・サンプルが
減算器３１０の被減数入力ポートに供給される。信号平
均化モードで動作するように条件付けられているシフト
レジスタ３２８もしくはシフトレジスタ３３０からの５
ビットのサンプルがマルチプレクサ３３４を介して減算
器３１０の減数入力ポートに結合される。減算器３１０
は入力サンプルとシフトレジスタから供給されるサンプ
ルとの差を発生し、サンプルの差をサンプル・スケーラ
ー３２０に供給する。サンプル・スケーラー３２０は各
サンプル差に適当なスケール係数Ｋを掛ける。スケール
係数Ｋはアドレスおよびクロック信号発生器２０から発
生する。シフトレジスタ３２８もしくは３３０から供給
されるサンプルは３つのライン平均化処理の第１番目の
ライン区間の間は零の値のサンプルであり、前ラインと
平均化処理の第２番目および第３番目のライン区間の間
の２つの前ラインからの垂直方向に整合するピクセルに
対応する。先に述べたように、スケール係数は、サンプ
ルが垂直信号処理回路１６に供給されつつある３つのラ
イン群の第１番目、第２番目、第３番目のラインの中の
どれから得られたものであるかにより、１，１／２，３
／８の値をとる。サンプル・スケーラー３２０からのサ
ンプルは加算器３２２の第１の入力ポートに供給され
る。シフトレジスタ３２８もしくは３３０からのサンプ
ルはマルチプレクサ３３４および遅延要素３２３を介し
て加算器２２２の第２の入力ポートに結合される。遅延
要素３２３は減算器３１０およびサンプル・スケーラー
３２０による処理時間を補償する。加算器３２２はスケ
ール化されたサンプルと遅延されたサンプルを合成し、
これらのサンプルの和をデマルチプレクサ３２４に供給
する。デマルチプレクサ３２４は、水平ライン走査周波
数ｆ_Ｈの１／６の周波数ｆ_Ｈ／６と５０％のデューティ
サイクルを有する信号により制御される。

【００３９】Ｆ_Ｈ／６の制御信号が高い論理状態にある
ときの３つの水平ライン期間について、デマルチプレク
サ３２４は５ビットのルミナンス・サンプルをシフトレ
ジスタ３２８に供給する。次の３つの水平ライン期間の
間、制御信号は低い論理状態にあり、デマルチプレクサ
３２４はルミナンス・サンプルをシフトレジスタ３３０
に供給する。Ｆ_Ｈ／６の制御信号は、アドレスおよびク
ロック信号発生器２０により発生されるＦ_Ｈ／３のパル
ス信号を分周器３２６に供給することにより発生され
る。

【００４０】シフトレジスタ３２８および３３０は同じ
ものであり、それぞれ１２８個の５ビットのメモリ・ロ
ケーションを有する。シフトレジスタ３２８および３３
０へのクロック信号はスイッチ３３２から供給される。
４Ｆ_ＳＣ／５のクロック信号およびメモリ書込みクロッ
ク信号ＷＣＬＫがスイッチ３３２の入力端子に供給され
る。Ｆ_Ｈ／３の信号は、デマルチプレクサ３２４からデ
ータを受け取るシフトレジスタに４Ｆ_ＳＣ／５のクロッ
ク信号を供給し、もう一方のシフトレジスタにＷＣＬＫ
信号を供給するようにスイッチ３３２を制御する。

【００４１】シフトレジスタ３２８および３３０の両方
の出力ポートは２つのマルチプレクサ３３４および３３
６の各々の２つの入力ポートに接続される。分周器３２
６から発生されるＦ_Ｈ／６の信号はマルチプレクサ３３
６の制御入力端子と反転器３３８に供給される。反転器
３３８の出力信号はマルチプレクサ３３４の制御入力端
子に供給される。マルチプレクサ３３４は、デマルチプ
レクサ３２４からデータを受け取っているシフトレジス
タを減算器３１０と遅延要素３２３に接続するように制
御される。同時に、マルチプレクサ３３６はもう一方の
シフトレジスタをデータ・エンコーダ１８に接続するよ
うに制御される。

【００４２】図３のＢは、（Ｒ−Ｙ）および（Ｂ−Ｙ）
の色差信号についての垂直信号処理回路のブロック図で
ある。（Ｒ−Ｙ）および（Ｂ−Ｙ）の処理回路はルミナ
ンス信号の処理回路と同様なものである。前ラインから
の対応する蓄積（Ｒ−Ｙ）サンプルが入力（Ｒ−Ｙ）サ
ンプルから減算器３５０で引き算され、前ラインからの
対応する蓄積（Ｂ−Ｙ）サンプルは入力（Ｂ−Ｙ）サン
プルから減算器３６０で引き算される。サンプル・スケ
ーラー３５２は（Ｒ−Ｙ）の差の値にスケール係数Ｋを
掛け、サンプル・スケーラー３６２は（Ｂ−Ｙ）の差の
値にスケール係数Ｋを掛ける。スケール係数Ｋは図３の
Ａでスケーリング回路３２０に供給されるスケール係数
と同じである。（Ｒ−Ｙ）および（Ｂ−Ｙ）サンプルの
スケール化された差の値は加算器３５４および３６４に
より対応する蓄積サンプルにそれぞれ加算される。

【００４３】この時点で、色差信号処理回路はルミナン
ス信号処理回路から離れる。システムのコストを下げる
ために、一対のシフトレジスタ３７４および３７６だけ
が（Ｒ−Ｙ）および（Ｂ−Ｙ）の色差信号を貯えるため
に使用される。これらのシフトレジスタのビット幅を小
さく保つために、加算器３５４および３６４からの６ビ
ットの（Ｒ−Ｙ）および（Ｂ−Ｙ）サンプルは、デマル
チプレクサ３５６および３６６により６ビットのサンプ
ル・シーケンスの周波数の２倍の３ビットのサンプル・
シーケンスにそれぞれ分離される。デマルチプレクサ３
５６および３６６からの３ビットのシーケンスの各々に
おいて対応するサンプルは連結され、デマルチプレクサ
３７０に供給される６ビットのシーケンスを形成する。

【００４４】シフトレジスタ３７４および３７６からマ
ルチプレクサ３８０および３８２を介して供給されるサ
ンプルは単一の色差信号のサンプルではなく、最上位３
ビットが（Ｒ−Ｙ）サンプルの半分であり、最下位３ビ
ットは（Ｂ−Ｙ）サンプルの半分である組み合わせサン
プルである。

【００４５】マルチプレクサ３８２からの６ビットのサ
ンプルの最上位３ビットはマルチプレクサ３５８に供給
される。マルチプレクサ３５８はＦ_ＳＣ／５のクロック
信号の制御の下に最上位３ビットのサンプルの順次の対
を合成し、減算器３５０および補償用遅延要素３５５を
介して加算器３５４に供給される６ビットの（Ｒ−Ｙ）
サンプルを再生する。同様に、マルチプレクサ３８２か
らの６ビットのサンプルの最下位３ビットは、信号Ｆ
_ＳＣ／５の制御の下に、最下位３ビットの順次の対から
６ビットの（Ｂ−Ｙ）サンプルを再生し、減算器３６０
および遅延要素３６５を介して加算器３６４に供給する
マルチプレクサ３６８に供給される。

【００４６】デマルチプレクサ３７０、シフトレジスタ
３７４と３７６、およびマルチプレクサ３８０と３８２
は、シフトレジスタ３７４および３７６の各々が６４個
の６ビットのメモリセルしか含んでおらず、クロック信
号２Ｆ_ＳＣ／５およびＷＣＬＫ／２により交互にクロッ
ク制御されることを除けば、図３のＡの対応するデマル
チプレクサ３２４、シフトレジスタ３２８と３３０、お
よびマルチプレクサ３３６と３３４と同じ機能を実行す
る。分周器３７２、スイッチ３７８、反転器３８４を含
んでいるサポート回路は図３のＡを参照して説明した、
分周器３２６、スイッチ３３２、反転器３３８を含む回
路と同じ機能を実行する。

【００４７】マルチプレクサ３８０から供給される６ビ
ットのサンプルは３ビットの（Ｒ−Ｙ）成分と（Ｂ−
Ｙ）成分に分割され、図１のデータ・エンコーダ１８に
供給される。

【００４８】データ・エンコーダ１８は５ビットのルミ
ナンス・サンプルと３ビットの色差信号サンプルを合成
し、副画像フィールドメモリ２２に供給される８ビット
のサンプルを発生する。また、データ・エンコーダ１８
は、画像の各水平ラインに対して、追加の制御情報と信
号データを結合する。

【００４９】追加の制御情報は次の理由によりメモリに
貯えられた副信号と結合される。ブロック１１で囲まれ
たシステムは集積回路を使って実現することが考えられ
る。この回路は３つの回路に分割され、その中の１つは
市販され入手可能なメモリ装置である。第２番目の回路
は、水平ライン信号処理回路１４、垂直信号処理回路１
６、データ・エンコーダ１８、メモリ入力アドレスおよ
びクロック信号発生器２０を含むものである。第３番目
の回路は、データ・デコーダ３４、メモリ出力アドレス
およびクロック信号発生器２６、および図１には図示さ
れず、本発明の一部でない何か追加の回路を含むだろ
う。この最後の追加の回路を含める場合、必要な制御情
報を第３番目の集積回路に供給するための入力／出力結
線が集積回路上で十分に得られないことが予想される。
従って、制御情報はメモリ装置を介して第３番目の集積
回路に供給される。また、第３番目の集積回路で使われ
る制御情報を取り出すためにメモリを特別にアドレス指
定する必要のないように、制御情報は信号情報と同様に
符号化される。

【００５０】図４はデータ・エンコーダ１８のブロック
図である。垂直信号処理回路１６からの３ビットの（Ｒ
−Ｙ）サンプルおよび（Ｂ−Ｙ）サンプルは、マルチプ
レクサ４１０の２つのデータ入力端子に供給され、マル
チプレクサ４１０の制御入力端子はＷＣＬＫ／２のクロ
ック信号に結合される。このような構成により、マルチ
プレクサ４１０はＷＣＬＫ信号の各パルスについて１つ
の（Ｒ−Ｙ）および（Ｂ−Ｙ）の色差信号のサンプルを
交互に発生する。マルチプレクサ４１０からの３ビット
の色差サンプルは垂直信号処理回路１６から供給される
５ビットのルミナンス・サンプルと連結され、マルチプ
レクサ４１２の第１の入力ポートに供給される８ビット
の複合サンプルを形成する。マルチプレクサ４１２に供
給される４つの連続するサンプル毎に、５ビットのルミ
ナンス・サンプルが４つ、６ビットの（Ｒ−Ｙ）サンプ
ルが１つ、６ビットの（Ｂ−Ｙ）サンプルが１つ含まれ
ている。マルチプレクサ４１２に供給されるサンプル
は、Ｙ＆（Ｒ−Ｙ）_{１ＭｓＢ’}Ｙ_２＆（Ｂ−Ｙ）
_{１ＭＳＢ’}Ｙ_３＆（Ｒ−Ｙ）_{１ＬＳＢ’}Ｙ_４＆（Ｂ−
Ｙ）_１ＬＳＢのような４つのサンプル・シーケンスの形
式で表わされる。ここで、“＆”の記号は５ビットのル
ミナンス・サンプルＹと３ビットの色差サンプルとの連
結を示す。

【００５１】マイクロプロセッサ４１４は、例えば、視
聴者による制御回路４１３からの輝度レベルと挿入画像
の位置についての視聴者の好みに関する情報およびＷＣ
ＬＫとＷＣＬＫ／２信号から、貯える第１のクロミナン
ス・サンプルの位相に関する情報を受け取るように結合
される。マイクロプロセッサ４１４は、これらのデータ
から先に述べたメモリ出力処理回路に対する制御情報を
発生する。Ｈ ＳＴＡＲＴ，Ｖ ＳＴＡＲＴ，ＢＲＴの
値が視聴者による制御回路４１３から得られる値により
発生され、ＷＣＬＫ信号の第１番目のパルスがサンプル
の各ラインについて受け取られた時、ＷＣＬＫ／２が低
いか高いかにより０もしくは２の値がＰＨＡＳＥレジス
タ４１６に貯えられる。制御情報の４つのサンプルは、
マイクロプロセッサ４１４から発生されるクロック信号
に同期して４段のシフトレジスタ４１６に書き込まれ
る。このクロック信号はオアゲート４２４を介してシフ
トレジスタ４１６に供給される。オアゲート４２４に供
給される第２番目のクロック信号はシフトレジスタ４１
６からマルチプレクサ４１２の第２のデータ入力ポート
へのデータ転送を制御する。このクロック信号はアンド
ゲート４２２、カウンタ４１８、反転器４２０により発
生される。

【００５２】アドレスおよびクロック信号発生器２０か
ら発生されるＦ_Ｈ／３の信号がバスＣＳ_１を介してカウ
ンタ４１８のリセット入力端子に結合される。カウンタ
４１８の出力端子はマルチプレクサ４１２の制御入力端
子および反転器４２０に接続される。反転器４２０の出
力端子はアンドゲート４２２の第１の入力端子に接続さ
れる。アドレスおよびクロック信号発生器２０からの書
込みクロック信号ＷＣＬＫはアンドゲート４２２の第２
の入力端子に結合される。アンドゲート４２２の出力は
カウンタ４１８の入力端子およびオアゲート４２４の第
１の入力端子に接続される。

【００５３】Ｆ_Ｈ／３の信号がカウンタ４１８をリセッ
トすると、データの新しいラインが副フィールドメモリ
２２に書き込まれるように垂直信号処理回路１６から得
られる。カウンタ４１８がリセットされると、低い論理
信号がマルチプレクサ４１２の制御入力端子に供給さ
れ、マルチプレクサ４１２はシフトレジスタ４１６から
のデータを３状態バッファ４２６に通過させる。カウン
タ４１８からの低い論理信号は反転器４２０により補数
化されて高い論理信号になり、この信号によりアンドゲ
ート４２２はクロック信号パルスＷＣＬＫをカウンタ４
１８およびオアゲート４２４に通過させる。ＷＣＬＫ信
号の中の最初の４つのパルスは、シフトレジスタ４１６
からの４つの制御情報サンプルをマルチプレクサ４１２
のデータ入力に転送する。この制御情報は挿入画像の輝
度、挿入画像の垂直および水平開始位置を表わす３つの
８ビット値、および現ライン（Ｒ−ＹもしくはＢ−Ｙ）
における第１番目の色差信号サンプルの位相を示す第４
番目の値を含んでいる。ＷＣＬＫ信号の第５番目のパル
スにより、カウンタ４１８の出力が高い論理状態に変え
られる。この信号によりアンドゲート４２２はアンドが
とれず、マルチプレクサ４１２は垂直信号処理回路１６
からの画像サンプルを３状態バッファ４２６に通過させ
る。３状態バッファ４２６は、メモリ出力アドレスおよ
びクロック信号発生器２６から発生され、アドレスおよ
びクロック信号発生器２０からバスＣＳ_１を介してデー
タ・エンコーダ１８に供給されるＭＥＭ ＦＲＥＥ信号
により制御される。ＭＥＭ ＦＲＥＥ信号は、データを
メモリに書き込んでよいときに高い論理状態になる。Ｍ
ＥＭ ＦＲＥＥ信号が高い論理状態にあると、バッファ
４２６は、その入力ポートに供給されるデータをメモリ
２２のデータバスに供給する。しかしながら、ＭＥＭ
ＦＲＥＥ信号が低い論理状態にあると、バッファ４２６
の出力ポートはデータバスに対して高インピーダンスを
示す。

【００５４】図５は、メモリ入力アドレスおよびクロッ
ク信号発生器２０のブロック図である。副信号源１０か
らの副水平同期信号ＡＵＸ ＨＳＹＮＣおよび副垂直同
期信号ＡＵＸ ＶＳＹＮＣがカウンタ５１０の入力端子
およびリセット端子にそれぞれ供給される。ＡＵＸ Ｖ
ＳＹＮＣ信号は副信号の各フィールドの開始時にカウン
タ５１０をリセットする。各フィールドについて、カウ
ンタ５１０は副水平同期パルスを３つのグループで計数
する。カウンタ５１０は副フィールドの現ラインのライ
ン数、モジュロ３に等しい２ビットの出力信号を発生す
る。本実施例では、この２ビットの信号は読出し専用メ
モリ（以下、ＲＯＭという。）５１１に供給される。Ｒ
ＯＭ５１１は、先に述べたように、３つのライン数を垂
直信号処理回路１６に供給される信号Ｋの３つの値
（１，１／２，３／８）に変換する。カウンタ５１０は
ＡＵＸ ＨＹＳＮＣ信号の１／３の周波数に等しい、ｆ
_Ｈ／３の周波数を有する出力パルス信号も発生する。こ
の出力パルス信号は遅延要素５１２およびＤ型フリップ
フロップ５１４のクロック信号入力端子に供給される。
フリップフロップ５１４のＤ入力端子は高い論理信号に
接続される。遅延要素５１２の出力端子はフリップフロ
ップ５１４のリセット入力端子に接続される。このよう
な構成のフリップフロップ５１４は遅延要素５１２によ
る遅延量にほぼ等しいパルス幅を有する狭いパルスを発
生する。このパルスはカウンタ５１０の出力パルス信号
の前縁で発生する。フリップフロップ５１４から発生さ
れる信号は先に説明したＦ_Ｈ／３の信号である。

【００５５】カウンタ５１０からの出力パルス信号はア
ンドゲート５１６の第１の入力にも供給される。反転器
５２０はアンドゲート５１６の第２の入力端子に供給さ
れる信号を発生する。アンドゲート５１６の出力端子は
カウンタ５１８の入力端子に接続され、カウンタ５１８
の出力端子は反転器５２０の入力端子に接続される。カ
ウンタ５１８はそのリセット端子に供給されるＡＵＸ
ＶＳＹＮＣ信号により各フィールドの開始時にリセット
される。

【００５６】カウンタ５１８がリセットされると、その
出力信号は低い論理状態になり、反転器５２０の出力信
号は高い論理状態となる。この信号によりアンドゲート
５１６のアンドがとれ、カウンタ５１０から供給される
出力パルス信号がカウンタ５１８の入力に送られる。こ
のパルスが１６個カウンタ１８に供給されると、カウン
タ１８の出力信号が高い論理状態になり、アンドゲート
５１６のアンドがとれず、カウンタ５１８の入力端子に
信号が送られない。従って、カウンタ５１８が次のＡＵ
Ｘ ＶＳＹＮＣパルスによりリセットされるまで、カウ
ンタ５１８の出力信号は高い論理状態のままである。

【００５７】カウンタ５１８の出力信号は、アンドゲー
ト５２２の第１の入力端子に供給される。フリップフロ
ップ５１４からのＦ_Ｈ／３の信号は、第２の入力端子に
供給され、反転器５２６の出力信号は、アンドゲート５
２２の第３の入力端子に供給される。アンドゲート５２
２はカウンタ５２４への入力信号を発生する。カウンタ
５２４は７ビットの出力信号を発生する。この信号の最
上位ビットは反転器５２６の入力端子に供給される。

【００５８】カウンタ５２４は、そのリセット端子に供
給されるＡＵＸ ＶＳＹＮＣ信号により各副フィールド
の開始時にリセットされる。カウンタ５２４がリセット
されると、その出力信号の最上位ビットが低い論理状態
になり、反転器５２６から高い論理信号がアンドゲート
５２２に供給される。Ｆ_Ｈ／３の信号が１６個供給され
た後、カウンタ５１８の出力信号が高い論理状態になる
と、アンドゲート５２２はＦ_Ｈ／３の信号をカウンタ５
２４に供給する。カウンタ５２４は、その出力信号の最
上位ビットが高い論理状態になり、アンドゲート５２２
のアンドがとれず、Ｆ_Ｈ／３の信号が送られなくなる前
にＦ_Ｈ／３の信号のパルスを６４個計数する。カウンタ
５２４から発生される信号の最下位６ビットはフィール
ドメモリ２２の行アドレスである。これらのアドレスは
ＭＥＭ ＦＲＥＥ信号により制御される３状態バッファ
５２８に供給される。バッファ５２８は、ＭＥＭ ＦＲ
ＥＥ信号が高い論理状態にあると、メモリ・アドレス・
バスにアドレスを供給し、ＭＥＭ ＦＲＥＥ信号が低い
論理状態にあると、アドレス・バスに対して高いインピ
ーダンスを示す。これらの行アドレスの各々は副画像の
平均化された１水平ライン、すなわち副信号源１０から
供給される信号の３水平ラインに相当する。

【００５９】先に述べたように、副画像は垂直帰線消去
情報を除去するために垂直方向に約２０％だけ縮少さ
れ、次いで、表示画像の各ラインが元の信号の３つのラ
インに相当するようにサブサンプリングされる。フリッ
プフロップ５１４から発生されるＦ_Ｈ／３の信号は垂直
方向の副信号をサブサンプリングする垂直信号処理回路
１６に供給される。カウンタ５２４から発生され、３状
態バッファ５２８によりフィールドメモリ２２に供給さ
れる行アドレスは、各フィールドについて、貯えられる
ラインの数を６４、すなわち副信号の各フィールドにつ
いて垂直信号処理回路１６により供給される８０本の有
効ラインの約８０％に制限する。カウンタ５１８は垂直
方向に副画像を中心付けするために垂直信号処理回路１
６から供給される最初の１６本のラインを除去する。こ
の１６という数は構成を簡単にするために選定されたも
のである。しかしながら、他の値を使うことも考えられ
る。

【００６０】フィールドメモリの行は副画像のラインに
対応し、列は各ラインのピクセルに対応する。以下に説
明する装置は、ピクセルを処理してメモリ２２に書き込
むための列アドレスおよびメモリ書込みクロック信号Ｗ
ＣＬＫとＷＣＬＫ／２を発生する。副信号のカラー基準
バースト成分に同期している、副信号源からの４Ｆ_ＳＣ
のクロック信号が４Ｆ_ＳＣのクロック信号の１／２の周
波数を有するクロック信号２Ｆ_ＳＣを発生する分周器５
３０に供給される。４Ｆ_ＳＣの信号および２Ｆ_ＳＣの信
号は両方とも制御信号バスＣＳ_１を介して水平信号処理
回路１４に供給される。２Ｆ_ＳＣの信号はアンドゲート
５３２の第１の入力端子にも供給される。アンドゲート
５３２への他の２つの入力信号はＭＥＭ ＦＲＥＥ信号
と反転器５４２から供給される信号である。アンドゲー
ト５３２の出力端子は分周器５３４の入力端子に接続さ
れる。分周器５３４は、その入力信号の周波数の１／３
周波数を有する出力信号を発生する。分周器５３４の出
力端子はカウンタ５３８および分周器５３６の入力端子
に接続される。カウンタ５３８はその入力端子に供給さ
れるクロック・パルスを計数し、その計数値を８ビット
の出力信号として発生する。この出力信号の最上位ビッ
トは反転器５４２の入力端子に接続される。

【００６１】分周器５３４と５３６およびカウンタ５３
８はＦ_Ｈ／３の信号によりリセットされる。カウンタ５
３８がリセットされると、その出力信号の最上位ビット
が低い論理状態になり、反転器５４２により高い論理信
号がアンドゲート５３２に供給される。ＭＥＭ ＦＲＥ
Ｅ信号も高い論理状態であって、メモリにデータを書き
込んでもよいことを示すと、アンドゲート５３２は分周
器５３０からの２Ｆ_ＳＣのクロック信号を分周器５３４
に送る。分周器５３４は２ｆ_ＳＣ／３の周波数を有する
クロック信号ＷＣＬＫを発生する。この信号は、フィー
ルドメモリ２２に対する書込みクロック信号である。カ
ウンタ５３８はＷＣＬＫ信号のパルスを計数し、フィー
ルドメモリ２２に対する７ビットの列アドレス信号を発
生する。このアドレス信号の各ビットは別々のアンドゲ
ート５４０に供給される。各々のアンドゲート５４０の
他の入力信号はカウンタ５１８の出力信号および反転器
５２６の出力信号である。各々のアンドゲート５４０は
３状態の出力を有する。アンドゲート５４０は、ＭＥＭ
ＦＲＥＥ信号により制御され、ＭＥＭ ＦＲＥＥ信号
が高い論理状態の時、カウンタ５３８からの列アドレス
を副フィールドメモリ２２のアドレスバスに供給し、Ｍ
ＥＭ ＦＲＥＥ信号が低い論理状態の時、データバスに
対して高インピーダンス状態になる。

【００６２】Ｆ_Ｈ／３の信号によりリセットされる分周
器５３６はＷＣＬＫ信号の周波数を１／２にし、このＷ
ＣＬＫ／２の信号をバスＣＳ_１を介して垂直信号処理回
路１６およびデータ・エンコーダ１８に供給する。

【００６３】アンドゲート５５０は副フィールドメモリ
２２に対して書込みエネーブル信号ＷＥを発生する。ア
ンドゲート５５０に供給される信号は、カウンタ５１８
の出力信号、反転器５２６と５４２の出力信号およびＭ
ＥＭ ＦＲＥＥ信号である。カウンタ５１８および反転
器５２６から供給される信号は、垂直方向にサブサンプ
リングされた画像の中央の６４ラインがメモリに供給さ
れている時のみ両方が高い論理状態にある。反転器５４
２の出力は、データ・エンコーダ１８からの１２８個の
値がメモリに供給されている間のみ高い論理状態にあ
る。副フィールドメモリ２２にデータを書き込むべきで
ない時、ＭＥＭ ＦＲＥＥ信号によりアンドゲート５５
０のアンドがとれないようにしＷＥ信号を低い論理状態
にする。

【００６４】ＭＥＭ ＦＲＥＥ信号は、以下に説明する
メモリ出力アドレスおよびクロック信号発生器２６から
発生される。簡単に言うと、この信号はデータがメモリ
２２から読み出されていると低い論理状態にあり、さも
ないと高い論理状態にある。先に述べたように、ＭＥＭ
ＦＲＥＥ信号が低い論理状態にあれば、３状態バッフ
ァ５２８およびアンドゲート５４０はメモリ２２のアド
レスバスに対して高インピーダンス状態になる。また、
３状態バッファ４２６もメモリ２２のデータバスに対し
て高インピーダンス状態になる。さらに、ＭＥＭ ＦＲ
ＥＥ信号が低い論理状態にあれば、アンドゲート５３２
のアンドがとれず、従って、ＷＣＬＫとＷＣＬＫ／２が
発生されず、列アドレスも進まない。従って、ＭＥＭ
ＦＲＥＥ信号が低い論理状態にあれば、垂直信号処理回
路１６からデータ・エンコーダ１８へのデータ転送とデ
ータ・エンコーダ１８から副フィールドメモリ２２への
データ転送が中断する。ＭＥＭ ＦＲＥＥ信号が高い論
理状態になると、データが失われることなく動作が再開
される。メモリ２２へのデータの書き込みとメモリ２２
からのデータの読み出しに関する装置の同期化について
は図８を参照して以下に説明する。

【００６５】メモリ入力アドレスおよびクロック信号発
生器２０の最後の部分は、水平信号処理回路１４および
垂直信号処理回路１６により使われる、４Ｆ_ＳＣ／５，
２Ｆ_ＳＣ／５およびＦ_ＳＣ／５のクロック信号を発生す
る。アンドゲート５６０の第１の入力端子には副信号源
１０からの４Ｆ_ＳＣのクロック信号が供給され、その第
２の入力端子は反転器５６４の出力端子に接続される。
アンドゲート５６０の出力端子は、その出力端子が反転
器５６４の入力端子に接続されるカウンタ５６２の入力
端子に接続される。カウンタ５６２はＡＵＸ ＨＳＹＮ
Ｃ信号により副信号の各水平ラインの開始時にリセット
される。カウンタ５６２がリセットされると、その出力
信号は低くなり、反転器５６４の出力信号が高くなり、
アンドゲート５６０のアンドがとれ４Ｆ_ＳＣのクロック
信号がカウンタ５６２の入力端子に供給される。カウン
タ５６２は１２８個のクロック・パルスを計数すると高
い論理出力信号を発生する。カウンタ５６２の出力端子
における高い論理状態は反転器５６４により反転され、
アンドゲート５６０のアンドがとれず、４Ｆ_ＳＣのクロ
ック信号がカウンタ５６２に供給されない。従って、カ
ウンタ５６２が次の副水平同期パルスによりリセットさ
れるまで、カウンタ５６２の出力信号は高いままであ
る。

【００６６】カウンタ５６２の出力端子はアンドゲート
５６６の第１の入力端子に接続される。また、アンドゲ
ート５６６の第２の入力端子は反転器５７６の出力端子
に接続され、第３の入力端子は４Ｆ_ＳＣのクロック信号
に接続される。アンドゲート５６６のアンドがとれる
と、４Ｆ_ＳＣのクロック信号が直列接続の分周器５６
８，５６９，５７０および５７２に結合される。これら
の分周器のすべてとカウンタ５７４は副信号の各水平ラ
インの開始時にＡＵＸ ＨＳＹＮＣ信号によりリセット
される。カウンタ５７４がリセットされると、低い論理
信号が反転器５７６に供給され、高い論理信号がアンド
ゲート５６６に供給される。カウンタ５６２が高い論理
出力信号を発生すると、アンドゲート５６６は４Ｆ_ＳＣ
のクロック信号を分周器５６８に供給する。分周器５６
８は４Ｆ_ＳＣのクロック信号を５で割って４Ｆ_ＳＣ／５
の信号を発生する。４Ｆ_ＳＣ／５のクロック信号は、こ
の信号を２で割って２Ｆ_ＳＣ／５のクロック信号を発生
する分周器５６９に供給される。分周器５６９は、２Ｆ
_ＳＣ／５のクロック信号を２で割ってＦ_ＳＣ／５のクロ
ック信号を発生する分周器５７０に供給する。Ｆ_ＳＣ／
５のクロック信号は、Ｆ_ＳＣ／５のクロック信号の周波
数を３２で割る分周器５７２に供給される。分周器５７
２の出力信号は、４Ｆ_ＳＣのクロック信号の６４０個の
パルスが分周器チェーンに供給されると、低い論理状態
から高い論理状態に変わる。各６４０個のパルスは水平
信号処理回路１４および垂直信号処理回路１６により処
理される副信号の１つのサンプルに対応する。分周器５
７２の出力信号はアンドゲート５７３の第１の入力端子
に供給される。アンドゲート５７３の第２の入力端子は
分周器５６８の出力端子に接続される。分周器５７２の
出力端子の高い論理信号によりアンドゲート５７３は４
Ｆ_ＳＣ／５のクロック信号を処理遅延用カウンタ５７４
に供給する。カウンタ５７４は４Ｆ_ＳＣ／５のクロック
信号を予め定められる数だけ計数し、その出力信号を高
い状態に保持する。この高い信号は反転器５７６により
低い信号に変えられてアンドゲート５６６に供給され、
４Ｆ_ＳＣのクロック信号が分周器５６８に供給されなく
なる。従って、４Ｆ_ＳＣ／５，２Ｆ_ＳＣ／５，Ｆ_ＳＣ／
５の各クロック信号も発生されない。

【００６７】先に述べたように、副画像の各ラインは副
信号の１ラインの有効部分のサンプルの中の約８０％か
ら発生され、すなわち９１０サンプルの中の６４０個が
４Ｆ_ＳＣで抽出される。分周器５６８，５６９，５７０
および５７２は６４０個のサンプルを処理するのに十分
な数のクロック・パルスを発生し、処理遅延用カウンタ
５７４は各ラインの最後のサンプルが水平および垂直信
号処理回路を通過するのに十分な時間だけクロック信号
を遅延させる。カウンタ５７４で与えられる遅延量は使
用される装置の処理速度によって決まる。ディジタル設
計技術分野の当業者には特定のシステムにおいて、どれ
位の遅延が必要であるかは容易に分る。

【００６８】カウンタ５６２は水平同期パルスに対して
クロック信号の開始を遅延させ、６４０個のサンプルを
副画像の有効領域の中心に置く。１２８個のサンプルの
遅延は構成を簡単にするように選定される。しかしなが
ら、他の遅延を使うことも考えられる。

【００６９】副フィールドメモリ２２は書込みクロック
信号ＷＣＬＫのパルスと同期してデータ・エンコーダ１
８から副画像を表わすサンプルを受け取り、要求がある
と、読出しクロック信号ＲＣＬＫのパルスと同期してデ
ータ・エンコーダ３４にサンプルを供給する。ＷＣＬＫ
信号はメモリ入力アドレスおよびクロック信号発生器２
０から３状態バッファ２４を介してメモリ２２に供給さ
れる。バッファ２４はＭＥＭ ＦＲＥＥ信号により制御
され、ＭＥＭ ＦＲＥＥ信号が低いと高インピーダンス
を示す。

【００７０】同様に、読出しクロック信号ＲＣＬＫはメ
モリ出力アドレスおよびクロック信号発生器２６から３
状態バッファ３０を介してメモリ２２のクロック入力端
子に供給される。バッファ３０は反転器２８から供給さ
れる反転ＭＥＭ ＦＲＥＥ信号により制御される。従っ
て、バッファ３０は、ＭＥＭ ＦＲＥＥ信号が低いとメ
モリ２２にＲＣＬＫ信号を供給し、ＭＥＭ ＦＲＥＥ信
号が高いと高インピーダンスを示す。

【００７１】一般に、ぎざぎざの付いたエッジのない副
画像が表示されるように、メモリ読出し動作が、主水平
ラインの十分に制御された部分の間で行なわれることが
望ましい。従って、本実施例では、メモリの読出し動作
は、主信号の水平ライン同期パルスに周波数と位相が固
定されているクロックにより制御される。副画像データ
の１ラインに対するメモリ書込み動作は、データがメモ
リ２２から読出されていない時の時間区間における主水
平ライン区間の３つの間に実行される。メモリ出力アド
レスおよびクロック信号発生器２６は、データをメモリ
２２に書き込んでもよいことを示すＭＥＭ ＦＲＥＥ信
号を発生する。ＭＥＭ ＦＲＥＥ信号が高から低になる
と、メモリ入力アドレスおよびクロック信号発生器２０
は書込みクロック信号ＷＣＬＫとＷＣＬＫ／２の発生を
中止し、書込みエネーブル信号ＷＥを変えメモリ２２か
らデータを読み出すことができる。メモリ読出し動作が
完了すると、ＭＥＭ ＦＲＥＥ信号は低から高に変り、
書込み動作が中断した時処理していたピクセルとアドレ
スの値のところから書込み動作が再開する。このように
して、１ラインに対する制御データおよび副画像ピクセ
ルを表わす１２８個のすべてのサンプルがメモリ２２に
書込まれるまで書込み動作が続く。

【００７２】副フィールドメモリ２２は通常の８ビット
構成の８Ｋランダム・アクセス・メモリで構成すること
ができる。メモリ２２がクロック制御され、書込みエネ
ーブル信号ＷＥが高い時、サンプルがデータバスからメ
モリ２２に書き込まれる。本実施例においては、メモリ
書込みクロックは２Ｆ_ＳＣ／３の周波数を有する。ＮＴ
ＳＣ方式の場合、この書込みクロック周波数により各サ
ンプルをメモリに書き込むために約４２０ナノセカンド
（以下、ｎｓという。）が与えられる。本実施例で使わ
れる読出しクロックは１２Ｆ_ＳＣ／５の周波数で動作
し、この周波数により各サンプルをメモリから読み出す
ために約１１５ｎｓが与えられる。これらの読出しと書
込みのタイミング信号は、市販されており、入手可能な
ランダム・アクセス・メモリの範囲内で十分に間に合
う。

【００７３】１２８個のサンプルをサンプル当り４２０
ｎｓでメモリに書き込むためには、約５４マイクロセカ
ンド（以下、μｓという。）すなわち０．８５Ｈが必要
である。しかしながら、サンプル当り１１５ｎｓ、１２
８個のサンプルをメモリから読み出すためには約１４μ
ｓすなわち約０．２３Ｈしか必要でない。図８は、副信
号のラインがどのようにサブサンプリングされて副フィ
ールドメモリに貯えられるかを示すタイミング図であ
る。

【００７４】副信号の１フィールドの連続する３つのラ
インは濾波され、サブサンプリングされ、副ビデオ信号
の１ラインの有効部分における情報の約８０％を表わす
１２８個のサンプルになる。１２４個のサンプルと制御
情報を含む４個のサンプルはメモリ読出し動作の間の時
間区間の間にメモリに書き込まれる。図８に示す例にお
いて、メモリ読出し動作が主信号の水平ライン区間の中
央の１／４間で生じるように、副画像は主画像内におい
て水平方向の中心に置かれる。

【００７５】図８を参照すると、これらの読出し動作の
１つは時間Ｔ_１で始まり、時間Ｔ_２で終る。時間Ｔ_２に
おいて未処理の書込み動作がないので、メモリは時間Ｔ
_３まで遊びの状態にある。時間Ｔ_３において、メモリ２
２に書き込まなければならないサンプルの新しいライン
が生じる。進行中、読出し動作がないので、サンプルは
時間Ｔ_３とＴ_４の間にメモリに書き込まれる。時間Ｔ_４
において、読出し動作が発生し、書込み動作は中止され
る。時間Ｔ_５において、読出し動作が終る。残りのサン
プルは時間Ｔ_５とＴ_６の間にメモリに書き込まれる。メ
モリは時間Ｔ_６から読出し動作が始まる時間Ｔ_７まで遊
びの状態にある。

【００７６】本実施例において、副信号の各ラインをメ
モリ２２に書き込むために、約１４３μｓすなわち２．
２５Ｈが与えられる。この時間は、副信号の与えられた
３つの水平ライン区間の間に、副信号の１ラインがメモ
リに書き込まれ、一方、主と副の信号の相対的タイミン
グに関係なく、主信号に同期して表示されるようにデー
タがメモリから読み出されるのに十分な時間である。

【００７７】先に述べたように、データは読出しクロッ
ク（ＲＣＬＫ）とメモリ読出しアドレスを選択的に与え
ることによりメモリから出力される。このデータはデー
タ・デコーダ３４に供給される。

【００７８】データ・デコーダ３４はメモリ２２から符
号化された信号データを受け取り、各蓄積副画像ライン
の始まりから制御情報を抽出し、ルミナンス信号と色差
信号を分離し、スケール化されたルミナンス信号と色差
信号を発生する。

【００７９】図６は、データ・デコーダ３４の一回路例
を示す。図６において、メモリ出力アドレスおよびクロ
ック信号発生器２６から供給されるサンプル周波数クロ
ックＰＣＬＫと制御信号ＭＥＭ ＲＥＡＤおよび制御デ
ータＨ ＳＴＡＲＴとＶ ＳＴＡＲＴがバスＣＳ_２（図
１参照。）発生器２６に供給される。サンプル周波数ク
ロックＰＣＬＫはメモリ読出し区間の間だけパルスを含
んでいる。

【００８０】メモリ２２から読み出されたデータは、メ
モリ読出し信号ＭＥＭ ＲＥＡＤ信号により選択的に作
動状態にされるアンドゲート６１０に供給される。デー
タがメモリ２２から読み出されていない時、データバス
ＤＡＴＡの負荷を減少させ、擬似データがマルチプレク
サ６１２に供給されないようにするためにアンドゲート
６１０が設けられる。アンドゲート６１０の出力はマル
チプレクサ６１２の入力ポートに供給される。マルチプ
レクサ６１２は、カウンタ６１６からの出力により条件
付けられ、データの各画像ラインからの最初の４つのデ
ータ・サンプルをレジスタ６２２に結合させ、またデー
タの各画像ラインからの残りのサンプルをラッチ６３２
とデマルチプレクサ６２６に結合させる。先に述べたよ
うに、各画像ラインの最初の４つのサンプルはメモリ出
力アドレスおよびクロック信号発生器２６を制御するた
めの情報を含んでいる。これら４つのサンプルは各ライ
ンの開始時にアンドゲート６１４から発生される４つの
クロック・パルスにより４段の直列入力並列出力のレジ
スタ６２２にクロック制御されて入力される。レジスタ
６２２の各段はそれぞれの制御サンプルのすべてのビッ
トを貯える並列ビット段である。それぞれの制御サンプ
ルは、メモリから読み出し中の現副信号画像ラインの残
りの部分の期間に対してＨ ＳＴＡＲＴ，Ｖ ＳＴＡＲ
ＴおよびＢＲＴのバス上に得られる。各副信号フィール
ドの最後のラインからレジスタ６２２に入力された制御
データは、次の副信号フィールドの最初のラインがデー
タ・デコーダ３４に読み込まれるまで保持される。１フ
ィールドの最後のラインからの制御データは次のフィー
ルドから副信号の最初のラインを読み出すタイミングを
制御する。

【００８１】例示されたシステムが最初に開始する時、
データ・デコーダ３４は副画像の最初のフィールドを表
示するのに適当なＨ ＳＴＡＲＴとＶ ＳＴＡＲＴのパ
ラメータを受け取っていないだろう。しかしながら、レ
ジスタ６２２はある値を含んでいる。これらの値がすべ
て零であっても、その後そのシステムを適切に参照する
ために、メモリに貯えられた画像データの少なくとも１
ラインからの制御データを十分入力することができる。
通常、この設定は受像機が副画像を表示するように条件
付けられる前に行なわれる。

【００８２】カウンタ６１６からマルチプレクサ６１２
に供給される制御信号は主信号の水平同期パルスＭＡＩ
Ｎ ＨＳＹＮＣおよびサンプル・クロックＰＣＬＫから
発生される。ＭＡＩＮ ＨＳＹＮＣ信号は各水平画像ラ
インの開始時にカウンタ６１６をリセットする。このリ
セット操作によりカウンタ６１６は低い論理信号を発生
する。マルチプレクサ６１２は、低い論理信号が供給さ
れると、入力信号をレジスタ６２２に送り、高い論理信
号が供給されると、入力信号をデマルチプレクサ６２６
に送る。

【００８３】カウンタ６１６からの出力信号は論理反転
器６１８で補数化され、アンドゲート６１４の第１の入
力端子に供給される。カウンタ６１６からの低い論理出
力により、アンドゲート６１４はサンプル周波数クロッ
クＰＣＬＫをカウンタ６１６のクロック入力端子に結合
させる。カウンタ６１６は、メモリ読出しサイクルが始
まり、ＰＣＬＫ結線上にパルスが生じるまでリセット状
態のままである。カウンタ６１６は最初の４つのＰＣＬ
Ｋパルスを計数し、それから高い論理信号を出力する。
高い論理出力によりアンドゲート６１４のアンドがとれ
ず、ＰＣＬＫパルスがカウンタ６１６に送られなくな
り、ＭＡＩＮ ＨＳＹＮＣ信号が次に発生するまで、そ
の出力を高い論理状態に保持する。

【００８４】アンドゲート６１４の出力はレジスタ６２
２のクロック入力端子にも結合される。最初に発生する
４つのＰＣＬＫパルスがレジスタ６２２に結合され、最
初の４つのデータ・サンプルをレジスタ６２２の入力に
結合させるマルチプレクサ６１２と同時にシフトレジス
タ中のデータをシフトさせる。

【００８５】最初に発生する４つのＰＣＬＫパルスの
後、メモリ２２のデータバスから入力されるサンプルは
デマルチプレクサ６２６および非同期ラッチ６３２に結
合される。各サンプルのルミナンス成分とクロミナンス
成分は、各サンプルの最上位５ビットをラッチ６３２に
送り、各サンプルの最下位３ビットをデマルチプレクサ
６２６に送ることにより分離される。ラッチ６３２は８
ビットのラッチであり、５ビットのルミナンス・サンプ
ルは、ラッチの最上位の５ビット位置に結合される。零
の値が８ビットのラッチ６３２の最下位３ビット位置に
供給される。ラッチ６３２から供給される８ビットの出
力サンプルは８の係数でスケール化された入力ルミナン
ス成分に対応する。

【００８６】ルミナンス・サンプルは加算器６３３に供
給される。レジスタ６２２からの副信号の輝度データＢ
ＲＴは加算器６３３の第２の入力に結合される。加算器
６３３の出力Ｙ′′は、ＰＣＬＫの周波数で生じ、輝度
制御データにより変更されるルミナンス・サンプルから
成る。出力信号Ｙ′′は図１のＤ／Ａ変換器およびマト
リックス回路のルミナンス信号入力に結合される。

【００８７】データ・デコーダ３４への入力データが、
Ｙ_ｎ＆（Ｒ−Ｙ）_{ｎＭＳＢ’}Ｙ_ｎ＋１＆（Ｂ−Ｙ）
_{ｎＭＳＢ’}Ｙ_ｎ＋２＆（Ｒ−Ｙ）_{ｎＬＳＢ’}Ｙ_ｎ＋３＆
（Ｂ−Ｙ）_ｎＬＳＢという４つのサンプルのシーケンス
形式であることを思い起すと、デマルチプレクサ６２６
に供給されるデータは、（Ｒ−Ｙ）_{ｎＭＳＢ’}（Ｂ−
Ｙ）_{ｎＭＳＢ’}（Ｒ−Ｙ）_{ｎＬＳＢ’}（Ｂ−Ｙ）
_ｎＬＳＢという３ビット構成の４つのサンプルのシーケ
ンスから成る。デマルチプレクサ６２６は各シーケンス
の第１番目のサンプルと第３番目のサンプルを合成し、
（Ｒ−Ｙ）色差サンプルを再構成し、また各シーケンス
の第２番目のサンプルと第４番目のサンプルを合成し、
（Ｂ−Ｙ）の色差サンプルを再構成する。デマルチプレ
クサ６２６において、３ビットのサンプル信号データは
ラッチ６２６Ａ−６２６Ｄのデータ入力端子に結合され
る。４相のクロック発生器６２４から発生する４相のク
ロック信号はラッチ６２６Ａ−６２６Ｄの各クロック入
力端子に供給される。４相の各々はＰＣＬＫパルス周波
数の１／４のパルス周波数を有する。（Ｒ−Ｙ）
_ＭＳＢ’（Ｒ−Ｙ）_ＬＳＢ’（Ｂ−Ｙ）_ＭＳＢ’（Ｂ−
Ｙ）_ＬＳＢのサンプルが、ラッチ６２６Ａ，６２６Ｂ，
６２６Ｃ，６２６Ｄにそれぞれ入力されるようにクロッ
クの位相は構成される。

【００８８】ラッチ６２６Ａからの最上位３ビットの
（Ｒ−Ｙ）サンプルはラッチ６２６Ｂからの最下位３ビ
ットの（Ｒ−Ｙ）サンプルと合成され、６ビットの（Ｒ
−Ｙ）サンプルを形成する。これらのサンプルは８ビッ
トのラッチ６２６Ｅの最上位６ビットのデータ入力結線
に結合される。ラッチ６２６Ｅの最下位２ビットのデー
タ入力結線は零の値に結合される。４つのサンプルの各
シーケンスがラッチ６２６Ａ−６２６Ｄに入力された
後、ラッチ６２６Ｅはその入力に供給される合成の（Ｒ
−Ｙ）サンプルを取り入れるようにクロック制御され
る。同様に、ラッチ６２６Ｃおよびラッチ６２６Ｄから
の合成の（Ｂ−Ｙ）サンプルはラッチ６２６Ｆに入力さ
れる。

【００８９】図６に示すように、クロック位相φ４は各
４つのサンプル・シーケンスの最後のサンプル（Ｂ−
Ｙ）_ＬＳＢをラッチ６２６Ｄに入力する。この時点にお
いては、ある特定のシーケンスの４つのサンプルは各ラ
ッチ６２６Ａ−６２６Ｄに保持されている。クロック位
相φ４が低くなると、ラッチ６２６Ａと６２６Ｂからの
データをラッチ６２６Ｅに入力するようにクロック制御
し、同時に、ラッチ６２６Ｃと６２６Ｄからのデータを
ラッチ６２６Ｆに入力するようにクロック制御される。

【００９０】ラッチ６２６Ｅおよび６２６Ｆからの出力
信号は、ＰＣＬＫの周波数の１／４の周波数で生じる各
々８ビットのサンプルである。これらの信号は、８ビッ
トのラッチ６２６Ｅおよび６２６Ｆの最上位６ビットの
位置にある６ビットの合成サンプルを移動させることに
より、４の係数によりそれぞれスケール化された（Ｒ−
Ｙ）および（Ｂ−Ｙ）の色差信号に対応する。

【００９１】４相のクロック発生器６２４は予めセット
可能であって、普通の設計のものである。プリセットの
値はレジスタ６２２からのＰＨＡＳＥ制御データにより
与えられる。この位相データは、高い論理状態にある反
転器６１８の出力信号に応じてクロック発生器６２４に
入力される。従って、制御データがシフトレジスタ６２
２に入力される４つのクロック周期の終りに、クロック
発生器６２４はラインに対する位相値にプリセットされ
る。クロック発生器６２４は読出しクロックＰＣＬＫの
パルスによりクロック制御され、ＰＣＬＫのパルスの発
生とほぼ同時にクロック位相パルスを発生する。データ
の各ラインにおける第１番目の色差サンプルが、（Ｒ−
Ｙ）_ＭＳＢのサンプルもしくは（Ｂ−Ｙ）_ＭＳＢのサン
プルであるから、クロック発生器６２４をプリセットす
る必要がある。位相制御データは、第１番目のサンプル
がどのサンプルであるかを示すために符号化される。こ
の位相制御データはクロック発生器６２４をプリセット
し、現画像ラインに対して、φ１，φ２，φ３，φ４の
クロック位相と（Ｒ−Ｙ）_ＭＳＢ’（Ｂ−Ｙ）_ＭＳＢ’
（Ｒ−Ｙ）_ＬＳＢ’（Ｂ−Ｙ）_ＬＳＢのサンプルとをそ
れぞれ整合させる。

【００９２】加算器６３３からのルミナンス・サンプル
Ｙ′′およびラッチ６２６Ｅと６２６Ｆからの（Ｒ−
Ｙ）′′と（Ｂ−Ｙ）′′の色差サンプルはＤ／Ａ変換
器およびマトリックス回路３６のそれぞれの入力ポート
に結合される。回路３６において、それぞれのディジタ
ル・サンプルは、アナログ・ルミナンスおよび色差信号
に変換される。これらのアナログ信号は適当な割合いで
合成され、表示装置（図示せず。）を駆動するための赤
色Ｒ、緑色Ｇ、青色Ｂの色信号を発生する。

【００９３】ＲＧＢ信号はマルチプレクサ３８の第１セ
ットの各入力端子に結合される。主のビデオ信号源４０
からのＲＧＢ信号はマルチプレクサ３８の第２セットの
各入力端子に結合される。メモリ出力アドレスおよびク
ロック信号発生器２６からの結線ＭＵＸ ＣＯＮＴＲＯ
Ｌ上に与えられる信号により制御されるマルチプレクサ
３８は、その出力端子に生じる主ＲＧＢ信号の代りに副
ＲＧＢ信号を選択的に使う。

【００９４】図７は、メモリ２２からのデータを出力す
るために、読出しクロックと読出しアドレスのコードを
発生する回路の一例を示す。

【００９５】図７において、位相固定ループ（以下、Ｐ
ＬＬという。）７１０は主のビデオ信号の水平同期に同
期したクロック周波数を発生する。本実施例において
は、クロック周波数は主信号の水平周波数の１０９２倍
である。この周波数は、除算器７１２により２で割り算
され、主信号の水平同期周波数の５４６倍の周波数を発
生する。周波数５４６Ｈは、サンプルがメモリから読み
出され、再生画像上に表示される周波数である。ライン
当りの蓄積副信号サンプルを、この周波数で走査する
と、水平線信号処理回路１４によりサンプリングされた
元の画像のその部分の１／３のサイズに縮少された副画
像が発生される。従って、副画像は垂直および水平方向
に等しく圧縮される。

【００９６】除算器７１２からの５４６Ｈのクロックは
アンドゲート７１８および７２０に供給される。アンド
ゲート７１８と７２０は、アンドゲート７４２からのメ
モリ読出しエネーブル信号ＭＥＭ ＲＥＡＤにより作動
される。アンドゲート７２０は読出しクロックＲＣＬＫ
をメモリ２２に供給し、供給された読出しアドレスによ
りメモリをシーケンス制御する。読出しクロックのパル
ス周波数は常に５４６Ｈである。アンドゲート７１８は
サンプル周波数クロックＰＣＬＫをデータ・デコーダ３
４に供給する。システムによっては、ＰＣＬＫ信号がＲ
ＣＬＫ信号の周波数の２倍であることが望ましいことが
予想されるから、ＰＣＬＫの回路はＲＣＬＫの回路とは
別々に作られる。その場合、アンドゲート７１８は、除
算器７１２からの２で割った出力ではなくてＰＬＬ７１
０の出力に直接結合される。

【００９７】５４６Ｈのクロック信号はカウンタ７１４
および比較器７２６から成る水平位置検出器に結合され
る。カウンタ７１４は主信号の各フィールドの開始時に
主信号の垂直同期信号ＭＡＩＮ ＶＳＹＮＣによりリセ
ットされ、それから５４６Ｈのクロック・パルスの計数
を開始する。カウンタ７１４は、比較器７２６の第１の
入力に２進出力を供給する。この２進出力は、最後のリ
セット・パルス以後カウンタ７１４の入力に供給される
５４６Ｈのパルスの累算計数値に相当する。５４６Ｈの
クロック信号の順次の各パルスは、現主画面の画像ライ
ン上の順次の水平ピクセル位置に相当する。副画面の左
端が始まる水平ピクセル位置Ｈ ＳＴＡＲＴが比較器７
２６の第２の入力に供給される。カウンタ７１４の累算
計数値がＨ ＳＴＡＲＴの値となると、比較器７２６は
高い論理出力を発生する。カウンタ７１４が次のライン
でリセットされるまで、比較器７２６の出力は高い論理
状態のままである。

【００９８】比較器７２６の出力はアンドゲート７３４
の第１の入力に供給される。５４６Ｈのクロック信号は
アンドゲート７３４の第２の入力に供給され、ナンドゲ
ート７４０の出力がアンドゲート７３４の第３の入力に
供給される。ナンドゲート７４０の入力端子は２進カウ
ンタ７３６のそれぞれの出力ビットラインに接続され
る。２進カウンタ７３６から供給される２進出力値は０
から１２７（１０進）までの範囲でる。ナンドゲート７
４０の出力は、ナンドゲート７４０から低い論理出力を
発生させる値１２７（１０進）を除いて、２進カウンタ
７３６のすべての出力値に対して高い論理状態にある。

【００９９】アンドゲート７３４は、カウンタ７３６の
出力の値が１２７以下であって、比較器７２６からの高
い論理信号により水平の開始位置の発生したことが示さ
れる時は常に、アンドゲート７３４は２進カウンタ７３
６のクロック入力に５４６Ｈの信号を結合させるように
作動される。

【０１００】２進カウンタ７３６は各画像ラインの開始
時にＭＡＩＮ ＨＳＹＮＣ信号により零にリセットされ
る。比較器７２６の出力が高くなると、２進カウンタ７
３６は計数を開始し、０から１２７までの出力値を逐次
発生する。２進カウンタ７３６の出力値が１２７の値に
なると、低い論理状態になるナンドゲート７４０の出力
により他の状態に変化しない。

【０１０１】２進カウンタ７３６からの２進出力値は、
３状態ゲート７４４に結合される。３状態ゲート７４４
の出力は、メモリ２２のアドレス入力ポートに結合され
る。３状態ゲート７４４がアンドゲート７４２により作
動されると、２進カウンタ７３６からの出力値はメモリ
２２からデータを読み出すための列アドレス語に相当す
る。

【０１０２】カウンタ７１４は結線７１５上に第２の出
力信号を発生する。この出力信号は５４６Ｈのクロック
周期以下のパルスであって、カウンタ７１４が５４６個
のパルスを計数すると発生する。５４６個のパルスの計
数値は主表示の１水平ラインに相当する。内部的には、
パルスが結線７１５上に生じると、カウンタ７１４は零
にリセットされる。

【０１０３】カウンタ７１４からの第２の出力は２進カ
ウンタ７１６のクロック入力端子に供給される。カウン
タ７１６は、０の値から２６２（１０進）まで計数し、
それから次のＭＡＩＮ ＶＳＹＮＣパルスによりリセッ
トされるまで停止するように構成される。従って、カウ
ンタ７１６は、最後のＭＡＩＮ ＶＳＹＮＣパルス後に
生じる水平画像ラインの現累算値、すなわち現水平ライ
ン数（引く１）に相当する２進出力を発生する。カウン
タ７１６からの２進出力は減算器７２８の第１の入力ポ
ートおよび比較器７３２の第１の入力ポートに結合され
る。データ・デコーダ３４から供給され、副画像の表示
が始まる上側の水平画像ラインに相当するＶ ＳＴＡＲ
Ｔの値は比較器７３２の第２の入力ポートおよび減算器
７２８の減数入力ポートに供給される。

【０１０４】カウンタ７１６からの累算値がＶ ＳＴＡ
ＲＴの値に等しい時、比較器７３２は高い論理出力を発
生する。比較器７３２の出力は、２進カウンタ７１６が
次のＭＡＩＮ ＶＳＹＮＣパルスによりリセットされる
まで高い状態のままである。

【０１０５】減算器７２８から供給される出力値は３状
態ゲート７３０に結合される。ゲート７３０の出力はメ
モリ２２のアドレス入力ポートの行アドレス結線に結合
される。減算器７２８からの値は現ライン数からＶ Ｓ
ＴＡＲＴの値を引いたものに等しい。データを読み出す
ようにメモリ２２が作動される周期、すなわち、３状態
ゲート７３０が作動される周期の間、０から６３までの
値が順次供給される。

【０１０６】副信号データは６４個の行アドレス符号語
によりアドレス指定されるメモリ・ロケーションに含ま
れており、主画面の連続する６４本の画像ラインで表示
される。従って、垂直開始ラインを含めて、それから６
４本のラインを計数し、垂直開始位置の発生直後の６４
本の水平ラインの間のみ３状態ゲート７３０と７４４を
作動させるために使用される信号を発生する必要があ
る。カウンタ７５０、アンドゲート７４６および反転器
７４８は６４個のライン周期を計数するように構成され
る。カウンタ７５０はアンドゲート７４６を介して供給
されるカウンタ７１４の出力結線７１５からの水平パル
スを計数する。アンドゲート７４６は比較器７３２の出
力および反転器７４８の出力にそれぞれ結合される入力
端子を有する。反転器７４８の入力はカウンタ７５０の
出力に接続される。カウンタ７５０はＭＡＩＮ ＶＳＹ
ＮＣからの垂直パルスによりリセットされ、その出力が
低い論理状態になるように条件付けられる。この時、反
転器７４８の出力は高い論理状態になる。これらの条件
下では、比較器７３２が始まりの水平ラインを検出した
後、水平ライン・パルスをカウンタ７５０に通過させる
ようにアンドゲート７４６が作動される。６４本のライ
ン・パルスがカウンタ７５０に結合されると、カウンタ
７５０は高い論理出力信号を発生する。これにより反転
器７４８の出力が低くなり、アンドゲート７４６のアン
ドがとれなくなる。このように、反転器７４８の出力は
各フィールド期間の始まりから高く、副画像の最後のラ
インの後低くなる。

【０１０７】３状態ゲート７３０，７４４およびアンド
ゲート７１８と７２０を作動させる制御信号は、メモリ
２２が新しいデータを書き込むのに最大限の時間の間自
由となるように、副画像信号が実際に表示されている区
間の間だけ高い論理状態にある。従って、アンドゲート
７４２の出力は、比較器７３２が高くなった後、すなわ
ち、垂直開始ラインから、６４本のラインがメモリから
読み出されるまで、すなわち、カウンタ７５０が出力パ
ルスを発生するまで水平ラインの読出し位置の間高い論
理状態にある。従って、比較器７２６、ナンドゲート７
４０、比較器７３２および反転器７４８からの出力信号
はアンドゲート７４２のそれぞれの入力端子に結合され
る。

【０１０８】アンドゲート７４２から発生される出力信
号によりメモリの読出し期間が決まる。従って、この信
号の補数はメモリに新しいデータを自由に書き込める期
間を決める。アンドゲート７４２の出力に結合された反
転器７５２はＭＥＭ ＲＥＡＤ信号の補数であるＭＥＭ
ＦＲＥＥ信号を発生する。

【０１０９】しかしながら、主画像の各水平ラインの一
部の間にメモリからデータを読み出すことも考えられ
る。この場合には、メモリから読み出されるデータは副
画像が表示される時だけ処理され、表示される。メモリ
の読出し操作により蓄積データを周期的に書き直すと、
メモリ２２として高価でないダイナミックＲＡＭを使用
することができる。

【０１１０】マルチプレクサ３８は、副信号がメモリか
ら読み出されている期間の間、主ビデオ（ＲＧＢ）信号
の代りに副のビデオ（ＲＧＢ）信号を発生する。これら
の期間はＭＥＭ ＲＥＡＤ信号の論理信号の高い期間に
相当する。しかしながら、メモリから読み出されるライ
ン当りの最初の４つのサンプルは制御情報を含んでいる
ことを考慮してみる。これら４つのサンプルにより占有
される時間を補償するために、ＭＥＭ ＲＥＡＤ信号の
高い論理信号の各期間は４つのサンプル周期により予め
短縮され、マルチプレクサ３８用の制御信号ＭＵＸ Ｃ
ＯＮＴＲＯＬを発生する。これは、ＭＥＭ ＲＥＡＤ信
号をアンドゲート７２４の第１の入力端子に結合させる
ことにより実現できる。ＭＥＭ ＲＥＡＤ信号は遅延要
素７２２により４つのサンプル期間だけ遅延され、ＭＵ
Ｘ ＣＯＮＴＲＯＬ信号を発生するアンドゲート７２４
の第２の入力端子に供給される。

【図面の簡単な説明】

【図１】本発明の一実施例を含むＰｉｎＰテレビジョン
受像機の一般化されたブロック図である。

【図２】図１に示す受像機で使うのに適したルミナンス
およびクロミナンスの水平ライン信号処理回路のブロッ
ク図をそれぞれ示す。

【図３】図１に示す受像機で使うのに適したルミナンス
およびクロミナンスの垂直信号処理回路のブロック図を
それぞれ示す。

【図４】図１に示す受像機に使われるデータ・エンコー
ダのブロック図である。

【図５】図１に示す受像機で使うのに適したメモリ入力
アドレスおよびクロック信号発生器のブロック図であ
る。

【図６】図１に示す受像機に使われるデータ・デコーダ
のブロック図である。

【図７】図１に示す受像機に使うのに適したメモリ出力
アドレスおよびクロック信号発生器のブロック図であ
る。

【図８】図１に示す受像機の動作を説明するのに有用な
タイミング図である。

【符号の説明】

１０ 副信号源 １１ ＰｉｎＰサブサンプリングおよび同期回路 １４ 水平ライン信号処理回路 ２０ メモリ入力アドレス・クロック信号発生器 ２２ 副画像フィールドメモリ ２６ メモリ出力アドレスおよびクロック信号発生器 ３４ データ・デコーダ ３８ マルチプレクサ ４０ 主信号源 ３１０ 減算器 ３２０ サンプル・スケーラー ３２２ 加算器 ３２３ 遅延要素 ３２４ デマルチプレクサ ３２８ シフトレジスタ ３３２ スイッチ ３３６ マルチプレクサ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 主のビデオ信号源および副のビデオ信号
   源を含むピクチャーインピクチャー型式のビデオ信号処
   理システムにおいて、前記主のビデオ信号の一部に前記
   副のビデオ信号を非加算的に合成し、前記副のビデオ信
   号が前記主のビデオ信号により表わされる画像中に挿入
   画像として効果的に配置される複合信号を形成する信号
   合成装置であって、 前記副のビデオ信号の少なくとも１フィールドを貯える
   メモリ手段であって、予め定められる第１の期間の間、
   貯えられた前記副のビデオ信号を読み出すように条件づ
   けられ、且つ前記読み出し期間を除く第２の期間の間前
   記副のビデオ信号を貯えるように条件づけられる前記メ
   モリ手段と、 処理手段と、 バッファ・メモリ手段と、 前記副のビデオ信号源および前記処理手段と協働動作す
   るように前記バッファ・メモリ手段を交互に条件づけ
   し、以て第１のモードにおいて、垂直方向にサブサンプ
   リングされた副のビデオ信号を発生して貯え、第２のモ
   ードにおいて前記第２の期間の間前記メモリ手段にサブ
   サンプリングされた副のビデオ信号を供給する割合バッ
   ファとして前記メモリ手段と協働動作するタイミングお
   よび制御手段と、 前記メモリ手段および前記主のビデオ信号源に結合さ
   れ、前記メモリ手段から読み出される副のビデオ信号と
   前記主のビデオ信号とを合成する手段とを含む、前記信
   号合成装置。