KR940002155B1

KR940002155B1 - 픽쳐-인-픽쳐 비디오 신호 처리기

Info

Publication number: KR940002155B1
Application number: KR1019860002211A
Authority: KR
Inventors: 제이. 크로스토퍼 토드
Original assignee: 알 씨 에이 톰슨 라이센싱 코포레이션; 글렌 에이취. 브르스틀
Priority date: 1985-03-25
Filing date: 1986-03-25
Publication date: 1994-03-18
Also published as: HK72296A; FI80180C; ATE64509T1; KR940002156B1; CN1071796A; DE3679707D1; EP0200330B1; US4656515A; JP2632276B2; AU589165B2; DK134786A; AU3816489A; AU5481186A; FI80180B; CN1071795A; FI861123A0; ES8707643A1; JPS61224577A; ES557458A0; CN1008590B

Abstract

내용 없음.

Description

픽쳐-인-픽쳐 비디오 신호 처리기

제1도는 본 발명의 한 실시예를 포함하는 픽쳐-인-픽쳐 텔레비젼 수상기의 일반화된 블럭도.

제2a도 및 제2b도는 각각 제1도에 도시된 수상기에 사용하기에 적합한 휘도 및 색도 수평 라인 신호 처리기의 블럭도.

제3a도 및 제3b도는 각각 제1도에 도시된 수상기에 사용하기 적합한 휘도 및 색도 수직 라인 신호 처리기의 블럭도.

제4도는 제1도에 도시된 수상기에 사용될 수 있는 데이터 인코더의 블럭도.

제5도는 제1도에 도시된 수상기에 사용하기에 적합한 메모리 입력 어드레스 및 클럭 신호 발생기의 블럭도.

제6도는 제1도에 도시된 수상기에 사용될 수도 있는 데이타 디코더의 블럭도.

제7도는 제1도에 도시된 수상기에 사용하기에 적합한 메모리 출력 어드레스 및 클럭 신호 발생기의 블럭도.

제8도는 제1도에 도시된 수상기의 동작 설명에 유용한 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

338, 420, 520, 618, 748 : 인버터 36 : 매트릭스 회로

210 : 저역 통과 필터 220 : 피킹 필터

232 : 디서 발생기 234 : 디지털 값 소스

230, 310, 728 : 감산기 236, 322, 633 : 가산기

236, 326, 530 : 주파수 분할기 240 : 제한기 회로

260, 270 : 앤티-앨리어싱 필터 320 : 샘플 스케일러

323, 512 : 지연 소자 514 : D형 플립-플롭

426, 528 : 3-상태 버퍼 624 : 위상 클럭 발생기

626 : 디멀티플렉서 710 : 위상 고정 루프

714 : 카운터 715 : 연결부

740 : NAND 게이트 730 및 744 : 3상태 게이트

본 발명은 비디오 신호를 제1비율로 서브 샘플링하고 이 서브 샘플링 비율보다 적은, 명백한 크기의 감소를 얻도록 제2비율로 샘플을 표시하는 비디오 신호 처리 시스템에 관한 것이다.

픽쳐-인-픽쳐 표시에서, 보조 신호로부터의 감소된 크기 및 그에 따른 감소된 해상도를 가진 영상이 주 신호에 의해 제공된 영상의 일부분상에 삽입된다. 픽쳐-인-픽쳐 표시를 구비하는 텔레비젼 수상기는 예컨대 발명의 명칭이 "텔레비젼 수상기"인 미국 특허 제4,298,891호에 기술되어 있다.

전형적인 픽쳐-인-픽쳐 텔레비젼 수상기는 두 세트의 휘도 및 색차 신호(주 영상을 위한 세트와 보조 영상을 위한 한 세트)를 얻도록 분리된 튜너, IF 증폭기 및 비디오 신호 복조기를 사용한다. 전형적으로, 상기 보조 신호는 앤티-앨리어싱(anti-aliasing) 필터를 통해 처리되며 상기 감소된-크기의 영상을 나타내는 신호를 제공하도록 수평 및 수직으로 서브 샘플링된다.

앤티-앨리어싱 필터는 서브 샘플링에 의해 초래된 왜곡 성분을 감소시키기 위해 수평 및 수직 방향 모두로 상기 신호의 대역폭을 감소시키는데 이용된다. 상기 왜곡 성분은 앨리어싱 성분이라고도 불리운다. 상기 왜곡은, 널리 공지된 나이퀴스트 샘플링 기준에 의해 설정된 비율보다 적은 비율로 신호가 샘플링될때 발생한다. 상기 앨리어싱 성분은, 상기 서브 샘풀링된 신호의 주파수 스팩트럼의 외부에 존재하며. 상기 서브 샘플링된 신호의 주파수 스팩트럼내에 있는 상이한 주파수로 상기 서브 샘플링 처리에 의해 변형되는 원 신호에서 주파수이다. 앤티-앨리어싱 필터가 서브 샘플링 시스템에 바람직할지라도, 재생된 영상의 변이가 희미해지는 등의 바람직하지 않은 부작용이 생길 수도 있다.

전형적인 픽쳐-인-픽쳐 텔레비젼 수상기는 표준 단일 영상 수강기보다 휠씬 더 많은 회로를 포함하며 결과적으로 제조 비용이 더 든다. 상기 추가 회로의 주요부는 전하 결합 디바이스 또는 상기 서브 샘플링된 영상의 하나 혹은 그 이상의 필드를 저장하는 랜덤 액서스 메모리(RAM)와 같은 메모리이다. 상기 메모리는 안정된 보조 영상을 재생하도록 상기 보조 신호를 상기 주 신호와 적절하게 동기화하는데 사용된다.

보조 샘플은 보조 신호와 동기하여 상기 메모리에 기록되고, 표시를 위해, 상기 주 신호와 동기하여 상기 메모리로부터 판독된다. 상기 주 신호와 보조 신호가 서로 관련되지 않을 수도 있기 때문에, 상기 시스템은 동시에 메모리로 샘플을 기록하고 메모리로부터 샘플을 판독할 필요가 있다. 이들 판독-기록의 마찰을 제거하도록 고안된 메모리장치는 일반적으로 고가이다.

상기 메모리 가격에 영향을 미치는 다른 요인은 상기 보조 영상을 유지하는데 필요한 비교적 다수의 픽셀저장 셀이다. 예를들어, 칼라 부반송파의 4배의 샘플링 주파수를 가진 NTSC디지탈 텔레비젼 수상기는 수평 라인당 910샘플을 제공한다. 비디오 신호의 한 필드는 262.5라인을 포함한다. 상기 영상이 수평 및 수직으로 서브 샘플링되고, 상기 라인의 단지 70%와 각 라인상의 샘플의 단지 75%만이 처리될 경우, 각 필드에 대해 13,935픽셀이 발생된다. 각 픽셀이 8비트의 휘도 정보와 6비트의 색도 정보를 포함할 수 있기 때문에, 위와 같은 픽쳐-인-픽쳐 시스템은 감소된 크기의 보조 신호의 한 필드를 저장하기 위해 195,090비트의 메모리를 요구한다.

본 발명은 상기 서브 샘플링 비율보다 적은 영상 크기 축속을 제공하는 축소된-크기의 비디오 영상을 서브 샘플링 및 표시하는 장치를 제공하기 위한 것이다.

본 발명은 주 영상내에 삽입된 보조 영상을 표시하는 픽쳐-인-픽쳐 텔레비젼 신호 표시 디바이스로 실현된다. 상기 시스템은 상기 보조 신호 픽셀 비율의 1/N배의 비율로 상기 보조 신호의 각 라인상에서 픽셀을 서브 샘플링하는 장치를 포함한다. 상기 시스템은 또한 각 수평 라인내에서 1/M의 명백한 크기 감소를 얻기 위해 사기 주 신호의 픽셀 표시율의 M/N배의 비율로 상기 픽셀을 표시하는 장치를 더 포함한다. N과 M은 양의 실수이다.

도면에서, 넓은 화살표는 다중-비트 병렬 디지털 신호용의 버스를 나타낸다. 실선 화살표는 아날로그 신호 또는 단일 비트 디지털 신호를 전달하는 연결부를 나타낸다. 상기 디바이스의 처리 속도에 따라, 지연 보상이 특정 신호 경로에서 요구된다. 디지털 회로 설계의 기술에 숙련된 자는 위와 같은 지연이 특정 시스템에서 요구되는 곳을 알고 있을 것이다.

제1도는 픽쳐-인-픽쳐 처리 회로의 주소자의 블럭도이다. 일차 또는 주 영상을 나타내는 비디오 신호와 신호원(40)으로부터 얻어진다. 상기 신호원(40)은 방송 비디오 신호를 포착하기 위한 수신 안테나와, 표시 디바이스(도시되지 않았음)를 구동시키도록 적색(R), 녹색(G) 및 청색(B) 칼라 신호를 나타내는데 필요한 통상적인 텔레비젼 수상기의 모든 처리 회로를 포함한다. 상기 주 신호원(40)은 멀티플렉서(38)의 신호 입력 단자의 제 1세트에 주 RGB 신호를 제공한다. 게다가, 상기 주 신호원(40)은 픽쳐-인-픽쳐 서브 샘플링 및 동기 회로망(11)에 인가되는 수평, MAIN HSYNC 및 수직 MAIN VSYNC 동기화 신호를 나타낸다.

예를들어, 통상적인 디지털 텔레비젼 수상기의 튜너, IF 증폭기, 비디오 검파기, 동기 분리 회로, 및 휘도/색도 분리 회로를 포함하는 보조 신호원(10)은 각각 8비트의 보조 휘도 및 색도 신호(Y_A및 C_A)를 제공한다. 상기 신호원(10) 회로는 또한 각각 보조 수평 및 수직 동기 펄스, AUX YSYNC 및 AUX HSYNC 및 클럭 신호, 4FSC를 발생시기킨다. 상기 클럭 신호는 상기 보조 신호의 칼라 동기 버스트 성분에 위상이 고정되며 칼라 부반송파 주파수(f_sc)의 네배인 주파수(4f_sc)를 갖는다.

보조 휘도 및 색도 신호(Y_A) 및 (C_A)는 픽쳐-인-픽쳐 서브 샘플링 및 동기 회로망(11)에 인가된다. 서브 샘플링 및 동기 회로망(11)은, 보조 신호가 축소된 크기의 영상으로 재생될 것으므로 휘도(Y_A) 및 색도(C_A)의 정보량을 감소시킨다. 서브 샘플링 및 동기 회로망(11)은 주 신호 순차라인의 예정된 수의 예정부위로의 대치를 위해 보조 신호 성분을 역시 조정한다.

회로망(11)으로부터의 보조 휘도 및 색도 샘플들은 디지털-아나로그 변환기(DAC) 및 매트릭스 회로(36)에 인가된다. DAC 및 매트릭스 회로(36)는 보조 디지털 휘도 및 색도 신호를 각각 아나로그 신호로 변화시키며 표시 장치(도시되지 않았음)를 구동시키기 위한 색신호 적, 녹, 청을 발생시키는 적절한 부위로 결합시킨다. 상기 RGB 색신호는 멀티플랙서(38)의 입력 단자의 제 2세트에 결합된다.

회로망(11)으로부터 선택적으로 MUX 콘트롤 신호에 응답하는 멀티플렉서(38)는 양자택일로 신호원(40)으로부터의 주 색신호 및 DAC 및 매트릭스 회로망(36)으로부터의 주 색신호를 픽쳐-인-픽쳐 표시를 발생하는 표시장치에 인가한다.

신호원(10)으로부터의 신호(Y_A) 및(C_A)는 서브 샘플링 및 동기 회로망(11)의 수평 라인 신호 처리기(14)에 인가된다. 예를들어 4개의 위치 스위치인 시청자 제어 피크 레벨(12)원은 디지털 피크 신호(PL)를 수평 라인 처리기(14)에 제공한다. 피크 신호(PL)는 0.1/4, 1/2 혹은 1의 값을 가질 수 있다. 메모리 입력 어드레스 및 클럭 신호 발생기(20)(아래에 기술되었음)는 버스 CSI을 경유해서 처리기(14)에 클럭 신호 4F_SC, 2F_SC,4F_SC/5 및 F_SC/5를 제공한다. 클럭 신호 4F_SC, 2F_SC, 4F_SC/5 및 F_SC/5 각기 4배, 두배, 4/5배, 1/5배의 색부반송파 주파를 갖는다.

제2a도 및 제2b도는 수평 라인 처리기(14)의 휘도 및 색도부를 각각 도시하는 블록 다이어그램이다. 제2a도에서 보조 휘도 신호(Y_A) 및 클럭 신호(4F_sc)는 FIR 저역 통과 필터(210)에 인가된다. 저역 통과 필터(210)는 통상적인 고안의 것이며 아래식에 의한 전달 함수 H(Y_h)를 갖는다.

H(Y_h)=(1+Z^-2)²*(1+Z^-3)²/16

상기식에서 Z는 통상적인 Z-변환 표시를 나타내며 Z^-1은 4F_sc클럭 신호의 i주기에 일치하는 지연 기간을 나타낸다. 필터(210)는 앤티-앨리어싱 필터이다. 상기 필터는 보조 휘도 신호가 서브 샘플될 때 앨리어싱 왜곡을 감소시키도록 저주파성분에 비해 보조 휘도 신호(Y_A)의 고주파수 성분을 감쇠시킨다.

필터(210)의 출력 샘플은 어드레스 및 클럭 신호 발생기(20)에 의해 제공되는 4f_sc/5 클럭 신호에 의해 클럭되는 래치(212)에 인가된다. 결과적으로 래치(212)는 입력으로 인가되는 샘플의 4f_sc샘플 비율로부터 1/5 감쇠 인자에 일치하는 4F_sc/5 비율의 휘도 샘플을 발생하도록, 여파된 휘도 신호를 서브 샘플한다. 14.32㎒에 근사한 값에서 발생하는 NTSC 샘플에 대해 저역 통과 필터(210)의 주파수 응답은 약 750㎑에서 3데시벨 포인트의 값을 취하고 2.3㎒의 근사치에서 차단한다. 나이퀴스트 샘플링 판정에 의하면 4f_sc/5 비율에서의 NTSC 신호의 서브 샘플링용 최대 신호 주파수는 1.43㎒이다. 그러므로 저역 통과 필터(210)는 단지 앨리어싱 성분을 부분적으로 제거하지만 요구된 신호 스펙트럼으로 젖혀진 앨리어싱 성분은 많이 감소된다.

4F_sc/5 클럭 신호는 처리되는 것으로부터의 블랭킹 정보를 방지하도록 각 수평 라인 액티브 부분의 거의 8C퍼센트 기간에만 액티브한다. 보조 신호 비디오 샘플의 각 라인에 대해 단지 128휘도 샘플만이 제공된다.

래치(212)로부터의 서브 샘플된 보조 휘도 신호는 피킹 필터(220)에 인가된다. 4F_sc/5 클럭 신호 및 시청자 제어 피크 레벨(PL)은 역시 피킹 필터(220)에 인가된다. 디지털 필터 디자인의 기술에 숙련된 자는 도면으로부터 상기 필터의 전달 함수 T_p가 다음식으로 Z-변환 표시에서 표현된다는 것을 인지할 것이다.

T_p=Z^-1+PL(-1+2Z^-1-Z^-2)

피킹 필터는 저주파 성분에 대해서 여파되고 서브 샘플된 휘도 성분 및 고주파 성분을 증폭한다. 상기 필터는 재생된 영상에서 수직 연부를 날카롭게 하는 영향을 준다. 피킹 필터는 서브 샘플된 보조 신호의 부분을 앨리어싱 성분이 폴드되는 부분으로 증폭한다. 앨리어싱 성분을 포함하는 주파수 스펙트럼의 증폭은 카운터-프로덕티브 같을지도 모른다. 그러나 서브젝티브 테스트로부터, 특정 저역 통과 필터(210) 및 피킹 필터(220)을 포함하는 시스템에 의해 발생된 영상은 피킹 필터없이 발생된 영상보다 양호하다는 것이 발견되었다. 더우기 가능한 4개의 값중에서 피킹 레벨(PL)을 조정함으로써 시청자는 시청하기에 가장 양호한 영상을 발생하는, 피크된 고주파 성분에 의해 양을 증가시키거나 감소시킬 수 있다. 앨리어싱 성분에 기인 하는 제로값 피킹 레벨로 왜곡은 최소화되지만 높은 공간 해상 영상 성분의 명도, 혹은 대비가 낮다는 것에 유의한다. 피킹 레벨의 증가는, 약간 증가된 왜곡으로 더욱 균일한 영상을 발생하도록 높은 공간 해상영상 성분의 명도를 증가시킨다. 서브젝티브 테스트로부터 상기 성분의 명도의 증가가 더욱 바람직하다는 것과, 역으로 행하는 것보다 증가된 왜곡을 겪는다는 것이 결정되었다.

피킹 필터(220)에 의해 제공된 샘플은 8비트이다. 경제적인 이유로서, 메모리에 기록하기전에 휘도 샘플의 비트록을 8비트에서 5비트로 감소시키는 것이 바람직하다. 본 발명의 실시예에서 감소는 3단계에서 행해진다.

제1단계는 필터(220)에 의해 제공된 각 샘플로부터 블랙-레벨 바이어스에 실질적으로 동등한 값을 뺀다. 블랙-레벨 바이어스는, 재생된 영상의 색채 블랙을 나타내는 일정한 값이라 생각될 수 있다. 상기 값은 블랙 레벨의 아래 레벨에서 영상 정보를 나타내는 신호와 멀티플렉스되는 수평 및 수직 sync 펄스 같은 제어 정보를 허용하도록 0보다 크다. 블랙 레벨 바이어스는 상기 제어 정보가 저장된 영상과 관련되지 않기 때문에, 영상 정보와 함께 메모리내에 저장되어야할 필요가 있다.

비트폭 감소 처리의 제2 및 제3단계는, 4인자에 의해 각 샘플을 나누고 임의의 샘플의 최대값을 각각 31의 값으로 제한한다.

상기 비트폭 감소를 수행하는 실제적인 하드웨어에서 8비트의 보조 휘도 샘플은 가산기(236)로부터 블랙-레벨 바이어스를 나타내는 디더 값(dithered value)을 수신하도록 결합된 감수 입력부 감산기(230)의 피감수 입력부에 인가된다. 디지털값 발생원(234)은 28값을 가산기(236)의 하나의 입력부에 인가하며 디더 발생기(232)은 의사-랜덤 2비트 디더 신호를 가산기(236)의 제 2 입력부에 인가한다. 디더 발생기(232)는 예를들어, 출력 단자가 인버터를 통해 입력 단자에 연결된, 통상적인 2비트의 시프트 레지스터이다.

감산기(230)에 의해 제공되는 샘플은 분할기(238)에 인가된다. 분할기(238)는 덜 중요한 두개의 비트를 제거함으로써 8비트에서 6비트로 샘플을 감소시킨다. 샘플 감소로 인한 양자화 레벨 손실은 부분적으로 블랙 레벨 바이어스 값의 디더링으로 보유된다. 디더 신호의 사용을 거친 양자화 레벨 복귀의 개념은 기술계에 널리 공지되었으므로 본원에서는 기술되지 않았다.

분할기(238)으로부터의 6비트 샘플은 제한기 회로(240)에 의해 5비트 샘플로 감소된다. 제한기(240)는 31보다 큰 어떠한 디지털 값도 31로 변화시키며 31과 동등하거나 적은 값을 통과시킨다. 제한기(240)는 숙력된 기술을 가진자에 의해 통상적인 부품으로 제조될 수 있다. 상기 구조는 본 발명의 부분으로 간주되지 않았으므로 기술되지 않았다.

제2도에서 신호원(10)으로부터의 8비트의 색도 샘플 및 4F_sc클럭 신호는 색도 디멀티플랙서(250)에 인가된다. 기술계에 공지된 바와 같이 NTSC 색도 신호가 위상내에서 고정된 클럭 신호에 의해 색채 동기 버스트 기준 성분으로 적절하게 샘플되고 4f_sc의 주파수를 가질때 색도 샘플은 순차 (R-Y), (B-Y), -(R-Y), -(B-Y),(R-Y)등으로 표현되며 상기에서 부호는 샘플링의 위상을 나타내는 것이지 샘플의 극을 나타내는 것이 아니다. 예를들어 색도 복조기(250)는 상기 순차를 (R-Y) 샘플의 순차오 (B-Y) 샘플의 순차로 분리하며 각 두 순차내에서 교번 샘플의 극성을 반전시킨다. 복조기(250)에 의해 제공된 샘플의 두 순차는 각각 기저대역(R-Y) 및 (B-Y) 색차 신호를 나타낸다. 색도 복조기(250)는 통상적인 고안의 것이다.

복조기(250)에 의해 제공된 (R-Y) 및 (B-Y) 샘플은 두개의 동일한 앤티-앨리어싱 필터(260) 및 (270)에 의해 처리되며 동일 래치(262) 및 (272)에 의해 2f_sc비율에서 f_sc/5의 비율로 서브 샘플된다.

복조기(250)는 FIR 저역 통과 필터(260)의 입력부로 8비트의 (R-Y) 샘플을 인가한다. 어드레스 및 클럭 신호 발생기(20)로부터의 2F_sc클럭 신호는 필터(260)의 클럭 입력단자에 인가된다. 상기 필터의 전달 함수 T₂₆₀은 Z-변환 표현에서 아래식으로 표현된다.

T₂₆₀=(1+Z^-1)(1+Z^-B)/16

필터(260)는 저주파수 성분에 대해서 (R-Y) 샘플의 고주파수 성분을 감소시키며 그 출력부에서 6비트 샘플을 제공한다. 필터(260)으로부터의 디지털(R-Y) 신호는 f_sc/5의 비율로 신호를 서브 샘플하는 래치(262)로 인가된다. 클럭 신호 F_sc/5는 래치(262)의 클럭 입력단자에 인가된다. F_sc/5 클럭 신호에 응답하는 래치(262)는 저역 통과 필터(260)로부터 제공된 모든 10번째 샘플 및 서브 샘플된 신호 (R-Y)로서 샘플하는 출력을 선택한다. 처리되는 것으로부터 수평 블랭킹 정보를 방지하기 위해서, 상기 클럭 신호는 각 수평 라인부의 거의 80퍼센트 기간동안에만 능동적이다. 결과적으로 비디오 샘플의 각 라인에 대해 단지 32(R-Y) 샘플만이 제공된다.

앤티-앨리어싱 필터(270) 및 래치(272)는 필터(260) 및 래치(262)와 동일하고 서브 샘플된 신호 (B-Y)를 발생한다.

제1도를 다시 참조하면 수평 라인 처리기(14)로부터의 보조 신호(Y), (R-Y) 및 (B-Y)와 어드레스 및 버스(CS₁)를 거쳐 결합된 클럭 신호 발생기(20)로부터의 클럭 및 제어 신호는 수직 신호 처리기(16)에 인가된다. 제3a도 및 제3b도는 각각 처리기(16)의 휘도 및 색도 신호 처리부의 블록 다이어그램이다. 수직 신호 처리기(16)는 수직 라인이 1 : 3의 비율로 서브 샘플될때 수직 방향에서 앨리어싱 왜곡을 감소시키는 한정 임펄스 응답(IIR) 저역 통과 필터이다.

기능적으로 필터(16)는 3부로 이루어졌으며, 그 하나는 보조 휘도 신호용이고 또 하나는 두개의 보조 색차 신호의 각각을 위한 것이다. 상기 부분의 각각은 후술되는 방법에 의해 서브 샘플된 비디오 신호의 세개의 수평 영상라인으로부터 신호를 평균한다. 첫째 라인은 변형되지 않은 시프트 레지스터내에 저장된다. 제2라인의 각 샘플이 필터에 인가됨에 따라 제1라인으로부터의 일치하는 샘플은 상기로부터 빼어지며 샘플간의 차이는 1/2에 의해 스케일된다. 제 1 라인으로부터의 상응하는 샘플은 상기 스케일된 차이값에 더해지며 합성 샘플은 시프트 레지스터에 저장된다. 제3라인의 샘플이 필터에 인가될 때 상응하는 합성 샘플은 제3라인의 샘플로부터 빼어지며 상기 샘플값의 차는 3/8으로 스케일된다. 상응하는 합성 샘플은 평균된 샘플을 형성시키도록 상기 스케일된 차이값에 더해지며 평균된 샘플은 시프트 레지스터에 저장된다. 상기 평균 방법은 샘플로서 동일 비트폭을 가지는 시프트 레지스터를 사용하며 그것을 평균하며 각기 1/3로 스케일 되는 샘플들의 세개의 라인의 합을 모으는 간단한 평균 필터보다 적은 트렁크화 애러를 보유한다. 더우기 상기 방법에 의해 사용된 스케일 인자(1), (1/2) 및 (3/8)은 간단한 시프트 및 가산 기법에 의해 샘플에 인가될 것이다. 상기 방법은 샘플의 3개의 라인의 정확한 평균을 이루지는 못하지만 발생되는 근사치는 충분히 적절하다.

3필터부의 각각은 두 기능 사이에서 교번하는 두 시프트 레지스터를 보유한다. 두 시프트 레지스터의 하나가 평균된 샘플을 발생하는 반면에 다른 시프트 레지스터는 후술될 바와 같이 보조 영상 필드 메모리(22)로 샘플을 출력하는데 사용된다.

제3a도는 수직 신호 처리기(16)의 휘도 신호 처리단위 블록 다이어그램이다. 수평 신호 처리기(14)로부터의 5비트 휘도 샘플은 감산기(310)의 피감수 입력부에 인가된다. 신호 평균 모드내에서 현재의 상태로 된 시프트 레지스터(328) 혹은 (330)으로부터의 5비트 샘플은 어느 것이나 멀티플렉서(334)를 거쳐 감산기(310)의 감수 입력부로 결합된다. 감산기(310)는 시프트 레지스터에 의해 제공된 샘플 및 도래 샘플간의 차를 발생하며 상기 차이 샘플을 적절한 스케일 인자(K)에 의해 각 차이 샘플을 증배시키는 샘플 스케일러(320)에 인가한다. 스케일 인자(K)는 어드레스 및 클럭 신호 발생기(20)에 의해 발생된다. 시프트 레지스터(328), (330)로부터 제공된 샘플들은 3개의 라인 평균 처리의 제1라인의 구간동안 0의 값의 샘플이며 각기 평균 처리의 제2 및 제3라인 간격동안 이전 라인 및 이전의 두 라인으로부터 수직으로 정렬된 픽셀에 상응한다. 상술된 바대로 스케일 인자는 샘플들이 각각 수직 신호 처리기(16)에 인가되는 3개의 라인 그룹의 첫째 둘째 혹은 세째의 샘플에 의존하는 1, 1/2 혹은 3/8의 값을 갖는다. 샘플 스케일러(320)에 의해 제공되는 샘플들은 가산기(322)의 입력부의 하나에 인가된다. 시프트 레지스터(328),(330)로부터의 샘플들은 멀티플렉서(334) 및 지연 장치(323)를 거쳐 가산기(322)의 제2입력부에 접속된다. 지연 장치(323)는 감산기(310) 및 샘플 스케일러(320)를 거쳐 처리 시간을 보상한다. 가산기(322)는 스케일되고 지연된 샘플들을 결합하고 상기 샘플들의 합을 디멀티플렉서(324)에 인가한다. 디멀티플렉서(324)는 수평 라인 주사 주파수(f_H) 및 50퍼센트 듀티 싸이클의 1/6 주파수(f_H/6)를 갖는 신호에 의해 조정된다.

FH/6 제어 신호가 로직 1의 상태일때 3개의 수평 라인 주기에 대해 디멀티플렉서(324)는 5비트 휘도 샘플을 시프트 레지스터(328)에 인가한다. 다음의 3개의 수평 라인 주기동안 제어 신호는 로직 0상태이며 디멀티플렉서(324)는 휘도 샘플을 시프트 레지스터(330)에 인가한다. FH/6 제어 신호는 어드레스 및 클럭 신호 발생기(20)에 의해 주파수 분할기(326)로 발생된 FH/4 펄스 신호를 인가함으로써 발생된다.

시프트 레지스터(328) 및 (330)는 동일하다. 각각은 128의 5비트 저장 위치를 포함한다. 시프트 레지스터(328) 및 (330)용이 클럭 신호는 스위치(332)에 의해 제공된다. 4F_sc/5 클럭 신호 및 메모리 기록 클럭 신호, WCLK는 스위치(332)의 입력단자에 인가된다. FH/3 신호는 스위치(332)를 WCLK 신호의 다른 시프트 레지스터에 연결시키고 디멀티플렉서로부터의 데이터를 수신하는 시프트 레지스터에 연결시키고 디멀티플랙서로부터의 데이터를 수신하는 시프트 레지스터에 4F_sc/5 클럭 신호를 연결시키도록 스위치(332)를 제어한다.

두 시프트 레지스터(328) 및 (330)는 두 개의 멀티플렉서(334) 및 (336)의 각 입력부에 접속된다. 주파수 분할기(326)에 의해 발생된 신호(FH/6)는 멀티플렉서(336)의 제어 입력단자 및 인버터(338)에 인가된다. 인버터(338)의 출력 신호는 멀티플렉서(334)의 제어 입력단자에 인가된다. 멀티플렉서(334)는 디멀티플렉서(324)로부터 감산기(310) 및 지연 장치(323)로 데이터를 수신하는 시프트 레지스터를 접속시키도록 제어된다. 동시에 멀티플렉서(336)는 후술될 데이터 인코더 회로(18)에 다른 시프트 레지스터를 접속시키도록 제어된다.

제3b도는 (R-Y) 및 (B-Y) 색차 신호용의 수직 신호 처리기의 블록 다이어그램이다. (R-Y) 및 (B-Y) 처리기는 휘도 신호 처리기와 유사하다. 먼저의 라인으로부터 상응하는 저장된 (R-Y) 샘플은 감산기(350)내의 도래(R-Y) 샘플로부터 감해지며 먼저의 라인으로부터 상응하는 저장된(B-Y) 샘플은 감산기(360)내에서 도래(B-Y) 샘플로부터 감해진다. 샘플스케일러(362)는 스케일 인자(K)에 의해 (B-Y) 차이값을 증배시키며(R-Y) 차이값을 증배시킨다. 스케일 인자(K)는 제3a도에서 스케일링 회로(320)에 인가되는 인자와 동일하다. (R-Y) 및 (B-Y) 샘플의 스케일된 차이값은 가산기(354) 및 (364)에 의해서 각각 상응하는 저장 샘플을 가산된다.

상기 지점에서, 색차 신호 처리기는 휘도 신호 처리기로부터 분기한다. 상기 시스템의 비용을 절감하도록 시프트 레지스터(374) 및 (376)의 단자 하나의 쌍만이 R-Y 및 B-Y 색차 신호를 저장하도록 사용된다. 상기 시프트 레지스터의 비트폭을 낮은 상태로 유지하기 위해 가산기(354) 및 (364)로 부터의 6비트(R-Y) 및 (B-Y) 샘플들은 각각 디멀티플렉서(356) 및 (366)에 의해 분리되어 6비트 샘플 순차의 2배율에서 3비트 샘플의 순차로 된다. 디멀티플렉서(356) 및 (366)으로 부터의 3비트 순차의 각각의 상응하는 샘플은 디멀티플렉서(370)로 인가되는 6비트의 순차를 형성하도록 연결된다.

멀티플렉서(380) 및 (384)를 경유하여 시프트 레지스터(374) 및 (376)에 의해 제공된 샘플들은 단 색차신호가 아니고 세개의 매우 중요한 비트(MSB'S)가 (R-Y) 샘플의 1/2이고 세 개의 덜 중요한 비트(LSB'S)가 (B-Y) 샘플의 1/2인 멀티플렉서 샘플이다.

멀티플렉서(382)로부터의 3개의 MSB'S의 6비트 샘플은 FSC/5 클럭 신호의 제어하에 있고 3비트 MSB 샘플의 연속쌍을 감산기(350) 및 가산기(354)에, 보상하는 지연장치(355)를 거쳐 인가되는 재생 6비트(R-Y) 샘플에 연결하는 멀티플렉서(358)에 인가된다. 유사하게 멀티플렉서(382)로 부터의 6비트의 3개의 LSB'S는, 감산기(360)에 적용시키기 위한 3개의 LSB의 연속쌍으로부터의 감산기(360) 및 지연장치(365)를 거쳐 가산기(364)로 6비트(B-Y) 샘플을 재생하는 신호 FSC/5의 제어하에 있는 멀티플렉서(368)에 인가된다. 64비트 저장 셀만을 각각 보유하며 클럭 신호(2FSC /5) 및 (WCLK2)에 의해 교번적으로 클럭된 시프트 레지스터(374) 및 (376)을 제외하고 제3a도의 디멀티플렉서(370), 시프트 레지스터(374) 및 (376), 멀티플렉서(380) 및 (382)는 상응하는 디멀티플렉서(336) 및 (334), 디멀티플렉서(324), 시프트 레지스터(328) 및 (330)과 동일한 기능을 수행한다. 주파수 분할기(372), 스위치(378) 및 인버터(338)를 포함하는 지지 회로망은 제3a도를 참조하여 기술된 주파수 분할기(326), 스위치(332) 및 인버터(338)와 동일한 기능을 수행한다. 멀티플렉서(380)에 의해 제공된 6비트의 샘플은 3비트의 (R-Y) 및 (B-Y) 성분으로 되고 제1도에서의 데이터 인코더(18)에 인가된다.

데이터 인코더(18)는 5비트 휘도 샘플을 3비트 색차신호 샘플과, 보조 영상 필드 메모리(22)로 8비트 샘플을 발생하도록 결합한다. 데이타 인코더(18)는 영상의 각 수평선에 대해 부가적인 제어 정보를 신호 데이터와 합한다.

부가적인 제어 정보는 아래 이유로 메모리내에 저장된 보조 신호와 결합된다. 블록 11내에 도시된 시스템은 직접 회로를 이용하여 실현될 것이다. 상기 회로망은 그중 하나가 상업적으로 이용가능한 메모리 소자인 3개의 회로로 분할될 것이다. 제2회로는 수평 및 수직 처리기(14) 및 (16) 데이타 인코더(18) 및 메모리 입력 어드레스 및 클럭 신호 발생기(20)를 포함하게 될 것이다. 제3회로는 데이타 디코더(34), 메모리 출력 어드레스 및 클럭 신호 발생기(26) 및 제1도에 도시되지 않고 본 발명의 부분이 아닌 약간의 부가적인 회로망을 포함할 것이다. 상기 후자의 부가적인 회로의 포함으로, 직접 회로상에서 제3의 직접 회로로 필수 제어 정보를 인가하게 위해 가능한 불충분한 입력/출력 연결이 존재할 것이라는 것을 예측할 수 있다. 그러므로 제어 정보는 메모리 장치를 경유해서 제3의 직접 회로에 제공될 것이다. 부가적으로 제어 정보는 제3회로에 의해 사용하기 위한 제어 정보를 추출하기 위해 메모리가 특별히 어드레스된 요구를 회피하도록 신호 정보에 유사하게 인코드 될 것이다.

제4도는 데이타 인코더(18)의 블록 다이어그램이다. 수직 신호 처리기(16)로부터의 3비트(R-Y) 및 (B-Y) 샘플은 그 제어 입력단자가 WCLK/2 클럭 신호에 결합된 제어 입력 터미널인 멀티플렉서(410)의 두개의 데이터 입력 터미널에 인가된다,

상기 도형에서 멀티플렉서(410)는 WCLK 신호의 각 펄스인 (R-Y) 및 (B-Y) 색차 신호를 교대로 제공한다. 멀티플렉서(410)으로 부터의 3비트 색차 샘플은 멀티플렉서(412)의 하나의 입력부에 인가되는 8비트 합성 샘플을 형성하도록 수직 신호 처리기(16)에 의해 제공된 5비트의 휘도 샘플에 연결된다. 멀티플렉서(412)에 제공되는 모든 4개의 연속적인 샘플들은 4개의 5비트 휘도 샘플로부터 하나는 6비트(R-Y) 샘플이고 하나는 6비트(B-Y) 샘플인 정보를포함한다. 멀티플렉서에 인가되는 샘플은 Y₂＆(R-Y)_1MSB's, Y₂＆(B-Y)_1MSB's, Y₃＆(R-Y)_1LSB's, Y₄＆(B-Y)_1LSB's, 와 같은 4개의 샘플 순차내에서 구성되며 ＆는 5비트 휘도 샘플(Y)과 3비트 색차 샘플의 연결을 지시한다.

마이크로프로세서(414)는 예를 들어, 시청자의 기호에 맞는 명도 레벨에 관한 정보를 수신하고 시청자 제어(413)로 부터의 삽입 영상의 위치 및 WCLK 및 WCLK/2 신호로부터 저장되어야할 제1색도샘플의 위상에 관련된 정보를 수신하도록 결합된다. 마이크로프로세서(414)는 상기 데이터로부터 기술된 메모리 출력 처리기용으로 제어정보를 발생한다. H STAR, V START 및 BRT의 값은 시청자 제어(413)에서 얻어진 값으로부터 발생되며 0 또는 2의 값은 WCLK 신호의 제1펄스가 샘플의 각 라인용으로 수신될때 WCLK/2가 높은 상태인가 혹은 낮은 상태인가의 여부에 의존하여 PHASE 레지스터에 저장된다. 제어 정보의 4개의 샘플은 마이크로프로세서(414)에 의해 발생된 클럭 신호와 동시에 시프트 레지스터의 네개의 단으로 기록된다. 상기 클럭 신호는 OR 게이트(424)를 거쳐 시프트 레지스터(416)에 인가된다. OR 게이트(424)에 인가된 제2의 클럭 신호는 시프트 레지스터(416)로부터 멀티플렉서(412)의 제2 데이터 입력부로의 데이터의 전송을 제어한다. 상기 클럭 신호는 앤드 게이트(422), 카운터(418) 및 인버터(420)에 의해 발생된다.

버스(CS₁)를 거쳐 어드레스 및 클럭 신호 발생기(20) 및 어드레스에 의해 제공된 신호(F_H/3)는 카운터(418)의 리셋 입력단자에 전송된다. 카운터(418)의 출력단자는 멀티플렉서(412)의 제어 입력단자 및 인버터(420)로 접속된다. 인버터(420)의 출력단자는 앤드 게이트(422)의 하나의 입력단자에 접속된다. 어드레스 및 클럭 신호 발생기(20)로부터의 기록 클럭 신호(WCLK)는 앤드 게이트(424)의 제2입력단자에 전송된다. 게이트(422)의 출력부는 카운터(418)의 입력단자 및 OR 게이트(424)의 하나의 입력단자에 접속된다.

신호(F_H/3)가 카운터(418)를 리셋할때 데이터의 신규 라인은 필드 메모리(22)로 기록되어야 하는 수직 신호 처리기(16)로부터 이용가능하다. 카운터(418)가 리셋되므로 시프트 레지스터(416)로부터 세가지 상태의 버퍼로 멀티플렉서의 데이터 전달을 논리 0인 신호는 멀티플렉서(412)의 제어 입력단자에 인가된다. 카운터(418)로부터의 논리 0 신호는 인버터(420)에 의해, 클럭 신호 펄스(WCLK)를 카운트(418) 및 OR 게이트(424)에 전달시키는 것을 가능하게 하는 논리 1신호로 보상된다. 제1의 WCLK 신호의 4펄스는 4개의 제어 정보 샘플을 시프트 레지스터(416)로부터 멀티플렉서(412)의 데이터 입력에 전달한다. 상기 제어 정보는 삽입 여상 명도 및 삽입 영상 수직 및 수평 개시위치를 나타내는 3개의 8비트 값을 포함하며, 커런트 라인(R-Y 또는 B-Y)내에서 제1색차신호 샘플의 위상을 지시하는 제4값을 포한한다. WCLK 신호의 5번째 펄스는 카운터(418)의 출력을 논리 1상태로 바꾸는 작용을 한다. 상기 신호는 앤드 게이트(422)를 작동시키지 않으며 처리기(16)로부터 세가지 상태의 버퍼(426)로 영상 샘플을 멀티플렉서(412)가 전달하게 한다. 세가 상태의 버퍼(426)는 메모리 출력 어드레스 및 클럭 신호 발생기(26)에 의해 발생하는 MEM FREE는 논리 1상태이다. MEM FREE가 논리 1상태에 있으면 버퍼(426)는 메모리(22)의 데이터 버스로 입력부가 인가된 데이터를 제공한다. 그러나 MEM FREE가 논리 0상태이면 버퍼(426)의 출력부는 데이터 버스로 높은 임피던스를 나타낸다.

제5도는 메모리 입력 어드레스 및 클럭 신호 발생기(20)의 블록 다이아그램이다. 보조 신호원(10)으로부터의 보조 수평 및 수직 동기 신호(AUX HSYNC) 및 (AUX VSYNC)는 각각의 입력부 및 카운터(510)의 리셋단자에 인가된다. AUX VSYNC 신호는 보조 신호의 각 필드의 시점에서 카운터(510)를 리셋한다. 각 필드에 대해 카운터(510)는 3그룹내에서 보조 수평 sync 펄스를 카운트한다. 카운터(510)는 보조필드 커런트 라인의 모듈(3), 라인 넘버와 동일한 2비트의 출력 신호를 제공한다. 실시예에서 상기 2비트 신호는 판독 전용 메모리(ROM)(511)에 인가되며 상기 롬은 상술된 바와 같이 수직 신호 처리기(16)에 인가되는 신호 K(1,2/2 및 3/8)의 3개의 값으로 3라인 넘버를 변환시킨다. 카운터(510)는 AUX HSYNC 신호의 3/1 주파수인 주파수(f_H/3)를 갖는 출력 펄스 신호를 역시 발생한다. 상기 출력 펄스 신호는 지연 장치(512) 및 D-형 플립-플롭(514)의 클럭 신호 입력단자에 인가된다. 플립-플롭(514)의 D 입력단자는 논리 1의 신호에 연결된다. 지연장치(512)의 출력단자는 플립-플롭(514)의 리셋 입력단자에 접속된다. 상기 도형에서 플립-플롭(514)은 지연장치(512)를 거치는 지연과 실질적으로 동등한 펄스폭을 갖는 좁은 펄스를 발생한다. 상기 펄스는 카운터(512)의 출력 펄스 신호의 선단부와 일치하여 발생한다. 플립-플롭(514)에 의해 제공된 신호는 상기에 관련된 F_H/3 신호이다.

카운터(510)로부터의 출력 펄스 신호는 앤드 게이트(516)의 하나의 입력단자에 역시 인가된다. 인버터(520)는 앤드 게이트(516)의 제2입력단자에 인가되는 신호를 제공한다. 앤드 게이트(516)의 출력단자는 카운터(518)의 입력단자에 접속되며 출력 터미널은 인버터(520)의 입력단자에 접속된다. 카운터(518)는 리셋 단자에 인가된 AUX VSYNC 신호에 의해 각 필드의 시점에서 리셋된다.

카운터가 리셋될때 그 출력신호는 논리 0상태이고 논리 1상태가 되는 인버터(520)의 출력신호를 야기한다. 상기 신호는 카운터(510)에 의해 제공된 출력 펄스 신호를 카운터(518)의 입력으로 앤드 게이트(516)가 통과시키도록 한다. 상기 16펄스가 카운터(518)에 인가되었을때 그 출력 신호는 앤드 게이트(516)가 신호를 카운터(518)의 입력단자로 통과시키지 못하게 하며 논리 1의 상태로 변화한다. 결과적으로 카운터(518)의 출력 신호는 다음 AUX VSYNC 펄스에 의해 카운터가 리셋될때까지 논리 1의 상태로 존재한다.

카운터(518)의 출력 신호는 앤드 게이트(522)의 하나의 입력단자에 인가된다. 플릅-플롭(514)으로부터의 F_H/3 신호는 제2입력단자에 인가되며 인버터(526)의 출련 신호는 앤드 게이트(522)의 제3입력단자에 인가된다. 앤드 게이트(522)는 입력 신호를 카운터(524)에 제공된다. 카운터(524)는 7비트의 출력 신호를 제공한다. 상기 신호의 MSB는 인버터(526)의 입력단자에 제공된다.

카운터(524)는 리셋단자에 인가된 AUX VSYNC 신호에 의해 각 보조 필드의 시점에서 리셋된다. 카운터(524)가 리셋될때 그 출력신호의 MSB는 인버터(526)가 논리 1 신호를 앤드 게이트(522)에 인가하도록 하면서 논리 0의 상태가 된다. F_H/3 신호의 16펄스후에, 카운터(518)의 출력 신호가 논리 1의 상태로 변화될때 앤드 게이트(522)는 F_H/3 신호를 카운터(524)에 인가한다. 카운터(524)는 출력신호의 MSB가 논리 1의 상태로 변화하기 전에 앤드 게이트(522)가 F_H/3 신호를 통과시키지 못하게 하면서 F_H/3, 신호의 64펄스를 카운트한다. 카운터(524)에 의해 제공된 신호의 6개의 LSB'S는 필드 메모리(22)용의 로우(row) 어드레스이다. 상기 어드레스는 MEM FREE 신호에 의해 제어되는 3개의 상태 버퍼(528)에 인가된다. 버퍼(528)는 MEM FREE가 논리 1 상태일때 어드레스를 메모리 어드레스 버스에 제공한다. 또한 MEM FREE가 0상태일때는 높은 임피던스를 제공한다. 상기 로우 어드레스의 각각은 보조 영상의 하나의 평균된 수평 라인 즉 신호원(10)에 의해 제공된 신호의 3개의 수평라인과 상응한다.

상술된 바와 같이 보조영상은 수직 블랭킹 정보를 제거하기 위해 수직 방향내에서 거의 20퍼센트 감소되며, 그후 서브 샘플되어 표시된 영상의 각 라인은 원 신호의 3개의 라인에 상응한다. 플릅-플롭(514)에 의해 제공된 F_H/3 신호는 수직 방향에서 보조 신호를 서브 샘플하는 수직 신호 처리기(16)에 인가된다. 카운터(524)에 의해 발생되고 3가지 상태 버퍼(528)에 의해 필드 메모리(22)에 인가된 로우 어드레스는 보조 신호의 각 필드용의 수직 신호 처리기(16)에 의해 제공된 80능동라인의 거의 80퍼센트 혹은 각 필드용으로 64에 저장된 라인의 수를 제한한다. 카운터(518)는 수직방향에서 보조 영상의 중심을 맞추기 위해 처리기(16)에 의해 제공된 제 1의 16라인을 제거한다. 숫자(16)는 수행을 단순히 하기 위해 선택된다. 다른 값도 이용될 수 있다.

필드 메모리의 로우는 보조 영상의 라인에 상응하며 컬럼(column)은 각 라인에서 픽셀에 상응한다. 후술되는 장치는 컬럼 어드레스 및 픽셀 처리 및 메모리(22)로의 기록을 위한 메모리 기록 신호 WCLK 및 WCLK/2를 발생한다. 보조 신호의 색기준 버스트 성분으로 동기화되는 신호원(10)으로부터의 4F_SC클럭 신호는 4F_SC클럭 신호의 1/2 주파수를 가지며 클럭 신호 2F_SC를 발생하는 주파수 분할기(530)에 인가된 신호는 4F_SC신호 및 2F_SC신호는 둘다 제어 신호 버스(CS1)를 거쳐 수평 신호 처리기(14)에 인가된다. 2F_SC신호는 앤드 게이트(532)의 하나의 입력단자에 역시 인가된다. 앤드 게이트(532)로의 다른 두 입력 신호는 MEM FREE이며 인버터(542)에 의해 제공된 신호이다. 앤드 게이트(532)의 출력단자는 주파수 분할기(534)의 입력단자에 접속된다. 주파수 분할기(534)는 그 입력신호의 1/3 주파수를 갖는 출력신호를 발생한다. 주파수 분할기(534)의 출력단자는 두 카운터(538)의 입력단자 및 주파수 분할기(536)에 접속된다. 카운터(538)는 그 입력단자에 인가된 클럭 펄스를 카운트하며 상기 카운트를 8비트 출력 신호로서 제공한다. 상기 출력신호의 MSB는 인버터(542)의 입력단자에 연결된다.

주파수 분할기(534) 및 (536)와 카운터(538)는 F_H/3 신호에 의해 리셋된다. 카운터(538)가 리셋될때 그 출력신호의 MSB는 인버터(542)가 논리 1신호를 앤드 게이트(532)에 인가하도록 하면서 논리 0의 상태가 된다. MEM FREE 신호가 역시 1의 상태일때 상기 데이터가 메모리내에 기록되었다는 것을 지시하면서 앤드 게이트(532)는 2F_sc클럭 신호를 분할기(530)로부터 주파수 분하기(534)로 통과시킨다. 주파수 분할기(534)는 2fsc/3 주파수의 클럭신호(WCLK)를 발생한다. 상기 신호는 필드 메모리(22)용의 기록 클럭 신호이다. 카운터(538)는 필드 메모리(22)용의 7비트 컬럼 어드레스 신호를 발생하기 위해 WCLK 신호의 펄스를 카운트한다. 상기 어드레스 신호의 각 비트는 분리 앤드 게이트(540)에 인가된다. 앤드 게이트(540)의 각각에 대한 다른 입력 신호들은 카운터(518) 및 인버터(526)의 출력 신호이다. 앤드 게이트의 각각은 3상태의 출력을 갖는다. 게이트(540)는 MEM FREE가 논리 1의 상태일때 카운터(538)로 부터 보조 필드 메모리(22)의 어드레스 버스로 컬럼 어드레스를 제공하기 위해 MEM FREE 신호에 의해 제어되며 MEM FREE가 0상태일때는 데이터 버스에 높은 임피던스를 제공하도록 MEM FREE 신호에 의해 제어된다.

F_H/3 신호에 의해 리셋된 주파수 분할기(536)는 버스(CS₁)를 거쳐 데이터 인코더(18) 및 수직 신호 처리기(16)에 인가되는 WCLK/2 신호를 제공하기 위해 WCLK 신호의 주파수를 둘로 나눈다.

앤드 게이트(550)는 보조 필드 메모리(22)용으로 기록 가능신호(WE)를 발생한다. 앤드 게이트(550)에 인가되는 신호는 카운터(518)의 출력 신호, 인버터(526) 및 (542)의 출력 신호 및 신호 MEM FREE이다. 카운터(518) 및 인버터(526)에 의해 제공된 신호는 수직으로 서브 샘플된 영상의 중앙 64라인이 메모리에 인가될때만 둘다 논리 1상태이다. 인버터(542)의 출력은 인버터(18)로부터 128값이 메모리에 인가되는 동안 논리 1의 상태이다. MEM FREE 신호는 데이터가 보조 필드 메모리(22)로 기록되지 않을때 WE 신호를 논리 0상태로 하며 앤드 게이트(550)를 작동시키지 않는다.

MEM FREE 신호는 후술되는 대로 메모리 출력 어드레스 및 클럭 신호 발생기(26)에 의해 발생된다. 간단하게, 상기 신호는 메모리(22)로부터 데이터가 판독될때 논리 0의 상태이며 그렇지 않을때는 논리 1의 상태이다. 상술된 바대로 MEM FREE가 논리 0상태일때는 3상태 버퍼(528) 및 앤드 게이트(540)가 메모리(22)의 어드레스 버스에 높은 임피던스를 제공하게 된다. 또한 3상태 버퍼(426)가 높은 임피던스를 메모리(22)의 데이터 버스에 제공하도록 한다. 부가해서 MEM FREE가 논리 0인 상태일때 앤드 게이트(532)는 작동되지 않아서 WCLK 및 WCLK/2 신호는 발생되지 않으며 컬럼 어드레스는 진행하지 않는다. 그러므로 MEM FREE가 논리 0일때 수직 신호 처리기(16)로부터 데이터 인코더까지 또한 데이터 인코더(18)로부터 보조 필드 메모리(22)까지의 데이터 전송은 방해된다. MEM FREE가 논리 1상태로 바뀔때 작동은 데이터의 손실없이 재개된다. 메모리(22)로 데이터를 기록하고 판독하기 위한 장치의 동기화는 다음의 제8 도와 관련해서 논의될 것이다.

메모리 입력 어드레스의 마지막부 및 클럭 신호 발생기(20)는 수평 신호 처리기(14) 및 수직 신호 처리기(16)에 의해 사용되는 4f_sc/5,2F_sc및 F_sc/5 클럭 신호를 제공한다. 신호원(10)으로부터의 4F_sc클럭 신호는 앤드 게이트(560)의 하나의 입력단자에 인가되며 다른 입력단자는 인버터(564)의 출력단자에 접속된다. 앤드 게이트(560)의 출력단자는 카운터(562)의 입력단자에 접속되며 출력단자는 인버터의 입력단자에 접속된다. 카운터(562)는 신호(AUX HSYNC)에 의해 보조 신호의 각 수평라인의 시점에서 리셋된다. 카운터가 리셋될때 출력 신호는 논리 0이고 인버터(564)의 출력 신호는 논리 1이며 앤드 게이트(560)는 4F_sc클럭 신호를 카운터(562)의 입력단자에 인가한다. 카운터(562)는 128 클럭펄스를 카운트했을때 논리 1의 출력 신호를 제공한다. 카운터(562)의 출력단자에서 논리 1의 상태는, 앤드 게이트(560)가 4F_sc클럭 신호를 카운터(562)에 인가하지 못하게 하기 위해 인버터(564)에 의해서 반전된다. 따라서 카운터(562)의 출력 신호는 카운터가 차기 보조 수평 sync 펄스에 의해 리셋될때까지 논리 1 상태로 남는다.

카운터(562)의 출력단자는 앤드 게이트(566)의 입력단자의 하나로 접속된다. 앤드 게이트(566)의 제2 출력단자는 인버터(576)의 출력단자에 접속되며 제3 입력단자는 4F_sc클럭 신호에 접속된다. 앤드 게이트(566)가 작동될때 4F_sc클럭 신호는 직렬 연결된 주파수 분할기(568), (569), (570) 및 (572)에 인가된다. 상기 모든 주파수 분할기 및 카운터(574)는 보조 신호의 각 수평 라인의 시점에서 AUX HSYNC 신호에 의해 리셋된다. 카운터(574)가 리셋될때 카운터는 논리 1신호를 앤드 게이트(566)에 인가하는 인버터(576)에 논리 0신호를 인가한다. 카운터(562)가 논리 1출력 신호를 제공할때 앤드 게이트(566)는 4F_sc클럭 신호를 주파수 분할기(568)에 인가한다. 주파수 분할기(568)는 신호(4Fsc/5)를 발생하기 위해 4F_sc클럭 신호를 5로 나눈다. 4F_sc/5 클럭 신호는, 클럭 신호(2F_sc/5)를 발생하기 위해 신호를 2로 나누는 주파수 분할기(569)에 인가된다. 주파수 분할기(569)는 상기 클럭 신호를, F_sc/5 클럭 신호를 발생하기 위해 2F_sc/5 클럭 신호를 2로 나누는 주파수 분할기(570)에 인가한다. F_sc/5 클럭 신호는, F_sc/5 클럭 신호의 주파수를 32로 나누는 주파수 분할기(572)에 인가된다. 주파수 분할기(572)의 출력 신호는 4F_sc클럭 신호의 640펄스가 주파수 분할기 연결에 인가되었을때 논리 0상태에서 논리 1상태로 바뀐다. 640펄스의 각각은 수평 신호 처리기(14) 및 수직 신호 처리기(16)에 의해 처리된 보조 신호 샘플의 하나에 상응한다. 주파수 분할기(572)의 출력 신호는 게이트(573)의 하나의 입력단자에 인가되며 다른 입력단자는 주파수 분할기(568)의 출력단자에 접속된다. 주파수 분할기(572)의 출력단자에서의 논리 1신호는 앤드 게이트(573)가 4F_sc/5 클럭 신호를 처리 지연 카운터(574)에 인가하는 것을 가능하게 한다. 카운터(574)는 4F_sc/5 클럭 펄스의 예정된 수와, 출력신호가 논리 1인 래치를 카운트한다. 상기 논리 1신호는 인버터(576)가 논리 0신호를 앤드 게이트(566)에 인가하게 하며 4F_sc클럭 신호를 주파수 분할기(568)에 인가하지 못하게 하여 결과적으로 클럭 신호(4F_sc/5), (2F_sc/5) 및 (F_sc/5)를 불가능하게 한다.

상술된 바와 같이 보조 영상의 각 라인은 보조 신호 혹은 4FSC에서 취해진 910 샘플의 640의 작동부내에서 샘플의 거의 80퍼센트로부터 발생한다. 주파수 분할기(568), (569), (570) 및 (572)는 640 샘플을 처리하기 위해 충분한 수의 클럭 펄스를 제공하며 처리 지연 카운터(574)는, 수평 및 수직 신호 처리 회로망을 통해 전달하기 위한 각 라인의 최종 샘플을 허용하는 충분한 시간에 의해 클럭 신호를 연장한다. 카운터(574)에 의해 제공된 지연은 사용된 소자의 처리 속도에 의존할 것이다. 디지털 설계 기술분야에 숙달된 자는 특정 시스템내의 요구되는 지연에 대해 잘 알고 있을 것이다.

카운터(562)는 보조 영상의 작동 범위내에서 640 샘플을 집중하도록 수평 Sync 펄스에 대해 발생된 클럭 신호의 시점을 지연한다. 128 샘플의 지연은 그 이행을 간단히 하도록 선택된다. 다른 지연이 이용된다는 것이 예상된다.

보조 펄드 메모리(22)는 기록 클럭 신호 WCLK의 펄스에 일치하여 데이터 인코더(18)로 부터의 보조 영상을 나타내는 샘플을 수용하며, 요구된대로 샘플을 데이터 디코더(34)에 판독 클럭 신호, RCLK의 펄스에 일치하여 데이터 디코더(34)에 샘플을 인가한다. WCLK 신호는 3상태 버퍼(24)를 경유해서 메모리 입력 어드레스 및 클럭 신호 발생기(20)에 의해 메모리(22)에 인가된다. 버퍼(24)는, MEM FREE가 논리 1의 상태일때는 메모리(22)의 클럭 신호 입력단자 WCLK를 제공하고, MEM FREE가 논리 0 상태일때는 높은 임피던스를 제공하기 위해 신호 MEM FREE에 의해 제어된다.

비슷하게 판독 클럭 신호 RCLK는, 3상태 버퍼(30)를 거쳐 메모리 출력 어드레스 및 클럭 신호 발생기(26)에 의해 메모리(22)의 클럭 입력단자에 인가된다. 버퍼(30)는 인버터(28)에 의해 제공된 반전 MEM FREE 신호에 의해 제어된다. 결과적으로, 버퍼(30)는 MEM FREE가 논리 0일때 RCLK 신호를 메모리에 인가하며 MEM FREE가 논리 1일때는 높은 임피던스를 인가한다.

일반적으로 메모리 판독 작용은, 주 수평선의 조심스럽게 제어된 부분에서 보조 영상이 불균형하게 표시된, 테두리가 없는 동안 발생하는 것이 양호하다. 결과적으로 본 발명의 실시예에서, 메모리 판독 작용은 주 신호의 수평 라인 동기화 펄스로 주파수와 위상이 고정된 클럭에 의해 제어된다. 보조 영상 데이터의 하나의 라인용의 메모리 기록작용은 데이터가 메모리로부터 판독되지 않을때 3개의 주 수평 라인 간격 시간 동안 수행된다. 메모리 출력 어드레스 및 클럭 신호 발생기(26)는, 데이터가 메모리로 기록되는때를 지시하는 신호 MEM FREE를 제공한다. MEM FREE가 논리 1에서 0으로 바뀔때 메모리 입력 어드레스 및 클럭 신호 발생기는 기록 클럭 신호(WCLK) 및 (WCLK/2)의 발생을 정지시키며 기록 가능 신호(WE)를 메모리로부터 판독되는 하용 데이터로 바꾼다. 메모리 판독 작용이 완성되면 MEM FREE는 논리 0에서 1로 변화하며 기록 작용은, 기록 작용이 방해되었을때 처리하고 있었던 어드레스 값 및 픽셀에서 다시 시작한다. 기록 작용은 상기 방법으로, 한 라인에 대해 제어 데이터 및 보조 영상 픽셀을 나타내는 128샘플의 모두가 메모리에 기록될때까지 계속된다.

보조 필드 메모리(22)는 8비트의 통상적인 8K 랜덤 엑세스 메모리일 것이다. 메모리가 고정되고, 기록가능 WE가 논리 1일때 샘플은 데이터 버스로부터 메모리로 기록된다. 본 발명의 실시예에서 메모리 기록 클럭은 2Fsc/3의 주파수를 갖는다.

NTSC 시스템에서 상기 기록 클럭 주파수는 메모리로의 각 샘플 기록용으로 거의 420ns를 허용한다. 본 실시예에서 사용된 판독 클럭은 메모리로부터 각 샘플을 판독하기 위해 거의 115㎱를 허용하는 12Fsc/5 주파수에서 사용된다. 상기 판독 및 기록 타이밍 신호는 상업적으로 이용가능한 랜덤 액세스 메모리의 범위내에 양호하게 존재한다.

샘플당 420㎱에서 거의 54㎲ 혹은 85H가 메모리에 128샘플을 기록하도록 요구된다. 샘플당 115㎱에서는 그러나 대략 14㎲ 혹은 대략 23H만이 메모리로부터 128샘플을 판독하기 위해 요구된다. 제8도는 보조 신호의 라인이 보조 필드 메모리로 서브 샘플되고 저장되는 방법을 도시하는 타이밍 다이어그램이다.

보조 신호의 한 필드의 연속 라인은, 보조 비디오 신호 라인의 작동부내에서 정보의 거의 80퍼센트를 나타내는 128샘플로 필터되며 서브 샘플된다. 상기 샘플의 124에 더하여 제어 정보를 포함하는 4샘플은 메모리 판독 작동간의 시간 간격동안 메모리로 기록된다. 제8도에 도시된 예에서 보조영상은 주 영상내에서 수평적으로 집중되므로 메모리 판독 작용은 주 신호 수평라인 간격의 1/4의 중앙에 발생한다.

제8도를 참조하면 상기 판독 작용의 하나는 T₁에서 시작하여 T₂에서 종료된다. 시간(T2)에서는 특별한 기록 작용이 없으므로 메모리는 시간(T₃)까지는 비어 있다. T₃에서 샘플의 새로운 라인은 메모리(22)로 기록되는 것이 유용하다. 과정중에 판독 작동이 없으므로 샘플은 시간(T₃) 및 (T₄) 사이에서 메모리로 기록된다. 시간(T₄)에서 판독 작용은 발생하며 기록 작용은 중지된다. T₅에서 판독 작용은 종료된다. 잔유 샘플은 시간(T₅) 및 (T₆) 사이에서 메모리로 기록된다. 판독 작용이 발생 할때 메모리는 시간(T₆)에서 (T₇)까지 작동을 하지 않는다.

본 실시예에서, 대략 143㎲혹은 2.25H가 메모리(22)로의 보조 신호에 각 라인 기록에 유용하다. 주 및 보조 신호의 관련 시간에 관계없이 데이터가 주 신호와 동시에 표시하기 위해 메모리로부터 데이터가 판독되는 반면에 신호의 허용된 세 수평라인 간격동안 보조 신호의 라인이 메모리로 기록될 것이라는 것을 확실히 하는 것이 상기 시간으로 충분하다.

상술된 바대로 데이터는 판독 클럭(RCLK) 및 메모리 판독 어드레스의 선택적인 적용에 의해 메모리(22)로부터의 출력이다.

데이터 디코더(34)는 메모리(22)로부터 인코드된 신호 데이터를 수용하며 각각 저장된 보조 영상의 시작으로부터 제어정보를 빼내며 스케일된 평행 휘도 및 색차 신호를 발생하도록 휘도 및 색차 신호를 분리한다.

제6도는 데이터 디코더(34)용의 본보기 회로망을 도시한다. 제6도에서 메모리 출력 어드레스 및 클럭신호 발생기(26) 및 제어 데이터 H START x 및 VSTART에 의해 제공된 샘플 비율 클럭 PCLK 및 제어 신호 MEM FREE는 버스(CS₂)(제1도)를 통해 발생기(26)를 제공된다. 샘플 비율 클럭(PCLK)은 메모리 판독 구간에서만 펄스를 포함한다.

메모리(22)로부터 판독된 데이터는 메모리 판독 신호(MEM FREE)에 의해 선택적으로 가능하게 된 앤드 게이트(610)에 인가된다. 앤드 게이트(610)는 데이터 버스 DATA의 부하를 감소시키고, 데이터가 메모리(22)로부터 판독되지 않을때 멀티플랙서에 인가된 의사 데이터의 배제를 위해 포함된다. 앤드 게이트의 출력은 제1의 4데이터 샘플을 데이터의 각 영상 라인으로부터 레지스터(622)로 결합시키기 위해 카운터(616)로 부터의 출력에 의해 조정된 멀티플렉서(612)의 입력부에 인가되며 데이터의 각 영상 라인으로부터 래치(632) 및 디멀티플렉서(626)까지 잔여 샘플을 결합시키기 위해 인가된다. 상술된 바와 같이 각 영상 라인의 제1의 4샘플은 메모리 출력 어드레스 및 클럭 신호 발생기(26)를 제어하기 위한 정보를 포함한다. 상기 4샘플들은 각 라인의 시점에서 앤드 게이트(614)에 의해 공급된 4클럭 펄스에 의해 직렬-입력-병렬-출력 레지스터(622)의 4단으로 클럭된다. 레지스터(622)의 각 단은 각 제어 샘플의 모든 비트를 갖춘 병렬-비트단이다. 각각의 제어 샘플은 메모리로부터 판독되는 현 보조 신호 영상 라인의 잔여기간에 대해 버스 HSTART VSTART 및 BRT상에서 유용하다. 각 보조 신호 필드의 최종 라인으로부터 레지스터(622)로 부하된 제어 데이터는 차기 보조 신호의 제1라인이 데이터 디코더로 판독될때까지 유지된다. 한 필드의 최종 라인으로부터의 제어 데이터는 다음 필드로부터의 보조 신호의 제1라인의 판독 시간을 제어한다.

예시된 시스템이 처음으로 가동할때 데이터 디코더(34)는 보조 영상의 제1필드 표시용의 적절한 HSTART 및 V START 파라미터를 수신하지 않았을 것이다. 그러나 레지스터(622)는 약간의 값을 포함할 것이다. 모든 값이 0일지라도 메모리내에 저장된 영상 데이터의 적어도 한 라인으로 부터 적절한 기준 시스템까지 제어 데이터를 적재하기에 충분할 것이다. 명의상 상기 장비는 수상기가 보조 영상을 표시하도록 조정되기 전에 작동한다.

카운터(616)로부터 멀티플렉서(612)로 인가된 제어신호는 수신호 수평 sync 펄스 MAIN HSYNC 및 샘플 클럭 PCLK로부터 발생된다. MAIN HSYNC 신호는 각 수평 영상 라인의 시점에서 카운터(616)를 리셋한다. 리셋 작용은 카운터가 논리 0인 신호를 출력하게 한다. 멀티플렉서(612)로 인가된 논리 0신호는 레지스터(622)로 입력 신호를 통과시키도록 하며 논리 1신호는 멀티플렉서(612)가 입력 신호를 디멀티플렉서(626)로 통과하도록 한다.

카운터(616)로부터의 출력 신호는 논리 인버터(618)에서 보상되며 앤드 게이트(614) 및 하나의 입력단자에 인가시킨다. 카운터(616)로부터의 논리 0출력은 앤드 게이트(614)가 동일 비율 클럭 PCLK를 카운터(616)의 클럭 입력 단자에 결합시키는 것을 가능하게 한다. 카운터(616)는 펄스가 PCLK 연결상에서 발생하고 메모리 판독 주기가 시작할때까지 리셋 상태에 남는다. 카운터(616)는 제1의 4PCLK 펄스를 카운터하며 그후 논리 1상태를 출력한다. 논리 1출력은 MAIN HSYNC신호의 차기 발생까지 그 출력을 논리 1상태에 남아 있게 하면서 앤드 게이트(614)가 PCLK펄스를 카운터(616)에 인가하는 것을 불가능하게 한다.

앤드 게이트(614)의 출력은 레지스터(622)의 클럭 입력단자에 역시 결합된다. 제1의 4발생 PCLK 펄스는 데이터를 변위하기 위해 레지스터(622)에 결합되며 멀티플렉서(612)와 동시에 제1의 4데이터 샘플을 레지스터(622)의 입력에 결합한다.

제1의 4PCLK 펄스후에 메모리(22)의 데이터 버스로부터의 도래 샘플은 디멀티플렉서(626) 및 비대칭 래치(632)에 결합된다. 각 샘플의 휘도 및 색도 성분은 각 샘플의 매우 중요한 5비트를 래치(632)에 지시하며 각 샘플의 덜 중요한 3비트를 디멀티플렉서(626)에 지시하면서 분리된다. 래치(632)는 8비트 래치이며 5비트의 휘도 샘플은 래치내에서 5개의 중요한 비트위치에 인가된다. 제로값은 8비트 래치(632)의 세개의 덜 중요한 비트 위치에 인가된다. 래치(632)로부터의 제공된 8비트 출력 샘플은 8인자에 의해 스케일된 입력휘도 성분에 상응한다.

휘도 샘플은 가산기(633)에 인가된다. 레지스터(622)로부터의 보조 신호 명도 데이터(BRT)는 가산기(633)의 제2입력에 인가된다. 휘도 샘플로 구성된 가산기(633)의 출력 Y"는 PCLK율로 발생하며 명도 제어 데이터에 의해 조정된다. 출력 신호 Y"는 디지털-아나로그 변환기의 휘도 신호 입력 및 제1도의 매트릭스 회로(36)에 인가된다.

도래 데이터를 디코더로 철회하는 것은 네개의 샘플 순차 Yn＆(R-Y)_nMsB, Y_n+1＆(B-Y)_nMsB', Y_n+2＆(R-Y)_nMsB' Y_n+3＆(B-Y)_nMsB'로 구성되며, 3비트로 구성된 예를들어 순차 데이터(R-Y)_nMsB' (B-Y)_nMsB' (R-Y)_nLsB(B-Y)_nLsB는 디멀티플렉서(626)에 인가된다. 디멀티플렉서(626)는 (R-Y)색차 샘플을 재구성하기 위해 각 순차의 제1 및 제3샘플을 결합하며(B-Y) 색차 샘플을 재구성하기 위해 각 순차의 제2 및 제4샘플을 결합한다. 디멀티플렉서(626)내에서 3비트 샘플 신호 데이터는 래치(626A-626D)의 데이터 입력단자에 결합된다. 4위상 클럭 발생기(624)에 의해 발생된 4위상 클럭 신호는 래치(626A-626D)의 각 클럭 입력단자에 인가된다. 4위상의 각각은 PCLK펄스율의 1/4비율의 펄스를 갖는다. 클럭 위상은 배열되어 (R-Y)_MsB', (R-Y)_LsB', (B-Y)_MsB및 (B-Y)_LsB샘플들은 각각 래치(626A), (626B), (626C) 및 (626D)에 부하로 인가된다.

래치(626A)로부터의 3개의 MSB(R-Y) 샘플은 래치(626B)로부터 6비트의 (R-Y)샘플을 형성하도록 3개의 LSB(R-Y) 샘플과 결합된다. 상기 샘플은 6비트 래치(626E)의 6개의 MSB 데이터 입력 연결부에 인가된다. 래치(626E)의 두개의 LSB 데이터 입력 연결부는 0값에 결합된다. 각 4샘플후의 순차는 래치(626A-626D)로 부하되고 래치(626E)는 그 입력에 인가된 결합(R-Y) 샘플을 인가받도록 클럭된다. 유사하게 래치(626C) 및 래치(626D)로부터 결합된(B-Y) 샘플은 래치(626F)로 부하된다.

도면에 도시된 바와 같이 클럭 위상(ø4)은 래치(626D)로의 각 4샘플 순차의 마지막 샘플(B-Y)_LsB'을 적재한다. 상기 지점에서 특정 순차의 4샘플은 각각의 래치(626A-626D)에 존재한다. 클럭 위상(ø4)이 0상태로 될때는 래치(626A) 및 (626B)로부터의 데이터를 래치(626E)로 클럭하며 동시에 래치(626C) 및 (626D)로부터의 데이터를 래치(626F)로 클럭한다.

래치(626E) 및 (626F)로부터의 출력 신호는 PCLK 비율의 1/4 비율에서 발생하는 각 8비트의 샘플이다. 상기 신호는 8비트 래치(626E) 및 (626F)의 6MSB 위치내에 6비트 결합 샘플을 위치시켜서 4인자에 의해 각기 스케일된(R-Y) 및 (B-Y) 색차 신호에 상응한다.

4위상 클럭 발생기(624)는 장치 가능한 통상적인 설계의 장치이다. 프리셋 값은 레지스터(622)로부터 PHASE 제어 데이터에 의해 제공된다. 상기 위상 데이터는 논리 1상태의 인버터(618)의 출력 신호에 반응하여 클럭 발생기(624)에 부하로 인가된다. 그러므로 제어 데이터가 시프트 레지스터(622)로 부하되는 4클럭 신호 기간의 끝에서 클럭 발생기(624)는 라인용의 위상값에 프리셋된다. 클럭 발생기(624)는 판독 클럭 PCLK의 펄스에 의해 클럭되며 PCLK 펄스의 발생과 실질적으로 일치하는 클럭 위상 펄스를 발생한다. 클럭 발생기(624)는 데이터 각 라인상의 제1색차 샘플이(R-Y)_MsB샘플이든지 또는 (B-Y)_MsB샘플일 것이기때문에 프리셋 되는 것이 요구된다. 위상 제어 데이터는 제1샘플이 발생하는 샘플을 지시하도록 인코드 된다. 상기 위상 제어 데이터는 클럭 발생기가 현재의 영상 라인용으로 ø1, ø2, ø3 및 ø4 클럭 위상을 (R-Y)_MsB' (B-Y)_MsB' (R-Y)_LsB및 (B-Y)_LsB샘플과 각각 정렬하도록 프리셋한다.

가산기(633)로부터의 휘도 샘플(Y") 및 래치(626E) 및 (626F)로부터의 색차 샘플(R-Y)" 및 (B-Y)"은 각기 디지털-아나로그 변환기 및 매트릭스 회로(36)의 각 입력부에 인가된다. 회로망(36)에서 각 디지털 샘플은 아나로그, 휘더 및 색차신호로 변환된다. 상기 아나로그 신호는 표시장치(도시되지 않았음) 구동용의 적(B), 녹(G), 청(B)색 신호를 발생하도록 적절한 부분에 인가된다.

RGB 신호는 멀티플렉서(38)의 각 입력단자의 하나의 세트에 결합된다. 주 비디오 신호원(40)으로부터의 RGB 신호는 멀티플렉서(38)의 각 입력단자의 제2세트에 인가된다. 메모리 출력 어드레스 및 클럭 신호발생기(26)로 부터의 MUX CONTROL 연결상에 제공된 신호에 의해 제어된 멀티플렉서(38)는 그 출력 단자에서 발생한 주 RGB 신호를 보조 RGB 신호로 선택적으로 대치시킨다.

제7도는 판독 클럭 및 판독 어드레스 코드를 메모리(22)로부터의 출력 데이터에 발생시키기 위한 회로방의 예를 도시한다. 부가적으로 상기 회로망은 멀티플렉서(38)용의 화면 삽입 제어 및 데이터 인코더용의 PCLK를 발생한다.

제7도에서 위상 고정 루프(PLL)(710)는 주 비디오 신호의 수평 sync와 동기의 클럭 주파수를 발생한다. 본 발명의 실시예에서 클럭 주파수는 주 신호 수평 주파수의 1092배이다. 상기 주파수는 분할기(712)내에서 주 신호 수평 sync 주파수의 546배 주파수를 발생하도록 2로 나누어진다. 주파수(546H)는 샘플이 메모리로부터 판독되며 재생된 영상에서 표시된 비율이다. 상기 비율에서 라인당 저장된 보조 신호 샘플을 주사하는 것은, 수평 처리기(14)에 의해 샘플된 원 영상 상기 부의 1.3크기로 압축된 보조 영상을 발생한다. 그래서 보조 영상은 수직 및 수평 디멘죤내에서 동일하게 압축된다.

분할기(712)로부터의 546H 클럭은 앤드 게이트(178) 및 (720)에 인가된다. 앤드 게이트(718) 및 (720)는 앤드 게이트(742)로부터 판도 가능 신호 MEM READ에 의해 작동 가능하다. 앤드 게이트(720)는 인가된 판독 어드레스를 거쳐 배열되도록 메모리(22)에 판독 클럭을 제공한다. 판독 클럭의 펄스율은 항상 546H이다. 앤드 게이트(718)는 데이터 디코더(34)에 샘플 비율 클럭, PCLK를 제공한다. PCLK회로 RCLK의 두배 비율인 RCLK 신호를 갖는 것이 바람직한 시스템의 특정 장치내에 미리 RCLK 회로와 분리되어 제조된다. 상기 경우에 앤드 게이트(718)는 두회로(712)에 의한 분할 출력보다는 PLL(710)의 출력에 직접적으로 접속될 것이다.

546H 클럭 신호는 카운터(714) 및 비교기(726)를 구성하는 수평 위치 검파기에 접속된다. 카운터(714)는 주신호의 각 필드의 시점에서 주 신호 수직 sync 신호 MAIN VSYNC에 의해 리셋되며, 그후 546H 클럭 펄스의 카운트를 시작한다. 카운터(714)는 2진 출력을 비교기(726)의 하나의 입력에 인가한다. 2진 출력은 마지막 펄스를 리셋하므로 카운터(714)의 입력에 인가된 546H 펄스의 축적 카운트에 상응한다. 546H 클럭 신호의 각 연속 펄스는 현재의 주 화상 영상 라인상의 연속적인 수평 픽셀 지점에 상응한다. 보조 화상의 좌단부가 시작되는 수평 픽셀 위치(H)는 비교기(726)의 제2입력에 인가된다. 카운터(714)내의 축적 카운트가 H START 값에 도달할때 비교기(726)는 논리 1출력을 발생한다. 비교기(726)의 출력은 카운터(714)가 차기 라인상에서 리셋될때까지 논리 1의 상태로 남는다.

비교기(726)의 출력은 앤드 게이트(734)의 입력의 하나에 인가된다. 546H 클럭 신호는 앤드 게이트(734)의 제2입력에 인가되며 난드게이트(740)의 출력은 앤드 게이트(734)의 제3입력에 인가된다. 난드 게이트(740)의 입력 단자는 2진 카운터(736)의 각 출력 비트 라인에 접속된다. 2진 카운터(736)로부터 제공된 2진 출력값은 0부터 127(소수)까지 존재한다. 난드게이트(740)의 출력은 난드 게이트(740)가 논리 0상태의 출력을 발생하게 하는 값 127(소수)을 제외하고 2진 카운터(736)의 모든 출력값에 대해서 논리 1의 상태이다.

앤드 게이트(734)는, 카운터(736)의 출력값이 127보다 작고 수평 시점이 비교기(726)로 부터의 논리 1에 의해 발생된 것이 지시될때 마다 546H 신호가 2진 카운터(736)의클럭 입력에 결합하는 것이 가능하게 된다.

2진 카운더(736)는 신호 MAIN HSYNC에 의해 각 영상 라인의 시점에서 0으로 리셋된다. 비교기(726)의 출력이 논리 1의 상태로 될때 2진 카운더(726)는 0부터 127까지 순차 출력값을 발생한다. 127값에 도달할때 논리 0상태로 되는 난드게이트(740)의 출력에 의해 다른 상태로 변환되는 것이 불가능하게 된다.

2진 카운터(736)로부터의 2진 출력값은 3상태 게이트(744)로 인가된다. 3상태 게이트(744)의 출력은 메모리(22)의 어드레스 입력부로 인가된다. 3상태 게이트(744)가 앤드 게이트(742)에 의해 작동될때 2진 카운터(736)로부터의 출력값은 메모리로부터의 판독용 컬럼 어드레스 워드에 상응한다.

카운터(714)는 연결(715)상에서 제2의 출력 신호를 발생한다. 상기 출력 신호는 546H 클럭 기간보다 적은 펄스이며 카운터(714)가 546펄스를 카운트할때 발생한다. 546펄스의 카운트는 주 표시상내의 하나의 수평라인에 일치한다. 내적으로 인가된다.

비교기(732)는, 카운터(716)로부터의 축적값이 V SART 값과 동일할때 논리 1의 출력을 발생한다. 비교기(732)의 출력은 차기 MAIN VSYNC 펄스에 의해 2진 카운터(716)가 리셋될때까지 논리 1의 상태로 남는다.

감산기(728)에 의해 제공된 출력값은 3상태 게이트(730)에 인가되며 상기 출력은 메모리(22)의 어드레스 입력부의 로우 어드레스 연결된 접속된다. 감산기(728)로부터의 값은 커런트의 라인 수에서 V SRART를 뺀 것과 같다. 메모리가 데이터 판독이 가능한때, 즉 3상태 게이트(730)가 작동가능하게 된 기간 동안 상기 값은 0에서 63까지 순차를 제공한다.

보조 신호 데이터는 64로우 어드레스 코드 워드에 의해 어드레스된 메모리 위치에 포함되며 주 화상의 연속적인 64영상 라인에 표시된다. 그러므로 64라인을 수직 개시 라인으로부터 카운트하고, 3상태 게이트(730) 및 (744)가 수직 시점의 발생후에 가능하게 하기 위해 사용되는 신호를 발생하도록 하는 것이 필요하다. 카운터(750), 앤드 게이트(746) 및 인버터(748)는 64라인 기간을 카운트하도록 장치된다. 카운터(750)는 앤드 게이트(746)를 거쳐 제공된 카운터(714)의 출력 연결(715)로부터 수평 펄스를 카운트한다. 앤드 게이트(746)는 비교기(732)의 출력 및 인버터(748)의 출력에 연결된 각 입력단자를 갖는다. 인버터(748)의 입력은 카운터(750)의 출력에 접속된다. 카운터(750)는 그 출력 조정 MAIN VSYNC로부터 논리 0상태로 수직 펄스 의해 리셋된다. 결과적으로 인버터 카운터(714)는 펄스가 연결(715)상에서 발생될때 0으로 리셋된다.

카운터(714)로부터의 제2출력은 2진 카운터(716)의 클럭 입력 터미널에 인가된다. 카운터(716)는 0에서 262까지의 값을 카운트하도록 배열되며 차기 MAIN VSYNC 펄스에 의해 리셋될때까지는 정지한다. 카운터(716)는 최종(MAIN VSYNC 펄스 즉, 현재의 수평라인수(-1) 이래로 발생하는 수평 영상 라인의 현재 축적수와 일치하는 2진 출력을 발생한다. 카운터(716)로부터의 2진 출력은 감산기(728)의 하나의 입력부 및 비교기(732)의 하나의 입력부에 인가된다. 보조영상의 표시가 시작되는 상부 수평 영상 라인에 일치하는 데이터 디코더(34)로부터의 V START 값은 비교기(732) 및 감산기(728)의 감수 입력부의 제2입력부에(738)의 출력은 논리 1의 상태이다. 상기 조건하에서, 앤드 게이트(746)는, 비교기(732)가 개시 수평 라인을 검파한 후에 수평 라인 펄스를 카운터(750)에 통과시키는 것이 가능하게 할 것이다. 64라인 펄스는 카운터(750)에 인가된 후에 논리 1상태의 출력 신호를 발생한다. 상기 펄스는 앤드 게이트(746)를 작동시키지 않으면서 인버터(748)의 출력을 0으로 되게한다. 그러므로 인버터(748)의 출력은 각 필드 기간의 개시로부터 논리 1이 되고 보조 영상의 최종 라인의 후에는 0으로 된다. 3상태 게이트(730), (744) 및 앤드 게이트(718) 및 (720)를 작동하게 하는 제어 신호는 메모리(22)가 새로운 데이터를 기록하도록 최대시간에 구에받지 않게 하기 위해, 보조 영상 신호가 실질적으로 표시될때 그 기간동안만 논리 1의 상태이다. 그러므로 앤드 게이트(742)에 출력은 비교기(732)가 논리 1이 된 후 즉, 수직 개시 라인으로 부터의 상기 수평 라인의 판독위치 기간동안과 64라인이 메모리로부터 판독될때까지 즉, 카운터(750)가 출력 펄스를 발생할때까지 논리 1의 상태이다. 따라서 비교기(726), 난드 게이트(740), 비교기(732) 및 인버터(748)로부터의 출력 신호는 앤드 게이트(742)의 각 입력단자에 인가된다.

앤드 게이트(742)에 의해 발생된 출력 신호는 메모리 판독 간격을 제한한다. 그러므로 상기 신호의 보상은 메모리가 새로운 데이터를 자유롭게 기록하는 간격을 제한한다. 그러므로 상기 신호의 보상은 메모리가 새로운 데이터를 자유롭게 기록하는 간격을 제한한다. 인버터(752)는 앤드 게이트(742)의 출력에 접속되어 MEM READ신호의 보상인 신호 MEM FREE를 발생한다.

그러나 데이터가 주 영상의 각 수평라인부 기간동안 메모리로부터 판독될 것이라는 것이 고려되었다. 상기 선택적인 실시에에서 메모리로부터 판독되는 데이터는 보조 영상이 표시될때만이 처리되고 표시될 것이다. 메모리 판독 작용은 메모리(22)가 비싸지 않은 능동 램의 사용하는 것을 허용하면서 저장된 데이터를 주기적으로 새롭게 할 것이다.

멀티플렉서(38)는 보조 신호가 메모리로부터 판독되는 간격동안 주 비디오(RGB) 신호를 보조 비디오(RGB) 신호로 대치시킨다. 상기 간격은 신호 MEM READ의 논리 1기간에 일치한다. 그러나 제어 정보를 포함하는 메모리로부터 라인 판독당 제1의 4샘플이 재호출될 것이다. 상기 4샘플에 의해 점유된 시간을 게산하도록 MEM READ 신호의 각 논리 1의 간격은 4샘플 기간에 의해 제어신호, MUX CONTROL를 발생하도록 단축된다. 상기 작용은 신호 MEM READ를 앤드 게이트(74)의 입력 단자의 하나에 결합함으로써 이루어진다. MEM READ 신호는 4개의 샘플 기간에 의해 722 지연되며 신호 MUX CONTROL를 발생하는 앤드 게이트(724)의 제2입력 단자에 인가된다.

Claims

주 비디오 신호원과, 휘도 및 색도 성분을 포함하는 보조 비디오 신호원을 포함하는 픽쳐-인-픽쳐신호 처리기에서, 상기 보조 비디오 신호가 상기 주 비디오 신호에 의해 표시된 영상안에 삽입 영상으로써 유효하게 배치되는 합성 신호를 형성하기 위해 상기 주 비디오 신호의 일부분안에 상기 보조 신호를 비가산적으로 결합하는 장치에 있어서, 소정의 비율로 상기 보조 신호의 샘플을 제공하는 수단과, 상기 보조 신호 샘플 제공 수단에 연결되어 N으로 나눈 상기 소정의 비율에 일치하는 상기 보존 신호의 최소한 한 성분의 샘플을 제공하는 샘플 처리 수단과, 상기 샘플 처리 수단에 연결되어, 서브 샘플링된 비디오 신호의 최소한 한 라인을 저장하는 능력을 가진 메모리 수단과 1대 L의 비로 상기 서브샘필링된 보조 비디오 신호의 수평라인의 수를 감소시키기 위한 스케일링 및 결합 수단을 포함하는 수직 서브샘플링 수단과, 상기 수직 서브 샘플링 수단에 연결되어, 수평 및 수직으로 서브샘플링된 보조 비디오 신호의 최소한 한 필드를 저장하는 능력을 가진 다른 메모리 수단과, 수평 및 수직 차원으로 동등하게 합축된 영상들을 표시하는 보조 비디오 신호를 제공하기 위해 상기 소정 비율이 L/N배인 비율로 상기 다른 메모리 수단으로부터 저장된 서브샘플링된 비디오 신호를 판독하는 판독 출력 수단, 및 상기 메모리 수단 및 상기 주 비디오 신호원에 연결되어, 상기 다른 메모리 수단으로부터 판독된 보조 신호를 상기 주 비디오 신호와 결합하는 신호 결합 수단을 포함하는 것을 특징으로 하는 장치.