KR930011594B1 - 비디오 신호 처리장치 - Google Patents

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토마스 프링 러셀
제이. 크리스토퍼 토드
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알 씨 에이 라이센싱 코포레이션
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Abstract

내용 없음.

Description

비디오 신호 처리장치
제1도는 본 발명의 일실시예를 포함하는 픽쳐-인-픽쳐(pix-in-pix)텔레비젼 수상기의 일반적인 블럭도.
제2a도 및 제2b도는 제1도에 도시된 수상기에 사용하기 적합한 휘도 및 색도 수평 라인 신호 처리기 각각의 블럭도.
제3a도 및 제3b도는 제1도에 도시된 수상기에, 사용하기 적합한 휘도 및 색도 수직 신호 처리기 각각의 블럭도.
제4도에 도시된 수상기에 사용될 수 있는 데이타 인코더의 블럭도.
제5도는 제1도에 도시된 수상기에 사용하기 적합한 메모리 입력 어드레스 및 클럭 신호 발생기의 블럭도.
제6도는 제1도에 도시된 수상기에 사용될 수 있는 데이타 디코더의 블럭도.
제7도는 제1도에 도시된 수상기에 사용하기 적합한 메모리 출력 어드레스 및 클럭 신호 발생기의 블럭도.
제8도는 제1도에 도시된 수상기의 동작 설명에 유용한 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
28, 338, 427, 520, 618, 748 : 인버터
36 : 디지탈 대 아날로그 변환기 및 매트릭스 회로
210 : 저역 통과 필터 220 : 피킹 필터
232 : 진동(dither)발생기 234 : 발생원
230, 310, 728 : 감산기 236, 322, 633 : 가산기
238, 326, 530 : 주파수 분할기 240 : 제한기 회로
260, 270 : 앤티 앨리어싱 필터 320 : 샘플 스케일러 323,
512 : 지연장치 514 : D형 플립-플롭
426, 528 : 버퍼 624 : 위상 클럭 발생기
626 : 디멀티플렉서 710 : 위상 동기 루프
714 : 카운터 715 : 접속부
740 : NAND게이트 730, 744 : 3상 게이트
본 발명은 감소된 해상도의 표시를 발생하도록 서브 샘플된 비디오 신호를 처리하기 위한 비디오 신호 필터링 시스템(video signal filtering system)에 관한 것이다.
[발명의 배경]
픽쳐-인-픽쳐 표시(pix-in-pix display)에서, 보조신호로부터 생성된 감소된 크기에 따른 감소된 해상도의 영상은 주신호에 의해 발생된 영상의 일부분에 삽입된다. 픽쳐-인-픽쳐 표시를 갖춘 텔레비젼 수상기는 예를들어 제목이 ＂텔레비젼 수상기＂인 미합중국 특허 제4,298,891호에 기술되어 있다.
통상적인 픽쳐-인-픽쳐 텔레비젼 수상기는 휘도 및 색차 신호의 두 세트를 얻기 위해 각각의 튜너, IF중폭기 및 비디오 신호 복조기를 사용하는데 상기 휘도 및 색차 신호의 두 세트중 한 세트는 주 영상을 위한 것이고 다른 한 세트는 보조 영상을 위한 것이다. 통상적으로 보조 신호는 앤티 앨리어싱 필터(anti-aliasing filter)를 통해 처리되고, 수평 및 수직적으로 서브 샘플링되어 감소된 크기의 영상을 나타내는 신호를 발생한다.
앤티-앨리어싱 필터는 서브 샘플링에 의해 야기된 왜곡 성분을 감소시키기 위해 수평 및 수직방향으로 신호의 대역폭을 감소시키는데 사용된다. 상기 왜곡 성분은 앨리어싱 성분이라고도 불리운다. 상기 왜곡은 신호가 공지된 나이퀴스트 샘플링 판별법애 의해 설정된 비율보다 적은 비율로 샘플될 때 발생한다.
앨리어싱 성분은 서브 샘플된 신호의 주파수 스펙트럼의 바깥부분이고 서브 샘풀된 신호의 주파수 스펙트럼내에 있는 다른 주파수로 서브 샘플링 처리에 의해 이동되는 원 신호의 주파수이다.
비록 앤티-엘리어싱 필터는 서브 샘플링 시스템에 바람직하더라도 재생된 영상의 희미한 변화(blurring transition) 등의 바람직하지 않은 부작용도 있을 수 있다.
통상적인 픽쳐-인-픽쳐 텔레비젼 수상기는 표준 단일 영상 수상기보다 더 많은 회로를 포함하므로 결과적으로 생산 비용이 더든다. 상기 추가 회로의 주요부분은 전하 결합 소자 또는 서브 샘플된 영상의 하나 이상의 필드를 저장하는 렌덤 엑세스 메모리(RAM)같은 메모리이다. 상기 메모리는 안정된 보조 영상을 재생하기 위해 보조 신호와 주신호를 적절하게 동기시키는데 사용된다.
보조 샘플은 보조 신호와 동시에 메모리에 기록되어 표시하기 위해 주신호와 동시에 메모리에서 판독된다. 주신호와 보조 신호는 서로 관련되지 않으므로 시스템은 샘플을 메모리로 기록할 필요가 있는 동시에 메모리로부터 샘플을 판독할 필요가 있다. 상기 판독-기록의 충돌을 피하기 위헤 설계된 메모리 장치는 일반적으로 고가인 경향이 있다.
메모리 반응의 다른 인자는 보조 영상을 유지하기 위해 요구되는 비교적 다수의 화소 저장 샐이다. 예를들어, 색부반송파의 4배의 샘플링 주파수를 갖는 NTSC 디지탈 텔레비젼 수상기는 수평 라인당 910 샘플을 발생한다. 비디오 신호의 한 필드는 262.5라인을 포함한다. 만일 영상이 수평 및 수직적으로 1 : 3의 비율로 서브 샘플되고 단지 상기 라인의 70%와 각 라인상의 샘플의 75% 만이 처리된다면, 각 필드에 대해 13,935 화소가 발생된다.
각 화소는 휘도 정보의 8비트와 색도 정보의 6비트를 포함할 수 있으므로 그러한 픽쳐-인-픽쳐 시스템은 감소된 크기의 보조 신호의 한 필드를 저장하기 위해 195,090 비트의 메모리가 요구된다.
본 발명은 비교적 선명한 영상의 재생을 허용하는 픽쳐-인-픽쳐 텔레비젼 수상기 같은 감소된-해상도 표시 장치용의 비디오 신호 필터링 시스템을 제공하기 위한 것이다.
본 발명은 삽입 영상을 발생하는 서브 샘플된 신호의 샘플링 왜곡 성분을 감소시키는 앤티-앨리어싱 필터를 포함하는 픽쳐-인-픽쳐 텔레비젼 신호 표시 장치내에 장치된다. 상기 시스템은 재생된 영상의 보다 높은 주파수의 천이를 촉진시키기 위해 필터되고 서브샘플된 신호를 처리하는 피킹 필터(peaking filter)를 더 포함한다.
도면에서, 폭넓은 화살표는 다중-비트 병렬 디지탈 신호용 버스를 나타낸다. 선으로 된 화살표는 아날로그 신호 또는 단일 비트 디지탈 신호를 운반하는 연결을 나타낸다.
소자의 처리 속도에 따라서, 지연에 대한 보상은 특정 신호 경로에서 요구될 수 있다. 디지탈 회로 설계 기술에 숙련된자는 그러한 지연이 특정 시스템내의 어디에서 요구되는지를 알 수 있을 것이다.
제1도는 픽쳐-인-픽쳐 처리 회로의 주소자를 블럭 형태로 도시한다. 제1 또는 주영상을 나타내는 비디오 신호는 신호원(40)으로부터 얻어진다. 신호원(40)은 방송 비디오 신호를 포착하기 위한 수신 안테나 및 표시 장치(도시도지 않음)를 구동시키기 위해 적색(R), 녹색(G) 및 청색(B)의 색신호를 나타내도록 요구되는 종래의 텔리비전 수상기의 모든 처리 회로를 포함한다.
주신호원(40)은 주 RGB신호를 멀티플렉서(38)의 제1세트의 신호 입력 단자에 제공한다. 게다가, 주신호원(40)은 픽스-인-픽쳐 서브 샘플링 및 동기 회로(11)에 인가되는 동기 신호인, 수평 주 HSYNC 및 수직 주 VSYNC를 발생한다.
예를들어, 종래의 디지탈 텔레비젼 수상기의 튜너. IF증폭기, 비디오 검파기, 동기 분리 회로 및 휘도/ 색도 신호 분리 회로를 포함하는 보조 신호원(10)은 8비트의 보조 휘도 및 색도 신호(YA및 CA)를 각각 제공한다. 보조 신호원(10)은 보조 수직 및 수평 동기 펄스인 보조 VSYNC 및 보조 HSYNC와 클럭 신호 4 Fsc도 발생한다. 상기 클럭신호는 보조 신호의 색동기 버스트 성분으로 위상이 맞추어지고 색부반송파 주파수(fsc)의 4배의 주파수(4fsc)를 갖는다.
보조 휘도 및 색도 신호(YA및 CA)는 픽쳐-인-픽쳐 서브 샘플링 및 동기회로(11)에 인가된다. 서브 샘플링 및 동기 회로(11)가 휘도(YA) 및 색도(CA)의 정보량을 감소시키므로 보조 신호가 감소된 크기의 영상으로서 재생될 것이다. 서브 샘플링 및 동기 회로(11)는 또한 대체하기 위해 보조 신호 성분을 주신호의 설정된 수의 시퀸스 라인의 설정된 비율로 조정한다.
회로(11)로부터의 보조 휘도 및 색도 샘플은 디지탈/아날로그 변환기(DAC) 및 매트릭스 회로(36)에 인가된다. 디지탈/아날로그 변환기 및 매트릭스 회로(36)는 보조 디지탈 휘도 및 색도 신호를 각각 아날로그 신호로 변화시키며, 표시장치(도시되지 않음)를 구동시키기 위한 적, 녹, 청의 색신호를 발생시키기 위해 상기 신호를 적절한 배율로 조합한다. 상기 RGB 색 신호는 멀티플렉서(38)의 제2세트의 입력 단자에 결합된다.
회로(11)로부터의 MUX 제어 신호에 응답하는 멀티플렉서(38)는 선택적이고, 교대로 신호원(40)으로부터의 주 색신호와 DAC 및 매트릭스 회로(36)로부터의 보조 색신호를 표시장치에 인가하여 픽쳐-인-픽쳐 표시를 발생한다.
신호원(10)으로부터의 신호(YA및 CA)는 서브 샘플링 및 동기회로(11)의 수평 라인 신호 처리기(14)에 인가된다. 예를들어, 4개의 위치 스위치인 시청자 제어 피크 레벨 신호원(12)은 디지탈 피크 신호(PL)를 수평 라인 처리기(14)에 제공한다. 피크 신호(PL)는 0, 1/4, 1/2 또는 1의 값을 가질 수 있다. (이하 기술되는)메모리 입력 어드레스 및 클럭 신호 발생기(20)는 버스(CS1)를 통해서 처리기(14)에 클럭신호 4Fsc, 2Fsc, 4Fsc/5 및 Fsc/5를 제공한다. 클럭신호 4Fsc, 2Fsc,4Fsc/5 및 Fsc/5는 각각 색부반송파 주파수의 4배, 두배, 4/5배, 1/5배의 주파수를 갖는다.
제2a도 및 제2b도는 수정 라인 처리기(14)의 휘도 및 색도부분을 각각 도시하는 블럭도이다. 제2a도에서, 보조 휘도신호(YA) 및 클럭신호(4Fsc)는 FIR, 저역 통과 필터(210)에 인가된다. 저역 통과 필터(210)는 종래의 설계의 것이며 다음 식으로 규정되는 전달 함수 H(Yh)를 갖는다.
H(Yh)=(1+Z-2)2*(1+Z-3)2/16
여기서 Z는 통상적인 Z-변환 개념을 내포하며, Z-1은 4Fsc 클럭신호의 i주기와 동일한 지연 주기를 나타낸다. 필터(210)는 앤티-앨리어싱 필터이다. 상기 필터는 보조 휘도 신호가 서브 샘플될 때 앨리어싱 왜곡을 감소시키기 위해 저주파 성분에 대해서 보조 휘도 신호(YA)의 고주파수 성분을 감쇠시킨다.
필터(210)의 출력 샘플은 어드레스 및 클럭 신호 발생기(20)에 의해 제공되는 4Fsc/5 클럭 신호에 의해 클럭되는 래치(212)에 인가된다. 결과적으로, 래치(212)는 입력으로 인가되는 샘플의 4Fsc 샘플비로부터의 1/5 감쇄 인자에 대응하는 4Fsc/5 비율로 휘도 샘플을 발생하기 위해, 필터된 휘도 신호를 서브 샘플한다.
대략 14.32MHz에서 발생하는 NTSC샘플에 대한, 저역 통과 필터(210)의 주파수 응답은 약 750kHz에서 3dB 지점의 값을 가지며, 대략 2.3MHz에서 차단한다. 나이퀴스트 샘플링 판별법에 따르면, 4fsc/5비로 NTSC신호를 서브 샘플링하기 위한 최대 신호 주파수는 1.43MHz이다. 따라서, 저역 통과 필터(210)는 단지 앨리어싱 성분을 부분적으로 제거하지만 요구된 신호 스펙트럼으로 다시 접혀진 앨리어싱 성분이 상당히 감소된다.
4Fsc/5클럭 신호는 각 수평 라인의 활성부분의 대략 80퍼센트 동안에만 활성화되어 블랭킹 정보가 처리되어지는 것을 막는다. 보조 신호 비디오 샘플의 각 라인에 대해서 단지 128 휘도 샘플만이 제공된다.
래치(212)로부터의 서브 샘플된 보조 휘도 신호는 피킹필터(227)에 인가된다. 4Fsc/5클럭 신호 및 시청자 제어 피크 레벨(PL)도 피킹 필터(220)에 인가된다. 디지탈 필터 설계 기술에 숙련된자는 상기 필터의 전달 함수 Tp가 Z-변환 판별법에서 다음식으로 표현된다는 것을 도면으로부터 알 수 있을 것이다.
Tp=Z-1+PL(-1+2Z-1-Z-2)
피킹 필터는 저주파 성분에 대해서 필터되고 서브 샘플된 휘도 신호의 고주파 성분을 증폭한다. 상기 필터는 재생된 영상에서 수직 엣지를 분명하게 하는 기능을 갖는다. 피킹 필터는 앨리어싱 성분이 접혀지는 서브 샘플된 보조 신호의 부분을 증폭한다. 앨리어싱 성분을 포함하는 주파수 스펙트럼의 증폭은 기대에 반대되는 결과를 가져올(counter-productive) 수도 있다 그러나, 주관적인 검사로부터, 특정 저역 통과 필터(210) 및 피킹 필터(220)를 포함하는 시스템에 의해 발생된 영상이 피킹 필터없이 발생된 영상보다 더 양호하다는 것을 알 수 있게 되었다. 게다가, 4개의 가능한 값중에서 피킹레벨(PL)을 조정함으로써 시청자는 시청하기에 가장 양호한 영상을 발생하기 위해, 고주파 성분이 피크되는 양을 증가시키거나 감소시킬 수 있다. 제로 강으로 된 피킹 레벨(PL)에 따른 앨리어싱 성분으로 인한 왜곡은 최소화되지만 높은 공간적인 해상도의 영상 성분의 명도 또는 콘트래스트는 낮다는 것을 주목하자. 피킹 레벨의 증가는 다수 증가된 왜곡을 갖는 보다 균일한 영상을 발생하기 위해 높은 공간적인 해상도의 영상 성분의 명도를 증가시킨다. 주관적인 검사로부터, 상기 성분의 명도를 증가시키는 것이 더욱 바람직하고, 역으로 행하는 것보다 더욱더 왜곡된다는 것이 결정되어 진다.
피킹 필터(220)에 의해 제공된 샘플은 8비트폭이다. 경제적인 이유때문에, 메모리에 기록하기 전에 휘도 샘플의 비트폭을 8비트에서 5비트로 감소시키는 것이 바람직하다. 본 발명의 실시예에서, 상기 감소는 3단계로 행해진다.
제1단계는 필터(220)에 의해 제공된 각 샘플로부터 흑-레벨 바이어스와 사실상 동일한 값을 감산한다.
측-레벨 바이어스는 재생된 영상에서 색채 흑을 나타내는 일정한 값이라 생각될 수 있다. 상기 같은 수평 및 수직 동기 펄스와 같은 제어정보를 흑 레벨보다 낮은 레벨에서 영상 정보를 나타내는 신호와 멀티플렉스 되도록 허용하기 위해 0 보다 크다. 흑 레벨 바이어스는 상기 제어 정보가 기억된 영상과 관련되지 않기 때문에, 영상 정보와 함께 메모리내에 기억될 필요가 없다.
비트폭 감소 처리의 제2 및 제3단계는 4개의 인자에 의해 각 샘플을 분할하고, 어떤 샘플의 최대값을 각각 31의 값으로 제한한다.
상기 비트 폭 감소를 수행하는 실제 하드웨어에서, 8비트의 보조 휘도 샘플은 감산기(230)의 피감수 입력부에 인가되고, 상기 감산기의 감수 입력부는 감산기(236)로부터의 흑-레벨 바이어스를 나타내는 진동값 (dithered value)을 수신하도록 결합된다. 디지탈값 발생원(234)은 28값을 가산기(236)의 일 입력부에 인가하며, 진동 발생기(232)는 의사-랜덤(pseudo-random) 2비트 진동 신호를 가산기(236)의 제2입력에 인가한다. 진동 발생기(232)는 예를들어, 출력 단자가 인버터를 통해 입력 단자에 연결되는 통상적인 2비트의 시프트 레지스터이다.
감산기(230)에 의해 제공되는 샘플은 분배기(238)에 인가된다. 분배기(238)는 하위 두 비트를 제거함으로써 샘플을 8비트에서 6비트로 절단한다. 샘플 절단으로 인한 양자화 레벨 손실은 부분적으로 흑 레벨 바이어스값의 진동에 의해 보유된다. 진동 신호의 사용을 통한 양자화 레벨 복구의 개념은 본 기술에 공지되었으므로 본원에서는 기술되지 않는다.
분배기(238)로부터의 6비트 샘플은 제한기 회로(240)에 의해 5비트 샘플로 감소된다. 제한기(240)는 31 보다 큰 어떤 디지탈 값을 31로 변화시키며 변화되지 않은 31 이하의 값을 통과시킨다. 제한기(240)는 본 기술에 숙련된자에 의해 통상적인 소자로 제조될 수 있다. 상기 구조는 본 발명의 일부분으로 간주되지 않았으므로 기술되지 않는다.
제2b도에서 신호원(10)으로부터의 8비트의 색 샘플 및 4Fsc 클럭신호는 색도 복조기(250)에 인가된다.
본 기술에 공지된 바와 같이, NTSC 색도 신호가 색 동기 버스트 기준 성분에 위상이 맞추어지고 4fsc의 주파수를 갖는 클럭 신호에 의해 적절히 샘플될 때, 색도 샘플은 시퀸스(R-Y), (B-Y), -(R-Y), -(B-Y), (R-Y)‥‥ 등으로 표현되며, 여기서 부호는 샘플링 위상을 나타내는 것이지 샘플의 극성을 나타내는 것이 아니다. 예를들어, 색도 복조기(250)는 상기 시퀸스를 (R-Y)샘플의 시퀸스 및 (B-Y) 샘플의 시퀸스로 분리하여 두 시퀸스 각각에서 교대로 샘플이 극성을 반전시킨다. 복조기(250)에 의해 제공된 샘플의 두 시퀸스는 각각 기저대역(R-Y) 및 (B-Y)색차 신호를 나타낸다. 색도 복조기(250)는 통상적인 설계의 것이다.
복조기(250)에 의해 제공된 (R-Y) 및 (B-Y) 샘플은 두개의 동일한 앤티-앨리어싱 필터(260 및 270)에 의해 처리되며 동일 래치(262 및 272)에 의해 2fsc 비에서 fsc/5의 비로 서브 샘플링된다.
복조기(250)는 FIR 저역 통과 필터(260)의 입력부로 8비트의(R-Y) 샘플을 인가한다. 어드레스 및 클럭 신호 발생기(20)로부터의 2Fsc 를럭신호는 필터(260)의 클럭 입력단자에 인가된다. 상기 필터의 전달 함수 T260은 Z-변환 표시법에서 다음식으로 표현된다.
T260=(1+Z-1)(1+Z-8)/16
필터(260)는 저주파수 성분에 대해서 (R-Y) 샘플의 고주파수 성분을 감소시키며 필터의 출력부에 6비트 샘플을 제공한다. 필터(260)로부터의 디지탈(R-Y)신호는 fsc/5의 비로 신호를 서브 샘플하는 래치(252)로 인가된다. 클럭신호 Fsc/5는 래치(262)의 클럭 입력 단자에 인가된다. Fsc/5 클럭 신호에 응답하는 래치(262)는 저역 통과 필터(260)로부터 제공되는 매 10번째 샘플을 선택하며, 서브 샘플된 신호(R-Y)로서 상기 샘플을 출력한다. 수평 블랭킹 정보의 처리를 막기 위해서, 상기 클럭신호는 각 수평 라인 활성부의 대략 80퍼센트 기간 동안에만 활성화된다. 결과적으로, 비디오 샘플의 각 라인에 대해 단지 32(R-Y) 샘플만이 제공된다.
앤티-앨리어싱 필터(270) 및 래치(272)는 필터(260) 및 래치(262)와 동일하며 서브 샘플된 신호(B-Y)를 발생한다.
제1도를 다시 언급하면, 수평 라인 신호 처리기(14)로부터의 (Y), (R-Y) 및 (B-Y)의 보조 신호와 버스(CS1)를 통해 결합된 어드레스 및 클럭 신호 발생기(20)로부터의 클럭 및 제어신호는 수직 신호 처리기(16)에 인가된다. 제3a도 및 제3b도는 각각 처리기(16)의 휘도 및 색도 신호 처리부의 블럭도이다. 수직신호 처리기(16)는 수직 라인이 1 : 3의 비율로 서브 샘플될 때 수직 방향으로 앨리어싱 왜곡을 감소시키는 무한 임펄스 응답(infinite impulse response ; IIR) 저역 통과 필터이다.
기능상, 필터(16)는 3부분으로 이루어지는데, 하나는 보조 휘도 신호용이고, 나머지 둘은 두개의 보조 색차 신호에 대한 것이다. 상기 각각의 부분은 후술하는 방법에 의해 서브 샘플된 비디오 신호의 세개의 수평 영상 라인으로부터 신호를 평균한다. 제1라인은 변형되지 않은 시프트 레지스터내에 기억된다. 제2라인의 각 샘플이 상기 필터에 인가됨에 따라 제1라인의 대응하는 샘플은 상기로부터 감산되고, 샘플간의 차이는 1/2로 정해진다. 제 1라인으로부터의 대응하는 샘플은 상기 스케일된 차이값에 가산되고 합성 샘플은 시프트 레지스터에 기억된다. 제3라인의 샘플이 필터에 인가될 때, 대응하는 합성 샘플은 제3라인의 샘플로부터 감산되고 상기 샘플값의 차는 3/8로 정해진다. 따라서, 대응하는 합성 샘플은 평균된 샘플을 형성하기 위해 상기 스케일된 차이값에 가산되고, 평균된 샘플은 시프트 레지스터에 기억된다. 상기 평균화의 방법은 동일 비트폭을 갖는 시프트 레지스터를 사용하여 샘플을 평균하며 각기 1/3로 스케일되는 각각의 샘플들의 세개의 라인의 합을 모으는 간단한 평균화 필터보다 적은 절단 에러를 갖는다. 게다가, 상기 방법에 의해 사용된 스케일 인자 1,1/2 및 3/8은 간단한 시프트 및 가산 기술에 의해 샘플에 적용될 수 있다.
상기 방법은 샘플의 3개의 라인의 정확한 평균을 만들지는 못하지만 발생되는 근사치는 충분히 적절하다.
3개의 필터부분의 각각은 기능간에 교번하는 두 시프트 레지스터를 포함한다. 두 시프트 레지스터중 하나가 평균된 샘플을 발생하는 반면에 다른 시프트 레지스터는 후술되는 바와 같이 보조 영상 필드 메모리(22)로 샘플을 출력하는데 사용된다.
제3a도는 수직 신호 처리기(16)의 휘도 신호 처리단의 블럭도이다. 수평 신호 처리기(14)로부터 5비트 휘도 샘플은 감산기(310)의 피감수 입력부에 인가된다. 신호 꾕균화 모드에서 동작하기 위해 쉽게 조절된 시프트 레지스터(328) 또는 (330)로부터의 5비트의 샘플은 어느 것이나 멀티플렉서(334)를 통해 감산기(310)의 감수 입력부에 제공된다. 감산기(310)는 시프트 레지스터에 의해 제공된 샘플 및 내향 샘플간의 차를 발생하며, 상기 차샘플을 적절한 스케일 인자(K)에 의해 각각의 차 샘플을 중배시키는 샘플 스케일러(320)에 인가한다. 스케일 인자(K)는 어드레스 및 클럭 신호 발생기(20)에 의해 발생된다. 시프트레지스터(328) 또는 (330)로부터 제공된 샘플은 3개의 라인 평균화 처리의 제1라인 기간 동안 0 값으로 된 샘플이며, 평균화 처리의 제2 및 제3의 각각의 라인 기간 동안에 이전 라인 및 이전의 두 라인으로부터 수직으로 정렬된 화소에 대응한다. 상술된 바와 같이, 스케일 인자는 각각 수직 신호 처리기(16)에 인가되는 3개의 라인 그룹의 제1, 제2 또는 제3의 라인으로부터의 샘플에 의존하는 1,1/2 또는 3/8의 값을 갖는다. 샘플 스케일러(320)에 의해 제공된 샘플은 가산기(322)의 일입력부에 인가된다. 시프트 레지스터(328) 또는 (330)의 샘플은 멀티플렉서(334) 및 지연 소자(323)를 통해 가산기(322)의 제2입력부에 결합된다. 지연 소자(323)는 감산기(310) 및 샘플 스케일러(320)를 통해 처리 시간을 보상한다. 가산기(322)는 스케일되고 지연된 샘플을 조합하여 상기 샘플의 합을 디멀티플렉서(324)에 인가한다. 디멀티플렉서(324)는 수평 라인 주사 주파수(f )의 1/6 주파수(f /6) 및 50퍼센트 듀티 싸이클을 갖는 신호에 의해 제어된다.
F /6 제어 신호가 논리 1의 상태일때의 3개의 수평 라인 주기에 대해, 디멀티플렉서(324)는 5비트 휘도 샘플을 시프트 레지스터(328)에 인가한다. 다음의 3개의 수평 라인 주기 동안, 제어 신호는 논리 0상태이고 디멀티플렉서(324)는 휘도 샘플을 시프트 레지스터(330)에 인가한다. FH/6 제어신호는 어드레스 및 클럭신호 발생기(20)에 의해 발생된 FH/3 펄스신호를 주파수 분할기(326)에 인가함으로써 발생된다.
시프트 레지스터(328 및 330)는 동일하다. 각각은 128개의 5비트 저장 위치를 포함한다. 시프트 레지스터 (328 및 330)용의 클럭 신호는 스위치(332)에 의해 제공된다. 4FSC/5 클럭 신호 및 메모리 기록 클럭 신호 WCLK는 스위치(332)의 입력 단자에 인가된다. FH/3신호는 스위치(332)를 제어하여, 4FSC/5클럭 신호를 디멀피플렉서로부터의 데이타를 수신하는 시프트 레지스터에 연결시키고, WCLK신호를 다른 시프트 레지스터에 연결시킨다.
두 시프트 레지스터(328 및 330)의 출력부는 두개의 멀티플렉서(334 및 336) 각각의 두 입력부에 접속된다. 주파수 분할기(326)에 의해 발생된 신호(F /6)는 멀티플렉서(336)와 제어 입력 단자 및 인버터(338)에 인가된다. 인버터(338)의 출력 신호는 멀티플렉서(334)의 제어 입력 단자에 인가된다. 멀티플렉서(334)는 디멀티플렉서(324)로부터 데이타를 수신하는 시프트 레지스터를 감산기(310) 및 지연 소자(323)에 접속시키도록 제어된다. 동시에, 멀티플렉서(336)는 다른 시프트 레지스터를 후술되는 데이타 인코더 회로(18)에 접속시키도록 제어된다.
제3b도는 (R-Y) 및 (B-Y) 색차 신호에 대한 수직 신호 처리기의 블럭도이다. (R-Y) 및 (B-Y) 처리기는 휘도 신호 처리기와 유사하다. 이전의 라인에 대응하는 기억된 (R-Y) 샘플은 감산기(350)의 내향(R-Y) 샘플로부터 감해지며, 이전의 라인에 대응하는 기억된(B-Y) 샘플은 감산기(360)의 내향(B-Y) 샘플로부터 감해진다. 샘플 스케일러(352)는 스케일 인자(K)에 (R-Y) 차값을 곱하고, 샘플 스케일로 (362)는 (B-Y) 차값을 곱한다. 스케일 인자(K)는 제3A도에서 스케일링 회로(320)에 인가되는 인자와 동일한 스케일 인자이다. (R-Y) 및 (B-Y) 샘플의 스케일된 차값은 가산기(354 및 364)에 의해서 각각 대응하는 기억된 샘플에 가산된다.
상기 지점에서, 색차 신호 처리기는 휘도 신호 처리기로부터 분기한다. 상기 시스템의 비용을 절감하기 위해서, 한쌍의 시프트 레지스터(374 및 376)만이 (R-Y) 및 (B-Y) 색차 신호를 기억하기 위해 사용된다. 상기 시프트 레지스터의 비트 폭을 좁은 상태로 유지하기 위해, 가산기(354 및 364)로부터의 6비트(R-Y) 및 (B-Y) 샘플은 각각 디멀티플렉서(356 및 366)에 의해 6비트 샘플 시퀸스 비율의 2배로 3비트 샘플의 시퀸스로 분리된다. 디멀티플랙서(356 및 366)로부터의 3비트 시퀸스 각각에 대응하는 샘플은 디멀티플렉서(370)로 인가되는 6비트의 시퀸스를 형성하기 위해 연결된다.
멀티플렉서(380 및 384)를 경유하여 시프트 레지스터 (374 및 376)에 의해 제공된 샘플은 단일 색차 신호의 샘플이 아니고 세개의 최상위 비트(MSB)가 (R-Y)샘플의 1/2이고 세개의 최하위 비트(LSB)가 (B-Y) 샘플의 1/2인 멀티플렉스된 샘플이다.
멀티플렉서(382)로부터의 6비트 샘플중 3개의 최상위 비트는 멀티플렉서(358)에 인가되는데, 상기 멀티플렉서는 FSC/5클럭 신호의 제어하에서 감산기(350) 및 보상 지연 소자(355)를 통해 가산기(354)에 인가되는 6비트(R-Y) 샘플을 재생하기 위해 3비트 MSB 샘플의 연속쌍을 조합한다. 유사하게, 멀티플렉서(382)로 부터의 6비트 샘플중 3개의 최하위 비트는 멀티플렉서(368)에 인가되는데, 상기 멀티플렉서는 신호 FSC/5의 제어하에서 감산기(360) 및 지연 소자(365)를 통해 가산기(364)로 적용하기 위해 3개의 최하위 비트의 연속쌍으로부터 6비트 (B-Y)샘플을 재생한다. 디멀티플렉서(370), 시프트 레지스터 (374 및 376), 멀티플렉서(380 및 382)는 64비트 기억 셀만을 각각 포함하며, 클럭 신호(2FSC/5) 및 (WCLK/2)에 의해 교대로 클럭되는 시프트 레지스터(374 및 376)를 제외하고 제3a도의 대응하는 디멀티플렉서(324) 및 멀티플렉서(336 및 334)와 시프트 레지스터(378 및 337)와 동일한 역할을 행한다. 주파수 분할기(372), 스위치(378)및 인버터(384)를 포함하는 지원 회로는 제3a도를 참조하여 기술된 주파수 분할기(326), 스위치(332) 및 인버터(338)와 동일한 역할을 행한다.
멀티플렉서(380)에 의해 제공된 6비트의 샘플은 3비트의 (R-Y) 및 (B-Y) 성분으로 분할되어 제1도 에서의 데이타 인코더(18)에 인가된다.
데이타 인코더(18)는 5비트 휘도 샘플을 3비트 색차 신호 샘플과 결합시켜 보조 영상 필드 메모리(22)에 인가되는 8비트 샘플을 발생한다. 데이타 인코더(18)는 영상의 각 수평 라인에 대해 부가적인 제어 정보를 신호 데이타와 합한다.
부가적인 제어 정보는 아래 이유로 메모리에 기억된 보조 신호와 합쳐진다. 블럭(11)으로 도시된 시스템은 직접 회로를 이용하여 실현될 것이라 생각된다. 상기 회로는 3개의 회로도 분할될 것인데, 그 회로중 하나가 상업적으로 이용 가능한 메모리 소자이다. 제2회로는 수평 및 수직 처리기(14 및 16), 데이타 인코더(18) 및 메모리 입력 어드레스와 클럭 신호 발생기(20)를 포함하게 될 것이다. 제3회로는 데이타 디코더(34), 메모리 출력 어드레스 및 클럭 신호 발생기(26) 및 제1도에 도시되지 않고 본 발명의 부분이 아닌 다소의 부가적인 회로를 포함할 것이다. 상기 후자의 부가적인 회로의 포함으로, 필수 제어 정보를 제3의 직접 회로에 인가하기 위한 직접 회로상에서 이용 가능한 불충분한 입력/출력 연결이 존재할 수 있음을 예측할 수 있다. 그러므로, 제어 정보는 메모리 장치를 통해 제3의 직접회로에 제공될 것이다. 게다가, 상기 메모리가 제3회로에 의해 사용하기 위한 제어 정보를 추출하도록 특별히 어드레스된 요구를 피하기 위해 제어 정보는 신호 정보에 유사하게 인코드될 것이다.
제4도는 데이타 인코더(18)의 블럭도이다. 수직 신호처리기(16)로부터의 3비트(R-Y) 및 (B-Y) 샘플은 멀티플렉서(410)의 두 데이타 입력 단자에 인가되며, 상기 멀티플렉서의 제어 입력 단자는 WCLK/2 클럭 신호에 결합된다. 상기 구성에서, 멀티플렉서(410)는 WCLK 신호의 각 펄스 동안(R-Y) 및 (B-Y)색차 신호의 샘플중 하나를 교대로 제공한다. 멀티플렉서(410)로부터의 3비트 색차 샘플은 수직 신호 처리기(16)에 의해 제공된 5비트의 휘도 샘플에 연결되어, 멀티플렉서(412)의 일 입력부에 인가되는 8비트 합성 샘플을 형성한다. 멀티플렉서(412)에 인가되는 매 4개의 연속적인 샘플은 4개의 5비트 휘도 샘플, 하나의 6 비트 (R-Y)샘플 및 하나의 6비트(B-Y) 샘플로부터의 정보를 포함한다. 상기 멀티플렉서에 인가된 샘플은 Y1＆(R-Y)1MSB'S, Y2＆(B-Y)1MSB'S, Y3＆(R-Y)1LSB'S,Y4＆(B-Y)1LSB'S와 값은 4개의 샘플 시퀸스로 형성되는데, 여기서 ＆ 는 5 비트 휘도샘플(Y)과 3비트 색차 샘플의 연결을 나타낸다.
마이크로프로세서(414)는 예를들어, 시청자의 기호에 맞는 명도 레벨 및 시청자 제어기(413)로부터의 삽입 영상의 위치에 관한 정보와, WCLK 및 WCLK/2신호로부터 기억될 제1색도 샘플의 위상에 관한 정보를 수신하기 위해 결합된다.
마이크로프로세서(414)는 상기 데이타로부터 상술된 메모리 출력 처리기에 대한 제어 정보를 발생한다.
HSTART, VSTART 및 BRT의 같은 시청자 제어기(413)에서 얻어진 값으로부터 발생되며, 0 또는 2의 값은 WCLK신호의 제1펄스가 샘플의 각 라인에 대해 수신될 때 WCLK/2가 로우 또는 하이 상태인지의 여부에 따라 위상 레지스터에 기억된다. 제어 정보의 4개이 샘플은 마이크로프로세서(414)에 의해 발생된 클럭신호로 동기하는 4단의 시프트 레지스터에 기록된다. 상기 클럭 신호는 OR게이트(424)를 거쳐 시프트 레지스터(416)에 인가된다.
OR게이트(424)에 인가된 제2클럭 신호는 시프트 레지스터(416)로부터 멀티플렉서(412)의 제2데이타 입력부로의 데이타의 전송을 제어한다. 상기 클럭 신호는 AND게이트(422), 카운터 (418) 및 인버터(420)에 의해 발생된다.
버스(CS )를 통해 어드레스 및 클럭 신호 발생기(20)에 의해 제공된 신호 F /3는 카운터(418)의 리셋 입력단자에 결합된다. 카운터(418)의 출력단자는 멀티플렉서(412)의 제어 입력단자 및 인버터(420)로 접속된다. 인버터(420)의 출력단자는 AND게이트(422)의 일입력 단자에 접속된다. 어드레스 및 클럭 신호 발생기(20)로부터의 기록 클럭 신호(WCLK)는 AND게이트(422)의 제2입력 단자에 결합된다. 게이트(422)의 출력은 카운터(418)의 입력 단자 및 OR게이트(424)의 일입력 단자에 접속된다.
신호(F /3)가 카운터(418)를 리셋할 때, 새로운 라인의 데이타가 필드 메모리(22)에 기록되기 위해 수직신호 처리기(16)로부터 이용 가능하다. 카운터(418)가 리셋되므로, 멀티플렉서(412)로 하여금 시프트 레지스터(416)에서 3상 버퍼로 데이타를 전달시키도록 논리 로우 신호를 멀티플렉서(412)의 제어 입력단자에 인가한다. 카운터(418)로부터의 논리 로우 신호는 인버터(420)에 의해 AND게이트(422)를 인에이블시켜 클럭 신호 펄스(WCLK)가 카운터(418) 및 OR게이트(424)로 전달되게 하는 논리하이 신호로 구현된다. WCLK 신호중 제1의 4개의 펄스는 4개의 제어 정보 샘플을 시프트 레지스터(416)로부터 멀티플렉서(412)의 데이타 입력에 전달한다. 상기 제어 정보는 삽입 영상 명도, 삽입 영상 수직 및 수평 개시 위치를 나타내는 3개의 8비트 값 및 현재 라인에서 제1색차 신호 샘플(R-Y 또는 B-Y)의 위상을 나타내는 제4값을 포함한다. WCLK신호의 제5펄스는 카운터(418)의 출력이 논리 하이 상태로 변화되도록 한다. 상기 신호는 AND게이트(422)를 디스에이블시켜 멀티플렉서(412)로 하여금 처리기(16)로부터의 영상 샘플을 3상 버퍼(426)로 전달하게 한다. 3상 버퍼(426)는 메모리 출력 어드레스 및 클럭 신호 발생기(26)에 의해 발생된 MEM FREE 신호에 의해 제어되며, 어드레스 및 클럭 신호 발생기(20)로부터 버스(CS )를 통해데이타 인코더(18)로 제공된다. 데이타가 메모리에 기록될때, MEM FREE는 논러 하이 상태이다. MEM FREE가 논리 하이상태일 때, 버퍼(426)는 입력부에 인가된 데이타를 메모리(22)의 데이타 버스로 제공한다. 그러나, MEM FREE가 논리 로우 상태일때 버퍼(426)의 출력부는 높은 임피던스를 데이타 버스에 제공한다.
제5도는 메모리 입력 어드레스 및 클럭 신호 발생기(20)의 블럭도이다. 보조 신호원(10)으로부터의 보조 수평 및 수직 동기 신호(보조 HSYNC 및 보조 VSYNC)는 카운터(510)의 각각의 입력 및 리셋 단자에 인가된다. 보조 VSYNC신호는 보조신호의 각 필드의 시작점에서 카운터(510)를 리셋한다. 각 필드에 대해, 카운터(510)는 3그룹으로 보조 수평 동기 펄스를 카운트한다. 카운터(510)는 보조 필드의 현재 라인의 라인 수인 모듈로 3과 동일한 2비트 출력 신호를 제공한다. 상기 실시예에서, 상기 2비트 신호는 판독 전용 메모리(ROM)(511)에 인가되는데, 상기 메모리는 상술된 바와 같이 3개의 라인 수를 수직 신호 처리기(16)에 인가되는 신호 K의 3개의 값(1,1/2 및 3/8)으로 변환시킨다. 카운터(510)는 보조 HSYNC신호 주파수의 1/3주파수인 주파수(fH3)를 갖는 출력 펄스 신호도 발생한다.
상기 출력 펄스 신호는 지연 소자(512) 및 D-형 플립-플립(514)의 클럭 신호 입력 단자에 인가된다.
플립-플롭(514)의 D입력 단자는 논리 하이 신호에 연결된다. 지연 소자(512)의 출력단자는 플립-플롭(514)의 리셋 입력 단자에 접속된다. 상기 구성에서, 플립-플립(514)은 지연 소자(512)를 통한 지연과 사실상 동일한 펄스폭을 갖는 협폭 펄스를 발생한다. 상기 펄스는 카운터(512)의 출력 펄스 신호의 선단부와 일치하여 발생한다. 플립-플롭(514)에 의해 제공된 신호는 상기 언급된 FH/3 신호이다.
카운터(510)의 출력 펄스 신호는 AND게이트(516)의 일입력 단자에도 인가된다. 인버터(520)는 AND게이트(516)의 제2입력 단자에 인가되는 신호를 제공한다. AND 게이트(516)의 출력단자는 카운터(518)의 입력 단자에 접속되는데 상기 카운터의 출력 단자는 인버터(520)의 입력 단자에 접속된다. 카운터(518)는 리셋 단자에 인가된 보조 VSYNC 신호에 의해 각 필드의 시작점에서 리셋된다.
카운터가 리셋될 때 카운터의 출력 신호는 논리 로우상태이고 논리 하이 상태로 될 인버터(520)의 출력신호를 야기시킨다. 상기 신호는 AND게이트(516)을 인에이블시켜 카온터(510)에 의해 제공된 출력 펄스 신호를 카운터(518)의 입력으로 전달한다. 상기 펄스중 16개의 펄스가 카운터(518)에 인가되었을 때 상기 카운터의 출력 신호는 논리 하이 상태로 변화하여 신호가 카운터(515)의 입력 단자를 통과하지 못하게 AND게이트(516)를 디스에이블시킨다. 결과적으로, 카운터(518)의 출력 신호는 카운터가 다음 보조 VSYNC 펄스에 의해 리셋될 때까지 논리 하이 상태에 머무른다.
카운터(518)의 출력 신호는 AND게이트(522)의 일입력단자에 인가된다. 플립-플롭(514)으로부터의 F /3 신호는 제2입력 단자에 인가되며 인버터(526)의 출력 신호는 AND게이트(522)의 제3입력 단자에 인가된다. AND게이트(522)는 입력 신호를 카운터(524)에 제공한다. 카운터(524)는 7비트의 출력신호를 제공한다. 상기 신호의 최상이 비트는 인버터(526)의 입력단자에 인가된다.
카운터(524)는 리셋 단자에 인가된 보조 VSYNC 신호에 의해 각 보조 필드의 시작점에서 리셋된다. 카운터(524)가 리셋될 때, 카운터 출력 신호의 최상위 비트(MSB)는 인버터(526)가 논리 하이 신호를 AND 게이트(522)에 인가하도록 하는 로우 상태이다. FH/3 신호의 16개의 펄스 후, 카운터(518)의 출력 신호가 논리 하이 상태로 변화될 때, AND 게이트(522)는 FH/3 신호를 카운터(524)에 인가한다. 카운터(524)는 카운터의 출력 신호의 MSB가 논리 하이 상태로 변화하기 전에 FH/3 신호의 64개의 펄스를 카운트하여 FH/3 신호를 통과시키지 못하게 AND 게이트(522)를 디스에이블시킨다. 카운터(524)에 의해 제공된 신호의 6개의 최하위 비트는 필드 메모리(22)에 대한 행(row) 어드레스이다. 상기 어드레스는 MEM FREE 신호에 의해 제어되는 3상 버퍼(528)에 인가된다. 버퍼(578)는 MEM FREE가 논리 하이 상태일 때 어드레스를 메모리 어드레스 버스에 제공하고, MEM FREE가 로우 상태일 때는 높은 임피던스를 어드레스 버스에 제공한다. 상기 행 어드레스의 각각은 보조 영상의 하나의 평균화된 수평 라인 즉 신호원(10)에 의해 제공된 신호의 3개의 수평 라인에 대응한다.
상술된 바와 같이, 보조 영상은 수직 블랭킹 정보를 제거하기 위해 수직 방향으로 대략 20퍼센트 감소된 후, 서브 샘플되므로 표시된 영상의 각 라인은 원 신호의 3개의 라인에 대웅한다. 플립-플롭(514)에 의해 제공된 FH/3 신호는 수직 방향으로 보조 신호를 서브 샘플하는 수직 신호 처리기(16)에 인가된다. 카운터(524)에 의해 발생되고 3상 버퍼(528)에 의해 필드 메모리(22)에 인가된 행 어드레스는 보조 신호의 각 필드에 대해 수직 신호 처리기(16)에 의해 제공된 80개의 활성 라인의 대략 80퍼센트 또는 64개로 각 필드에 대해 기억된 라인의 수를 제한한다. 카운터(518)는 수직 방향으로 보조 영상의 중심을 맞추기 위해 처리기(16)에 의해 제공된 제1의 16라인을 제공한다. 숫자 16은 구현을 간단히 하기 위해 선택된다. 그러나, 다른 값도 이용될 수 있다고 예상된다.
필드 메모리의 행은 보조 영상의 라인에 대응하며 열(column)은 각 라인에서 화소에 대응한다. 후술되는 장치는 화소를 처리하고 처리된 화소를 메모리(22)에 기록하기 위한 컬렁 어드레스 및 메모리 기록 클럭 신호 WCLK 및 WCLK/2를 발생한다. 보조 신호의 색 기준 버스트 성분으로 동기되는 신호원(10)으로부터의 4FSC클럭 신호는 4FSC클럭 신호의 1/2 주파수를 갖는 클럭 신호 2F 를 발생하는 주파수 분할기(530)에 인가된다. 4FSC신호 및 2FSC신호는 제어 신호 버스(CSI)를 통해 수평 신호 처리기(14)에 인가된다. 2FSC호는 AND 게이트(532)의 일 입력 단자에도 인가된다. AND 게이트(532)로의 다른 두 입력 신호는 MEM FREE 및 인버터(542)에 의해 제공된 신호이다. AND 게이트(532)의 출력 단자는 주파수 분할기 (534)의 입력 단자에 접속된다. 주파수 분할기(534)는 입력 신호의 1/3 주파수를 갖는 출력 신호를 발생한다. 주파수 분할기(534)의 출력 단자는 카운터(538) 및 주파수 분할기(536)의 입력 단자에 접속된다. 카운터(538)는 입력 단자에 인가된 클럭 펄스를 카운트하며, 상기 카운트를 8비트 출력 신호로서 제공한다. 상기 출력 신호의 최상위 비트는 인버터(542)의 입력 단자에 접속된다.
주파수 분할기(534 및 536)와 카운터(538)는 FH/3 신호에 의해 리셋된다. 카운터(538)가 리셋될 때 카운터의 출력 신호의 최상위 비트는 인버터(542)가 논리 하이 신호를 AND 게이트(532)에 인가시키도록 논리 로우 상태이다. 또한, MEM FREE 신호는 데이타가 메모리에 기록되었다는 것을 나타내는 하이 상태일 때, AND 게이트(532)가 2FSC클럭 신호를 분할기(530)에서 주파수 분할기(534)로 통과시킨다. 주파수 분할기(534)는 2fSC/3 주파수를 갖는 클럭 신호 WCLK를 발생한다. 상기 신호는 필드 메모리(22)에 대한 기록 클럭 신호이다. 카운터(538)는 필드 메모리(22)에 대한 7비트 열 어드레스 신호를 발생하기 위해 WCLK 신호의 펄스를 카운트한다. 상기 어드레스 신호의 각 비트는 분리 AND 게이트(540)에 인가된다.
AND 게이트(540)의 각각으로의 다른 입력 신호는 카운터(518)는 출력 신호 및 인버터(526)의 출력 신호이다. AND 게이트의 각각은 3 상태의 출력을 갖는다. 게이트(540)가 신호 MEM FREE에 의해 제어되어, MEM FREE가 논리 하이 상태일 때 열 어드레스를 카운터(538)에서 보조 필드 메모리(22)의 어드레스 버스로 제공하고, MEM FREE가 로우 상태일 때 높은 임피던스를 데이타 버스에 제공한다.
FH/3 신호에 의해 리셋되는 주파수 분할기(536)는 버스(CS1)를 통해 데이타 인코더(18) 및 수직 신호 처리기(16)에 인가되는 WCLK/2 신호를 제공하기 위해 WCLK 신호의 주파수를 둘로 나눈다.
AND 게이트(550)는 보조 필드 메모리(22)에 대해 기록 인에이블 신호(WE)를 발생한다. AND 게이트(550)에 인가된 신호는 카운터(581)의 출력 신호, 인버터(526 및 542)의 출력 신호 및 신호 MEM FREE이다. 카운터(518) 및 인버터(526)에 의해 제공된 신호는 수직적으로 서브 샘플된 영상의 중앙에 있는 64개의 라인이 메모리에 인가될 때만 하이 상태이다. 인버터(542)의 출력은 인코더(18)로부터의 128값이 메모리에 인가되는 동안만 하이 상태이다. MEM FREE 신호는 데이타가 보조 필드 메모리(22)로 기록되지 않을 때, WE 신호가 로우 상태로 되도록 AND 게이트(550)를 디스에이블시킨다.
MEM FREE 신호는 후술되는 메모리 출력 어드레스 및 클럭 신호 발생기(26)에 의해 발생된다. 간단하게, 상기 신호는 메모리(22)로부터 데이타가 판독될 때 논리 로우 상태이며, 그렇지 않을 때는 논리 하이 상태에 있다. 상술된 바와 같이, MEM FREE가 로울 일때는 3상 버퍼(528) 및 AND 게이트(540)가 높은 임피던스를 메모리(22)의 어드레스 버스에 제공하게 한다. 또한, 3상 버퍼(426)가 높은 임피던스를 메모리 (22)의 데이타 버스에 제공하게 한다. 게다가, MEM FREE가 논리 로우 상태일 때, AND 게이트(532)가 디스에이블되므로 WCLK 및 WCLK 2 신호는 발생되지 않고 열 어드레스는 진행하지 않는다. 따라서, MEM FREE가 로우(low)일때 수직 신호 처리기(16)에서 데이타 인코더(18)로 및 데이타 인코더(18)에서 보조 필드 메모리(22)로의 데이타 전송은 중단된다. MEM FREE가 논리 하이 상태로 변화할 때, 동작은 데이타의 손실없이 재개된다. 메모리(22)에 데이타를 기록하고 메모리로부터 데이타를 판독하기 위한 장치의 동기는 이하 제8도와 관련해서 논의된다.
메모리 입력 어드레스 및 클럭 신호 발생기(20)의 최종 부분은 수평 신호 처리기(14) 및 수직 신호 처리기(16)에 의해 사용되는 4FSC/5, 2FSC/5 및 FSC/5 클럭 신호를 제공한다 신호원(10)으로부터의 4Fsc, 클럭신호는 AND 게이트(560)의 일 입력 단자를 인가되며, 다른 입력 단자는 인버터(564)의 출력 단자에 접속된다. AND 게이트(560)의 출력 단자는 카운터(562)의 입력 단자에 접속되며 출력 단자는 인버터(564)의 입력 단자에 접속된다. 카운터(562)는 신호(보조 HSYNC)에 의해 보조 신호의 각 수평 라인의 시작점에서 리셋된다. 카운터가 리셋될 때, 카운터의 출력 신호는 로우이고 인버터(564)의 출력 신호는 하이이며 AND 게이트(560)는 4Fsc 클럭 신호를 카운터(562)의 입력 단자에 인가한다. 카운터(562)는 128 클럭 펄스를 카운트했을 때 논리 하이 출력 신호를 제공한다. 카운터(562)의 출력 단자에서의 논리 하이 상태는 인버터(564)에 의해 반전되어 AND 게이트(560)가 4F 클럭 신호를 카운터(562)에 인가하지 못하게 AND 게이트(560)를 디스에이블시킨다. 따라서, 카운터(562)의 출력신호는 카운터가 다음 보조 수평 동기 펄스에 의해 리셋될 때까지 하이 상태에 머무른다.
카운터(562)의 출력 단자는 AND 게이트(567)의 일 입력 단자에 접속된다. AND 게이트(566)의 제2입력 단자는 인버터(576)의 출력 단자에 접속되며 제3입력 단자는 4FSC클럭 신호에 접속된다. AND 게이트 (567)가 인에이블될 때, 4FSC클럭 신호는 직렬 연결된 주파수 분할기(565), (569), (570) 및 (572)에 인가 된다. 상기 모든 주파수 분할기 및 카운터(574)는 보조 신호의 각 수평 라인의 시작점에서 보조 HSYNC 신호에 의해 리셋된다. 카운터(574)가 리셋될 때, 카운터는 논리 하이 신호를 AND 게이트(566)에 인가하는 인버터(576)에 논리 로우 신호를 인가한다. 카운터(562)가 논리 하이 출력 신호를 제공할 때, AND 제이트(566)는 4FSC클럭 신호를 주파수 분할기(568)에 인가한다. 주파수 분할기(568)는 신호(4FSC/5)를 발생하기 위해 4FSC클럭 신호를 5로 나눈다. 4FSC/5 클럭 신호는 상기 신호를 2로 나누어 클럭 신호(2F /5)를 발생하는 주파수 분할기(569)에 인가된다. 주파수 분할기(569)는 상기 클럭 신호를 2FSC/5 클럭 신호를 2로 나누어 FSC/5 클럭 신호를 발생하는 주파수 분할기(570)에 인가한다. FSC/5 클럭 신호는 FSC/5 클럭 신호의 주파수를 32로 나누는 주파수 분할기(572)에 인가된다.
주파수 분할기(572)의 출력 신호는 4FSC클럭 신호의 640개의 펄스가 주파수 분할기 체인에 인가되었을 때 논리 로우 상태에서 논리 하이 상태로 변화한다. 640개의 펄스 각각은 수평 신호 처리기(14) 및 수직 신호 처리기(16)에 의해 처리되는 보조 신호 샘플중 한 샘플에 대응한다. 주파수 분할기(572)의 출력 신호는 AND 게이트(573)의 일 입력 단자에 인가되며, 상기 AND 게이트의 다른 입력 단자는 주파수 분할기(568)의 출력 단자에 접속된다. 주파수 분할기(572)의 출력 단자에서의 논리 하이 신호가 AND 게이트(573)를 인에이블시켜 4FSC/5를 클럭 신호를 처리 지연 카운터(574)에 인가한다. 카운터(574)는 설정된 수의 4FSC/5 클럭 펄스를 카운트하고, 카운터의 출력 신호 하이를 래치한다.
상기 하이 신호는 인버터(576)로 하여금 로우 신호를 AND 게이트(566)에 인가하게 하여 4FSC클럭 신호를 주파수 분할기(568)에 인가하지 못하게 AND 게이트를 디스에이블시켜 결과적으로 클럭 신호(4FSC/5), (2FSC/5) 및 (FSC/5)를 디스에이블시킨다.
상술된 바와 같이, 보조 영상의 각 라인은 보조 신호 라인중 활성부분에서 샘플의 대략 80퍼센트 또는 4FSC에서 취해진 910 샘플중 640 샘플로부터 생성된다. 주파수 분할기(568),(569)(570) 및 (572)는 640개의 샘플을 처리하기 위해 충분히 수의 클럭 펄스를 제공하며, 처리 지연 카운터(574)는 각 라인의 최종 샘플이 수평 및 수직 신호 처리 회로를 통해 전달되도록 허용하기 위해 충분한 시간으로 클럭 신호를 연장한다. 카운터(574)에 의해 제공된 지연은 사용된 소자의 처리 속도에 의존할 것이다. 디지탈 설계 기술 분야에 숙달된자는 특정 시스템에서 어떻게 많은 지연이 요구되는지를 잘 알고 있을 것이다.
카운터(562)는 보조 영상의 활성 영역에 640개의 샘플을 집중하도록 수평 동기 펄스와 관련하여 발생된 클럭 신호의 시작을 지연시킨다. 128개의 샘플의 지연은 간단히 구현하기 위해 선택된다. 그러나, 다른 지연이 이용될 수 있다는 것이 예상된다.
보조 필드 메모리(22)는 기록 클럭 신호 WCLK 펄스에 일치하여 데이타 인코더(18)로부터의 보조 영상을 나타내는 샘플을 수용하며, 요구된 바와 같이 판독 클럭 신호 RCLK 펄스에 일치하여 샘플을 데이타 디코더(34)에 인가한다. WCLK 신호는 3상 버퍼(24)를 통해서 메모리 입력 어드레스 및 클럭 신호 발생기(20)에 의해 메모리(22)에 인가된다. 버퍼(24)가 MEM FREE에 의해 제어되어, MEM FREE가 하이일때는 WCLK을 메모리(22)의 클럭 신호 입력 단자에 제공하고, MEM FREE가 로울일때는 높은 임퍼던스를 제공한다.
유사하게, 판독 클럭 신호 RCLK는 3상 버퍼(30)를 통해 메모리 출력 어드레스 및 클럭 신호 발생기(26)에 의해 메모리(22)의 클럭 입력 단자에 인가된다. 버퍼(30)는 인버터(28)에 의해 제공되는 반전된 MEM FREE 신호에 의해 제어된다. 결과적으로, 버퍼(30)는 MEM FREE가 로우일때 RCLK 신호를 메모리에 인가하며 MEM FREE가 하이일때 높은 임퍼던스를 인가한다.
일반적으로, 메모리 판독 동작은 주 수평 라인의 주의깊게 제어된 부분동안 발생하므로 보조 영상은 계단형으로 된 엣지없이 표시되도록 신호된다. 결과적으로, 본 발명의 실시예에서, 메모리 판독 동작은 주파수와 위상이 주 신호의 수평 라인 동기화 펄스로 맞춰지게 되는 클럭에 의해 제어된다. 보조 영상 데이타의 한 라인에 대한 메모리 기록 동작은 데이타 메모리로부터 판독되지 않을때 3개의 주 수평 라인 기간의 시간 동안 수행된다. 메모리 출력 어드레스 및 클럭 신호 발생기(26)는 데이타가 메모리에 기록되어지는 때를 표시하는 신호 MEM FREE를 제공한다. MEM FREE가 하이에서 로우로 변화할 때, 메모리 입력 어드레스 및 클럭 신호 발생기는 기록 클럭 신호(WCLK 및 WCLK/2)의 발생을 정지시키며 데이타가 메모리로부터 판독되도록 허용하기 위해 기록 인에이블 신호(WE)를 변화시킨다. 메모리 판독 동작이 완료되며, MEM FREE가 로우에서 하이로 변화하며 기록 동작은 기록 동작이 중지되었을때 처리하고 있는 화소 및 어드레스 값에서 다시 시작한다. 기록 동작은 한 라인에 대해 제어 데이타 및 보조 영상 화소를 나타내는 128 샘플 모두가 메모리에 기록될 때까지 상기 방법으로 계속된다.
보조 필드 메모리(22)는 8비트의 랜덤 액세스 메모리에 의해 통상적으로 8K로 될 것이다. 메모리가 클럭되고 기록 인에이블 신호(WE)가 하이일때, 샘플은 데이타 버스로부터 메모리에 기록된다. 본 발명의 실시예에서, 메모리 기록 클럭은 2FSC/3의 주파수를 갖는다. NTSC 시스템에서, 상기 기록 클럭 주파수는 각 샘플을 메모리에 기록하기 위해서 대략 420ns로 간주한다. 본 발명의 실시예에서 사용된 판독 클럭에 각 샘플을 메모리로부터 판독하기 위해 거의 115ns로 간주하는 12FSC/5의 주파수에서 동작한다. 상기 판독 및 기록 타이밍 신호는 상업적으로 이용 가능한 랜덤 액세스 메모리의 범위내에 있다.
샘플당 420ns에서, 대략 54ns 또는 85H가 128 샘플을 메모리에 기록하기 위해 요구된다. 그러나, 샘플당 115ns에서는 약 14μs 또는 약 23H만이 1278 샘플을 메모리로부터 판독하는데 요구된다. 제8도는 어떻게 보조 신호의 라인이 보조 필드 메모리에 서브 샘플되고 기억되는지를 도시한 타이밍도이다.
보조 신호의 한 필드에서 세개의 연속 라인은 보조 비디오 신호 라인의 활성부에서 정보의 대략 80퍼센트를 나타내는 128 샘플로 필터되며 서브 샘플된다. 상기 샘플중 124에 더해진 제어 정보를 포함하는 4 샘플은 메모리 판독 동작간의 시간 간격동안 메모리에 기록된다. 제8도에 도시된 예에서, 보조 영상은 주 영상내에 수평적으로 중심이 모이게 되므로 메모리 판독 동작은 주 신호 수평 라인 간격의 1/4의 중앙에서 발생한다.
제8도를 언급하면, 상기 판독 동작중 하나는 시간(T1)에서 시작하여 시간(T2)에서 종료한다. 시간(T2)에서는 기록 동작이 눈에 띄지 않으므로 메모리는 시간(T3)까지는 아이들(idle)상태이다. 시간(T3)에서, 샘플의 새로운 라인이 메모리(22)로 기록되어지도록 이용가능한다. 처리시 어떤 판독 동작도 없으므로 샘플은 시간(T3및 T4)사이에서 메모리에 기록된다. 시간(T4)에서 판독 동작이 발생하며 기록 동작은 중지된다. 시간(T5)에서 판독 동작이 종료한다. 잔여 샘플은 시간(T5및 T6)사이에서 메모리에 기록된다. 판독 동작이 발생할 때, 메모리는 시간(T6)에서 (T7)까지 아이들 상태이다.
본 실시예에서, 대략 143μs 또는 2.25H가 보조 신호의 각 라인을 메모리(22)로 기록하기 위해 이용할 수 있다. 상기 시간이 충분하여, 주 신호 및 보조 신호의 상대적인 타이밍에 관계없이 보조 신호의 라인이 보조 신호의 허용된 세개의 수평 라인 기간 동안 메모리에 기록될 수 있는 반면에 데이타는 주 신호와 동시에 표시하기 위해 메모리로부터 판독되는 것을 확실히 한다.
상술된 바와 같이, 데이타는 판독 클럭(RCLK) 및 메모리 판독 어드레스의 선택적인 적용에 의해 메모리(22)로부터 출력된다. 데이타는 데이타 디코더(34)에 인가된다.
데이타 디코더(34)는 메모리(22)로부터의 인코드된 신호 데이타를 수용하며, 각각 기억된 보조 영상의 시작으로부터 제어 정보를 이끌어내고, 휘도 및 색차 신호를 분리하여 스케일된 병렬 휘도 및 색차 신호를 발생한다.
제6도는 데이타 디코더(34)에 대한 예시 회로를 도시한다. 제6도에서 샘플 레이트 클럭(PCLK) 및 제어 신호(MEM READ)는 버스(CS2)를 통해 메모리 출력 어드레스 및 클럭 신호 발생기(26)로부터 공급되고, 제어 데이타 H START 및 V START는 발생기(26)로 공급된다(제 1도) 샘플 레이트 클럭(PCLK)은 메모리 판독 기간 동안에만 펄스를 포함한다.
메모리(22)로부터 판독된 데이타는 메모리 판독 신호(MEM READ)에 의해 선택적으로 인에이블되는 AND 게이트(610)에 인가된다. AND 게이트(610)는 데이타 버스(DATA)의 부하를 감소시키고, 데이타가 메모리(22)로부터 판독되지 않을 때 가상 데이타가 멀티플렉서(612)에 인가되는 것을 방지하기 위해 포함된다. AND 게이트의 출력은 카운터(616)의 출력에 의해 조정되는 멀티플렉서(612)의 입력부에 인가되어 데이타의 각 영상 라인으로부터의 제1네개의 데이타 샘플을 레지스터(622)에 결합시키고, 데이타의 각 영상라인으로부터의 잔여 샘플을 래치(632) 및 디멀티플렉서(626)에 결합시킨다. 상술된 바와 같이, 각 영상 라인의 제1네개의 샘플은 메모리 출력 어드레스 및 클럭 신호 발생기(26)를 제어하기 위한 정보를 포함한다.
상기 네개의 샘플은 각 라인의 시작점에서 AND 게이트(614)에 의해 공급된 네개의 클럭 펄스에 의해 4단의 직렬-입력-병렬-출력 레지스터(622)에 클럭된다. 레지스터(622)의 각 단은 병렬-비트단으로, 각 제어 샘플의 모든 비트를 수용한다. 각각의 제어 샘플은 메모리로부터 판독되는 현재의 보조 신호 영상 라인의 잔여 기간 동안 버스 H START, V START 및 BRT상에서 이용가능하다. 각 보조 신호 필드의 최종 라인으로부터 레지스터(622)로 로드된 제어 데이타는 다음 보조 신호 필드의 제1라인이 데이타 디코더에서 판독될 때까지 유지된다. 한 필드의 최종 라인으로부터의 제어 데이타는 다음 필드로부터의 보조 신호의 제 1라인의 판독 타이밍을 제어한다.
예시된 시스템이 처음으로 가동할 때, 데이타 디코더(34)는 보조 영상의 제1필드 표시에 대해 적절한 H START 및 V START 피라미터를 수신받지 않을 것이다. 그러나, 레지스터(622)는 어떤 값을 포함할 것이다. 비록 모든 같이 0일지라도, 상기 값은 메모리내에 기억된 영상 데이타의 적어도 한 라인으로부터의 제어 데이타를 로드하기에 충분할 것이고 그후 상기 시스템은 기준 상태로 된다. 즉, 상기 셋업은 수상기가 보조 영상을 표시하기 위해 조정되기 전에 일어난다.
카운터(616)로부터 멀티플렉서(612)로 인가된 제어 신호는 주 신호 수평 동기 펄스(MAIN HSYNC) 및 샘플 클럭(PCLK)으로부터 발생된다. 신호(MAIN HSYNC)는 각 수평 영상 라인의 시작점에서 카운터 (616)를 리셋한다. 리셋 동작은 카운터가 논리 로우 신호를 출력하게 한다. 멀티플렉서(612)에 인가된 논리로우 신호는 입력 신호가 레지스터(622)를 통과하도록 상기 멀티플렉서를 조정하며 논리 하이 신호는 입력 신호가 디멀티플렉서(626)를 통과하도록 멀티플렉서(612)를 조정한다.
카운터(616)로부터의 출력 신호는 논리 인버터(618)에서 보상되며, 일 입력 단자 및 AND 게이트(614)에 인가된다. 카운터(616)로부터의 논리 로우 출력은 AND 게이트(614)를 인에이블시켜 샘플 레이트 클럭(PCLK)을 카운터(616)의 클럭 입력 단자에 결합시킨다. 카운터(616)는 메모리 판독 사이클이 시작하고 펄스가 PCLK 연결을 발생할 때까지 리셋 상태에 머무른다. 카운터(616)는 제1네개의 PCLK 펄스를 카운트 한 후 논리 하이 상태를 출력한다. 논리 하이 출력은 AND 게이트(614)를 디스에이블시켜 상기 게이트의 출력을 억제하여 부가적인 PCLK 펄스가 카운터(616)로 인가되지 않도록 하므로서 MAIN HSYNCC 신호의 다음 발생까지 논리 하이 상태에 머무른다.
AND 게이트(614)의 출력은 레지스터(612)의 클럭 입력 단자에도 결합된다. 제1네개의 발생 PCLK 펄스는 레지스터(622)에 결합되어 제1네개의 데이타 샘플을 레지스터(622)의 입력에 결합하는 멀티플렉서 (612)와 동시에 거기에 데이타를 이동시킨다.
제1네개의 PCLK 펄스 후에, 메모리(22)의 데이타 버스로부터의 내향 샘플은 디멀티플렉서(626) 및 비동기 래치(632)에 결합된다. 각 샘플의 휘도 및 색도 성분은 각 샘플의 상위 5비트를 래치(632)로 항하게 하고 각 샘플의 하위 3비트를 디멀티플렉서(626)로 향하게 함으로서 분리된다. 래치(632)는 8비트 래치이며, 5비트의 휘도 샘플은 래치의 상위 5개의 5비트 위치에 인가된다. 제로값은 8비트 래치(632)로 하위 3비트 위치에 인가된다. 래치(632)로부터 제공된 8비트 출력 샘플은 인자 8로 스케일된 입력 휘도 성분에 대응한다.
휘도 샘플은 가산기(633)에 인가된다. 레지스터(622)로부터의 보조 신호 명도 데이타(BRT)는 가산기 (633)의 제2입력에 인가된다. 가산기(633)의 출력 Y＂은 PCLK 레이트로 발생하며 명도 제어 데이타에 의해 변경되는 휘도 샘플로 이루어진다. 출력 신호 Y＂는 제1도의 디지탈 아날로그 변환기 매트릭스 회로 (36)의 휘도 신호 입력에 인가된다.
데이타 디코더로의 내향 데이타는 네개의 샘플 시퀸스 Yn＆(R-Y)nMSB, Yn+1＆(B-Y)nMSB, Yn+2＆(R-Y)nMSB, Yn+3＆(B-Y)nMSB로 형성되며, 디멀티플렉서(626)로 인가된 데이타는 3비트의 네개의 샘플 시퀸스 (R-Y)nMSB, (B-Y)nMSB, (R-Y)nMSB, (B-Y)nMSB로 이루어진다는 것을 상기하자, 디멀티플랙서(626)는 (R-Y) 색차 샘플을 재구성하기 위해 가 시퀸스의 제1 및 제 3샘플을 조합하며, (B-Y) 색차 샘플을 재구성하기 위해 각 시퀸스의 제2 및 제4샘플을 조합한다. 디멀티플렉서(626)에서 3비트 샘플 신호 데이타는 래치(626A-626D)의 데이타 입력 단자에 결합된다. 4위상 클럭 발생기(624)에 의해 발생된 4위상 클럭 신호는 래치(626A-626D)의 각 클럭 입력 단자에 인가된다. 4위상 각각은 PCLK 펄스 레이트의 1/4 펄스 레이트를 갖는다. 클럭 위상이 배열되므로 (R-Y)MSB, (R-Y)LSB, (B-Y)nMSB및 (B-Y)LSB샘플은 각각 래치 (626A), (626B), (626c) 및 (626D)에 로드된다.
래치(626A)로부터의 3개의 MSB(R-Y) 샘플은 래치(626B)로부터의 3개의 LSB(R-Y) 샘플과 결합되어 6비트 (R-Y) 샘플을 형성한다. 상기 샘플은 6비트 래치(626E)의 6개 MSB 데이타 입력 접속부에 인가된다. 래치(626E)의 두개의 LSB 데이타 입력 접속부는 제로값에 결합된다. 각 네개의 샘플 시퀸스가 래치(626A-626D)에 로드된 후, 래치(626E)는 그 입력에 인가된 결합된(R-Y) 샘플을 로드하기 위해 클럭된다. 마찬가지로, 래치(626c) 및 래치(626D)로부터의 결합된 (B-Y) 샘플은 래치(626F)에 로드된다.
도면에 도시된 바와 같이, 클럭 위상(Φ 4)은 각 네개의 샘플 시퀸스의 최종 샘플 (B-Y)LSB'를 래치(626D)에 로드한다. 상기 지점에서, 특정 시퀸스의 네개의 샘플은 각각의 래치(626A-626D)에 존재한다. 클럭 위상(74)이 로우로 진행할 때 래치(626A 및 626B)로부터의 데이타를 래치 (626E)에 클럭하는 동시에 래치(626C 및 626D)로부터의 데이타를 래치(626F)에 클럭한다.
래치(626E 및 626F)로부터의 출력 신호는 PCLK 레이트의 1/4 레이트로 발생하는 각 8비트의 샘플이다.
상기 신호는 8비트 래치(626E 및 626F)의 6개의 MSB 위치내에 6비트 결합된 샘플을 위치시켜서 인자 4로 각각 스케일되는 (R-Y) 및 (B-Y) 색차 신호에 대응한다.
4위상 클럭 발생기(624)는 미리 셋될 수 있는 통상적인 디자인의 장치이다. 프리셋 값은 레지스터(622)로 부터의 위상 제어 데이타에 의해 제공된다. 상기 위상 데이타는 논리 하이 상태인 인버터(618)의 출력 신호에 응답하여 클럭 발생기(624)로 로드된다. 따라서, 제어 데이타가 시프트 레지스터(622)에 로드되는 4클럭 주기의 종료시에 클럭 발생기(624)는 라인에 대한 위상 값을 프리셋한다. 클럭 발생기(624)는 판독 클럭 PCLK의 펄스에 의해 클럭되며, PCLK펄스의 발생과 사실상 동시에 클럭 위상 펄스를 발생한다. 클럭 발생기(624)는 프리셋되도록 요구되는데 왜냐하면 데이타의 각 라인상의 제 1색차 샘플이(R-Y)MSB샘플 또는 (B-Y)MSB샘플일 수 있기 때문이다. 위상 제어 데이타가 인코드되어 제1샘플이 발생하는 샘플을 지시한다. 상기 위상 제어 데이타는 현재의 영상 라인에 대해 각각 ø1, ø2, ø3 및 ø4클럭 위상을 (R-Y)MSB, (B-Y)MSB, (R-Y)MSB및 (B-Y)MSB샘플과 각각 정렬하도록 클럭 발생기를 프리셋한다.
가산기(633)로부터의 휘도 샘플(Y＂) 및 래치(626E 및 626F)로부터의 색차 샘플(R-Y)＂ 및 (B-Y)＂은 각각 디지탈/아날로그 변환기 및 매트릭스 회로(36)의 각 입력부에 인가된다. 회로(36)에서, 각 디지탈 샘플은 아날로그, 휘도 및 색차 신호로 변환된다. 상기 아날로그 신호는 적절한 비율로 조합되어 표시장치(도시되지 않음)구동용의 적(R), 녹(G) 및 청(B)색신호를 발생한다.
RGB신호는 멀티플렉서(38)의 각 입력 단자의 한 세트에 결합된다. 주비디오 신호원(40)으로부터의 RGB 신호는 멀티플렉서(38)의 각 입력 단자의 제2세트에 인가된다. 메모리 출력 어드레스 및 클럭 신호 발생기(26)로부터의 접속부 MUX 제어상에 제공된 신호에 의해 제어된 멀터플렉서(38)는 그 출력 단자에서 발생된 주 RGE신호를 선택적으로 보 RGB신호로 대치시킨다.
제7도는 판독 클럭 및 판독 어드레스 코드를 발생시켜 메모리(22)로부터의 데이타를 출력하기 위한 실예의 회로를 도시한다. 게다가, 상기 회로는 멀티플렉서(38)에 대한 화상 삽입 제어 및 데이타 인코더에 대한 PCLK를 발생한다.
제7도에서, 위상 동기 루프(PLL)(710)는 주비디오 신호의 수평 동기 신호에 동기하여 클럭 주파수를 발생한다. 본 발명의 실시예에서, 클럭 주파수는 주신호 수평 주파수의 1092배이다. 상기 주파수는 분할기(712)에서 2로 분할되어 주신호 수평 동기 주파수의 546배 주파수를 발생한다. 주파수(546H)는 샘플이 메모리로부터 판독되며 재생된 영상상애 표시된 레이트이다 상기 레이트에서 라인당 기억된 보조 신호 샘플을 주사하는 것은, 수평 처리기(14)에 의해 샘플된 원 영상의 상기 부분의 크기를 1/3로 압축한 보조 영상을 발생한다. 따라서, 보조 영상은 수직 및 수평 영역에서 동일하게 압축된다.
분할기(712)로부터의 546H클럭은 AND게이트(718 및 720)에 인가된다. AND게이트(718 및 720)는 AND 게이트(742)로부터 메모리 판독 인에이블 신호 MEM READ에 의해 인에이블된다. AND게이트(720)는 메모리(22)에 판독 클럭 RCLK을 제공하여 인가된 판독 어드레스를 통해 메모리를 배열한다. 판독 클럭의 펄스 레이트는 항상 546H이다. AND게이트(718)는 샘플 레이트클럭(PLCK)을 데이타 디코더(34)에 제공한다. PCLK회로는 시스템의 특정 구성에서 RCLK레이트의 두배인 PCLK신호를 갖는 것이 바람직한 RCLK회로와 미리 분리 제조된다. 상기 경우에, AND게이트(718)는 2로 나누는 회로(712)의 출력보다 오히려 PLL(70)의 출력에 직접적으로 결합될 것이다.
546H클럭 신호는 카운터(714) 및 비교기(76)로 이루어지는 수평 위치 검출기에 결합된다. 카운터(714)는 주신호의 각 필드의 시작점에서 주신호 수직 동기 신호(주 VSYNC)에 의해 리셋된 후 546H 클럭 펄스를 카운트하기 시작한다. 카운터(714)는 2진수 출력을 비교기(726)의 일입력에 인가한다. 2진 출력은 최종 리셋 펄스 이후 카운터(714)의 입력에 인가된 546H 펄스의 누적 카운터에 대응한다. 546H클럭 신호의 각 연속 펄스는 현재의 주화상 영상 라인상의 연속적인 수평 화소 위치에 대응한다. 보조 화상의 좌측 엣지가 시작되는 수평 화소 위치(H START)는 비교기(726)의 제2입력에 인가된다. 카운터(714)의 누적 카운트가 H START값에 도달할때, 비교기(726)는 논리 하이 출력을 발생한다. 비교기(726)의 출력은 카운터(714)가 다음 라인상에서 리셋될 때까지 논리 하이 상태에 머무른다.
비교기(726)의 출력은 AND게이트(734)의 일입력에 인가된다. 546H 클럭 신호는 AND게이트(734)의 제2입력에 인가되며, NAND게이트(740)의 출력은 AND게이트(734)의 제3입력에 인가된다. NAND게이트 (740)의 입력 단자는 이진수 카운터(736)의 각 출력 비트 라인에 접속된다. 이진수 카운터(736)로부터 제공된 가능한 이진수 출력값은 0 내지 127(10진수)의 범위를 갖는다. NAND게이트(740)의 출력은 NAND게이트(740)가 논리 로우 출력을 발생하게 하는 값 127(10진수)을 제외하고 이진수 카운터(736)의 모든 출력값에 대해 논리 하이이다.
AND 게이트(734)는 카운터(736)의 출력값이 127보다 작고, 수평 시작 위치가 비교기(726)로부터의 논리 하이에 의해 발생된 것으로 표시될때마다 546H신호를 이진수 카운터(736)의 클럭 입력에 제공하기 위해 인에이불된다.
이진수 카운터(736)는 신호 주 HSYNC에 의해 각 영상 라인의 시작에서 제로로 리셋된다. 비교기(726)의 출력이 하이 상태로 될때, 이진수 카운터(736)는 카운트하기 시작하여 0 내지 127의 시퀸스적인 출력값을 발생한다. 카운트값이 127값에 도달할때, 로우 상태로 진행하는 NAND게이트(740)의 출력에 의해 다른 상태로 변환되는 것이 불가능하게 된다.
이진수 카운터(736)로부터의 2진 출력값은 3상 게이트(744)로 제공된다. 3상 게이트(744)의 출력은 메모리(22)의 어드레스 입력부에 제공된다. 3상 게이트(744)가 AND게이트(742)에 의해 인에이블될때 이진수 카운터(736)로부터의 출력값은 메모리로부터의 판독에 대한 열 어드레스 워드에 대응한다.
카운터(714)는 접속부(715)상의 제2출력 신호를 발생한다. 상기 출력 신호는 546H 클럭 주기보다 적은 펄스이며, 카운터(714)가 546펄스를 카운트할때 발생한다. 546펄스의 카운트는 주표시의 하나의 수평 라인에 대응한다. 내적으로, 카운터(714)는 펄스가 접속부(715)에서 발생될때 제로로 리셋된다.
카운터(714)로부터의 제2출력은 이진수 카운터(716)의 클럭 입력 단자에 인가된다. 카운터(716)는 0에서 262까지의 값(이진수)을 카운트하도록 배열되며, 다음 주 VSYNC펄스에 의해 리셋될때까지 정지한다. 그후, 카운터(716)는 최종 주 VSYNC펄스 이후 발생하는 수평 영상 라인의 현재 누적수 즉, 현재의 수평 라인 수(-1)에 대응하는 이진수 출력을 발생한다. 카운터(716)로부터의 이진수 출력을 감산기(728)의 일입력부 및 비교기(732)의 일입력부에 인가된다. 보조 영상의 표시가 시작되는 상부 수평 영상 라인에 대응하는, 데이타 디코더(34)로부터의 값 VSTART은 비교기(732)의 제2입력부 및 감산기(728)의 감수 입력부에 인가된다.
비교기(732)는 카운터(716)로부터의 누적값이 VSTART과 동일할때 논리 하이 출력을 발생한다. 비교기(732)의 출력은 다음 주 VSYNC펄스에 의해 이진수 카운터(716)가 리셋될 때까지 하이 상태에 머무른다.
감산기(728)에 의해 제공된 출력값은 3상 게이트(730)에 인가되며 상기 게이트의 출력은 메모리(22)의 어드레스 입력부의 행 어드레스 접속부에 결합된다. 감산기(728)로부터의 값은 현재 라인수에서 값 VSTART를 뺀 것과 동일하다. 메모리가 데이타를 파독하기 위해 인에이블되는 주기 즉, 3상 게이트(730)가 인에이블되는 주기 동안 상기 값은 0에서 63가지의 시퀸스로 제공된다.
보조 신호 데이타는 64행 어드레스 코드 워드에 의해 어드레스된 메모리 위치에 포함되며, 주 화상의 연속적인 64영상 라인에 표시된다. 따라서, 수직 시작 위치의 발생 후 바로 64수직 라인 동안만 3상 게이트 (730 및 744)를 인에이블시키기 의해 사용될 수 있는 신호를 발생하도록 수직 시작 라인으로부터 및 수직 시작 라인을 포함하는 64라인을 카운트할 필요가 있다. 카운터(750), AND게이트(746) 및 인버터(748)는 64라인 주기를 카운트하도록 배열된다. 카운터(750)는 AND게이트(746)를 통해 제공된 카운터(714)의 출력 접속부(715)로부터 수평 펄스를 카운트한다. AND게이트(746)는 비교기(732)의 출력 및 인버터(748)의 출력에 접속된 각 입력 단자를 갖는다. 인버터(748)의 입력은 카운터(750)의 출력에 접속된다. 카운터(750)는 그 출력을 논리 로우로 조정하는 주 VSYNC로부터의 수직 펄스에 의해 리셋된다. 결과적으로, 인버터(748)의 출력은 하이 상태이다. 상기 조건하에서, AND게이트(746)는 비교기(732)가 시작하는 수평 라인을 검출한 후에 수평 라인 펄스가 카운터(750)를 통과하도록 인에이블될 것이다. 64라인 펄스가 카운터(750)에 인가된 후에 카운터는 논리 하이의 출력 신호를 발생한다. 상기는 AND게이트(746)를 디스에이블하는 인버터(748)의 출력을 로우 상태로 되게 한다 따라서, 인버터(748)의 출력은 각 필드 주기의 시작에서부터 하이이고, 보조 영상의 최종 라인 이후에 로우로 진행한다.
3상 게이트(730,744) 및 AND게이트(748 및 720)를 인에이블시키기 위한 제어 신호는 메모리(22)가 새로운 데이타를 기록하도록 최대 시간 동안 프리 상태에 있게 하기 위해, 모조 영상 신호가 실질적으로 표시될 때 그 기간 동안만 하이 상태이다. 따라서, AND게이트(742)의 출력은 비교기(732)가 하이로 진행한 후,수직 개시 라인으로부터의 상기 수평 라인의 판독 위치 동안 및 64라인에 메모리로부터 판독될때까지 즉, 카운터(750)가 출력 펄스를 발생할때 하이 상태이다. 따라서, 비교기(726), NAND게이트(740), 비교기(732) 및 인버터(748)로부터의 출력 신호는 AND게이트(742)의 각 입력단자에 인가된다.
AND게이트(742)에 의해 발생된 출력 신호는 메모리 판독 기간을 규정한다. 따라서, 상기 신호의 보상은 메모리가 새로운 데이타를 기록하기 위해 프리 상태인 기간을 규정한다. AND게이트(742)의 출력에 결합된 인버터(752)는 MEM READ신호의 보상인 신호 MEM FREE를 발생한다.
그러나, 데이타가 주영상의 각 수평 라인 부분 동안 메모리로부터 판독될 수 있다는 것이 고려된다. 상기 대안의 실시예에서, 메모리로부터 판독되는 데이타는 보조 영상의 표시될때만이 처리되고 표시될 것이다.
메모리 판독 동작은 메모리(22)가 값싼 다이나믹 램 등을 사용하도록 하여 기억된 데이타를 주기적으로 새롭게 할 것이다.
멀티플렉서(38)는 보조 신호가 메모리로부터 판독되는 기간 동안 주비디오(RGB)신호를 보조 비디오(RGB)신호로 대치시킨다. 상기 기간은 신호 MEM READ의 논리 하이 주기에 대응한다 그러나, 메모리로부터 판독된 라인당 제 1네개의 샘플은 제어 정보를 포함하는 것으로 상기된다. 상기 네개의 샘플에 의해 점유된 시간을 계산하기 위해, MEM READ신호의 각 논리 하이 기간은 4샐플 주기로 단축되어 제어 신호(MUX제어)를 발생시킨다. 상기는 신호 MEM READ를 AND게이트(724)의 일입력 단자에 결합시킴으로써 이루어진다. MEM READ신호는 네개의 샘플 주기로 지연되고, 신호(MUX 제어)를 발생하는 AND게이트(724)의 제2입력 단자에 인가된다.

Claims (10)

  1. 기저대역 비디오 신호를 인가하기 위한 수단(10)과, 상기 기저대역 비디오 신호를 인가하기 위한 상기 수단에 결합되어 설정된 주파수보다 작은 주파수를 갖는 성분에 관련된 설정된 주파수보다 더 큰 주파수를 갖는 상기 기저대역 신호 성분을 감쇠시키는 필터 수단(210)과, 상기 필터 수단에 결합되어 감소된 해상도의 영상을 나타내는 비디오 신호를 발생하기 위해 설정된 비에서 필터된 비디오 신호를 샘플링하며 앨리어싱 성분을 상기 감소된 해상도의 영상을 나타내는 비디오 신호의 주파수 스펙트럼의 일부분에 삽입시키는 경향이 있는 서브 샘플링 비에서 필터된 비디오 신호를 서브 샘플링하는 샘플링 수단(212)을 포함하여, 감소된 해상도의 영상을 나타내는 비디오 신호를 발생하기 위해 기저대역 비디오 신호를 나타내는 영상을 처리하는 비디오 신호 처리 장치에 있어서, 상기 샘플링 수단에 결합되어 감소된 해상도의 영상에서 보다 높은 주파수 천이를 촉진시키기 위해 상기 앨리어싱 성분을 포함하는 상기 감소된 해상도의 영상을 나타내는 비디오 신호의 주파수 스펙트럼의 상기 부분을 증폭시키는 신호 피킹수단(220)을 포함하는데, 상기 신호 피킹 수단은 상기 설정된 주파수가 선택되어 서브 샘플된 신호의 주파수 스펙트럼내의 보다 높은 주파수 신호 성분이 감소된 해상도의 영상에서 분해 가능한 범위의 공간 주파수에 걸쳐 비교적 균일한 명도를 갖는 재생된 영상을 발생하도록 하게 하는 것을 특징으로 하는 비디오 신호 처리장치.
  2. 제1항에 있어서, 상기 기저대역 비디오 신호가 색도 기준 주파수 신호를 포함하는 합성 비디오 신호로부터 유도된 휘도 성분이며, 상기 샘플링 수단(212)은 필터된 휘도 신호를 상기색도 기준 신호 주파수의 4/5배 주파수로 서브 샘플링하며, 상기 필터 수단의 상기 설정된 주파수는 상기 색도 기준 주파수의 2/5배 이고 상기 필터 수단의 차단 주파수보다 상당히 작은 것을 특징으로 하는 비디오 신호 처리 장치.
  3. 제2항에 있어서, 상기 신호 피킹 수단(220)은 다음식으로 표현된 전달함수 TP를 갖는데,
    Tp=Z-1+K(-1+2Z-1-Z2)
    여기서 Z는 통상의 Z-변환을 나타내며, Z-1은 상기 서브 샘플링비에 대응하는 서브 샘플링 주파수의 한 주기의 한 단위 지연을 나타내며, K는 가변 스케일 인자이며, 상기 필터 수단의 전달함수 TF는 다음식으로 표현되는데,
    TF=(1+Z-2)2(1+Z-m)(1+Z-n)/16
    여기서 Z-1은 색도 기준 주파수의 4/5배와 동일한 주파수의 한 주기의 한 단위 지연에 대응하며, m 및 n은 양의 정수인 것을 특징으로 하는 비디오 신호 처리장치.
  4. 제1항에 있어서, 상기 샘플링 수단(212)은 상기 설정된 주파수의 두배와 사실상 동일한 비로 필터된 비디오 신호를 서브 샘플링하여 상기 감소된 해상도의 영상을 나타내는 비디오 신호를 발생하며, 상기 앨리어싱 성분은 상기 설정된 주파수 이상이나 상기 설정된 주파수 둘레에서 접혀지는 상기 필터 수단(210)에 의해 제공된 신호의 주파수 스펙트럼의 부분에 대응하는 주파수 스펙트럼을 가지며, 상기 신호 피킹 수단(220)은 상기 주파수 대역 외부의 주파수를 갖는 상기 서브 샘플된 비디오 신호의 성분에 관하여 상기 앨리어싱 성분의 주파수 스펙트럼에 대응하는 주파수 대역을 점유하는 상기 서브 샘플된 비디오 신호의 성분을 증폭시키며, 설정된 주파수가 선택되어 상기 서브 샘플된 비디오 신호가 감소된 해상도의 영상에서 분해 가능한 범위의 공간 주파수에 걸쳐 비교적 균일한 명도를 갖는 영상의 재생을 허용하도록 하게 하는 것을 특징으로 하는 비디오 신호 처리 장치.
  5. 제4항에 있어서, 상기 기저대역 비디오 신호가 색도 기준 주파수 신호를 포함하는 합성 비디오 신호로부터 유도된 휘도 성분이며, 상기 샘플링 수단(212)은 필터된 휘도 신호를 상기 색도 기준 신호 주파수의 4/5배 주파수로 서브 샘플링하며 상기 필터 수단의 상기 설정된 주파수가 상기 색도 기준 주파수의 2/5배이고 상기 필터 수단의 차단 주파수보다 상당히 작은 것을 특징으로 하는 비디오 신호 처리장치.
  6. 제5항에 있어서, 상기 신호 피킹 수단(220)은 다음식으로 표현된 전달함수 TP를 갖는데,
    Tp=Z-1+K(-1+2Z-1-Z)
    여기서 Z는 통상의 Z-변환을 나타내며, Z-1서브 샘플링 주파수의 한 주기의 한 단위 지연을 나타내며, K는 가변 스케일 인자이며, 상기 필터 수단의 전달함수 TF는 다음식으로 표현되는데,
    TF=(1+Z-2)2(1+Z-3)2/16
    여기서 Z-1은 색도 기준 주파수의 4/5배와 동일한 주파수의 한 주기의 한 단위 지연에 대응하는 것을 특징으로 하는 비디오 신호 처리장치.
  7. 감소된 해상도의 영상을 나타내는 비디오 신호를 발생하기 위한, 설정된 주파수 대역을 점유하는 휘도 신호 (YA)원과 상기 휘도 신호에 의해 점유된 주파수 대역의 1/2대역폭보다 작은 주파수의 대역폭을 갖는 주파수 대역을 점유하는 제1 및 제2의 색차 신호 성분을 포함하는 색도 신호(CA)원(10)과, 상기 휘도 신호원에 결합된 휘도 신호 필터링 수단을 포함하며 상기 설정된 주파수보다 작은 주파수를 갖는 성분에 관해서 설정된 주파수보다 더 큰 주파수를 갖는 상기 휘도 신호성분의 진폭을 감소시키는 필터 수단(210)과, 상기 휘도 신호 필터링 수단에 결합되어 감소된 해상도의 영상을 나타내는 휘도 신호를 발생하도록 필터된 휘도 신호를 샘플링하며, 상기 설정된 주파수의 두배와 사실상 동일한 서브 샘플링비로 필터된 휘도 신호를 서브 샘플링하는 휘도 신호 샘플링 수단(212)을 포함하는데, 상기 샘플링 비에서의 서브 샘플링이 상기 설정된 주파수 이상이나 상기 설정된 주파수 둘레에서 접혀지는, 상기 휘도 필터링 수단에 의해서 제공된 신호의 주파수 스펙트럼의 부분에 대응하는 주파수 스펙트럼을 갖는 앨리어싱 성분을 상기 서브 샘플된 휘도 신호에 삽입시키는 경향이 있는 비디오 신호 처리장치에 있어서, 상기 샘플링 수단(212)에 결합되어 상기 휘도 신호 주파수 대역 외부의 성분에 관하여 상기 앨리어싱 성분의 주파수 스펙트럼에 대응하는 휘도 신호 주파수 대역을 점유하는 상기 서브 샘플된 휘도 신호의 성분을 증폭시키는 신호 피킹 수단(220)을 포함하는데, 상기 신호 피킹 수단은 상기 설정된 주파수가 선택되어 상기 서브 샘플된 휘도 신호가 감소된 해상도의 영상에서 분해 가능한 범위의 공간 주파수에 걸쳐 비교적 균일한 명도를 갖는 영상을 재생하도록 하게 하는 것을 특징으로 하는 비디오 신호 처리장치.
  8. 제7항에 있어서, 상기 필터 수단이, 상기 색도 신호원에 결합되고 상기 제1 및 제2색차 신호 성분 중 하나에 웅답하여 상기 색차 제한 주파수보다 작은 색차 신호 성분의 주파수에 관해서 색차 제한 주파수보다 큰 주파수를 갖는 상기 색차 신호 성분의 진폭을 감소시키는 색차 신호 필터링 수단(260, 276)과, 상기 색차 신호 필터링 수단에 결합되어, 상기 감소된 해상도의 영상을 나타는 색차 신호를 발생하기 위해 상기 색차 제한 주파수의 두배와 사실상 동일한 서브 샘플링비로 필터된 색차 신호 성분을 서브 샘플링하는 서브 샐플링 수단(262,272)을 더 포함하는 것을 특징으로 하는 비디오 신호 처리장치.
  9. 제8항에 있어서, 상기 색도 신호 성분은 공지된 주파수를 갖는 색도 기준 신호를 포함하며, 상기 휘도 신호 샘플링 수단(212)은 상기 색도 기준 신호 주파수의 4/5배와 사실상 동일한 주파수로 상기 필터된 휘도 신호를 서브 샘플링하는데 상기 설정된 주파수가 상기 색도 기준 신호의 주파수의 2/5배와 사실상 동일하며, 상기 색차 신호 서브 샘플링 수단(262,272)은 상기 색도기준 주파수의 1/5배와 사실상 동일한 주파수로 상기 필터된 색차 신호를 서브 샘플링하는데 상기 색차 제한 주파수가 상기 색도 기준 주파수의 1/10배와 사실상 동일한 것을 특징으로 하는 비디오 신호 처리장치.
  10. 제9항에 있어서, 상기 신호 피킹 수단(212)이 다음식으로 표현된 전달함수 TP를 갖는데,
    TP=Z-1+K(-1+2Z-1-Z-1)
    여기서 Z는 통상의 Z-변환을 나타내며, Z-1는 서브 샘플링 주파수의 한 주기의 단 단위 지연을 나타내며, K는 0과 1 사이의 실수이며, 상기 휘도 신호 필터링 수단의 전달함수 TFL은 다음 식으로 표현되는데,
    TFL=(1+Z-2)2(1+Z-3)2/16
    여기서 Z-1은 색도 기준 신호의 주파수의 4/5배와 동일한 주파수의 한 주기의 한 단위 지연에 대응하고, 상기 색차 샘플은 상기 색도 기준 주파수의 두배의 비로 상기 색차 신호 필터링 수단(260,270)에 인가되며, 상기 색차 신호 필터링 수단(260,270)의 전달함수 TFC는 다음식으로 표현되는데,
    TFC=(1+Z-1)(1+Z-8)/4
    여기서 Z-1은 상기 색도기준 주파수의 2배와 동일한 주파수의 한 주기의 한 단위 지연에 대응하는 것을 특징으로 하는 비디오 신호 처리 장치.
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