JPH07114478B2 - テレビジヨン受像機 - Google Patents
テレビジヨン受像機Info
- Publication number
- JPH07114478B2 JPH07114478B2 JP61316004A JP31600486A JPH07114478B2 JP H07114478 B2 JPH07114478 B2 JP H07114478B2 JP 61316004 A JP61316004 A JP 61316004A JP 31600486 A JP31600486 A JP 31600486A JP H07114478 B2 JPH07114478 B2 JP H07114478B2
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- JP
- Japan
- Prior art keywords
- field
- video signal
- signal
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- memory
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Description
【発明の詳細な説明】 本発明は小画像挿入（PIP）テレビジョン受像機、即ち
大きな主画像内の適当な位置に小さな画像を表示するテ
レビジョン受像機に関するものである。
大きな主画像内の適当な位置に小さな画像を表示するテ
レビジョン受像機に関するものである。
米国特許明細書第4249213号及び特開昭55−153484号
に、小画像を記憶する単一のフィールドメモリと、小画
像内のインタレースエラーを補正するよう構成されたメ
モリ制御手段とを有する小画像挿入テレビジョン受像機
が開示されている。そのメモリ制御手段は、大画像及び
小画像のフィールドの極性（奇偶）を検出する手段と、
大画像と小画像のフィールドの極性が同一か否かを検出
し、同一でない場合にはいずれかの極性のフィールドで
小画像の先頭においてメモリの読出しアドレスを１ライ
ン分だけインクリメント又はデクリメントしてインタレ
ースを補正する手段と、このインタレース補正の有無を
検出する手段と、メモリの書込みアドレス及び読出しア
ドレスの一致を検出し、検出時にインタレース補正の有
無に従っていずれかの極性の小画像フィールドでメモリ
の読出しアドレスを１ライン分だけインクリメント又は
デクリメントして大画像に対する小画像のインタレース
を補正する手段とを具えている。
に、小画像を記憶する単一のフィールドメモリと、小画
像内のインタレースエラーを補正するよう構成されたメ
モリ制御手段とを有する小画像挿入テレビジョン受像機
が開示されている。そのメモリ制御手段は、大画像及び
小画像のフィールドの極性（奇偶）を検出する手段と、
大画像と小画像のフィールドの極性が同一か否かを検出
し、同一でない場合にはいずれかの極性のフィールドで
小画像の先頭においてメモリの読出しアドレスを１ライ
ン分だけインクリメント又はデクリメントしてインタレ
ースを補正する手段と、このインタレース補正の有無を
検出する手段と、メモリの書込みアドレス及び読出しア
ドレスの一致を検出し、検出時にインタレース補正の有
無に従っていずれかの極性の小画像フィールドでメモリ
の読出しアドレスを１ライン分だけインクリメント又は
デクリメントして大画像に対する小画像のインタレース
を補正する手段とを具えている。
本発明の目的はもっと簡単なインタレース補正回路を有
する小画像挿入（PIP）テレビジョン受像機を提供する
ことにある。
する小画像挿入（PIP）テレビジョン受像機を提供する
ことにある。
本発明は、この目的のために、 第１のビデオ信号を受信する第１チューナと、 第２のビデオ信号を受信する第２チューナと、 前記第２チューナに結合され、且つ第１クロック信号に
より制御され、前記第２のビデオ信号を水平方向にサブ
サンプリングして前記第２のビデオ信号をディジタルビ
デオ信号に変換するアナログ−ディジタル（A/D）変換
器と、 前記ディジタルビデオ信号の各フィールドの一部分を記
憶するメモリと、 前記A/D変換器に結合され、且つ前記第１クロック信号
により制御され、前記ディジタルビデオ信号の各フィー
ルドの前記部分を前記メモリに選択的に供給し、前記第
２のビデオ信号を実効的に垂直方向にサブサンプリング
する第１供給手段と、 前記第１クロック信号の周波数のｎ倍の周波数を有する
第２クロック信号により制御され、前記記憶されたディ
ジタルビデオ信号をサブサンプルされた第２のビデオ信
号に変換するディジタル−アナログ（D/A）変換器と、 前記メモリに結合され、且つ前記第２クロック信号によ
り制御され、前記記憶されたディジタルビデオ信号を前
記D/A変換器に選択的に供給する第２供給手段と、 前記第１チューナ及び前記D/A変換器に結合され、前記
第１のビデオ信号及び前記サブサンプルされた第２ビデ
オ信号を表示装置に選択的に供給する手段とを具え、前
記第１のビデオ信号が前記表示装置上に各々２つのイン
タレースフィールドからなる第１フレームを構成すると
ともに、前記サブサンプルされた第２ビデオ信号が前記
表示装置上に前記第１フレームよりかなり小さく且つ第
１フレームの対応する大きさの部分と入れ代わる第２フ
レームを構成するようにしたテレビジョン受像機におい
て、 前記第１供給手段が、前記第１クロック信号によりクロ
ックされ、前記ディジタルビデオ信号の各フィールド内
のラインに対するメモリ書込みアドレスを発生する書込
みアドレス発生手段を具え、 前記第２供給手段が、前記第２クロック信号によりクロ
ックされ、前記記憶されたディジタルビデオ信号の各フ
ィールド内のラインに対するメモリ読出しアドレスを発
生する読出しアドレス発生手段を具え、 前記テレビジョン受像機が、更に、 前記書込みアドレス発生手段及び読出しアドレス発生手
段に結合され、読出しアドレスが書込みアドレスを越え
る瞬時を指示する比較器、 前記第１及び第２チューナにそれぞれ結合され、前記第
１及び第２のビデオ信号における第１フィールド及び第
２フィールドの発生をそれぞれ決定する第１及び第２の
フィールド決定回路、及び 前記第１及び第２のフィールド決定回路及び前記比較器
に結合され、前記読出しアドレスを選択的にインクリメ
ント又はデクリメントする手段であって、前記第１のフ
ィールド決定回路が第１フィールドを示し、且つ （ａ）前記第２のフィールド決定回路が第２フィールド
を示すとき、第２フィールドの第１読出しアドレスを１
ライン分だけインクリメントし、 （ｂ）前記第２のフィールド決定回路が第１フィールド
を示し、且つ前記読出しアドレスが書込みアドレスより
大きくなるとき、前記読出しアドレスを１ライン分だけ
インクリメントし、 （ｃ）前記第２のフィールド決定回路が第２フィールド
を示し、且つ前記読出しアドレスが書込みアドレスより
大きくなるとき、前記読出しアドレスを１ライン分だけ
デクリメントするインクリメント及びデクリメント手段
を具えたことを特徴とする。
より制御され、前記第２のビデオ信号を水平方向にサブ
サンプリングして前記第２のビデオ信号をディジタルビ
デオ信号に変換するアナログ−ディジタル（A/D）変換
器と、 前記ディジタルビデオ信号の各フィールドの一部分を記
憶するメモリと、 前記A/D変換器に結合され、且つ前記第１クロック信号
により制御され、前記ディジタルビデオ信号の各フィー
ルドの前記部分を前記メモリに選択的に供給し、前記第
２のビデオ信号を実効的に垂直方向にサブサンプリング
する第１供給手段と、 前記第１クロック信号の周波数のｎ倍の周波数を有する
第２クロック信号により制御され、前記記憶されたディ
ジタルビデオ信号をサブサンプルされた第２のビデオ信
号に変換するディジタル−アナログ（D/A）変換器と、 前記メモリに結合され、且つ前記第２クロック信号によ
り制御され、前記記憶されたディジタルビデオ信号を前
記D/A変換器に選択的に供給する第２供給手段と、 前記第１チューナ及び前記D/A変換器に結合され、前記
第１のビデオ信号及び前記サブサンプルされた第２ビデ
オ信号を表示装置に選択的に供給する手段とを具え、前
記第１のビデオ信号が前記表示装置上に各々２つのイン
タレースフィールドからなる第１フレームを構成すると
ともに、前記サブサンプルされた第２ビデオ信号が前記
表示装置上に前記第１フレームよりかなり小さく且つ第
１フレームの対応する大きさの部分と入れ代わる第２フ
レームを構成するようにしたテレビジョン受像機におい
て、 前記第１供給手段が、前記第１クロック信号によりクロ
ックされ、前記ディジタルビデオ信号の各フィールド内
のラインに対するメモリ書込みアドレスを発生する書込
みアドレス発生手段を具え、 前記第２供給手段が、前記第２クロック信号によりクロ
ックされ、前記記憶されたディジタルビデオ信号の各フ
ィールド内のラインに対するメモリ読出しアドレスを発
生する読出しアドレス発生手段を具え、 前記テレビジョン受像機が、更に、 前記書込みアドレス発生手段及び読出しアドレス発生手
段に結合され、読出しアドレスが書込みアドレスを越え
る瞬時を指示する比較器、 前記第１及び第２チューナにそれぞれ結合され、前記第
１及び第２のビデオ信号における第１フィールド及び第
２フィールドの発生をそれぞれ決定する第１及び第２の
フィールド決定回路、及び 前記第１及び第２のフィールド決定回路及び前記比較器
に結合され、前記読出しアドレスを選択的にインクリメ
ント又はデクリメントする手段であって、前記第１のフ
ィールド決定回路が第１フィールドを示し、且つ （ａ）前記第２のフィールド決定回路が第２フィールド
を示すとき、第２フィールドの第１読出しアドレスを１
ライン分だけインクリメントし、 （ｂ）前記第２のフィールド決定回路が第１フィールド
を示し、且つ前記読出しアドレスが書込みアドレスより
大きくなるとき、前記読出しアドレスを１ライン分だけ
インクリメントし、 （ｃ）前記第２のフィールド決定回路が第２フィールド
を示し、且つ前記読出しアドレスが書込みアドレスより
大きくなるとき、前記読出しアドレスを１ライン分だけ
デクリメントするインクリメント及びデクリメント手段
を具えたことを特徴とする。
上記及び付加的目的並びに長所は以下の図面につきなさ
れる説明から明らかとなろう。
れる説明から明らかとなろう。
好適な実施例の説明 去る1983年において、テレビジョン受像機を作る上で最
も実用的な特徴の一つである画像内画像（PIP）が実現
された。このPIP特徴は、視聴者がテレビジョンスクリ
ーン上の２個の画像を同時に視られるようにする。一方
の画像は正規の（即ち主の）チャネルであり、テレビジ
ョン受像機はこれに対して同調されている。他方第２の
画像（PIP）は第２のチャネル又は任意の他の画像源（V
TR,ビデオカメラ等）とすることができる。第１図に示
すように、第２の画像はスクリーンの約1/9に縮小され
ているか又は元の画像である。視聴者は独立に２個のチ
ャネルに同調させたり、所望とあらば、表示上の２個の
チャネルをスイッチすることもできる。一つの用途は、
第１の画像のプログラムを見ながら、PIPを用いて利用
できるプログラミングを走査することであろう。
も実用的な特徴の一つである画像内画像（PIP）が実現
された。このPIP特徴は、視聴者がテレビジョンスクリ
ーン上の２個の画像を同時に視られるようにする。一方
の画像は正規の（即ち主の）チャネルであり、テレビジ
ョン受像機はこれに対して同調されている。他方第２の
画像（PIP）は第２のチャネル又は任意の他の画像源（V
TR,ビデオカメラ等）とすることができる。第１図に示
すように、第２の画像はスクリーンの約1/9に縮小され
ているか又は元の画像である。視聴者は独立に２個のチ
ャネルに同調させたり、所望とあらば、表示上の２個の
チャネルをスイッチすることもできる。一つの用途は、
第１の画像のプログラムを見ながら、PIPを用いて利用
できるプログラミングを走査することであろう。
一般にPIPを提供する２つの方法がある。従来技術で使
用されてきた第１の方法では、メモリが活きているビデ
オの少なくとも２個のサブサンプルされたフィールドを
蓄わえ、１個のメモリサイクル時に読出し−書込みサイ
クルを同時且つ独立に行なうものである。PIPチャネル
の入来するビデオ信号は逐次にメモリに書込まれ、メモ
リは主チャネルと同期をとって読出される。この結果、
２個の飛越し走査60HzフィールドがPIPチャネルとして
表示される。
用されてきた第１の方法では、メモリが活きているビデ
オの少なくとも２個のサブサンプルされたフィールドを
蓄わえ、１個のメモリサイクル時に読出し−書込みサイ
クルを同時且つ独立に行なうものである。PIPチャネル
の入来するビデオ信号は逐次にメモリに書込まれ、メモ
リは主チャネルと同期をとって読出される。この結果、
２個の飛越し走査60HzフィールドがPIPチャネルとして
表示される。
本発明で用いられる第２の方法では、メモリは活性のビ
デオ信号の一つのサブサンプルされたフィールドだけし
か蓄わえない。しかし、読出し及び書込みサイクルはこ
の場合でも一つのメモリサイクル時に同時に且つ独立に
行なえる。この結果、表示は60Hzの速度で更新される。
しかし、表示の各フィールドは、２個の異なるフィール
ドからの情報を蓄わえる。一方のフィールドが終了し、
他方がスタートする点はPIPと主チャネル間の非同期関
係に対応して時間的に動く。しかし、この動きは非常に
遅く、気付かれない。フィールド間のこのブレーキング
点は表示された情報が非常に高速の運動を含むか又はカ
メラスイッチ若しくは編集点が存在する時しか見えな
い。
デオ信号の一つのサブサンプルされたフィールドだけし
か蓄わえない。しかし、読出し及び書込みサイクルはこ
の場合でも一つのメモリサイクル時に同時に且つ独立に
行なえる。この結果、表示は60Hzの速度で更新される。
しかし、表示の各フィールドは、２個の異なるフィール
ドからの情報を蓄わえる。一方のフィールドが終了し、
他方がスタートする点はPIPと主チャネル間の非同期関
係に対応して時間的に動く。しかし、この動きは非常に
遅く、気付かれない。フィールド間のこのブレーキング
点は表示された情報が非常に高速の運動を含むか又はカ
メラスイッチ若しくは編集点が存在する時しか見えな
い。
今度は第２図につき説明する。PIPカラーテレビジョン
受像機は、主チャネルを構成する第１のビデオ信号に同
調するための第１の（主）チューナ10と、PIPチャネル
を構成する第２のビデオ信号に同調するための第２の
（PIP）チューナ20とを具える。これらの第１と第２の
チューナ10及び20は制御装置30により制御される。次に
第１のビデオ信号と第２のビデオ信号はクロック信号発
生器40に与えられ、PIPカラーテレビジョン受像機で使
用される種々のクロック信号を生ずる。
受像機は、主チャネルを構成する第１のビデオ信号に同
調するための第１の（主）チューナ10と、PIPチャネル
を構成する第２のビデオ信号に同調するための第２の
（PIP）チューナ20とを具える。これらの第１と第２の
チューナ10及び20は制御装置30により制御される。次に
第１のビデオ信号と第２のビデオ信号はクロック信号発
生器40に与えられ、PIPカラーテレビジョン受像機で使
用される種々のクロック信号を生ずる。
クロック信号発生器40は、二重チャネル装置であり、第
１及び第２の同期分離回路42及び44を具え、夫々、第１
及び第２のビデオ信号から水平及び垂直同期信号を再生
する。第１及び第２のビデオ信号の垂直同期信号は、ク
ロック信号発生器40の夫々の出力導線MV及びPVに直接加
えられる。他方、第１のビデオ信号の水平同期信号は第
１のフェーズロックドループ46に与えられる。この第１
のPLLは関連する電圧制御発振器（VCO）48を有し、第１
のPLL46から水平同期信号MH並びにクロック信号M1及びM
2を生ずる。同じように、第２のビデオ信号の水平同期
信号は第２のフェーズロックドループ50に与えられる。
これまた関連する電圧制御発振器（VCO）52を有し、水
平同期信号PH並びにクロック信号P1及びP2を生ずる。
１及び第２の同期分離回路42及び44を具え、夫々、第１
及び第２のビデオ信号から水平及び垂直同期信号を再生
する。第１及び第２のビデオ信号の垂直同期信号は、ク
ロック信号発生器40の夫々の出力導線MV及びPVに直接加
えられる。他方、第１のビデオ信号の水平同期信号は第
１のフェーズロックドループ46に与えられる。この第１
のPLLは関連する電圧制御発振器（VCO）48を有し、第１
のPLL46から水平同期信号MH並びにクロック信号M1及びM
2を生ずる。同じように、第２のビデオ信号の水平同期
信号は第２のフェーズロックドループ50に与えられる。
これまた関連する電圧制御発振器（VCO）52を有し、水
平同期信号PH並びにクロック信号P1及びP2を生ずる。
PIP画像の認識される帯域幅は、主画像のそれと近くな
ければならない。NTSCビデオ信号の場合は、受像機での
輝度信号成分（Ｙ）の帯域幅は、約4MHzである。これは
またCRT駆動回路の帯域幅であり、家庭用テレビジョン
受像機では、これはCRT上で見られる最高周波数であ
る。PIP信号は水平方向で３倍圧縮されているから、PIP
輝度信号成分で持つ必要がある帯域幅は、4MHzの1/3、
即ち、約1.3MHzである。同じように、色差信号（U,V）
は受像機側で輝度信号成分の約1/8、即ち、約0.5MHzの
帯域幅を有する。再び、PIP信号は1/3だけ圧縮されてい
るから、PIP色差信号U,Vが持つ必要がある帯域幅は約0.
17MHzである。
ければならない。NTSCビデオ信号の場合は、受像機での
輝度信号成分（Ｙ）の帯域幅は、約4MHzである。これは
またCRT駆動回路の帯域幅であり、家庭用テレビジョン
受像機では、これはCRT上で見られる最高周波数であ
る。PIP信号は水平方向で３倍圧縮されているから、PIP
輝度信号成分で持つ必要がある帯域幅は、4MHzの1/3、
即ち、約1.3MHzである。同じように、色差信号（U,V）
は受像機側で輝度信号成分の約1/8、即ち、約0.5MHzの
帯域幅を有する。再び、PIP信号は1/3だけ圧縮されてい
るから、PIP色差信号U,Vが持つ必要がある帯域幅は約0.
17MHzである。
PIP輝度信号成分（Ｙ）の帯域幅を決めた後、このPIP輝
度信号成分（Ｙ）のサンプリング周波数であるクロック
信号P1の周波数を決めるために、先ず一つの活性なライ
ン（ｎ）当りのＹのサンプルの数を近似しなければなら
ない。Ｙ信号のサブサンプルされたフィールドの各量子
化ビット当り12Kビットのメモリサイズを仮定し、各サ
ブサンプルされたフィールドで80ラインあると仮定する
と ｎ′＝12K/80＝153.6サンプル となる。Y,U及びＶ信号成分の帯域幅間を8:1:1の比率と
するためｎは８の整数倍でなければならないから、ｎは
次のように選ぶ。
度信号成分（Ｙ）のサンプリング周波数であるクロック
信号P1の周波数を決めるために、先ず一つの活性なライ
ン（ｎ）当りのＹのサンプルの数を近似しなければなら
ない。Ｙ信号のサブサンプルされたフィールドの各量子
化ビット当り12Kビットのメモリサイズを仮定し、各サ
ブサンプルされたフィールドで80ラインあると仮定する
と ｎ′＝12K/80＝153.6サンプル となる。Y,U及びＶ信号成分の帯域幅間を8:1:1の比率と
するためｎは８の整数倍でなければならないから、ｎは
次のように選ぶ。
ｎ＝19×８＝152 次にサンプリング周波数P1は次のように近似される。
P1′＝152/50μｓ＝3.04MHz ここで50μｓは過走査のない活性なラインの時間であ
る。
る。
ライン周波数Fhを Fh＝4.5×106/286＝15734266Hz 及びP1′/Fh＝193.2089 である場合サンプリング周波数P1はPIP信号のライン周
波数にロックされ、上記乗数が８の整数倍とすべきであ
るから 24×８＝192 従って、P1＝192×Fh＝3.021MHz P2＝P1/8＝0.3776MHz である。
波数にロックされ、上記乗数が８の整数倍とすべきであ
るから 24×８＝192 従って、P1＝192×Fh＝3.021MHz P2＝P1/8＝0.3776MHz である。
PIP画像は1/3だけ圧縮されていることを御記憶であろう
が、主チャネルの輝度信号成分（Ｙ）に対するクロック
信号M1は： M1＝P1×３＝9.063MHz である。他方主チャネルの色差信号成分（U,V）のクロ
ック信号M2は： M2＝P2×３＝1.1328MHz である。
が、主チャネルの輝度信号成分（Ｙ）に対するクロック
信号M1は： M1＝P1×３＝9.063MHz である。他方主チャネルの色差信号成分（U,V）のクロ
ック信号M2は： M2＝P2×３＝1.1328MHz である。
第２図に戻ると、クロック信号PV,PH,P1,MV,MH及びM1は
制御回路60に与えられ、メモリ90に対するアドレス及び
制御信号を生ずる。
制御回路60に与えられ、メモリ90に対するアドレス及び
制御信号を生ずる。
第8A図に示すように、制御回路60は、書込みカウンタ62
を具え、この書込みカウンタ62がアドレス発生器64に結
合されており、これがメモリ90に与えらえる第２のビデ
オ信号に対する順次のアドレスを発生する。書込みカウ
ンタ62は信号P1によりクロックされる。加えて、制御回
路60は信号M1でクロックされる読出しカウンタ66を具え
る。読出しカウンタ66はアドレス発生器68に接続されて
おり、メモリ90に蓄わえられているビデオ信号を読出す
ための順次のアドレスを発生する。ORゲート71を介して
読出しカウンタ66のイネーブル（EN）入力端子に結合さ
れているコントローラ70が主画像内のPIP画像のサイズ
と位置に関する情報を供給するPIP ROM72の制御の下に
読出しカウンタ66を選択的にイネーブルする。メモリ90
は、PIP信号からの情報の少なくとも一フィールドを蓄
わえているから、テレビジョン受像機に「フリーズ フ
レーム」（freeze−frame）特徴を与えることが相対的
に容易である。コントローラ70は書込みカウンタ62のイ
ネーブル（EN）入力端子に接続する。ユーザが制御信号
を加えると、コントローラ70は、書込みカウンタ62の動
作を一時停止し、アドレス発生器64が別のアドレスを発
生するのを防ぐ。
を具え、この書込みカウンタ62がアドレス発生器64に結
合されており、これがメモリ90に与えらえる第２のビデ
オ信号に対する順次のアドレスを発生する。書込みカウ
ンタ62は信号P1によりクロックされる。加えて、制御回
路60は信号M1でクロックされる読出しカウンタ66を具え
る。読出しカウンタ66はアドレス発生器68に接続されて
おり、メモリ90に蓄わえられているビデオ信号を読出す
ための順次のアドレスを発生する。ORゲート71を介して
読出しカウンタ66のイネーブル（EN）入力端子に結合さ
れているコントローラ70が主画像内のPIP画像のサイズ
と位置に関する情報を供給するPIP ROM72の制御の下に
読出しカウンタ66を選択的にイネーブルする。メモリ90
は、PIP信号からの情報の少なくとも一フィールドを蓄
わえているから、テレビジョン受像機に「フリーズ フ
レーム」（freeze−frame）特徴を与えることが相対的
に容易である。コントローラ70は書込みカウンタ62のイ
ネーブル（EN）入力端子に接続する。ユーザが制御信号
を加えると、コントローラ70は、書込みカウンタ62の動
作を一時停止し、アドレス発生器64が別のアドレスを発
生するのを防ぐ。
上に示したように、主チャネルとPIPチャネルは互に同
期していない。これは、メモリ90がビデオ情報の一個の
サブサンプリングされたフィールドしか蓄わえていない
こと及び読出しカウンタ66は書込みカウンタ62よりも３
倍速く動作することと相まって、表示上、主信号の第１
のフィールドが走査されている時、他方ではメモリ90が
PIP信号の第２のフィールド内の情報の一部又は全部を
蓄わえている場合、ラインの乱れが生じ得る。
期していない。これは、メモリ90がビデオ情報の一個の
サブサンプリングされたフィールドしか蓄わえていない
こと及び読出しカウンタ66は書込みカウンタ62よりも３
倍速く動作することと相まって、表示上、主信号の第１
のフィールドが走査されている時、他方ではメモリ90が
PIP信号の第２のフィールド内の情報の一部又は全部を
蓄わえている場合、ラインの乱れが生じ得る。
第５図はPIP信号内の一フレームの表示上正しいライン
の構成を示す。ラインの乱れは、第6Aないし6C図に示す
ように、テレビジョン受像機の表示が主信号の第１のフ
ィールドを走査している時、（１）PIP信号の第１のフ
ィールドがメモリ90に書込まれ、その間に読出しカウン
タ６の内容が書込みカウンタ62の内容を追い越す場合
（２）第２のフィールドがメモリ96に書込まれる場合又
は（３）第２のフィールドがメモリ90に書込まれつつあ
ると共に、読出しカウンタ66の内容が書込みカウンタ62
の内容を追い越す場合に生ずる。場合（１）では、第6A
図に示すように、第１のフィールドのライン273〜279が
第２のフィールドのライン12〜18の下に位置している。
正しいライン構成では、ライン273〜279はライン12〜18
の上に位置しなければならない（第５図参照）。第7A図
は、ライン273を除くことにより正しいライン構成が得
られることを示している。場合（２）では、第6B図に示
すように、全てのライン264〜279がライン３〜18に付し
て乱れている。第7B図は、ライン264を除くことにより
正しいライン構成が得られることを示している。最后
に、場合（３）では、第6C図に示すように、ライン264
〜273はライン３〜12に対して乱れているが、ライン15
及び18はライン276及び279と比較すると正しい位置にあ
る。第7C図は、最初ライン264を除き、次にライン273の
後遅延させて（同じアドレスから新らしいライン12を読
出すと）、正しいライン構成が得られることを示してい
る。
の構成を示す。ラインの乱れは、第6Aないし6C図に示す
ように、テレビジョン受像機の表示が主信号の第１のフ
ィールドを走査している時、（１）PIP信号の第１のフ
ィールドがメモリ90に書込まれ、その間に読出しカウン
タ６の内容が書込みカウンタ62の内容を追い越す場合
（２）第２のフィールドがメモリ96に書込まれる場合又
は（３）第２のフィールドがメモリ90に書込まれつつあ
ると共に、読出しカウンタ66の内容が書込みカウンタ62
の内容を追い越す場合に生ずる。場合（１）では、第6A
図に示すように、第１のフィールドのライン273〜279が
第２のフィールドのライン12〜18の下に位置している。
正しいライン構成では、ライン273〜279はライン12〜18
の上に位置しなければならない（第５図参照）。第7A図
は、ライン273を除くことにより正しいライン構成が得
られることを示している。場合（２）では、第6B図に示
すように、全てのライン264〜279がライン３〜18に付し
て乱れている。第7B図は、ライン264を除くことにより
正しいライン構成が得られることを示している。最后
に、場合（３）では、第6C図に示すように、ライン264
〜273はライン３〜12に対して乱れているが、ライン15
及び18はライン276及び279と比較すると正しい位置にあ
る。第7C図は、最初ライン264を除き、次にライン273の
後遅延させて（同じアドレスから新らしいライン12を読
出すと）、正しいライン構成が得られることを示してい
る。
制御回路60は、この補正を行なう回路を具えている。比
較器74が書込みカウンタ62の出力と読み出しカウンタ66
の出力とを比較し、読出しカウンタ66の内容が書込みカ
ウンタ62の内容を越える時一個の信号を発生する。第１
のフィールド検出回路76はクロック信号MH,MV及びM1を
受取り、主信号内に第１と第２のフィールドが生じたこ
とを示す信号を発生する。同じように、第２のフィール
ド検出回路78は、クロック信号PH,PV及びP1を受取り、P
IP信号内に第１と第２のフィールドが生じたことを示す
信号を発生する。PIPフィールド補償回路80は、第１と
第２のフィールド検出回路76及び78並びに比較器74の出
力を受取り、サブサンプルされたPIP信号の一ライン内
のクロック信号M1の数を示すPIP ROM72からの信号及び
クロック信号M1の制御の下に、読出しカウンタ66をして
一ラインの等価物をインクリメントしたり、デクリメン
トする。この目的で、読出しカウンタ66はアップ／ダウ
ンカウンタとし、このPIPフィールド補償回路80をORゲ
ート71を介してこのアップ／ダウンカウンタのイネーブ
ル（EN）入力端子及びその計数方向（U/D）入力端子に
接続する。注意すべきことは、正規では読出しカウンタ
66が、表示上の全走査ラインの1/3だけの持続時間コン
トローラによりイネーブルされることである。各ライン
の残りの時間は、PIPフィールド補償回路80が読出しカ
ウンタ66をインクリメントしたり、デクリメントしたり
できる。それ故、読出しカウンタ66はコントローラのイ
ネーブル出力端子及びPIPフィールド補償回路80のディ
スエーブル入力端子に接続する。
較器74が書込みカウンタ62の出力と読み出しカウンタ66
の出力とを比較し、読出しカウンタ66の内容が書込みカ
ウンタ62の内容を越える時一個の信号を発生する。第１
のフィールド検出回路76はクロック信号MH,MV及びM1を
受取り、主信号内に第１と第２のフィールドが生じたこ
とを示す信号を発生する。同じように、第２のフィール
ド検出回路78は、クロック信号PH,PV及びP1を受取り、P
IP信号内に第１と第２のフィールドが生じたことを示す
信号を発生する。PIPフィールド補償回路80は、第１と
第２のフィールド検出回路76及び78並びに比較器74の出
力を受取り、サブサンプルされたPIP信号の一ライン内
のクロック信号M1の数を示すPIP ROM72からの信号及び
クロック信号M1の制御の下に、読出しカウンタ66をして
一ラインの等価物をインクリメントしたり、デクリメン
トする。この目的で、読出しカウンタ66はアップ／ダウ
ンカウンタとし、このPIPフィールド補償回路80をORゲ
ート71を介してこのアップ／ダウンカウンタのイネーブ
ル（EN）入力端子及びその計数方向（U/D）入力端子に
接続する。注意すべきことは、正規では読出しカウンタ
66が、表示上の全走査ラインの1/3だけの持続時間コン
トローラによりイネーブルされることである。各ライン
の残りの時間は、PIPフィールド補償回路80が読出しカ
ウンタ66をインクリメントしたり、デクリメントしたり
できる。それ故、読出しカウンタ66はコントローラのイ
ネーブル出力端子及びPIPフィールド補償回路80のディ
スエーブル入力端子に接続する。
第２図に戻ると、PIP信号は更に復調器100に加えられ、
その中で輝度（Ｙ）及び色差（U,V）信号が再生され
る。これらの信号は次のアナログ−ディジタル（A/D）
変換回路110に加えられる。このA/D変換回路110は、夫
々、信号Y,U及びＶを受け取る低域フィルター112,114及
び116を具える（第４図）。低域フィルタ112のしゃ断周
波数は1.3MHzであり、低域フィルタ114及び116のしゃ断
周波数は0.17MHzである。これらのフィルタ112,114,116
の出力は夫々のA/D変換器118,120及び122に加えられ
る。輝度及び色差信号の帯域幅が限られているため、A/
D変換器118,120及び122は５ビットの量子化を与えるだ
けでよい。A/D変換器118はクロック信号P1でクロックさ
れ、A/D変換器120及び122はクロック信号P2でクロック
される（L,U及びＶ信号のサンプルが8:1:1の比率である
ため）。
その中で輝度（Ｙ）及び色差（U,V）信号が再生され
る。これらの信号は次のアナログ−ディジタル（A/D）
変換回路110に加えられる。このA/D変換回路110は、夫
々、信号Y,U及びＶを受け取る低域フィルター112,114及
び116を具える（第４図）。低域フィルタ112のしゃ断周
波数は1.3MHzであり、低域フィルタ114及び116のしゃ断
周波数は0.17MHzである。これらのフィルタ112,114,116
の出力は夫々のA/D変換器118,120及び122に加えられ
る。輝度及び色差信号の帯域幅が限られているため、A/
D変換器118,120及び122は５ビットの量子化を与えるだ
けでよい。A/D変換器118はクロック信号P1でクロックさ
れ、A/D変換器120及び122はクロック信号P2でクロック
される（L,U及びＶ信号のサンプルが8:1:1の比率である
ため）。
A/D変換回路110からの出力は次にバーチカルフィルタ回
路130に加えられる。第９図は輝度信号を処理するフィ
ルタの一例を示す。色差信号Ｕ及びＶはフィルタリング
を受けず、輝度信号の遅延を補償する遅延を受ける。こ
のフィルタは２個の直列に配置された遅延線132及び134
を具える。入力Ｙ信号は遅延線132及びＹ信号に1/4を乗
算するスケーラ136に加える。遅延線132の出力は遅延線
134と、この出力信号に1/2を乗算するスケーラ138に接
続する。遅延線134の出力は、この出力信号に1/4を乗算
するスケーラ140に与える。最后に、スケーラ136,138及
び140の出力は加算器142で組合わされ、その出力がバー
チカルフィルタされたＹ信号を形成する。
路130に加えられる。第９図は輝度信号を処理するフィ
ルタの一例を示す。色差信号Ｕ及びＶはフィルタリング
を受けず、輝度信号の遅延を補償する遅延を受ける。こ
のフィルタは２個の直列に配置された遅延線132及び134
を具える。入力Ｙ信号は遅延線132及びＹ信号に1/4を乗
算するスケーラ136に加える。遅延線132の出力は遅延線
134と、この出力信号に1/2を乗算するスケーラ138に接
続する。遅延線134の出力は、この出力信号に1/4を乗算
するスケーラ140に与える。最后に、スケーラ136,138及
び140の出力は加算器142で組合わされ、その出力がバー
チカルフィルタされたＹ信号を形成する。
第8A図に示すように、メモリ90は更にコントローラ70に
より制御され、夫々、書込みカウンタ62及び正規に動作
している読出しカウンタ66と同期してY,U,V信号をメモ
リ90に出し入れするラッチ回路92及び94を具える。
より制御され、夫々、書込みカウンタ62及び正規に動作
している読出しカウンタ66と同期してY,U,V信号をメモ
リ90に出し入れするラッチ回路92及び94を具える。
第２図に示すように、主信号は更に復調器150に加え、
そこで輝度信号及び色差信号を再生する。これらの信号
は次にカラーデコーダ160に加えられ、赤色（Ｒ）、緑
色（Ｇ）及び青色（Ｂ）の色信号を再生する。
そこで輝度信号及び色差信号を再生する。これらの信号
は次にカラーデコーダ160に加えられ、赤色（Ｒ）、緑
色（Ｇ）及び青色（Ｂ）の色信号を再生する。
デコーダ160の出力及びラッチ94を介してのメモリ30の
出力はディジタル−アナログ（D/A）変換兼アナログス
イッチング回路170に加えられる。第10図につき説明す
ると、メモリ90からの信号Y,U及びＶは夫々のD/A変換器
172,174及び176に加えられる。D/A変換器172はクロック
信号M1でクロックされ、D/A変換器174及び176はクロッ
ク信号M2でクロックされる。D/A変換器174及び176の色
差信号出力は低域フィルタ178及び180で炉波される。各
低域フィルタのしゃ断周波数は0.5MHzである。それか
ら、D/A変換器172からの輝度信号と共に、これらの色差
信号はマトリックス回路182に加えられ、Ｒ、Ｇ、Ｂ色
信号を再生する。これらのPIP RGM信号及び主RGB信号は
次にPIP ROM72に応答してコントローラ70からの信号に
より制御されるRGBスイッチ184の選択入力端子に加えら
れる。
出力はディジタル−アナログ（D/A）変換兼アナログス
イッチング回路170に加えられる。第10図につき説明す
ると、メモリ90からの信号Y,U及びＶは夫々のD/A変換器
172,174及び176に加えられる。D/A変換器172はクロック
信号M1でクロックされ、D/A変換器174及び176はクロッ
ク信号M2でクロックされる。D/A変換器174及び176の色
差信号出力は低域フィルタ178及び180で炉波される。各
低域フィルタのしゃ断周波数は0.5MHzである。それか
ら、D/A変換器172からの輝度信号と共に、これらの色差
信号はマトリックス回路182に加えられ、Ｒ、Ｇ、Ｂ色
信号を再生する。これらのPIP RGM信号及び主RGB信号は
次にPIP ROM72に応答してコントローラ70からの信号に
より制御されるRGBスイッチ184の選択入力端子に加えら
れる。
次に最后に、RGBスイッチ184の出力を表示装置190に加
える。表示装置190の走査はクロック信号MH及びMVで制
御される。
える。表示装置190の走査はクロック信号MH及びMVで制
御される。
第１図に示すように、表示装置190上に選択的に、１日
の中の時刻、主チャネル表示及びPIPチャネル表示又は
そのいずれか一方を示せることが望ましい。この目的で
キャラクタゼネレータ（文字発生器）200を設け、これ
を制御装置30からチャネル指示を受取る制御回路60から
の信号により制御する。キャラクタゼネレータ200から
の出力RGB信号を表示装置190に挿入するために、D/A変
換兼アナログスイッチング回路170に第２のRGBスイッチ
186を設ける。この第２のRGBスイッチ186はRGBスイッチ
184とキャラクタゼネレータ200の出力端子に結合された
セレクタ入力端子を有する。コントローラ70からのスイ
ッチング信号の制御の下に、第２のRGBスイッチ186は、
選択的に、RGBスイッチ184及びキャラクタゼネレータ20
0の出力を表示装置190に加える。
の中の時刻、主チャネル表示及びPIPチャネル表示又は
そのいずれか一方を示せることが望ましい。この目的で
キャラクタゼネレータ（文字発生器）200を設け、これ
を制御装置30からチャネル指示を受取る制御回路60から
の信号により制御する。キャラクタゼネレータ200から
の出力RGB信号を表示装置190に挿入するために、D/A変
換兼アナログスイッチング回路170に第２のRGBスイッチ
186を設ける。この第２のRGBスイッチ186はRGBスイッチ
184とキャラクタゼネレータ200の出力端子に結合された
セレクタ入力端子を有する。コントローラ70からのスイ
ッチング信号の制御の下に、第２のRGBスイッチ186は、
選択的に、RGBスイッチ184及びキャラクタゼネレータ20
0の出力を表示装置190に加える。
ここに開示した構造の種々の変形例は当業者にはピンと
来るであろう。しかし、ここに開示したのは本発明の好
適な一実施例であって、説明の便宜上にすぎず、本発明
を制約するものではないことを御理解願いたい。本発明
の精神を逸脱しないこのような変形例は全て特許請求の
範囲に含まれる。
来るであろう。しかし、ここに開示したのは本発明の好
適な一実施例であって、説明の便宜上にすぎず、本発明
を制約するものではないことを御理解願いたい。本発明
の精神を逸脱しないこのような変形例は全て特許請求の
範囲に含まれる。
第１図は、本発明を含むカラーテレビジョン受像機の表
示を示す説明図、 第２図は、本発明を含むカラーテレビジョン受像機のブ
ロック図、 第３図は、ここで使用するためのクロック信号発生器の
ブロック図、 第４図は、A/D変換器のグロック図、 第５図は、各フィールド内のラインの構成を示す説明
図、 第6Aないし6C図は、ラインの乱れがある場合の説明図、 第7Aないし7C図は、ラインの乱れを補正した場合の説明
図、 第8A及び8B図は、第２図の制御回路のブロック図 第９図は、バーチカルフィルタのブロック図、 第10図は、A/D変換兼アナログスイッチのブロック図で
ある。 10……第１のチューナ、20……第２のチューナ 30……制御装置 40……クロック信号発生器 42……第１の同期分離回路 44……第２の同期分離回路 46……第１のPLL、48……VCO 60……制御回路、62……書込みカウンタ 64……アドレス発生器、66……読出しカンウタ 68……アドレス発生器、70……コントローラ 71……ORゲート、72……PIP ROM 74……比較器 76……第１のフィールド検出回路 78……第２のフィールド検出回路 80……PIPフィールド補償回路 90……メモリ、92,94……ラッチ回路 100……復調器、110……A/D変換回路 112〜116……低域フィルタ 118〜122……A/D変換器 130……バーチカルフィルタ 132……遅延線、136〜140……スケーラ 142……加算器、150……復調器 160……カラーデコーダ 170……D/A変換兼アナログスイッチング回路 172〜176……D/A変換器 178,180……低域フィルタ 182……マトリックス回路 184……RGBスイッチ 186……第２のRGBスイッチ 190……表示装置 200……キャラクタゼネレータ
示を示す説明図、 第２図は、本発明を含むカラーテレビジョン受像機のブ
ロック図、 第３図は、ここで使用するためのクロック信号発生器の
ブロック図、 第４図は、A/D変換器のグロック図、 第５図は、各フィールド内のラインの構成を示す説明
図、 第6Aないし6C図は、ラインの乱れがある場合の説明図、 第7Aないし7C図は、ラインの乱れを補正した場合の説明
図、 第8A及び8B図は、第２図の制御回路のブロック図 第９図は、バーチカルフィルタのブロック図、 第10図は、A/D変換兼アナログスイッチのブロック図で
ある。 10……第１のチューナ、20……第２のチューナ 30……制御装置 40……クロック信号発生器 42……第１の同期分離回路 44……第２の同期分離回路 46……第１のPLL、48……VCO 60……制御回路、62……書込みカウンタ 64……アドレス発生器、66……読出しカンウタ 68……アドレス発生器、70……コントローラ 71……ORゲート、72……PIP ROM 74……比較器 76……第１のフィールド検出回路 78……第２のフィールド検出回路 80……PIPフィールド補償回路 90……メモリ、92,94……ラッチ回路 100……復調器、110……A/D変換回路 112〜116……低域フィルタ 118〜122……A/D変換器 130……バーチカルフィルタ 132……遅延線、136〜140……スケーラ 142……加算器、150……復調器 160……カラーデコーダ 170……D/A変換兼アナログスイッチング回路 172〜176……D/A変換器 178,180……低域フィルタ 182……マトリックス回路 184……RGBスイッチ 186……第２のRGBスイッチ 190……表示装置 200……キャラクタゼネレータ
Claims (1)
- 【請求項１】第１のビデオ信号を受信する第１チューナ
と、 第２のビデオ信号を受信する第２チューナと、 前記第２チューナに結合され、且つ第１クロック信号に
より制御され、前記第２のビデオ信号を水平方向にサブ
サンプリングして前記第２のビデオ信号をディジタルビ
デオ信号に変換するアナログ−ディジタル（A/D）変換
器と、 前記ディジタルビデオ信号の各フィールドの一部分を記
憶するメモリと、 前記A/D変換器に結合され、且つ前記第１クロック信号
により制御され、前記ディジタルビデオ信号の各フィー
ルドの前記部分を前記メモリに選択的に供給し、前記第
２のビデオ信号を実効的に垂直方向にサブサンプリング
する第１供給手段と、 前記第１クロック信号の周波数のｎ倍の周波数を有する
第２クロック信号により制御され、前記記憶されたディ
ジタルビデオ信号をサブサンプルされた第２のビデオ信
号に変換するディジタル−アナログ（D/A）変換器と、 前記メモリに結合され、且つ前記第２クロック信号によ
り制御され、前記記憶されたディジタルビデオ信号を前
記D/A変換器に選択的に供給する第２供給手段と、 前記第１チューナ及び前記D/A変換器に結合され、前記
第１のビデオ信号及び前記サブサンプルされた第２ビデ
オ信号を表示装置に選択的に供給する手段とを具え、前
記第１のビデオ信号が前記表示装置上に各々２つのイン
タレースフィールドからなる第１フレームを構成すると
ともに、前記サブサンプルされた第２ビデオ信号が前記
表示装置上に前記第１フレームよりかなり小さく且つ第
１フレームの対応する大きさの部分と入れ代わる第２フ
レームを構成するようにしたテレビジョン受像機におい
て、 前記第１供給手段が、前記第１クロック信号によりクロ
ックされ、前記ディジタルビデオ信号の各フィールド内
のラインに対するメモリ書込みアドレスを発生する書込
みアドレス発生手段を具え、 前記第２供給手段が、前記第２クロック信号によりクロ
ックされ、前記記憶されたディジタルビデオ信号の各フ
ィールド内のラインに対するメモリ読出しアドレスを発
生する読出しアドレス発生手段を具え、 前記テレビジョン受像機が、更に、 前記書込みアドレス発生手段及び読出しアドレス発生手
段に結合され、読出しアドレスが書込みアドレスを越え
る瞬時を指示する比較器、 前記第１及び第２チューナにそれぞれ結合され、前記第
１及び第２のビデオ信号における第１フィールド及び第
２フィールドの発生をそれぞれ決定する第１及び第２の
フィールド決定回路、及び 前記第１及び第２のフィールド決定回路及び前記比較器
に結合され、前記読出しアドレスを選択的にインクリメ
ント又はデクリメントする手段であって、前記第１のフ
ィールド決定回路が第１フィールドを示し、且つ （ａ）前記第２のフィールド決定回路が第２フィールド
を示すとき、第２フィールドの第１読出しアドレスを１
ライン分だけインクリメントし、 （ｂ）前記第２のフィールド決定回路が第１フィールド
を示し、且つ前記読出しアドレスが書込みアドレスより
大きくなるとき、前記読出しアドレスを１ライン分だけ
インクリメントし、 （ｃ）前記第２のフィールド決定回路が第２フィールド
を示し、且つ前記読出しアドレスが書込みアドレスより
大きくなるとき、前記読出しアドレスを１ライン分だけ
デクリメントするインクリメント及びデクリメント手段
を具えたことを特徴とするテレビジョン受像機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61316004A JPH07114478B2 (ja) | 1986-12-29 | 1986-12-29 | テレビジヨン受像機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61316004A JPH07114478B2 (ja) | 1986-12-29 | 1986-12-29 | テレビジヨン受像機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01132281A JPH01132281A (ja) | 1989-05-24 |
| JPH07114478B2 true JPH07114478B2 (ja) | 1995-12-06 |
Family
ID=18072170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61316004A Expired - Lifetime JPH07114478B2 (ja) | 1986-12-29 | 1986-12-29 | テレビジヨン受像機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07114478B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55153484A (en) * | 1979-05-18 | 1980-11-29 | Hitachi Ltd | Interlace correction circuit for two screen television receiver |
| US4652908A (en) * | 1985-03-25 | 1987-03-24 | Rca Corporation | Filtering system for processing a reduced-resolution video image |
-
1986
- 1986-12-29 JP JP61316004A patent/JPH07114478B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01132281A (ja) | 1989-05-24 |
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