JPH01132281A - テレビジヨン受像機 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明の背景 本発明は、第１のビデオ信号を受取る第１のチューナと
、この第１のビデオ信号を第１のフレームとして表示す
る表示装置を有し、第１のフレームの各々が離れた複数
個の走査ラインから成る２個の順次のフィールドを有し
、これらの２個のフィールドの第２のフィールド内の走
査ラインが２個のフィールドの第１のフィールド内の走
査ライン間の空間にインタレースされているカラーテレ
ビジ、３’ｌ受像機に関するものである。このカラーテ
レビジョン受像機は、更に、第２のビデオ信号を受取る
第２のチューナと、この第２のチューナに結合されてい
て、第２のビデオ信号をサブサンプリングする手段と、
第１のチューナと上記サブサンプリング手段とに結合さ
れており、選択的に第１のビデオ信号及びサブサンプリ
ングされた第２のビデオ信号を表示装置に与える手段と
を具える。このようにアレンジすると、第１のビデオ信
号が表示上第１のフレームを形成し、サブサンプリング
された第２のビデオ信号が同時に表示上第２のフレーム
を形成し、第２のフレームが第１のフレームより相当に
小さく且つ第１のフレームの夫々のサイズの部分と置き
換わる。

このようなカラーテレビジョン受像機は、イシカワ他の
米国特許第４２６７５６０号に開示されているが、そこ
では、第２のビデオ信号内の３個の順次のサブサンプリ
ングフィールドに対する輝度信号及び２個の色差信号を
蓄わえるのに３個のアナログメモリを用いている。サブ
サンプリングされた第２のビデオ信号から由来する画像
を第１のビデオ信号から由来する画像と同期させるため
には、第２のビデオ信号の３個の順次のサブサンプリン
グされたフィールドを蓄わえることが必要であるように
思われる。

消費者にディジクルテレビジョン受像機を提供する上で
の制約の一つは大規模なメモリを製造するためのコスト
である。従って、少なくとも１フレ一ム分のメモリを必
要とする従来技術の装置や■ 前記米国特許のように１−フレーム分のメモリを必要と
する装置は不当にも高価になる。

本発明の要旨 本発明の目的は、メモリが第２のビデオ信号の１個のザ
ブサンプリングされたフィールドだけしか蓄わえないで
よい画像白画像（ＰＩＦ）カラーテレビジョン受像機を
提供するにある。

前述したカラーテレビジョン受像機でこの目的を達成す
るため、本発明は、前記第２のビデオ信号をサブサンプ
リングする手段が、 第１のクロック信号により制御されつつ、前記第２のビ
デオ信号をディジタルビデオ信号に変換するアナログ−
ディジタル変換器と； このディジタルビデオ信号の一フィールドの一部を蓄え
るメモリと； 前記アナログ−ディジタル変換器に結合されていて、前
記第１のクロック信号により制御されつつ、前記ディジ
クルービデオ信号の各フィールドの前記一部を上記メモ
リに選択的に与える第１の手段と； 第２のクロック信号により制御されつつ、前記の蓄わえ
られているディジタルビデオ信号を前記のサブサンプリ
ングされた第２のビデオ信号に変換するディジタル−ア
ナログ変換器と；前記メモリに結合されており、これま
た第２のクロック信号により制御されつつ、前記の蓄わ
えられているディジタルビデオ信号を上記のディジタル
−アナログ変換器に選択的に加える第２の手段と を具え、 ここにおいて前記第２のクロック信号の周波数が前記第
１のクロック信号の周波数のｎ倍であり、これにより前
記ナアログーディジクル変換器が水平的に前記第２のビ
デオ信号をサブサンプリングし、他方前記ディジタルビ
デオ信号の各フィールドの前記一部を前記メモリに加え
る前記第１の手段が実効上垂直的に前記第２のビデオ信
号をサブサンプリングすることを特徴とする。

本願人は、第１と第２のビデオ信号間の同期をメモリ内
でとる場合は、少なくとも２フイ一ルド分のメモリが必
要であるが、この同期をメモリの外でとる場合はｌフィ
ールド分のメモリでよく、それでいて適当な回路技術を
用いれば、表示されているサブサンプリングされた第２
のビデオ信号内の任意のラインの乱れを補正できること
を認識した。

この結果、前述したカラーテレビジョン受像機の一実施
例は、更に、前記第１の手段が前記ディジタルビデオ信
号を前記メモリに選択的に加える第１のラッチ手段と、
前記第１のクロック信号によりクロックされつつ、実効
的に、前記メモリに蓄わえられるべき前記ディジタルビ
デオ信号の各フィールド内のラインを計数する書込みカ
ウンタと、この書込みカウンタに結合され、前記ディジ
タルビデオ信号に対しメモリの蓄わえるアドレスを発生
するアドレス発生器とを具え；前記第２の手段が前記の
蓄わえられているディジタルビデオ信号を前記ディジタ
ル−アナログ変換器に選択的に加える第２のラッチ手段
と、前記第２のクロック信号によりクロックされつつ、
実効的に、前記メモリから読出すべき前記の蓄わえられ
ているディジクル−ビオ信号の各フィールドのラインを
計数する読出しカウンタと、この読出しカウンタに結合
され、前記の蓄わえられているディジタルビデオ信号の
メモリに蓄わえられているアドレスを発生ずるアドレス
発生器とを具え；前記テレビジョン受像機が、更に、前
記書込みカウンタ及び読出しカウンタに結合され、この
読出しカウンタの内容がこの書込みカウンタの内容を越
える時を告げる比較２ｇと、夫々、前記第１と第２のチ
ューナに結合され、前記第１及び第２のビデオ信号内に
、夫々、第１及び第２のフィールドが生ずることを決め
る第１及び及び第２のフィールド決定回路と、前記第１
及び第２のフィールド決定回路並びに前記比較器に結合
され、前記読出しカウンタを選択的にインクリメント又
はデクリメントする手段と、両方の前記ラッチ手段、前
記書込み及び読出しカウンタ並びに前記第１のビデオ信
号及びサブサンプリングされた第２のビデオ信号を選択
的に前記表示装置に加える手段に結合され、これにより
、前記第１のフィールド決定回路が第１のフィールドを
示し、（ａ）前記第２のフィールド決定回路が第２のフ
ィールドを示し、前記手段が１ラインの等価物だけ前記
読出しカウンタの内容をインクリメントし、（ｂ）前記
第２のフィールド決定回路が第１のフィールドを示し、
前記読出しカンラフの内容が前記書込みカウンタの内容
より大きく、前記手段が１ラインの等価物だけ前記読出
しカウンタの内容をインクリメントし、（ｃ）前記第２
のフィールド決定回路が第２のフィールドを示し、前記
読出しカウンタの内容が前記書込みカンラフの内容より
大きく、前記手段が１ラインの等価物だけ前記読出しカ
ウンタをデクリメントする制御回路とを具えることを特
徴とする。

上記及び付加的目的並びに長所は以下の図面につきなさ
れる説明から明らかとなろう。

好適な実施例の説明 去る１９８３年において、テレビジョン受像機を作る上
で最も実用的な特徴の一つである画像白画像（ＰＩＦ）
が実現された。このＰＩＦ特徴は、視聴者がテレビジョ
ンスクリーン上の２個の画像を同時に視られるようにす
る。一方の画像は正規の（即ち主の）チャネルであり、
テレビジョン受像機はこれに対して同調されている。池
方策２の画像（ＰＩＦ）は第２のチャネル又は任意の他
の画像源（ＶＴＲ，ビデオカメラ等）とすることができ
る。第１図に示すように、第２の画像はスクリーンの約
１７９に縮小されているか又は元の画像である。視聴者
は独立に２個のチャネルに同調させたり、所望とあらば
、表示上の２個のチャネルをスイッチすることもできる
。一つの用途は、第１の画像のプログラムを見ながら、
ＰＩＦを用いて利用できるプログラミングを走査するこ
とであろう。

一般にＰＩＦを提供する２つの方法がある。従来技術で
使用されてきた第１の方法では、メモリが活きているビ
デオの少なくとも２個のサブサンプルされたフィールド
を蓄わえ、１個のメモリサイクル時に読出し一書込みサ
イクルを同時且つ独立に行なうものである。ＰＩＦチャ
ネルの入来するビデオ信号は逐次にメモリに書込まれ、
メモリは主チャネルと同期をとって読出される。この結
果、２　＋［ＩＩｊの飛越し走査６旧レフイールドがＰ
ＩＦチャネルとして表示される。

本発明で用いられる第２の方法では、メモリは活性のビ
デオ信号の一つのサブサンプルされたフィールドだけし
か蓄わえない。しかし、読出し及び書込みサイクルはこ
の場合でも一つのメモリサイクイ１時に同時に且つ独立
に行なえる。この結果、表示は６０七の速度で更新され
る。しかし、表示の各フィールドは、２個の異なるフィ
ールドからの情′ｔｕを蓄わえる。一方のフィールドが
終了し、他方がスタートする点はＰＩＦと主チャネル間
の非同期関係に対応して時間的に動く。しかし、この動
きは非常に遅く、気付かれない。フィールド間のこのブ
レーキング点は表示された情報が非常に高速の運動を含
むか又はカメラスイッチ若しくは編集点が存在する時し
か見えない。

今度は第２図につき説明する。ＰＩＦカラーテレビジョ
ン受像機は、主チャネルを構成する第１のビデオ信号に
同調するための第１の（主）チューナｌＯと、ＰＩＦチ
ャネルを構成する第２のビデオ信号に同調するための第
２の（ＰＩＦ）チューナ２０とを具える。これらの第１
と第２のチューナ１０及び２０は制御装置３０により制
御される。次に第１のビデオ信号と第２のビデオ信号は
クロック信号発生器４０に与えられ、ＰＩＦカラーテレ
ビジョン受像機で使用される種々のクロック信号を生ず
る。

クロック信号発生器４０は、二重チャネル装置であり、
第１及び第２の同期分離回路４２及び４４を具え、夫々
、第１及び第２のビデオ信号から水平及び垂直同期信号
を再生する。第１及び第２のビデオ信号の垂直同期信号
は、クロック信号発生器４０の夫々の出力導線ＭＶ及び
ＰＶに直接加えられる。他方、第１のビデオ信号の水平
同期信号は第１のフェーズロックドループ４６に与えら
れる。この第１のＰＬＬは関連する電圧制御発振器（Ｖ
、ＣＯ）　４８を有し、第１のＰＬＬ４６から水平同期
信号ＭＨ並びにクロック信号ＩＡＩ及びＭ２を生ずる。

同じように、第２のビデオ信号の水平同期信号は第２の
フェーズロックドループ５０に与えられる。これまた関
連する電圧制御発振器（Ｖ（１：０）　５２を有し、水
平同期信号ＰＨ並びにクロック信号Ｐｉ及びＰ２を生ず
る。

ＰＩＰ画像の認識される帯域幅は、主画像のそれと近く
なければならない。ＮＴＳＣビデオ信号の場合は、受像
機での輝度信号成分（Ｙ）の帯域幅は、約１１４ＩＩｚ
である。これはまたＣＲＴ駆動回路の帯域幅であり、家
庭用テレビジョン受像機では、これはＣＲＴ上で見られ
る最高周波数である。ＰＩＦ信号は水平方向で３倍圧縮
されているから、ＰＩＰ　ｔｉｌｔ度信号成分で持つ必
要がある帯域幅は、４Ｍｌ［ｚの１／３、即ち、約１．
３ＭＩ［ｚである。同じように、色差信号（Ｕ、　Ｖ）
　は受像機側で輝度信号成分の約１７８、即ち、約０．
５ＭＨｚの帯域幅を有する。再び、ＰＩＰ信号は１／３
だけ圧縮されているから、ＮＰ色差信号Ｕ、■が持つ必
要がある帯域幅は約０．１７ＭＨｚである。

ＰＩＦ輝度信号成分（Ｙ）の帯域幅を決めた後、このＰ
ＩＦ輝度信号成分（Ｙ）のサンプリング周波数であるク
ロック信号Ｐ１の周波数を決めるために、先ず一つの活
性なライン（ロ）当りのＹのサンプルの数を近似しなけ
ればならない。Ｙ信号のサブサンプルされたフィールド
の各量子化ビット当り１２にビットのメモリサイズを仮
定し、各サブサンプルされたフィールドで８０ラインあ
ると仮定するとｎ　’−１２に／８０＝１５３．６サン
プルとなる。Ｙ、Ｕ及び■信号成分の帯域幅間を８＝１
＝１の比率とするためｎは８の整数倍でなければならな
いから、ｎは次のように選ぶ。

ｎ　＝１９　ｘ３４５２ 次にサンプリング周波数Ｐｌは次のように近似される。

ｆ’ｌ　　’＝１５２１５０μｓ＝３．０４Ｍ［仕ここ
で５０μｓは過走査のない活性なラインの時間である。

ライン周波数Ｆｈを Ｐ、　＝４．５Ｘ１０６／２８６＝１５７３４２６６七
及びＰＩ　’　／　Ｆｈ−１９３，２０８９である場合
サンプリング周波数Ｐ１はＰＩＦ信号のライン周波数に
ロックされ、上記乗数が８の整数倍とすべきであるから ２４Ｘ８＝１９２ 従って、Ｐ１＝１９２　ｘｐｈ＝３．０２１ＭＩＩｚＰ
２＝Ｐｌ／８＝　０．３７７６ＭＩ［ｚである。

ＰＩＰ画像は１／３だけ圧縮されていることを御記１：
Ｑであろうが、主チャネルの輝度信号成分（Ｙ）に対す
るクロック信号Ｍ１は： Ｍｌ　＝ＰＩＸ　３　＝９．０６３Ｍ１ｌｚである。他
方主チャネルの色差信号成分（Ｕ。

■）のクロック信号Ｍ２は： Ｍ２＝Ｐ２Ｘ３　＝１．１３２８ＭＨｚである。

第２図に戻ると、クロック信号ＰＶ、　ＰＨ，Ｐｉ、　
ＭＶ、　ＭＨ及びＭｌは制御回路６０に与えられ、メモ
リ９０に対するアドレス及び制御信号を生ずる。

第８八図に示すように、制御回路６０は、書込みカウン
タ６２を具え、この書込みカウンタ６２がアドレス発生
器６４に結合されており、これがメモリ９０に与えられ
る第２のビデオ信号に対する順次のアドレスを発生する
。書込みカウンタ６２は信号ｐｔによりクロックされる
。加えて、制御回路６０は信号Ｍ１てクロックされる読
出しカウンタ６６を具える。読出しカウンタ６６はアド
レス発生器６８に接続されており、メモリ９０に蓄わえ
られているビデオ信号を読出すための順次のアドレスを
発生する。ＯＲゲート７１を介して読出しカウンタ６６
のイネーブル（８Ｎ）入力端子に結合されているコント
ローラ７０が主画像内のＰＩＦ画像のサイズと位置に関
する情報を供給するＰＩＦ　ＲＯＭ？２の制御の下に読
出しカウンタ６６を選択的にイネーブルする。メモリ９
０は、ＰＩＦ信号からの情報の少なくとも一フイールド
を蓄わえているから、テレビジョン受像機に［フリーズ
フレームＪ　（ｆｒｅｅｚｅ−ｆｒａｍｅ）特徴を与え
ることが相対的に容易である。コントローラ７ｏは書込
みカウンタ６２のイネーブル（εＮ）入力端子に接続す
る。ユーザが制御信号を加えると、コントローラ７ｏは
、書込みカウンタ６２の動作を一時停止し、アドレス発
生器６４が別のアドレスを発生するのを防ぐ。

上に示したように、主チャネルとＰＩＰチャネルは互に
同期していない。これは、メモリ９０がビデオ情報の一
個のサブサンプリングされたフィールドしか蓄わえてい
ないこと及び読出しカウンタ６６は書込みカウンタ６２
よりも３倍速く動作することと相まって、表示上、主信
号の第１のフィールドが走査されている時、他方ではメ
モリ９ｏがＰ（Ｐ信号の第２のフィールド内の情報の一
部又は全部を蓄わえている場合、ラインの乱れが生じ得
る。

第５図はＰＩＦ信号信号−フレームの表示上圧しいライ
ンの構成を示す。ラインの乱れは、第６人ないし６Ｃ図
に示すように、テレビジョン受像機の表示が主信号の第
１のフィールドを走査している時、（１）Ｐ［Ｉ’倍信
号第１のフィールドがメモ１Ｊ９０に書込まれ、読出し
カウンタ６６の内容が書込みカウンタ６２の内容を引き
継ぐ場合、（２）第２のフィールドがメモリ９６に書込
まれる場合又は（３）第２のフィールドがメモリ９０に
書込まれつつあると共に、読出しカウンタ６６の内容が
書込みカウンタ６２の内容を引き継ぐ場合に生ずる。場
合（１）では、第６Ａ図に示すように、第１のフィール
ドのライン２７３〜２７９が第２のフィールドのライン
１２〜１８の下に位置している。正しいライン構成では
、ライン２７３〜２７９はライン１２〜１８の上に位置
しなければならない（第５図参照）。第７八図は、ライ
ン２７３を除くことにより正しいライン構成が得られる
ことを示している。場合（２）では、第６Ｂ図に示すよ
うに、全てめライン２６４〜２７９がライン３〜１８に
付して乱れている。第７Ｂ図は、ライン２６４を除くこ
とにより正しいライン構成が得られることを示している
。

最后に、場合（３）では、第６Ｃ図に示すように、ライ
ン２６４〜２７３はライン３〜１２に対して乱れている
が、ライン１５及び１８はライン２７６及び２７９　と
比較すると正しい位置にある。第７Ｃ図は、最初ライン
２６４を除き、次にライン２７３の後遅延させて（同じ
アドレスから新らしいライン１２を読出すと）、正しい
ライン構成が得られることを示している。

制御回路６０は、この補正を行なう回路を具えている。

比較器７４が書込みカウンタ６２の出力と読み出しカウ
ンタ６６の出力とを比ｅ咬し、読出しカウンタ６６の内
容が書込みカウンタ６２の内容を越える時−個の信号を
発生する。第１のフィールド検出回路７６はクロック信
号Ｍｌｌ、ＭＶ及びＭｌを受取り、主信号内に第１と第
２のフィールドが生じたことを示す信号を発生する。同
じように、第２のフィールド検出回路７８は、クロック
信号ＰＨ，ＰＶ及びＰｌを受取り、ＰＩＦ信号内に第１
と第２のフィールドが生じたことを示す信号を発生する
。ＰＩＦフィールド補償回路８０は、第１と第２のフィ
ールド検出回路７６及び７８並びに比較器７４の出力を
受取り、サブサンプルされたＰＩＰ信号の一ライン内の
クロック信号Ｍｌの数を示すＰＩＰ　Ｒ口Ｍ？２からの
信号及びクロック信号ｊＡｌの制御の下に、読出しカウ
ンタ６６をして一ラインの等価物をインクリメントした
り、デクリメントする。この目的で、読出しカウンタ６
６はアップ／ダウンカウンタとし、このＰＩＦ　フィー
ルド補償回路８０をＯＲゲート７１を介してこのアップ
／ダウンカウンタのイネーブル（８Ｎ）　入力端子及び
その計数方向（Ｕ／Ｄ）入力端子に接続する。注意すべ
きことは、正規では読出しカウンタ６６が、表示上の全
走査ラインの１７３だけの持続時間コントローラにより
イネーブルされることである。各ラインの残りの時間は
、ＰＩＦフィールド補償回路８０が読出しカウンタ６６
をインクリメントしたり、デクリメントしたりできる。

それ故、読出しカウンタ６６はコントローラのイネーブ
ル出力端子及びＰＩＦフィールド？（ｌｉ　１１１回路
８０のディスエーブル入力端子に接続する。

第２図に戻ると、ｆ’ＩＰ信号は更に復調器１００に加
えられ、その中で輝度（Ｙ）及び色差（Ｕ、Ｖ’）信号
が再生される。これらの信号は次にアナログ−ディジタ
ル（八／（））変換回路１１０に加えられる。

この＾／Ｄ変換回路１１０は、夫々、信号Ｙ、Ｕ及び■
を受は取る低域フィルター１１２．１１４及び１１６を
具える（第４図）。低域フィルタ１１２のしゃ断周波数
は１．３ＭＨｚであり、低域フィルタ１１４及び１１６
のしゃ断周波数は０．１７Ｍｔｌｚである。これらのフ
ィルタ１１２．１１４．１１６の出力は夫々のへ／口変
換器１１８゜１２０及び１２２に加えられる。輝度及び
色差信号の帯域幅が限られているため、へ／Ｄ変換器１
１８．１２０及び１２２は５ビツトの量子化を与えるだ
げでよい。

へ／Ｄ変換１１１１８はクロック信号ＰＩでクロックさ
れ、へ／Ｄ変換器１２０及び１２２はクロック信号Ｐ２
でクロックされる（Ｌ、Ｕ及び■信号のサンプルが８：
ｔｉｔの比率であるため）。

へ／Ｄ変換回路１１０からの出力は次にバーチカルフィ
ルタ回路１３０に加えられる。第９図は輝度信号を処理
するフィルタの一例を示ず。色差信号Ｕ及びＶはフィル
タリングを受けず、輝度信号の遅延を補償する遅延を受
ける。このフィルタは２個の直列に配置された遅延碗１
３２及び１３４を具える。

入力Ｙ信号は遅延線１３２及びＹ信号に１／４を乗算す
るスケーラ１３６に加える。遅延線１３’２の出力は遅
延線１３４と、この出力信号に１７２を乗算するスケー
ラ１３８に接続する。遅延線１３４の出力は、この出力
信号に１／４を乗算するスケーラ１４０に与える。最后
に、スケーラ１３６；　１３８及び１４０の出力は加算
器１４２で組合わされ、その出力がバーチカルフィルタ
されたＹ信号を形成する。

第８Ａ図に示すように、メモリ９０は更にコントローラ
７０により制御され、夫々、書込みカウンタ６２及び正
規に動作している読出しカウンタ６６と同期してｙ、ｕ
、ｖ信号をメモリ９０に出し入れするラッチ回路９２及
び９４を具える。

第２図に示すように、主信号は更に復調器１５０に加え
、そこで輝度信号及び色差信号を再生する。

これらの信号は次にカラーデコーダ１６０に加えられ、
赤色（Ｒ）、緑色（Ｇ）及び青色（Ｂ）の色信号を再生
する。

デコーダ１６０の出力及びラッチ９４を介してのメモリ
３０の出力はディジタル−アナログ（Ｄ／Ａ）変換兼ア
ナログスイッチング回路１７０に加えられる。

第１０図につき説明すると、メモ１Ｊ９０からの信号Ｙ
。

Ｕ及び■は夫々のＤ／Ａ変換器１７２．１７４及び１７
６に加えられる。Ｄ／Ａ変換器１７２はクロック信号Ｍ
ｌでクロックされ、口／Ａ変換器１７４及び１７６はク
ロック信号Ｍ２でクロックされる。Ｄ／Ａ変換器１７４
及び１７６の色差信号出力は低域フィルタ１７８及び１
８０でろ波される。各低域フィルタのしゃ断固波数は０
、５ＭＨｚである。それから、Ｄ／Ａ変換器１７２から
の輝度信号と共に、これらの色差信号はマ）　＋Ｊフッ
クス路１８２に加えられ、Ｒ，Ｇ、Ｂ色信号を再生する
。これらのＰＩＰ　ＲＧＭ信号及び主ＲＧＢ信号は次に
ＰＩＦ　ＲＯＭ？２に応答してコントローラ７０からの
信号により制御されるＲＧロスイッチ１８４の選択入力
端子に加えられる。

次に最后に、ＲＧＢスイッチ１８４の出力を表示装置１
９０に加える。表示装置１９０の走査はクロック信号Ｍ
ｌ及びＭＶで制御される。

第１図に示すように、表示装置１９０上に選択的に、１
日の中の時刻、主チャネル表示及びＰＩＰチャネル表示
又はそのいずれか一方を示せることが望ましい。この目
的でキャラクタゼネレータ（文字発生５）　２００を設
け、これを制御装置３０からチャネル指示を受取る制御
回路６０からの信号により制御する。キャラクタゼネレ
ータ２００からの出力ＲＧＢ信号を表示装置１９０に挿
入するために、Ｄ／Ａ変換兼アナログスイッチング回路
１７０に第２のＲＧＢスイッチ１８６を設ける。この第
２のＲＧＢスイッチ１８６はＲＧＢスイッチ１８４　と
キャラクタゼネレータ２００の出力端子に結合されたセ
レクタ入力端子を有する。コントローラ７０からのスイ
ッチング信号の制御の下に、第２のＲＧ［ｌスイッチ１
８６は、選択的に、ＲＧＢスイッチ１８４及びキャラク
タゼネレータ２００の出力を表示装置１９０に加える。

ここに開示した構造の種々の変形例は当業者にはピンと
来るであろう。しかし、ここに開示したのは本発明の好
適な一実施例であって、説明の便宜上にすぎず、本発明
を制約するものではないことを御理解願いたい。本発明
の精神を逸脱しないこのような変形例は全て特許請求の
範囲に含まれる。

【図面の簡単な説明】

第１図は、本発明を含むカラーテレビジョン受像機の表
示を示す説明図、 第２図は、本発明を含むカラーテレビジョン受像機のブ
ロック図、 第３図は、ここで使用するためのクロック信号発生器の
ブロック図、 第４図は、Ａ／Ｄ変換器のグロック図、第５図は、各フ
ィールド内のラインの構成を示す説明図、 第６八ないし６０図は、ラインの乱れがある場合の説明
図、 第７人ないし７０図は、ラインの乱れを補正した場合の
説明図、 第８八及び８Ｂ図は、第２図の制御回路のブロック図 第９図は、バーチカルフィルタのブロック図、第１Ｏ図
は、へ／口変換兼アナログスイッチのプロッタ図である
。 １０・・・第１のチューナ　　２０・・・第２のチュー
ナ３０・・・制御装置 ４０・・・クローク信号発生器 ４２・・・第１の同期分離回路 ４４・・・第２の同期分離回路 ４６−・・第１　（７）ＰＬＬ　　　　　　４ｇ・ＶＣ
Ｏ６０・・・制御回路　　　　　６２・・・書込みカウ
ンタ６４・・・アドレス発生器　　６６・・・読出しカ
ンラフ６８・・・アドレス発生器　　７０・・・コント
ローラ７１・・・ＯＲゲート７２・・・ＰＩＰ　ＲＯＭ
７４・・・比較器 ７６・・・第１のフィールド検出回路 ７８・・・第２のフィールド検出回路 ８０・・・ＰＩＦフィールド補償回路 ９０・・・メモＩＪ　　　　　　　９２．９４・・・ラ
ッチ回路１００・・・復調器　　　　　１１０・・・Ａ
／Ｄ変換回路１１２〜１１６・・・低域フィルタ １１８〜１２２・・・Ａ／Ｄ変換器 １３０・・・バーチカルフィルタ ［３２・・・遅延線　　　　　１３６〜１４０・・・ス
ケーラ１４２・・・加算器　　　　　１５０・・・復調
器１６０・・・カラーデコーダ １７０・・・Ｄ／Ａ変換兼アナログスイッチング回路１
７２〜１７６・・・Ｄ／Ａ変換器 １７８、１８０・・・低域フィルタ １８２・・・マトリックス回路 １８４・・・ＲＧＢスイッチ １８６・・・第２のＲＧＢスイッチ １９０・・・表示装置 ２００・・・キャラクタゼネレータ 特許出願人　　エヌ・ベー・フィリップス・フルーイラ
ンペンファブリケン 〜 く の し し コ つ 匡

Claims (1)

1. 【特許請求の範囲】 １、第１のビデオ信号を受取る第１のチューナと； この第１のビデオ信号を第１のフレームと して表示し、各フレームが離れた走査ラインから成る２
   個のフィールドを有し、これらの２個のフィールドの第
   ２のフィールド内の走査ラインがこれらの２個のフィー
   ルドの第１のフィールド内の走査ライン間の空間内にイ
   ンタレースされている表示装置と を有するテレビジョン受像機であって、こ のテレビジョン受像機が更に、 第２のビデオ信号を受取る第２のチューナ と； この第２のチューナに結合されていて前記 第２のビデオ信号をサブサンプリングする手段と； 前記第１のチューナとこのサブサンプリン グ手段とに結合されていて前記第１のビデオ信号と上記
   のサブサンプリングされた第２のビデオ信号とを選択的
   に前記表示装置に与える手段と を具え、これにより前記第１のビデオ信号 が前記表示装置上で前記第１のフレームを形成し、前記
   のサブサンプリングされた第２のビデオ信号が同時に前
   記表示装置上で第２のフレームを形成し、この第２のフ
   レームが前記第１のフレームより相当に小さく且つ前記
   第１のフレームの夫々のサイズの部分と置き換わるテレ
   ビジョン受像機において、前記第２のビデオ信号をサブ
   サンプリングする手段が、 第１のクロック信号により制御されつつ、 前記第２のビデオ信号をディジタルビデオ信号に変換す
   るアナログ−ディジタル変換器と；このディジタルビデ
   オ信号の一フィールド の一部を蓄わえるメモリと； 前記アナログ−ディジタル変換器に結合さ れていて、前記第１のクロック信号により制御されつつ
   、前記ディジタル−ビデオ信号の各フィールドの前記一
   部を上記メモリに選択的に与える第１の手段と； 第２のクロック信号により制御されつつ、 前記の蓄わえられているディジタルビデオ信号を前記の
   サブサンプリングされた第２のビデオ信号に変換するデ
   ィジタル−アナログ変換器と； 前記のメモリに結合されており、これまた 第２のクロック信号により制御されつつ、前記の蓄わえ
   られているディジタルビデオ信号を上記のディジタル−
   アナログ変換器に選択的に加える第２の手段とを具え、 ここにおいて前記第２のクロック信号の周 波数が前記第１のクロック信号の周波数のｎ倍であり、
   これにより前記アナログ−ディジタル変換器が水平的に
   前記第２のビデオ信号をサブサンプリングし、他方前記
   ディジタルビデオ信号の各フィールドの前記一部を前記
   メモリに加える前記第１の手段が実効上垂直的に前記第
   ２のビデオ信号をサブサンプリングすることを特徴とす
   るテレビジョン受像機。 ２、前記テレビジョン受像機が表示されているサブサン
   プリングされた第２のビデオ信号内の任意のラインの乱
   れを補正する特許請求の範囲第１項記載のテレビジョン
   受像機において、前記第１の手段が前記ディジタルビデ
   オ信号を前記メモリに選択的に加える第１のラッチ手段
   と、前記第１のクロック信号によりクロックされつつ、
   実効的に、前記メモリに蓄わえられるべき前記ディジタ
   ルビデオ信号の各フィールド内のラインを計数する書込
   みカウンタと、この書込みカウンタに結合され、前記デ
   ィジタルビデオ信号に対しメモリの蓄わえるアドレスを
   発生するアドレス発生器とを具え；前記第２の手段が前
   記の蓄わえられているディジタルビデオ信号を前記ディ
   ジタル−アナログ変換器に選択的に加える第２のラッチ
   手段と、前記第２のクロック信号によりクロックされつ
   つ、実効的に、前記メモリから読出すべき前記の蓄わえ
   られているディジタルビデオ信号の各フィールドのライ
   ンを計数する読出しカウンタと、この読出しカウンタに
   結合され、前記の蓄わえられているディジタルビデオ信
   号のメモリに蓄わえられているアドレスを発生するアド
   レス発生器とを具え；前記テレビジョン受像機が、更に
   、前記書込みカウンタ及び読出しカウンタに結合され、
   この読出しカウンタの内容がこの書込みカウンタの内容
   を越える時を告げる比較器と、夫々、前記第１と第２の
   チューナに結合され、前記第１及び第２のビデオ信号内
   に、夫々、第１及び第２のフィールドが生ずることを決
   める第１及び及び第２のフィールド決定回路と、前記第
   １及び第２のフィールド決定回路並びに前記比較器に結
   合され、前記読出しカウンタを選択的にインクリメント
   又はデクリメントする手段と、両方の前記ラッチ手段、
   前記書込み及び読出しカウンタ並びに前記第１のビデオ
   信号及びサブサンプリングされた第２のビデオ信号を選
   択的に前記表示装置に加える手段に結合され、これによ
   り、前記第１のフィールド決定回路が第１のフィールド
   を示し、（ａ）前記第２のフィールド決定回路が第２の
   フィールドを示し、前記手段が１ラインの等価物だけ前
   記読出しカウンタの内容をインクリメントし、（ｂ）前
   記第２のフィールド決定回路が第１のフィールドを示し
   、前記読出しカウンタの内容が前記書込みカウンタの内
   容より大きく、前記手段が１ラインの等価物だけ前記読
   出しカウンタの内容をインクリメントし、（ｃ）前記第
   ２のフィールド決定回路が第２のフィールドを示し、前
   記読出しカウンタの内容が前記書込みカンウタの内容よ
   り大きく、前記手段が１ラインの等価物だけ前記読出し
   カウンタをデクリメントする制御回路とを具えることを
   特徴とするテレビジョン受像機。 ３、前記制御回路が前記第１のラッチ手段をして前記デ
   ィジタルビデオ信号内の或る限られた数のラインを前記
   メモリに選択的に加え、これにより前記第２のビデオ信
   号を垂直的にサブサンプリングすることを特徴とする特
   許請求の範囲第２項記載のテレビジョン受像機。 ４、前記制御回路が前記第１のラッチ手段をして前記デ
   ィジタルビデオ信号内の各３本のラインの一つを選択的
   に前記メモリに加えることを特徴とする特許請求の範囲
   第３項記載のテレビジョン受像機。 ５、前記テレビジョン受像機が、更に、前記第２のチュ
   ーナと前記アナログ−ディジタル変換器との間に結合さ
   れたバーチカルフィルタを具え、表示上前記のサブサン
   プリングされたビデオ信号内のアライアシングを小さく
   することを特徴とする特許請求の範囲第１項、第２項、
   第３項又は第４項に記載のテレビジョン受像機。 ６、前記制御回路が前記読出しカウンタ及び前記第１の
   ビデオ信号及び前記のサブサンプリングされた第２のビ
   デオ信号を前記表示装置に加える手段を選択的にイネー
   ブルし、前記第１のフレーム内で前記第２のフレームを
   位置決めすることを制御する特許請求の範囲第２項、第
   ３項又は第４項に記載のテレビジョン受像機。 ７、前記第２のクロック信号の周波数を前記第１のクロ
   ック信号の周波数の３倍とすることを特徴とする特許請
   求の範囲第１項記載のテレビジョン受像機。