KR100195361B1 - 와이드 스크린 텔레비젼 - Google Patents
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Abstract
비디오 디스플레이는 제 1 디스플레이 포맷비를 갖는다. 매핑 회로는 조정 가능한 화상 디스플레이를 비디오 디스플레이상에 맵한다. 신호 프로세서는 다른 디스플레이 포맷비중 하나를 갖는 입력 비디오 신호로부터 제 1 및 제 2 비디오 신호를 발생한다. 스위칭 회로는 입력 비디오 신호로서 비디오 신호 소스를 선택적으로 결합한다. 신호 프로세서는 선택적인 보간 및 크로핑에 의해 입력 비디오 신호로부터 데이터를 처리할 수 있다. 동기화 회로는 제 1 및 제 2 신호 프로세서를 매핑 회로와 동기화시킨다. 선택 회로는 출력 비디오 신호를 제 1 및 제 2 처리된 비디오 신호중 하나와 제 1 및 제 2 처리된 비디오 신호의 합성 신호간에 선택한다. 제어 회로는 각 화상이 출력 비디오 신호로 나타내지는 디스플레이 포맷비와 영상 화면비로 조정하기 위해 매핑 회로, 제 1 및 제 2 신호 프로세서 및 선택 회로를 제어한다. 입력 비디오 신호의 다른 디스플레이 포맷비중 하나는 비디오 디스플레이의 제 1 디스플레이 포맷비와 동일할 수 있다. 매핑 회로는 음극선관용 라스터 발생 회로 또는 액정 디스플레이용 어드레스 매트릭스 발생기를 포함할 수 있다.
Description
제1a도 내지 제1i도는 와이드 스크린 텔레비젼의 상이한 디스플레이 포맷을 설명하는 도면이다.
제2도는 2fH수평 주사로 동작하도록 적합화되고 본 발명의 특징에 따른 와이드 스크린 텔레비젼의 블록도이다.
제3도는 제2도에 도시된 와이드 스크린 프로세서의 블록도이다.
제4a도는 1fH수평 주사로 동작하도록 적합화되고 본 발명의 특징에 따른 와이드 스크린 텔레비젼의 블록도이다.
제4b도는 액정 디스플레이 시스템과 동작하도록 적합화되고 본 발명의 특징에 따른 와이드 스크린 텔레비젼의 블록도이다.
제5도는 제4도에 도시된 와이드 스크린 프로세서의 블록도이다.
제6도는 제3도 및 제5도에 도시된 와이드 스크린 프로세서를 보다 상세히 도시된 블록도이다.
제7도는 제6도에 도시된 PIP(picture-in-picture)프로세서의 블록도이다.
제8도는 메인, 보조 및 출력 신호 경로를 설명하기 위한, 제6도에 도시된 게이트 어레이의 블록도이다.
제9도 및 제10도는 전체적으로 크로핑된 신호를 이용한 제1d도에 도시된 디스플레이 포맷의 발생을 설명하는데 유용한 타이밍도이다.
제11a도는 제8도의 메인 신호 경로를 보다 상세히 도시한 블록도이다.
제11b도는 제11a도의 메인 신호 경로에서의 비디오 압축을 설명하는데 유용한 파형을 도시한 도면이다.
제11c도는 제11a도의 메인 신호 경로에서의 비디오 확장을 설명하는데 유용한 파형을 도시한 도면이다.
제13도는 또 다른 메인 신호 경로의 블록도이다.
제14도는 제7도에 도시된 PIP 프로세서의 타이밍 및 제어부의 추림 회로(decimator)를 도시한 블록도이다.
제18도는 제10도 내지 제12도에 도시된 추림 회로를 제어하는데 사용되는 값의 표이다.
제19a도 및 제19b도는 수평 및 수직 입축비를 각각 제어하기 위한 완전히 프로그램 가능한 일반적인 추림 회로의 블록도이다.
제20도는 제2도에 도시된 비월 주사를 순차 주사로 변환하는 회로의 블록도이다.
제21도는 제20도에 도시된 노이즈 감소 회로의 블록도이다.
제22도는 제2도에 도시된 편향 회로를 블록도 형태와 회로도 형태로 조합한 도면이다.
제23도는 수직패닝(panning)의 실행을 설명하는데 유용한 타이밍도이다.
제24a도 내지 제24c도는 제23도의 타이밍도를 설명하는데 유용한 디스플레이 포맷을 도시한 도면이다.
제25는 제2도에 도시된 RGB 인터페이스의 블록도이다.
제26도는 제25도에 도시된 RGB 대 Y.U.V 변환기의 블록도이다.
제27도는 1fH대 2fH변환으로 내부 2fH신호를 발생시키기 위한 회로의 블록도이다.
제28도는 제8도에 도시된 보조 신호 경로의 일부를 도시한 또다른 블록도이다.
제29도는 판독/기록 포인터 충돌의 방지를 설명하는데 유용한 5 라인 FIFO 라인 메모리의 다이아그램이다.
제30도는 게이트 어레이용 보조 경로 동기 회로를 구현하기 위한 간략화된 회로의 블록도이다.
제31도는 상부/하부 필드 지시자와 비디오 프레임의 수평 라인과 대응을 설명하는 타이밍도이다.
제32도 내지 제34도는 상대적 선행성을 나타내는 동시에 디스플레이된 비디오 신호에 대해 비월 주사의 원래 상태를 유지하는 방법을 설명하는 도면이다.
제35a도 내지 제35c도는 제36도에 도시된 회로의 동작을 설명하기 위한 파형을 도시한 도면이다.
제36도는 제31도 내지 제35도와 관련하여 설명한 바 있는 비월 주사의 무결성(integrity)을 유지시키는 회로의 블록도이다.
제37도는 PIP 프로세서와 관련된 비디오 PAM에서의 메모리 매핑을 설명하는 도면이다.
제38도는 메인 비디오 신호와 보조 비디오 신호간의 출력 스위칭을 제어 하기 위한 회로의 블록도이다.
제39도 및 제40도는 제6도 및 제8도의 해상도 처리 회로를 구현하기 위한 각각의 1비트 디더링 및 디디더링 회로의 블록도이다.
제41도 및 제42도는 제6도 및 제8도의 해상도 처리 회로를 구현하기 위한 각각의 2비트 디더링 및 디디더링 회로의 블록도이다.
제43도는 디더링 회로의 동작을 향상시키기 위한 스큐잉(skewing)방식을 설명하는 표이다.
제44도는 제6도 및 제8도의 해상도 처리 회로를 구현하기 위한 또는 다른 대안을 설명하는 표이다.
제45도 및 제46도는 자동 문자박스 검출기의 동작을 설명하기 위한 도면이다.
제47도는 제45도 및 제46도와 관련하여 설명한 바와 같은 자동 문자박스 검출기의 블록도이다.
제48도는 자동 문자박스 검출기를 구현하기 위한 또다른 회로의 블록도이다.
제49도는 자동 문자박스 검출기를 포함한 수직 크기 제어 회로의 블록도이다.
제50a도 내지 제50f도는 메인 비디오 신호의 컬러 성분의 아날로그/디지털 변환을 설명하기 위한 파형을 도시한 도면이다.
제51a도 및 제51b도는 게이트 어레이의 메인 신호 경로에서의 휘도 및 컬러 성분의 스큐잉을 설명하기 위한 파형을 도시한 도면이다.
제52a도 및 제52b도는 비디오 압축을 실행하기 위한 각각 휘도 및 컬러 성분에 대한 메인 신호 경로의 일부를 도시한 도면이다.
제53a도 내지 제52l도는 휘도 성분과 관련하여 컬러 성분의 비디오 압축을 설명하기 위한 도면이다.
제54a도 및 제54b도는 비디오 확장을 실행하기 위한 각각 휘도 및 컬러 성분에 대한 메인 신호 경로의 일부를 도시한 도면이다.
제55a도 내지 제55l도는 휘도 성분과 관련하여 컬러 성분의 비디오 확장을 설명하기 위한 도면이다.
제56도 및 제57도는 제8도, 제11a도 및 제12도의 보간 회로를 구현하는데 사용되는 경우의 2단 가변 보간 필터의 동작을 설명하기 위한 화소를 도시한 도면이다.
제58도는 2단 보상된 가변 보간 필터의 블록도이다.
제59도는 줌 피쳐(Zoom Feature)를 구현하기 위해 구성된 2단 보상된 가변 보간 필터의 블록도이다.
제60도는 8탭을 갖는 2단 가변 필터를 구성하기 위한 회로의 블록도이다.
제61도는 1/16 또는 1/32 해상도 보간 회로의 블록도이다.
제62도는 제61도에 도시된 보간 회로에 대한 K 값 및 C 값의 표이다.
제63도는 K 값으로부터 C 값을 결정하기 위한 회로의 블록도이다.
제64도는 제62도의 회로에 의해 계산된 값을 표로 나타낸 도면이다.
제65도는 K 값으로부터 C 값을 결정하기 위한 또다른 회로의 블록도이다.
제66도는 K 값으로부터 C 값을 결정하기 위한 또다른 회로의 블록도이다.
제67도는 종래의 2단 4점 보간회로(two stage four point interpolator)의 주파수 응답을 나타낸 그래프이다.
제68도는 8점 보간 회로의 주파수 응답을 나타낸 표이다.
제69도는 8점 보간 회로의 주파수 응답을 나타낸 그래프이다.
제70도는 제68도 및 제69도에 대응하는 주파수 응답을 갖는 8점 보간 회로의 블록도이다.
제1a도 내지 제1i도는 본 발명의 상이한 구성에 따라 구현될 수 있는 단일 및 다중 화상 디스플레이 포맷의 각종 조합의 일부를 도시하고 있다. 도면에 도시된 조합의 예는 본 발명의 장치에 따른 와이드 스크린 텔레비젼을 구성하는 특정 회로의 설명을 용이하게 하기 위한 조합이다. 본 명세서의 기재상의 편의를 위해, 비디오 소스 또는 신호에 대한 폭 대 높이의 종래 디스플레이 포맷비를 통상 4×3으로 간주하고, 반면에 와이드 스크린 디스플레이 포맷비를 통상 16×9로 간주한다. 그러나, 본 발명의 장치는 이러한 정의로 제한되지는 않는다.
제1a도는 종래의 4×3 디스플레이 포맷비를 갖는 직시 텔레비젼 또는 투사 텔레비젼의 화면을 도시한다. 16×9 디스플레이 포맷비 화상이 4×3 디스플레이 포맷비 신호로서 전송될 경우, 스크린의 상단과 하단에 검은 막대 부분이 나타난다. 이것을 보통 문자박스(letterbox)포맷으로 지칭한다. 이 경우, 시청되는 화상은 전체 이용 가능한 디스플레이 면적보다 약간 작게 나타난다. 이에 대한 대안으로서, 16×9 디스플레이 포맷비 소스를 전송 전에 4×3 디스플레이 포맷의 시청 화면의 수직 범위를 채울 수 있도록 변환 시킨다. 그러나, 이 경우 스크린의 좌측 및/또는 우측에서 많은 정보가 크로핑될 것이다. 또 다른 대안으로서, 문자박스 화상을 수평이 아닌 수직으로 확장시킬 수도 있으나, 그 결과 수직 확장으로 인해 화상에 왜곡이 나타나게 될 것이다. 세 가지 대안들중 그 어느 것도 특별히 관심을 끌지는 못한다.
제1b도는 16×9 스크린을 도시하고 있다. 16×9 디스플레이 포맷비 비디오 소스는 크로핑 및 왜곡 없이 전체가 디스플레이된다. 그 자체가 4×3 디스플레이 포맷비 신호인 16×9 디스플레이 포맷비 문자박스 화상은 충분한 수직 해상도를 갖는 보다 큰 디스플레이를 제공하기 위해 라인 배가(line doubling)또는 라인 부가(line addition)에 의해 순차적으로 주사될 수 있다. 본 발명에 따른 와이드 스크린 텔레비젼은 제공되는 소스가 메인 소스인지 보조 소스인지 또는 외부 RGB 소스인지 여부에 상관없이 이러한 16×9 디스플레이 포맷비 신호를 디스플레이할 수 있다.
제1c도는 16×9 디스플레이 포맷비의 메인 신호의 화상에 4×3 디스플레이 포맷비 화상이 삽입된 디스플레이를 도시하고 있다. 메인 비디오 신호와 보조 비디오 신호가 16×9 디스플레이 포맷비 소스일 경우, 삽입 화상 또한 16×9 디스플레이 포맷비를 가질 수 있다.
제1d도는 메인 비디오 신호와 보조 비디오 신호가 동일한 크기의 화상으로 디스플레이되는 디스플레이 포맷을 도시하고 있다. 각 디스플레이 영역은 16×9 및 4×3 포맷비와는 다른 8×9의 디스플레이 포맷비를 갖는다. 이러한 디스플레이 영역에 수평 또는 수직 왜곡없이 4×3 디스플레이 포맷비 소스를 표현하기 위해서는 신호가 좌측 및/또는 우측에서 크로핑되어야 한다. 화상의 수평 압착에 의한 약간의 이미지 종횡비 왜곡이 시청감에 지장을 주지 않는다면, 크로핑하지 않고서 화상의 거의 대부분을 나타낼 수 있다. 수평 압착은 화상내의 물체, 즉 화상내의 이미지를 수직 확장시키는 결과를 초래한다. 본 발명에 따른 와이드 스크린 텔레비젼은 종횡비 왜곡없이 크로핑을 최대로 하는 화면 디스플레이와 크로핑없이 종횡비 왜곡을 최대로 하는 화면 디스플레이 범위내에서 크로핑과 종횡비 왜곡을 적절하게 조합할 수 있다.
보조 비디오 신호 처리 경로에서의 데이터 샘플링이 제한됨으로써 메인 비디오 신호로부터의 디스플레이 정도로 크기가 큰 고해상도 화상의 발생이 곤란하게 된다. 이러한 곤란한 문제점들을 극복하기 위해 여러 가지 방법이 개발될 수 있다.
제1e도는 4×3 디스플레이 포맷비 화상이 16×9 디스플레이 포맷비 스크린 중앙에서 디스플레이되는 디스플레이 포맷을 도시하고 있다. 이 경우, 어두운 막대 부분이 스크린 좌우측에 나타난다.
제1f도는 하나의 4×3 디스플레이 포맷비 화상과 3개의 소형 4×3 디스플레이 포맷비 화상이 동시에 디스플레이되는 디스플레이 포맷을 도시하고 있다. 대형 화상 바깥쪽 주변에 있는 소형 화상은 PIP(picture-in-picture)가 아닌 POP(picture-outside-picture)로 지칭된다. PIP라는 용어는 본 명세서에서 2개의 디스플레이 포맷에 대해 사용된다. 와이드 스크린 텔레비젼에 2개의 튜너가 제공될 경우, 즉 2개의 내부 튜너 또는 하나의 내부 튜너와 예를 들어 비디오 카세트 레코드에 설치된 하나의 외부 튜너가 제공될 경우, 디스플레이된 화상 중의 2개의 화상이 소스에 따라 움직임을 실시간으로 디스플레이할 수 있다. 나머지 화상은 정지(freeze) 프레임 포맷으로 디스플레이될 수 있다. 튜너 및 보조 신호 처리 경로를 추가하면 3개 이상의 동화상을 제공하는 것이 가능하다. 한쪽의 대형 화상과 다른 쪽의 3개의 화상은 제1g도에 도시된 바와 같이 위치가 전환될 수 있다.
제1h도는 4×3 디스플레이 포맷비 화상이 중심부에 있고 6개의 소형 4×3 디스플레이 포맷비 화상이 그 양측에 수직열로 디스플레이되는 또다른 디스플레이 포맷을 도시한다. 상술한 포맷에서와 같이, 2개의 튜너가 제공된 와이드 스크린 텔레비젼은 2개의 동화상을 제공할 수 있다. 나머지는 11개의 화상은 정지 프레임 포맷으로 존재하게 된다.
제1i도는 그리드(grid) 형태로 된 12개의 4×3 디스플레이 포맷비 화상을 갖는 디스플레이 포맷을 도시하고 있다. 이러한 디스플레이 포맷은 특히 각 화상이 최소한 상이한 채널의 정지 프레임으로 표시되는 채널 선택 안내를 위해 적합하다. 상술한 바와 같이, 동화상의 수는 이용 가능한 튜너 및 신호 처리 경로의 수에 좌우된다.
제1도에 도시된 여러 종류의 포맷은 나머지 도면에 도시되고 이하에 상세히 설명되는 와이드 스크린 텔레비젼에 의해 구현될 수 있다.
제2도에는 2fH수평 주사로 동작하도록 되어 있고 본 발명의 구성에 따른 와이드 스크린 텔레비젼(10)에 대한 전체적인 블록도가 도시되어 있다. 텔레비젼(10)은 일반적으로 비디오 신호 입력부(20), 새시(chassis)또는 TV 마이크로프로세서(216), 와이드 스크린 프로세서(30), 1fH대 2fH변환기(40), 편향회로(50), RGB 인터페이스(60) YUV 대 RGB 변환기(240), 키네스코프 구동기(242), 직사관 또는 투사관(244) 및 전원(70)을 포함한다. 설명의 편의상 여러 회로를 상이한 기능의 블록으로 묶어 놓았지만, 이것은 이러한 회로들의 상호간의 물리적인 위치를 제한하고자 하는 것은 아니다.
비디오 신호 입력부(20)는 상이한 비디오 소스로부터 복수의 복합 비디오 신호를 수신하도록 되어 있다. 비디오 신호는 메인 비디오 신호 및 보조 비디오 신호로서의 디스플레이룰 위해 선택적으로 전환될 수 있다. RF 스위치(204)는 2개의 안테나 입력 ANTI과 ANT2를 갖는다. 이들은 옥외 안테나 수신 및 케이블 수신을 위한 입력을 나타낸다. RF 스위치(204)는 어느 안테나 입력이 제1 튜너(206)와 제2 튜너(208)에 공급되는지를 제어한다. 제1 튜너(206)의 출력은 선국 수평 편향, 수직 편향 및 비디오 제어와 관련된 수많은 기능을 수행하는 원-칩(202)에 입력된다. 도시된 특정 원-칩은 TA7777형이다. 제1 튜너(206)로부터의 신호에서 기인하여 원-칩에서 형성된 기저대 비디오 신호 VIDEO OUT는 비디오 스위치(200)와 와이드 스크린 프로세서(30)의 TV1 입력단에 입력된다. 비디오 스위치(200)에 대한 다른 기저대 비디오 입력은 AUX1과 AUX2로 표시되어 있다. 이들은 비디오 카메라,레이저 디스크 플레이어, 비디오 플레이어, 비디오 게임기 등을 위한 용도로 사용될 수도 있다. 새시 또는 TV 마이크로프로세서(216)에 의해 제어되는 비디오 스위치(200)의 출력은 SWITCHED VIDEO로 표시되어 있다. SWITCHED VIDEO는 와이드 스크린 프로세서(30)에 입력된다.
와이드 스크린 프로세서(30)를 상세히 도시하고 있는 제3도를 참조하면, 와이드 스크린 프로세서의 스위치(SWI)는 TVI 신호와 SWITCHED VIDEO 신호중의 하나를 선택하여 SEL COMP OUT 비디오 신호로서 Y/C 복호 회로(210:제2도)에 입력한다. Y/C 복호 회로(210)는 적응형 라인 콤브 필터(ADAPTIVE LINE COMB FILTER)서 구성될 수 있다. 2개의 추가 비디오 소스 S1과 S2도 또한 Y/C 복호 회로(210)에 입력된다. 각각의 비디오 소스 S1과 S2는 상이한 S-VHS 소스를 나타내며, 이들 각각은 별도의 휘도 신호 및 색도 신호로 구성된다. 일부의 적응형 라인 콤브 필터에서와 같이 Y/C 복호 회로의 일부로서 통합되거나 별도의 스위치로도 구성될 수 있는 스위치는 TV 마이크로프로세서(216)에 응답하여 각각 Y_M 및 C_IN으로 표시된 출력으로서의 한 쌍의 휘도 및 색도 신호를 선택한다. 선택된 휘도 및 색도 신호쌍은 그후 메인 신호로 간주되어 메인 신호 경로를 따라 처리된다. _M 또는 _MN을 포함하는 신호 표시는 메인 신호 경로에 관한 것이다. 색도 신호 C_IN는 와이드 스크린 프로세서에서 원-칩으로 반송되어 색차 신호 U_M 및 V_M을 형성한다. 여기서 U는 (R-Y)와 등가 표시이며, V는 (B-Y)와 등가 표시이다. Y_M, U_M 및 V_M 신호는 추가의 신호 처리를 위해 와이드 스크린 프로세서에서 디지털 형태로 변환된다.
와이드 스크린 프로세서(30)의 일부로서 기능적으로 정의되어 있느 제2 튜너(208)는 기저대역 비디오 신호 TV2를 형성한다. 스위치(SW2)는 Y/C 복호 회로(220)에 대한 입력으로서 TV2 신호와 SWITCHED VIDEO 신호 중 하나를 선택한다. Y/C 복호 회로(220)는 적응형 라인 콤브 필터로서 구성될 수 있다. 스위치(SW3, SW4)는 Y/C 복호 회로(220)의 휘도 출력 및 색도 출력과 각각 Y_EXT 및 C_EXT로 표시된 외부 비디오 소스의 휘도 신호 및 색도 신호 중의 하나를 선택한다. Y_EXT 및 C_EXT신호는 S-VHS 입력 S1에 대응한다. Y/C 복호 회로(220)와 스위치(SW3, SW4)는 일부 적응형 라인 콤브 필터에서와 같이 결합될 수 있다. 스위치(SW3, SW4)의 출력은 그후 보조 신호로 간주되어 보조 신호 경로를 따라 처리된다. 선택된 휘도 출력은 Y_A로 표시된다. _A, _AX 및 _AUX를 포함하는 신호 표시는 보조 신호 경로에 관련된다. 선택된 색도 신호는 색차 신호 U_A 및 V_A로 변환된다. Y_A, U_A 및 V_A 신호는 추후의 신호 처리를 위해 디지털 형태로 변환된다. 비디오 신호 소스를 메인 신호 경로와 보조 신호로 경로로 전환함으로써 상이한 화상 디스플레이 포맷의 상이한 부분을 위한 소스 선택을 처리하는데 있어서의 유연성이 최대가 된다.
Y_M에 대응하는 복합 동기 신호 COMP SYNC는 와이드 스크린 프로세서에 의해 동기 분리기(212:제2도)에 제공된다. 수평 동기 성분 H와 수직 동기 성분 V은 수직 카운트 다운 회로(214)에 입력된다. 수직 카운트 다운 회로는 와이드 스크린 프로세서(30)로 향하는 VERT RESERT 신호를 발생한다. 와이드 스크린 프로세서는 RGB 인터페이스(60)로 향하는 내부 수직 리셋 출력 신호 INT VERT RST OUT를 발생시킨다. RGB 인터페이스(60)에서의 스위치는 내부 수직 리셋 출력 신호와 외부 RGB 소스의 수직 동기 성분 신호 중 하나를 선택한다. 이 스위치의 출력으로서 선택된 수직 동기 성분 SEL_VERT_SYNC은 편향 회로(50)에 입력된다. 보조 비디오 신호의 수평 및 수직 동기 신호는 와이드 스크린 프로세서에 있는 HV 동기 복호 회로(250)에 의해 형성된다.
1fH대 2fH변환기(40)는 예를 들어, 각 수평 라인을 두 번 디스플레이하거나 동일 필드의 인접 수평 라인을 보간하여 추가의 수평 라인 세트를 발생함으로써 인터레이스 방식의 비디오 신호를 순차 주사된 넌인터레이스 방식의 신호로 변환시키는 기능을 한다. 일부 경우, 인접 필드 또는 인접 프레임간에 검출된 움직임의 레벨에 따라 이전의 라인이 사용될지 또는 보간된 라인이 사용될지의 여부가 결정된다. 2fH타이밍 신호의 발생은 제27도에 보다 상세히 도시되어 있다. 변환기 회로(40)은 비디오 RAM(40)과 관련하여 동작한다. 비디오 RAM은 순차 디스플레이가 가능하도록 프레임의 하나 또는 그 이상의 필드를 저장하는데 사용될 것이다. Y_2fH,U_2fH및 V_2fH신호와 같은 변환된 비디오 테이터가 RGB 인터페이스(60)에 공급된다.
제25도에 보다 상세히 도시된 RGB 인터페이스(60)는 비디오 신호 입력부에 의한 디스플레이용 변환 비디오 데이터 또는 외부 RGB 비디오 데이터의 선택을 가능케 한다. 외부 RGB 신호는 2fH주사에 적합화된 와이드 디스플레이 포맷비 신호로 간주된다. 메인 신호의 수직 동기 성분은 와이드 스크린 프로세서에 의해 INT VERT RST OUT 신호로서 RGB 인터페이스에 공급되며, 이 신호는 선택된 수직 동기 성분 SEL_VERT_SYNC이 편향 회로(50)에 이용될 수 있게 된다. 와이드 스크린 텔레비젼의 조작에 의해 내부/외부 제어 신호 INT/EXT가 발생됨으로써 사용자가 외부 RGB 신호를 선택할 수 있게 된다. 그러나 외부 RGB 신호가 존재하지 않는 경우 외부 RGB 신호 입력을 선택하면, 라스터의 수직 붕괴가 일어날 수도 있고, 음극선관 또는 투사관에 손상을 초래할 수도 있다. 따라서, RGB 인터페이스 회로는 존재하지 않는 외부 RGB 입력 신호의 선택을 무효로 하기 위해 외부 동기 신호를 검출한다. WSP 마이크로 프로세서(340)는 또한 RGB신호에 대한 컬러 및 색조를 제어한다.
와이드 스크린 프로세서(30)는 보조 비디오 신호의 특수한 신호 처리를 위해 PIP 회로(301)를 포함한다. 화상내 화상(Picture-in-picture)이라는 용어는 때때로 축약하여 PIP 또는 Pix-in-pix 로도 표현된다. 게이트 어레이(300)는 제1b도 내지 제1i도의 예에 나타낸 바와 같이 메인 비디오 신호 데이터와 보조 비디오 신호 데이터를 각종의 디스플레이 포맷으로 조합한다. PIP 회로(301)와 게이트 어레이(300)는 와이드 스크린 마이크로 프로세서(WSP μP)(340)에 의해 제어된다. 마이크로프로세서(340)는 직렬 버스를 통해 TV 마이크로프로세서(216)에 응답한다. 직렬 버스는 4개의 신호 라인 즉, 데이터. 클록신호, 인에이블 신호 및 리셋 신호를 위한 라인을 포함한다. 와이드 스크린 프로세서(30)는 또한 3레벨 샌드캐슬(3 level sandcastle) 신호로서의 복합 수직 블랭킹/리셋 신호를 발생시킨다. 이와 달리, 수직 블랭킹 신호 및 수직 리셋 신호는 별개의 신호로서 발생될 수도 있다. 복합 블랭킹 신호는 비디오 신호 입력부에 의해 RGB 인터페이스에 제공된다.
제22도에 보다 상세히 도시되어 있는 편향 회로(50)는 와이드 스크린 프로세서로부터의 수직 리셋 신호, RGB 인터페이스(60)로부터 선택된 2fH수평 동기신호 및 와이드 스크린 프로세서로부터의 추가의 제어 신호를 수신한다. 이들 추가의 제어 신호는 수평 위상 조절(PHASE ADJ), 수직 크기 조절(V SIZE) 및 동서핀 조절(EW ADJ)과 관련이 있다. 편향 회로(50)는 2fH귀건 펄스(2fHFB)를 와이드 스크린 프로세서(30), 1fH대 2fH변환기(40) 및 YUV 대 RGB 변환기(240)에 제공한다.
전체 와이드 스크린 텔레비젼에 대한 동작 전압은 AC메인 전원에 의해 전원 공급되는 전원 공급 장치(70)에 의해 발생된다.
와이드 스크린 프로세서(30)는 제3도에 보다 상세히 도시되어 있다. 와이드 스크린 프로세서의 주요 구성 요소로는 게이트 어레이(300), PIP 회로(301), 아날로그/디지털 변환기(342,346) 및 디지털/아날로그 변환기(360,362,364), 제2튜너(208),와이드 스크린 프로세서 마이크로프로세서(340) 및 와이드 스크린 프로세서 출력 부호화 회로(227)가 있다. 예를 들어 PIP 회로와 같이 1fH및 2fH새시 모두에 공통되는 와이드 스크린 프로세서의 추가의 세부 요소가 제6도에 도시되어 있다. PIP 회로(301:제3도)의 주요 부분을 형성하는 PIP 프로세서(320)는 제7도에 보다 상세히 도시되어 있다. 게이트 어레이(300)는 제8도에 상세히 도시되어 있다. 제3도에 도시되어 있으며 메인 및 보조 신호 경로의 일부를 형성하는 다수의 구성 요소들에 대해서는 이미 설명한 바 있다.
제3도에 도시되어 있는 바와 같이, 제2 튜너(208)는 1F 단(224) 및 오디오단(226)과 접속되어 있다. 제2 튜너(208)는 또한 WSP μP(340)와 관련하여 동작한다. WSP μP(340)은 입출력 I/O부(340A)와 아날로그 출력부(340B)를 포함한다. I/O부(340A)는 색조 제어 신호 TINT, 컬러 제어 신호 COLOR, 외부 RGB 비디오 소스를 선택하기 위한 신호 INT/EXT 및 스위치(SW1 내지 SW6)에 대한 제어 신호를 제공한다. I/O부는 또한 편향 회로와 음극선관을 보호하기 위하여 RGB 인터페이스로부터의 외부 동기 검출 신호 EXT SYNC DET를 모니터한다. 아날로그 출력부(340B)는 각 인터페이스 회로(254,256,258)에 수직 크기, 동서 조절 및 수평 위상에 대한 제어 신호를 제공한다.
게이트 어레이(300)는 예를 들어 제1도에 구분되어 도시되어 있는 각종의 디스플레이 포맷중 어느 하나로 복합 와이드 스크린 디스플레이를 구현하기 위해 메인 및 보조 신호 경로로부터의 비디오 정보를 합성하는 기능을 한다. 게이트 어레이에 대한 클록 정보는 저역 통과 필터(376:제3도)와 관련하여 동작하는 위상 동기 루프(374)에 의해 제공된다. 메인 비디오 신호는 Y_M, U_M 및 V_M으로 표시된 신호와 같이 YUV포맷과 아날로그 형태로와이드 스크린 프로세서에 공급된다.(제3도 참조). 이들 메인 신호는 제6도에 보다 상세히 도시된 아날로그/디지털 변환기(342.346)에 의해 아날로그에서 디지털 형태로 변환된다.
컬러 성분 신호는 일반적인 표식 U 및 V 또는 I 및 Q 신호로 참조되며 U 및 V는 각각 R-Y 신호 및 B-Y 신호로 지정될 것이다. 샘플링된 휘도 대역폭은 시스템 클록 주파수가 1024fH이고,이 1024fH가 대략 16MHz이기 때문에 8MHz로 제한된다. U 신호 및 V 신호가 I에 비해 500KHz 또는 1.5MHz로 제한되므로, 컬러 성분 데이터를 샘플링하기 위해 단일의 아날로그/디지털 변환기와 아날로그 스위치가 사용될 수 있다. 아날로그 스위치 또는 멀티플렉서(344:제6도)에 대한 선택 라인 U/V_MUX은 시스템 클록을 2로 분주함으로써 유도된 8MHz 신호이다. 1클록 폭의 라인 개시 SOL(start of line) 펄스는 이 신호를 각 수평 비디오 라인의 개시시에 0로 동기적으로 리셋시킨다. U/V_MUX 라인은 수평 라인에 걸쳐 각 클록 사이클을 토글링(toggle)한다. 라인 길이가 짝수의 클록 사이클이기 때문에, 일단 초기화되면 U/V_MUX의 상태는 중단없이 지속적으로 0,1,0,1,...을 토글링할 것이다. 아날로그/디지털 변환기(342,346)가 각각 1클록 사이클 만큼 지연되므로, 아날로그/디지털 변환기(342,346)로부터의 Y 및 UV 데이터 스트림은 시프트된다. 이러한 데이터 시프트를 조절하기 위해, 제6도의 게이트 어레이를 블록도로 도시하고 있는 제8도의 메인 신호 처리 경로(304)로부터의 클록 게이팅 정보 C도 유사하게 지연되어야 한다. 만일 클록 게이팅 정보가 지연되지 않는다면, UV 데이터는 삭제될 때 정확하게 쌍을 이루지 않을 것이다. 이것은 UV 테이타의 각 쌍이 하나의 백터를 나타내기 때문에 매우 중요한 문제가 된다. 한 벡터로부터의 U 엘레멘트는 컬러시프트를 유발하지 않고서는 다른 백터들로부터의 V 엘레멘트와 쌍을 이룰 수 없다. 그 대신 이전 쌍으로부터의 V 샘플이 현재의 U 샘플과 함께 검출될 것이다. 이러한 UV 멀티플렉싱 방법은 컬러 성분(U,V) 샘플의 모든 쌍에 대해 2개의 휘도 샘플이 있기 때문에 2:1:1로서 관련된다. U 및 V에 대한 나이퀴스트 주파수는 휘도 나이퀴스트 주파수의 절반으로 감소되는 것이 효과적이다. 따라서, 휘도 성분에 대한 아날로그디지털 변환기 출력의 나이퀴스트 주파수는 8MHz인 반면에, 컬러 성분에 대한 아날로그/디지털 변환기 출력의 나이퀴스트 주파수는 4MHz이다.
PIP 회로 및/또는 게이트 어레이는 테이터 압축에 악영향을 줌에도 불구하고 보조 데이터의 해상도를 증기 시키기 위한 수단을 포함할 수도 있다. 예를 들어 쌍을 이루고 있는 화소 압축과 디더링(dithering) 및 디디더링(dedithering)을 포함하는 다수의 데이터 감소 및 데이터 복원 방식이 개발되었다. 더욱이, 상이한 비트수를 포함하는 상이한 디더링 시퀀스와 상이한 비트수를 포함하는 상이한 쌍을 이루고 있는 화소 압축이 고려되고 있다. 각각의 특정 종류의 화상 디스플레이 포맷에 대한 디스플레이된 비디오의 해상도를 최대로 하기 위해 다수의 특정 테이타 감소 및 복원 방식 중의 한 방식이 WSP μP에 의해 선택될 수 있다.
게이트 어레이는 FIFO(356,358:제8도)로서 구성될 수 있는 라인 메모리와 관련하여 동작하는 보간 회로(337)를 포함한다. 보간회로와 FIFO는 메인 신호를 요구된 바와 같이 재샘플링하는데 사용된다. 보조 신호를 재샘플링하기 위해 추가의 보간 회로를 이용할 수도 있다. 게이트 어레이내의 클록/동기 회로 (341)는 메인 신호와 보조 신호를 조합하여 Y_MX, U_MX 및 V_MX 성분을 갖는 단일의 출력 비디오 신호를 형성하는 테이타 조작을 포함한 메인 및 보조 신호 모두에 대한 데이터 조작을 제어한다. 이들 출력 성분들은 디지털/아날로그 변환기(360,362,364:제6도)에 의해 아날로그 형태로 변환된다. Y, U 및 V로 표시된 아날로그 형태의 신호는 넌인터레이스 주사로의 변환을 위해 1fH대2fH변환기(40)에 공급된다. Y, U 및 V 신호는 또한 부호화 회로(227:제5도)에 의해 Y/C 포맷으로 부호화 되어 패널 잭(panel jack)에서 이용 가능한 와이드 포맷비 출력 신호 Y_OUT_EXT/C-OUT_EXT를 형성한다. 스위치(SW5)는 게이트 어레이로부터의 신호 C_SYNC_MN 또는 PIP 회로(301)로부터의 신호 C_SYNC_AUX 중에서 부호화 회로 (227)에 대한 동기 신호를 선택한다. 스위치(SW6)은 와이드 스크린 패널 출력에 대한 동기 신호로서 Y_M 및 C_SYNC_AUX 중 하나를 선택한다.
수평 동기 회로의 일부분이 제27도에 보다 상세히 도시되어 있다. 위상 비교기(228)는 저역 통과(230), 전압 제어 발진기(232), 분주기(234) 및 커패시터(236)를 포함하는 위상 동기 루프의 일부로서 포함되어 있다. 전압 제어 발진기(232)는 세라믹 공진기(238) 또는 이와 유사한 기능의 것에 응답하여 32fH에서 동작한다. 공진기의 32fHREF 출력은 1fH대 2fH변환기 (40)에 입력된다. 전압 제어 발진기의 출력은 32로 분주되어 적합한 주파수의 제2 입력 신호를 위상 비교기(228)에 제공한다. 분주기(234)의 출력은 와이드 스크린 프로세서 및 1fH대 2fH변환기에 공급되는 1fHREF 타이밍 신호이다. 원-칩으로부터의 32fHREF 및 1fHREF 타이밍 신호는 16으로 분주하는 카운터(400)에 공급된다. 2fH출력은 펄스폭 회로(402)에 공급된다. 1fHREF 신호에 의해 분주기(400)를 프리세팅함으로써 분주기는 비디오 신호 입력부의 위상 동기 루프와 동기적으로 동작하게 된다. 펄스폭 회로(402)는 저역 통과 필터(406)와 2fH전압 제어 발진기(408)를 포함하는 제2 위상 동기 루프의 일부를 형성하는 예를 들어 CA1391 형의 위상 비교기(404)의 적절한 동작을 위해 2fHREF 신호가 적합한 펄스폭을 갖게한다. 전압 제어 발진기(408)는 순차적으로 주사되는 디스플레이를 구동시키는데 사용되는 내부 2fH타이밍 신호를 발생시킨다. 위상 비교기(404)에 대한 다른 입력 신호는 편향 회로(50)로부터의 2fH귀선 펄프 또는 그와 관련된 타이밍 신호이다. 위상 비교기(404)를 포함하는 제2 위상 동기 루프는 각각의 2fH주사 기간이 입력 신호의 각 1fH기간내에서 대칭이 되도록 한다. 그렇지 않으면, 디스플레이는 예컨대, 비디오 라인의 절반이 우측으로 시프트되고 나머지 절반이 좌측으로 시프트되는 라스터 스플릿(split)을 나타낼 것이다.
비월 주사 디스플레이를 순차 주사 디스플레이를 변환하기 위한 회로(900)는 제20도에 블록도로 도시되어 있다. 이 회로는 집적 회로로 구성될수 있다. 이 회로는 인터레이스 주사 성분의 비디오 신호를 순차 주사 즉,넌인터레이스 포맷으로 변환하는데 필요한 신호 처리 기능 모두를 제공한다. 또한,이 회로는 신호의 노이즈를 조절 가능한 양만큼 감소시켜 신호를 바람직한 상태가 되게 한다. 도시된바와 같은 회로는 예를 들어,Hitachi에서 제조한 HM53051P 형의 비디오 RAM 집적 회로 형태의 프레임 메모리(902)와 함께 Y,U 및 V 성분 신호에 대해 사용될 수 있다.
색도 성분 신호 U_C 및 V_C는 디지털 제로 값에 대응하는 전압으로 백 포치 클램프(back porch clamp)에 의해 내부적으로 클램프된다. 클램프 회로(904,906)에 후속하여 아날로그 멀티플랙서(908)가 각 색도 성분을 2MHz 샘플링율로 교번적으로 샘플링한다. 그리고나서, 이들 샘플은 4MHz속도로 동작하는 플래시 A/D변환기(910)에 의해 8비트 디지털 신호로 변환된다. 다음에, 샘플들은 색도 노이즈 감속회로(912)를 거쳐 가속 메모리(914:speedup memory)에 전송된다. 가속 메모리는 각각의 유입 비디오 라인의 53 μsec활성부만을 저장하며,그 결과, 각 색도 성분의 불과 106개의 샘플만이 저장된다. 메모리는 기록 속도의 2배의 속도로 판독되어 2개의 동일한 색도 정보 라인이 생성된다. 신호는 메모리로부터 이용할 수 있는 샘플이 없는 구간 동안 블랭킹 회로(916)에 의해 제로로 블랭크(blank)된다. 2개의 색도 성분은 디멀티플랙서(918)에 의해 분리되어 2개의 D/A 변환기(920,922)를 이용하여 아날로그 형태로 변환된다. D/A변환기에 개한 기준은 버스 제어 회로(924)와 인터페이스하는 직렬 버스에 의해 조절될 수 있으며,필요에 따라 컬러 포화도 조절치로서 사용될 수 있다.
휘도 신호Y_C는 백 포치 동안 직렬 제어 버스를 거쳐 세트될 수 있는 레벨로 클램프(926)에 의해 내부적으로 클램프된다. 이 신호는 16MHz로 동작하는 플래쉬 A/D 변환기(928)에 의해 8비트 디지털 포맷으로 변환된다. 그리고나서, 필요에 따라, 변환된 디지털 신호는 자동 블랙 레벨 조절을 제공하는데 사용될 수 있는 회로(930)에 통과된다. 휘도는 다음과 같은 특성을 갖는 필터(932)에 의해 저역과 통과 필터링된다.
그리고나서, 이러한 저역 통과된 신호는 서브샘플링 회로(934)에 의해 4MHz샘플링율로 서브샘플링 된다. 서브샘플링 신호는 동일한 저역 통과 필터 특성을 사용하는 보간 회로(936)에 의해 다시16MHz 샘플링율로 보간되고, 가산부(938)에서 원래 휘도 신호의 지연된 버전으로부터 감산되어 고주파수 휘도 성분만을 보유한 신호를 생성한다. 고주파수 휘도 신호는 비선형 코어링(coring)또는 불감 대역(dead band)회로(940)에 통과되어 노이즈가 될 수도 있는 작은 신호가 제거된다. 비선형 특성에 대한 결점(breakpoint)은 직렬 제어 버스에 의해 조절될 수 있다.
서브샘플링된 저주파수 신호는 반복 노이즈 감소 회로(942)에 통과된 다음 가산부(946)에서 코어링된 고주파수 신호와 가산될 수 있도록 보간 회로(944)에 의해 다시 16MHz로 보간된다. 그리고나서, 휘도는 가속 메모리(948)를 사용하여 순차 주사 또는 더블 주사 포맷으로 변환된다. 848개의 샘플에 대응하는 53msec의 신호만이 메모리에 저장된다. 이러한 휘도 메모리는 비디오의 각각의 유입 수평라인을 위해 2회 판독된다. 또 다른 보다 작은 가속 메모리(950)는 라인과 라인 사이의 라인에 대한 보간된 휘도와 입력 휘도간의 차분을 나타내는 정보를 포함하고 있다. 보다 작은 가속 메모리는 212개의 샘플을 보유하고 있는 저주파수 정보만을 포함한다. 먼저, 휘도 가속 메모리(948)가 판독되고, 다른 가속 메모리(950)로부터의 차분 신호가 보간 회로(952)에 의해 풀 레이트(full rate)로 보간되어 가산부(907)에서 휘도 신호와 가산된다. 이로써, 보간된 휘도에 대응하는 저주파수 성분을 갖는 신호와 유입 휘도 신호에 대응하는 고주파수 성분을 갖는 신호가 형성된다. 두번째로, 휘도 신호가 판독되고, 차분 신호가 가산되지 않는다. 그 출력은 입력의 2배속 버전이 된다.
가속 메모리 데이터가 이용가능하지 않는 구간 동안 회로 (954)에 의해 블랭킹 삽입된다. 이러한 삽입된 블랭킹의 레벨은 직렬 제어 베어 버스를 사용하여 새시 마이크로프로세서에 의해 조절 가능하다. 이 때 3가지 신호 즉, DATA, CLOCK 및 ENABLE 신호가 필요하다. 가속된 디지털 신호는 D/A 변환기(956)에 의해 아날로그 형태로 변환된다. 변환기에 대한 기준은 제어 버스를 통해 조절될 수 있다.
저주파수 휘도 정보의 라인 보간은 움직임 적응 처리를 이용하여 전체적으로 감소된 샘플링율(4MHz)로 행해진다. 프레임 메모리로서 사용되는 외부의 1Mbit 비디오 RAM(902)은 8비트 저주파수 휘도 신호의 2개 필드와 3비트 움직임 신호의 1개 필드를 저장한다. 비디오 RAM과의 통신은 프레임 메모리 인터페이스(964)를 통해 이루어 진다. 각 저장된 필드는 최고 256 활성 비디오 라인을 나타내는데, 상기 활성 비디오 라인의 각각은 212개의 활성 샘플을 포함하고 있다. 공간 보간(움직임 영역에서의 사용을 위한)은 노이즈 감소된 저주파수 휘도 신호를 1fH지연 회로(958)에 통과시키고 지연된 신호와 지연되지 않은 신호를 회로(960)에서 평균화함으로써 형성된다. 1fH지연 출력 또한 프레임 메모리에 저장된다. 한 필드에서 그 후의 1/2 라인을 뺀 것이 필드 지연된 신호로서 판독된다. 이로써, 움직임이 없는 영역에 사용하기 위한 시간적으로 보간된 신호가 제공된다.
필드 지연된 신호는 프레임 메모리에 다시 저장되고, 다른 필드에서 1/2 라인을 뺀후 에 판독된다. 이 결과 전체 1프레임이 된다. 프레임 지연된 신호는 움직임 검출기(962)에서 샘플 단위(sample-by-sample)에 기초하여 지연되지 않은 신호와 비교된다. 8개의 상이한 레벨의 움직임을 나타내는 3-비트 움직임 신호가 생성된다. 움직임 신호는 또한 프레임 메모리에 저징되고, 한 필드에 그 후의 1/2 라인이 더해져 판독된다. 필드 지연 움직임은 지연되지 않은 움직임과 비교되고, 더 많은 양의 움직임을 나타내는 신호가 회로(978)에서 선택된다. 이러한 움직임 신호는 8개의 상이한 등급으로 공간적 보간된 신호와 시간적 보간된 신호중 하나를 선택할 수 있는 소프트 스위치(soft switch) 또는 페이더(966:fader)를 제어하는데 사용된다.
지연되지 않은 저주파수 휘도 신호는 가산부(968)에서 소프트 스위치의 출력으로부터 감산되어 보간된 휘도와 유입 저주파수 휘도간의 차분을 나타내는 신호를 생성한다. 이 차분 신호는 상술한 바와 같이 별도의 가속 메모리(950)에 저장된다.
순환 노이즈 감소 회로(942)는 제21도에 블록도로 도시되어 있다. 입력 신호는 지연 회로(986)에 의해 지연된 출력 신호의 지연된 버전으로부터 가산부(980)에서 감산된다. 지연 값이 적절하게 선택될 경우, 대부분의 신호에 대해 입력은 지연된 출력과 거의 동일하게 되고, 그 차분이 아주 작게 될 것이다. 다음에, 이러한 차분 신호는 제한 없이(제한될 경우,제한기는 7/8의 이득을 갖는다) 제한기(982)에 통과될 것이다. 제한기의 출력이 가산부(984)에서의 회로 입력에 가산될 경우, 대부분의 입력 신호는 상쇄되어 지연된 출력 신호로 대체된다. 이로 인해 노이즈와 같은 작은 변동이 감소된다. 입력이 지연된 출력과 현저히 다를 경우, 제한 동작이 발생된다. 그 결과의 출력은 입력과 거의 동일하게 된다. 제한 동작이 발생되는 임계 값은 직렬 제어 버스에 의해 조절될 수 있으며, 이로 인해 노이즈 감소량은 0(0의 임계값)에서 임의의 원하는 값까지 변화될 수 있다.
저주파수 휘도 노이즈 감소의 경우, 상술한 회로에서의 지연량은 1프레임 시간과 동일하다. 따라서, 정지 화상의 노이즈는 시간적인 저역 통과 필터에 의해 감소된다. 색도 노이즈 감소 회로는 이들 회로의 2개의 케스케이드 결합, 즉 1샘플시간(0.5μsec)과 동일한 지연 시간을 갖는 회로와 1주사 라인 시간(64μsec)과 동일한 지연 시간을 갖는 회로의 케스케이드 결합으로 구성된다. 제1 회로는 노이즈를 수평 방향으로 필터링하고, 제2 회로는 노이즈를 수직 방향으로 필터링한다.
회로(900)는 제27도와 관련하여 상세히 설명된 1fH대 2fH변환기(40)를 통합할 것이다. 따라서, 제27도의 참조 부호는 제20도의 좌측 하단에 반복 기재된다. 회로에 사용되는 타이밍 신호는 디스플레이의 수평 편향 주파수의 1024배로 위상 고정된 32MHz 발진기(238)로부터 유도된다. 이를 달성하기 위해 편향 회로(50:제2도)로부터의 귀선 신호 2fHFB가 2fH입력에 인가된다. 외부 L-C 네트워크(974)가 32MHz 발진기의 중심 주파수를 설정하는 한편, 외부 R-C 루프 필터(406)가 위상 동기 루프 특성을 설정한다. 내부 타이밍 신호(클램프 게이트, 블랭킹 등)의 위상 맞춤은 직렬 버스에 의해 2fH입력과 관련하여 조절될 수 있다. 1fH입력은 또한 어느 2fH펄스가 유입 라인의 개시점에서 발생하고 어느 2fH펄스가 유입 라인의 중간에서 발생하는지를 설정하는데 필요하다.
수직 펄스 입력, 예를 들어 fvm은 적합한 라인이 프레임 메모리에 저장될 수 있도록 필드의 개시점을 설정하는데 사용된다. 수직 펄스의 리딩 에지와 메모리 동작의 개시점 사이를 통과하는 라인의 수는 버스 명령에 의해 조절될 수 있다. 수평 편향 시스템을 구동시키기 위한 내부 2fH신호를 발생시키는 회로에 대해서는 이미 설명한 바 있다. 1fH입력에 대한 2fH출력의 위상 맞춤은 직렬 버스를 이용하여 조절될 수 있다.
편향 회로(50)는 제22도에 보다 상세히 도시되어 있다. 상이한 디스플레이 포맷을 구현하는데 필요한 요구된 수직 과주사(overscan)의 양에 따라 라스터의 수직 크기를 조절하기 위해 회로(500)가 제공된다. 도면을 참조하여 설명하면, 정전류원(502)은 수직 램프파 커패시터(504)를 충전시키는 일정량의 전류 IRAMP를 제공한다. 트랜지스터(506)는 수직 램프 커패시터와 병렬로 접속되고, 수직 리셋 신호에 응답하여 커패시터를 주기적으로 방전시킨다. 이것은 제1a도에 도시된 바와 같이 확장된 4×3 디스플레이 포맷비 신호 소스에 의해 와이드 스크린 디스플레이를 채우는데 필요한 수직 과주사의 정도에 일치한다. 더 적은 수직 라스터의 크기가 요구되는 정도까지, 수직 램프파 커패시터(504)가 저속으로 보다 작은 피크 값으로 충전되도록 조절 가능한 전류원(508)은 전류 IRAMP를 가변량의 전류 IADJ로 전환한다. 가변 전류원(508)은 제49도에 도시된 수직 크기 제어 회로(1030)에 의해 발생되는 예를 들어 아날로그 형태의 수직 크기 조절 신호에 응답한다. 수직 크기 조절 회로(500)는 전위차계 또는 백 패널 조절 노브(back panel adjustment knob)의해 구현될 수 있는 수동의 수직 크기 조절 회로(510)와는 관련되지 않는다. 어껀 경우에도, 수직 편향 코일(512)은 적절한 크기의 구동 전류를 수신한다. 수평 편향은 위상 조절 회로(518), 동서 핀 보정 회로(514), 2fH위상 동기 루프(520) 및 수평 출력 회로(516)에 의해 제공된다.
RGB 인터페이스 회로(60)는 제25도에 보다 상세히 도시되어 있다. 최종적으로 디스플레이되어야 할 신호는 1fH대 2fH변환기(40)의 출력과 외부 RGB 입력 중에서 선택될 것이다. 본 명세서에 기술된 와이드 스크린 텔레비젼에 대해서는 외부 RGB 입력이 디스플레이 포맷비를 갖는 순차 주사된 소스인 것으로 가정된다. 비디오 신호 입력부(20)로부터의 외부 RGB 신호와 복합 블랭킹 신호는 제26도에 더욱 상세히 도시한 RGB 대 YUV 변환기(610)에 입력된다. 외부 RGB 신호를 위한 외부 2fH복합 동기 신호는 외부 동기 신호 분리기(600)에 입력된다. 스위치(608)는 수직 동기 신호를 선택하고, 스위치(604)는 수평 동기 신호를 선택하며, 스위치(606)는 비디오 신호를 선택한다. 각각의 스위치(604,606,608)는 WSP μP(340)에 의해 발생된 내부/외부 제어 신호에 응답한다. 내부 비디오 소스 또는 외부 비디오 소스는 사용자가 선택한다. 그러나, 외부 RGB 소스가 접속되어 있지 않거나 턴온되지 않았을 때 사용자가 부주의하게 외부 RGB 소스를 선택할 경우 또는 외부 소스가 결락(drop out)될 경우, 수직 라스터가 붕괴되고, 음극선관에 심각한 손상을 초래할 것이다. 따라서, 외부 동기 신호 검출기(602)는 외부 동기 신호가 존재하는지를 검사한다. 외부 동기 신호가 없는 경우, 각 스위치(604,606,608)로부터의 신호가 존재하지 않으면, 외부 RGB 소스의 선택을 방지하기 위해 스위치 오버라이드 제어 신호(switch override control signal)각 스위치에 전송된다. RGB 대 YUV 변환기(610)는 또한 WSP μP로부터의 색조 및 컬러 제어 신호를 수신한다.
RGB 대 YUV 변환기(610)는 제26도에 보다 상세히 도시되어 있다. RGB 신호의 동기 성분은 회로(612,614,616)에 의해 각각 스트립(strip)된다. 상기 신호는 가산 회로(618,620,622)에 의해 대수적으로 조합되어 R-Y(U), B-Y(V) 및 Y 신호를 형성한다. 비트율 증배기(628,634)는 위상이 R-Y 및 B-Y 위상기에 별로 적합하지 않은 경우에도 신호의 실질적인 컬러를 변화시키는 방식으로 R-Y 및 B-Y의 신호의 위상을 변경시킨다. 유사하게, 비트율 증배기(640,638)는 적합한 위상각으로부터의 R-Y 및 B-Y 신호의 변동에도 불구하고 실질적인 색조를 변경시키기 위해 위상을 변화시킨다. 컬러 및 색조 제어 신호는 새시 마이크로프로세서에 응답하여 WSP μP(340)에 의해 발생된다. 이로써, 회로를 추가하지 않고 또한 RGB 소스 그 자체를 조절할 필요없이 외부 RGB 신호의 컬러 및 색조 특성을 편리하게 제어할 수 있게 된다.
적합하게 제한된 레벨의 블랙에 대하여 7.5 IRE 의 Y 신호에서의 불일치가 존재한다. 블랭킹 오프셋 회로(648)는 보상을 위한 7.5 IRE의 레벨 시프트를 삽입한다. KEY 신호는 수직 동기 신호의 트레일링 에지 후 및 활성 비디오의 개시 이전에 비디오 신호의 프런트 포치에서 발생된 제어 신호이다. KET 신호는 회로(646)에 클램핑이 발생하여야 할 때를 설정한다. 지연 회로(624,626)는 컬러 및 색조 제어 명령에 응답하는 후속 변동에도 불구하고 R-Y, B-Y 및 Y 신호의 정확한 위상 관계를 설정한다.
1fH의 수평 주사로 동작하도록 되어 있고 본 발명의 장치에 따른 와이드 스크린 텔레비젼(11)에 대한 전체적인 블록도가 제4a도에 도시되어 있다. 제2도에 도시된 텔레비젼(10)의 상응부에 대응하는 텔레비젼(11)의 부분에는 동일한 참조번호가 부여되어 있다. 텔레비젼(11)은 일반적으로 비디오 신호 입력부(21), 새시 또는 TV 마이크로프로세서(216), 와이드 스크린 프로세서(31), 수평 편향 회로(52), 수직 편향 회로(56), RGB 매트릭스(241), 키네스코프 구동기(242), 직시관 또는 투사관(244) 및 전원(70)을 포함한다. 1fH대 2fH변환기와 RGB 인터페이스는 사용되지 않는다. 따라서,외부의 와이드 디스플레이 포맷비 RGB신호를 2fH주사율로 디스플레이하기 위한 장치가 제공되어 있지 않다. 설명의 편의상 여러 회로를 상이한 기능을 갖는 블록으로 나누어 놓았는데, 이것은 이러한 회로들의 상호간의 물리적인 위치를 제한하고자 하는 것은 아니다.
비디오 신호 입력부(21)는 상이한 비디오 소스로부터 복수의 복합 비디오 신호를 수신하도록 되어 있다. 비디오 신호는 메인 및 보조 비디오 신호로서 디스플레이되도록 선택적으로 전환될 수 있다. RF 스위치(204)는 2개의 안테나 입력 ANT1과 ANT2를 갖는다. 이들은 옥외 안테나 수신 및 케이블 수신을 위한 입력을 나타낸다. RF 스위치(204)는 제1 튜너(206)와 제2 튜너(208)에 어느 안테나 입력이 제공되는지를 제어한다. 제1 튜너(206)의 출력은 선국, 수평 편향, 수직 편향 및 비디오 제어와 관련된 많은 기능을 수행하는 원-칩(203)에 입력된다. 도시된 특정 원칩은 TA8680 형이다. 제1 튜너(206)로부터의 신호에서 기원하여 원-칩에서 형성된 기저대역 비디오 신호 VIDEO OUT는 비디오 스위치(200)와 와이드 스크린 프로세서(31)의 입력단 TV1에 입력된다. 비디오 스위치(200)에 대한 다른 기저대역 비디오 입력은 AUX1과 AUX2로 표시되어 있다. 이들은 비디오 카메라, 비디오 레코더 등을 위해 사용될 수 있다. 새시 또는 TV 마이크로 프로세서(216)에 의해 제어되는 비디오 스위치(200)의 출력은 SWITCHED VIDEO로 표시되어 있다. SWITCHED VIDEO는 와이드 스크린 프로세서(31)에 입력된다.
제5도를 참조하면, 와이드 스크린 프로세서의 스위치(SW1)는 TV1 신호와 SWITCHED VIDEO 신호중의 하나를 선택하여 SELECTED COMP OUT 비디오 신호로서 제4도에 도시된 Y/C 복호 회로(210)에 입력한다. Y/C 복호 회로(210)는 적응형 라인 콤브 필터로서 구성될 수 있다. 추가 비디오 소스 S1도 또한 Y/C 복호 회로(210)에 입력된다. 비디오 소스 S1은 S-VHS 소스를 나타내며, 별도의 휘도 신호 및 색도 신호로 구성된다. 일부의 적응형 라인 콤브 필터에서와 같이 Y/C 복호 회로의 일부로서 통합되거나 별도의 스위치로서 구성될 스위치(SW5)는 TV 마이크로 프로세서(216)에 응답하여 한 쌍의 휘도 및 색도 신호를 각각 Y_M 및 C_IN으로 표시된 출력으로서 선택한다. 선택된 휘도 및 색도 신호쌍은 이후 메인 신호로 간주되어 메인 신호 경로를 따라 처리된다. 와이드 스크린 프로세서내의 복호 회로/복조기(288)는 색차 신호 U_M 및 V_M을 형성한다. 신호 Y_M, U_M 및 V_M은 와이드 스크린 프로세서에서 디지털 형태로 변환되어 게이트 어레이(300)에서 추가로 신호 처리된다.
와이드 스크린 프로세서(31)의 일부로서 기능적으로 한정된 제2 튜너(208)는 기저대역 비디오 신호 TV2를 형성한다. 스위치(SW2)는 TV2 신호와 SWICHED VIDEO 신호중 하나를 Y/C 복호 회로(220)에 대한 입력으로서 선택한다. Y/C 복호 회로(220)는 적응형 라인 콤브 필터로서 구성될 수 있다. 스위치(SW3, SW4)는 Y/C 복호 회로(220)의 휘도 출력 및 색도 출력과 각각Y_EXT 및 C_EXT로 표시된 외부 비디오 소스의 휘도 신호와 색도 신호 중의 하나를 선택한다. Y_EXT 및 C_EXT 신호는 S-VHS 입력 S1에 대응한다. Y/C 복호 회로(220)와 스위치(SW3, SW4)는 일부 적응형 라인 콤브 필터에서와 같이 조합될 수 있다. 스위치(SW3, SW4)의 출력은 이후 보조 신호로 간주되어 보조 신호 경로를 따라 처리된다. 선택된 휘도 출력은 Y_A로 표시된다. 선택된 색도는 색차 신호 U_A 및 V_A로 변환된다. Y_A, U_A, 및 V_A신호는 추가의 신호 처리를 위해 디지털 형태로 변환된다. Y_A, U_A 및 V_A 신호는 추가의 신호 처리를 위해 디지털 형태로 변환된다. 비디오 신호 소스를 메인 신호 경로와 보조 신호 경로로 전환함으로써 상이한 화상 디스플레이 포맷의 상이한 부분에 대한 소스선택을 처리하는데 있어서의 유연성이 최대가 된다.
와이드 스크린 프로세서(30)는 보조 비디오 신호의 특수한 신호 처리를 위해 PIP 프로세서(320:제6도)를 포함한다. 게이트 어레이(300)는 제1b도 내지; 제1i의 예에 나타낸 바와 같이, 메인 비디오 신호 데이터와 보조 비디오 신호 데이터를 여러 종류의 와이드 디스플레이 포맷으로 조합된다. PIP 프로세서(320)와 게이트 어레이(300)는 와이드 스크린 마이크로 프로세서(WSP μP)(340)에 의해 제어된다. 마이크로 프로세서(340)는 직렬 버스를 통해 TV 마이크로프로세서(216)에 응답한다. 직렬 버스는 4개의 라인 즉, 데이터, 클록, 인에이블 및 리셋 신호를 위한 라인을 포함한다. 와이드 스크린 프로세서(30)는 또한 3레벨 샌드캐슬 신호로서의 복합 수직 블랭킹/리셋 신호를 발생시킨다. 이와 달리, 수직 블랭킹 신호 및 수직 리셋 신호는 별개의 신호로서 발생될 수도 있다. 복합 블랭킹 신호는 비디오 신호 입력부에 의해 RGB 인터페이스에 제공된다.
메인 신호의 수평 및 수직 동기 성분은 와이드 스크린 프로세서의 일부인 복조기(288)의 일부분은 형성하는 동기 분리기(286)에서 형성된다. 수평 동기 성분은 1fH위상 동기 루프(290)에 입력된다. 보조 비디오 신호의 수평 및 수직 동기 신호는 와이드 스크린 프로세서(31)내의 동기 분리기(250)에 의해 형성된다. 수평 편향 회로(52)(제4a도)는 WSP μP로부터의 동서 핀 조절 신호 및 수평 위상 제어 신호에 응답하여 원-칩과 관련하여 동작한다. 수직 편향 회로(56)는 수직 크기 조절 회로(54)에 응답한다. 수직 크기 조절 회로(54)는 WSP μP(340)로부터의 수직 크기 제어 신호에 응답하고, 상술한 2fH새시에 대한 수직 크기 제어와 유사한 방식으로 동작한다.
와이드 스크린 프로세서(31)는 제5도에 보다 상세히 도시되어 있다. 와이드 스크린 프로세서의 주요 구성요소로는 게이트 어레이(300), PIP회로(301), 아날로그/디지털 변환기(342,346), 디지털/아날로그 변환기(360,362,364), 제2 튜너(208), 와이드 스크린 프로세서 마이크로프로세서(340) 및 와이드 스크린 출력 YC 부호화 회로(227)가 있다. 1fH및 2fH새시 모두에 공통인, 예를 들어 PIP 회로와 같은 와이드 스크린 프로세서의 추가의 세부 구성은 제6도에 도시되어 있다. PIP 회로(301)의 주요 부분을 형성하는 PIP프로세서(320)는 제7도에 보다 상세히 도시되어 있다. 게이트 어레이(300)는 제8도에 상세히 도시되어 있다.제3도에 도시되어 있으며 메인 및 보조 신호 경로의 일부를 형성하는 다수의 구성요소들에 대해서는 이미 상세히 설명한 바 있다. 다수의 다른 구성요소 즉,제2 튜너(208), WSP μP(34)와 그 인터페이스 출력, 아날로그/디지털 변환기와 디지털/아날로그 변환기, 게이트 어레이(300), PIP 회로(301) 및 PLL(374)은 제3도와 관련하여 설명된 바와 같이 동작하므로 그에 대한 세부 사항에 대해서는 반복하여 설명하지 않는다.
메인 비디오 신호는 Y_M 및 C_IN으로 표시된 신호로서 아날로그 형태로 와이드 스크린 프로세서에 공급된다. 신호 C_IN는 복조기(288)에 의해 색차 신호 U_M 및 V_M로 디코딩된다. 이들 메인 신호는 제6도에 보다 상세히 도시된 아날로그/디지털 변환기(342,346)에 의해 아날로그에서 디지털 형태로 변환된다. 보조 비디오 데이터 또한 Y_A, U_A 및 V_A으로 표시된 신호로서 YUV 포맷과 아날로그 형태로 되어 있다. PIP 회로(301)에서, 이들 보조 신호는 디지털 형태로 변환되고, 메인 신호와의 동기를 위해 필드 메모리에 압축 저장되며, 예를 들어 라인 단위(line-by-line)를 기초로 멀티플렉싱함으로써 선택된 화상 디스플레이 포맷에 의해 요구되는 바와 같은 메인 신호와의 조합을 위해 게이트 어레이(300)에 제공된다. PIP회로의 동작은 제6도와 관련하여 보다 상세히 설명된다. PIP 회로 및/또는 게이트 어레이 또한 데이터 압축에 악영향을 줌에도 불구하고 보조 데이터의 해상도를 증가시키기 위한 수단을 포함할 수 있다. Y,U 및 V로 표시되는 아날로그 형태의 신호는 부호화 회로(227)에 공급되어 원-칩(203)에 입력되는 와이드 포맷비 출력 신호 Y_OUT_EXT/C_OUT_EXT를 형성한다. 부호화 회로(227)는 게이트 어레이로부터 C_SYNC_AUX 신호 중의 하나를 아날로그/디지털 변환기의 입력으로서 선택한다. 원-칩은 키네스코프 구동기(242)에 RGB 포맷 신호를 공급하는 RGB 포맷 신호를 공급하는 RGB 매트릭스(241)를 위한 YUV 포맷 신호를 Y_OUT_EXT 신호 및 C_OUT_EXT 신호로부터 발생시킨다.
제6도는 1fH새시 및2fH새시에 공통인 각각 제3도 및 제5도에 도시된 와이드 스크린 프로세서(30,31)를 보다 상세히 도시한 블록도이다. Y_A, U_A 및 V_A 신호는 해상도 처리 회로(370)를 포함할 수 있는 PIP 프로세서(320)에 입력된다. 본 발명의 특징에 따른 와이드 스크린 텔레비젼은 비디오 화상을 확장 및 압축시킬 수 있다. 제1도에 별도 부분으로 예시된 여러 종류의 복합 디스플레이 포맷에 의해 실시된 특정 효과는 해상도 처리 회로(370)로부터의 해상도 처리된 데이터 신호 Y_RP, U_게 및 V_RP를 수신할 수 있는 PIP 프로세서(320)에 의해 나타난다. 해상도 처리 과정이 항상 필요한 것은 아니고 선택된 디스플레이 포맷 동안만 필요하다. PIP 프로세서(320)는 제7도에 보다 상세히 도시되어 있다. PIP프로세서의 주요 구성요소로는 아날로그/디지털 변환기(322), 입력부(324), 고속 스위치(FSW) 및 버스부(326), 타이밍 및 제어부(328), 디지털/아날로그 변환기(330)가 있다. 타이밍 및 제어부(328)는 제14도에 보다 상세히 도시되어 있다.
PIP 프로세서(320)는 톰슨 콘슈머 일렉트로닉스 인코오포레이티드사에서 개발된 기본 CPIP 칩의 개선된 변형물로서 실시될 수 있다. 기본 CPIP 칩은 미국 인디아나주의 인디아나폴리스에 소재한 톰슨 콘슈머 일렉트로닉스 인코포레이티드사에서 출간한 The CTC 140 Picture in Picture(CPIP) Technical Traing Manual이라는 명칭의 출판물에 더 상세히 설명되어 있다. 다수의 특수한 특징 또는 효과가 가능하며 이에 대해 후술할 것이다. 기본적인 특수 효과는 제1c도에 도시된 바와 같이 대형 화상의 일부분에 소형 화상을 중첩한 디스플레이이다. 대형 화상 및 소형 화상은 동일한 비디오 신호 또는 상이한 비디오 신호로부터 발생돨 수 있으며 이들은 상호 교체되거나 혹은 스왑(swap)될 수 있다. 일반적으로, 오디오 신호는 항상 대형 화상에 대응하도록 전환된다. 소형 화상은 스크린 상의 어떠한 위치로로 이동되거나 또는 다수의 소정 위치를 통하여 단계적으로 이동될 수 있다. 줌 특징은 소형 화상의 크기를 예를 들어 이미 설정된 수많은 크기들중 임의의 어느 하나로 중가 및 감소시킨다. 제1d도에 도시된 디스플레이 포맷에서 처럼 어떤 지점에서는 대형 화상과 소형 화상이 사실상 동일한 크기가 된다.
제1b도, 제1e도 또는 제1f도에 도시된 도면과 같은 단일 화상 모드에서, 사용자는 예를 들어 1.0:1 내지 5.0:1의 비율로 단계적으로 단일 화상의 내용을 확대 및 축소시킬 수 있다. 줌 모드 동안, 사용자가 화상 내용을 검사 또는 패닝(상하로 움직이게 함)할 수 있어 스크린 이미지가 화상의 상이한 영역을 가로질러 이동할 수 있게 될 것이다. 어떤 경우에든 즉, 소형 화상이나 대형 화상 또는 줌 화상은 고정 프레임(정지 화상 포맷)으로 디스플레이될 수 있다. 이러한 기능은 비디오의 최종 9프레임의 비디오가 스크린상에 반복될 수 있는 스트로브 포맷을 가능하게 한다. 프레임 반복율은 초당 30프레임에서 초당 0프레임까지 변경될 수 있다.
본 발명은 또 다른 장치에 따른 와이드 스크린 텔레비젼에 사용되는 PIP 프로세서는 전술된 기본 CPIP 칩의 현재 구조와는 상이하다. 기본 CPIP 칩이 16X 9 스크린을 갖는 텔레비젼에 비디오 가속 회로가 없이 사용될 경우, 삽입 화상은 더 넓은 16X9 스크린 상의 주사에 의해 발생되는 실질적인 4/3배의 수평 확장으로 인해 종횡비 왜곡을 나타낼 것이다. 화상내의 물체는 수평으로 연장될 것이다. 외부의 가속 회로가 이용될 경우, 종횡비 왜곡은 발생하지 않지만 전체 스크린에 화상이 전부 채워지지는 않을 것이다.
종래의 텔레비젼에 사용된 바와 같은 기본 CPIP칩에 기반을 둔 PIP 프로세서는 어떤 바람직하지 않은 결과를 낳는 특정 방식으로 동작된다. 유입 비디오는 메인 비디오 소스의 동기 신호에 대해 고정되는 640fH으로 샘플링된다. 즉, CPIP 칩과 관련된 비디오 RAM에 저장된 데이터는 유입 보조 비디오 소스에 대해 직교적으로 샘플링되지 않는다. 이것이 필드 동기에 대한 기본 CPIP 방법의 근본적인 한계이다. 입력 샘플링율의 비직교 성질(nonorthogonal nature)은 스큐 에러(skew error)를 유발시킨다. 이러한 한계는 CPIP 칩과 함께 비디오 RAM이 사용되어 데이터를 기록 및 판독하기 위해 동일 클록을 사용해야만 하는 결과에서 비롯된다. 비디오 RAM(350)과 같은 비디오 RAM으로부터의 데이터가 디스플레이될 경우, 스큐 에러는 화상의 수직 에지를 따라 랜덤한 지터(jitter)로 나타나며, 이러한 지터는 통상 아주 바람직하지 않은 것으로 간주된다
기본 CPIP 칩과는 상이한 본 발명의 장치에 따른 PIP 프로세서(320)는 비디오 데이터를 복수의 선택 가능한 디스플레이 모드들중 하나의 모드로 비대칭 압축시키는데 적합하다. 이러한 동작 모드에서, 화상은 수평방향으로 4:1, 수직 방향으로 3:1 압축된다. 이러한 비대칭 압력 모드는 비디오 RAM에의 저장을 위한 종횡비 왜곡된 화상을 발생한다. 화상에서의 물체는 수평으로 압착된다. 그러나, 이들 화상이 16X9 디스플레이 포맷비 스크린의 디스플레이를 위해 예를 들어 채널 주사 모드에서와 같이 정상적으로 판독될 경우, 화상은 올바르게 나타난다. 이 때 스크린에는 화상이 전부 채워지게 되며 종횡비에는 왜곡이 나타나지 않는다. 본 발명의 이러한 특징에 따른 비대칭 압축 모드에 의해 외부의 가속 회로 없이도 16X9 스크린 상에 특수 디스플레이 포맷을 발생할 수 있게 된다.
제14도는 예를 들어 상술한 CPIP 칩의 수정된 버전인 PIP 프로세서의 타이밍 및 제어부(328)의 블록도이다. 상기 타이밍 및 제어부는 복수의 선택 가능한 디스플레이 방식중 하나로서 비대칭 압축을 실시하기 위한 추림(decimation) 회로(328C)를 포함한다. 다른 디스플레이 모드는 상이한 크기를 갖는 보조 화상을 제공한다. 각각의 수평 및 수직 추림 회로는 WSP μP(340)의 제어하에서의 테이블 값으로부터의 압축 인자를 위해 프로그램된 카운터를 포함한다. 그 값의 범위는 1:1, 2:1, 3:1 등이 될 수 있다. 압축 인자는 테이블을 구성한 방법에 따라서 대칭 또는 비대칭이 될 수 있다. 압축비의 제어는 또한 WSP μP(340)의 제어하에서 전체적으로 프로그램 가능한 범용 추림 회로에 의해 실시될 수 있다. 추림 회로(328C)는 제15도 내지 제18도에 더욱 구체적으로 도시되어 있다.
제15도는 수평 압축을 실행하기 위한 회로의 블록도이다. 상기 회로는 MOD_N_CNTRI으로 표시된 카운터(850)에 의해 형성된 추림 회로를 이용한다. N 입력단의 수치는 수평 N 인자 HOR_N_FACTOR 이다. 수평 N 인자는 보조 신호의 비디오 데이터에 의해 표현된 화상이 PIP 또는 POP로서의 디스플레이를 위한 크기로 감소되는 정도와 관련되며, 그에 따라서 라인내의 픽셀이 서브샘플링되는 샘플링율의 측정치가 된다. 부하 값 입력단 LOAD_VAL에 대한 수치 입력은0으로 세트된다. 리플 캐리 아웃 RCO 출력은 수평 라인 샘플 인에이블 신호이다. 제16도는 수직 압축을 실행하기 위한 회로의 블록도이다. 이 회로는 MOD_N_CNTR2로 표시된 카운터(858)에 의해 형성된 추림 회로를 이용한다. 상기 회로의 N 입력단의 수치 값은 수직 N인자 VERT_N_FACTOR 이다. 수직 N 인자도 또한 보조 신호의 비디오 데이터에 의해 표현된 화상이 PIP 또는 POP 로서의 디스플레이를 위한 크기로 감소되는 정도와 관련이 있지만, 이 경우 수직 N 인자는 서브샘플링을 위해 얼마나 많은 수평 라인이 선택되는지를 나타내는 측정치이다. 부하 값 입력단 LOAD_VAL에 대한 수치 입력은 수직 N 인자를 기초로 한 수치 계산에 의해 결정된다. 수식 N 인자는2가 가산되고, 그 결과의 합계가 2로 분주되며, 그 분주 결과가 상부/상하 필드 타입 신호 U/L_FIELD_TYPE에 의해 게이팅된다. 카운터(858)의 출력은 수직 라인 샘플 인네이블 신호이다.
수평 및 수직 N 인자는 제17에 도시된 회로(859)에 의해 발생된다. 그 입력인 N_FACTOR 값의 범위는 0 내지 7이다. 각 N 값은 제18도의 표에 도시된 바와 같이 수평 및 수직 압축비 쌍에 대응한다. N 인자는 WSP μP(340)에 의해 제공된다. 회로(859)는 멀티플렉서(862,864) 및 비교 기준 수치가 6인 비교 회로(860)를 포함한다. 6 이외의 각 N 인자에 대해, 수평 압축비와 수직 압축비는 멀티플렉서들의 0 입력단으로 인해 대칭이 된다. N 인자가 6일 경우, 멀티플렉서들의 1입력단은 출력으로서 게이트된다. 이들 입력은 수평으로 4:1 그리고 수직으로 3:1인 비대칭 압축의 결과를 낳는다.
추림 회로 기능에서의 카운터는 정수 추림 회로(decimator)로서 도시된다. 그러나, 수평 압축 인자가 수직 압축 인자의 4/3배일 경우, 그 처리는 정수 증분 만큼의 이미지의 압축으로 제한하여서는 안된다. 또한, 비대칭 압축은 16X9의 디스플레이 포맷비를 갖는 와이드 스크린 어플리케이션에만 제한되는 것은 아니다. 디스플레이 포맷비가 예를 들어 2:1일 경우, 수평 압축 인자는 수직 압축 인자의 3/2배가 될 것이다.
제19a도 및 제19b도에 도시된 바와 같이, WSP μP(340)의 제어하에서 전체적으로 프로그램 가능한 범용 추림 회로에 의해 압축비를 제어할 수 있다. 수평 압축 인자는 가산부(866), 8개의 OR 게이트 어레이(868) 및 래치(870)를 포함하는 제19a도의 회로에 의해 발생된다. 어레이 (868)의 8비트 출력의 각 비트는 H_RESET가 발생하면 HI를 나타낸다. H_RESET 신호가 로우일 경우, 어레이(868)의 출력은 가산부(866)의 출력인 어레이의 입력과 동일하다. 수직 압축 인자는 가산부(872), 멀티플렉서(874) 및 래치(876)를 포함하는 제 19b도의 회로에 의해 발생된다. 각 회로에서, 가산 회로의 캐리인 CI(carry in)입력은 고정된 논리 하이 신호에 해당되는 전압에 접속된다. 각각의 회로에서, 가산 회로의 캐리 아웃 CO 출력은 각 샘플 인에이블 신호이다. 제19b도의 회로에서, 멀티플렉서의 1입력단은 고정된 논리 로우 신호에 해당되는 접지에 접속된다. 수평 및 수직 압축 인자는 WSP μP(340)에 의해 공급된다.
풀 스크린 PIP 모드에서, PIP 프로세서는 프리 런(free run) 발진기(348)와 함께 예컨대 적응형 라인 콤브 필터와 같은 복호 회로로부터 Y/C 입력을 수신하고, 그 신호를 Y, U, V 컬러 성분으로 디코딩하며, 수평 및 수직 동기 펄스를 발생시킬 것이다. 이들 신호는 줌 모드, 정지 모드(freeze mode), 채널 주사 모드 등의 여러 가지 풀 스크린 모드를 위해 PIP 프로세서에서 처리된다. 예를 들어, 채널 주사 모드 동안, 비디오 신호 입력부로부터 제공된 수평 및 수직 동기는 샘플링된 신호(상이한 채널)가 동기 펄스와 관련이 없고 조만간 랜덤한 움직임에서 스위칭될 것이기 때문에 많은 불연속성을 가질 것이다. 따라서, 샘플 클록(및 판독/기록 비디오 RAM 클록)은 프리 런 발진기에 의해 결정된다. 정지 모드 및 줌 모드의 경우, 샘플 클록은 이러한 특수 경우에 디스플레이 클록 주파수와 동일하게 되는 유입 비디오 수평 동기될 것이다.
제6도를 참조하면, PIP 프로세서로부터 출력된 아날로그 형태의 Y, U, V 및 C_SYNC(복합 동기 신호)는 3.58MHz발진기(380)와 관련하여 동작하는 부호화 회로(366)에 의해 Y/C 성분으로 재부호화될 수 있다. 이 Y/C_PIP_ENC 신호는 Y/C 스위치(도시되지 않음)에 접속될 수 있고, 이로써 재부호화된 Y/C 성분이 메인 신호의 Y/C 성분 대신 사용될 수 있게 된다.이 점에서, PIP 부호화된 Y, U, V 및 동기 신호는 새시의 나머지 부분에서 수평 및 수직 타이밍의 기초가 된다. 이러한 모드의 동작은 메인 신호 경로에서의 보간 회로 및 FIFO의 동작에 의거하여 PIP에 대해 줌 모드를 실행하는데 적합하다.
예를 들어 제1i도에 도시된 것과 같은 다중 채널 모드에서는 소정의 주사 리스트의 12의 채널이 12개의 소형 화상으로 동시에 디스플레이될 수 있다. PIP프로세서는 3.58MHz 발진기(348)에 응답하는 내부 클록을 갖는다. 유입 보조 신호는 아날로그 형태에서 디지털 형태로 변환되고, 선택된 특수힌 효과에 응답하여 비디오 RAM(350)에 로딩된다. 상술한Technical Training Manual에서의 실시예에서는 컴파일된 특정 결과가 메인 신호 비디오 데이터와 조합되기 전에 PIP 프로세서에서 다시 아날로그 형태로 변환된다. 그러나, 본 명세서에 기술된 와이드 스크린 텔레비젼에서는 부분적으로는 실행 가능한 상이한 클록 주파수의 수가 제한되기 때문에 보조 데이터가 PIP 프로세서(320)에 의해 추가 처리됨이 없이 비디오 RAM(350)으로부터의 직접 출력이 된다. 클록 신호의 수를 최소로 함으로써 텔레비젼 회로내에서의 무선 주파수 간섭이 감소된다는 장점이 있다.
제7도에서, PIP 프로세서(320)는 아날로그/디지털 변환기(322)와, 입력부(324)와, 고속 스위치(FSW) 및 버스 제어부(326)와, 타이밍 및 제어부(328)와, 디지털/아날로그 변환기(330)를 포함한다. 일반적으로, PIP 프로세서(320)는 비디오 신호를 휘도 신호(Y) 및 색차 신호(U,V)로 디지털화하고 서브 샘플링하여 그 결과를 상술한 바와 같은 1Mbit 비디오 RAM(350)에 저장한다. PIP 프로세서(320)와 관련된 비디오 RAM(350)은 1Mbit의 메모리 용량을 갖는데, 이것은 8비트 샘플을 갖는 비디오 데이터의 잔체 필드를 저장하기에 충분하지는 않은 용량이다. 메모리 용량을 증가시키면, 비용이 상승되고, 보다 복잡한 관리 회로를 필요로 할 것이다. 보조 채널에서의 샘플당 비트수를 작게 하면 시종일관 8비트 샘플로 처리되는 메인 신호와 관련한 양자화 해상도 또는 대역폭이 감소된다. 이러한 대역폭의 실질적인 감소는 보조 디스플레이 화상이 비교적 작을 때는 항상 문제가 되는 것은 아니지만 보조 디스플레이 화상이 예를 들어 메인 디스플레이 화상과 동일한 크기인 경우와 같이 큰 경우에는 곤란한 문제가 될 수 있다.
해상도 처리 회로(370:제6도)는 보조 비디오 데이터의 양자화 해상도 또는 유효 대역폭을 증가시키기 위한 한가지 이상의 방식을 선택적으로 실행할 수 있다. 예를 들어 쌍을 이루는 화소 압축(paired pixel compression) 방식과 디더링 및 디디더링 방식을 포함한 다수의 데이터 감소 및 데이터 복원 방식이 개발되었다. 디디더링 회로는 이하에 보다 상세히 설명되는 바와 같은 게이트 어레이의 보조 신호 경로에서의 비디오 RAM(350)의 후단에 배치될 것이다. 또한, 상이한 비트수를 포함하는 상이한 디더링 및 디디더링 시퀀스와 상이한 비트수를 포함하는 상이한 쌍을 이루는 화소 압축이 고려된다. 각각의 특수한 종류의 화상 디스플레이포맷에 대한 다스플레이 비디오의 해상도를 최대로 하기 위해 다수의 특수한 데이터 감소 및 복원 방식 중의 한 방식이 WSP μP에 의해 선택될 수 있다. 해상도 처리 회로는 제56도 내지 제 70도와 관련하여 상세히 설명된다.
휘도와 색도 차분 신호는 8:1:1의 6-비트 Y, U,V 유형으로 저장된다. 즉 각 성분은 6-비트 샘플로 양자화된다. 색차 샘플의 쌍 마다에 대해 8개의 휘도 샘플이 존재한다. PIP프로세서(320)는 유입 비디오 데이터가 유입 보조 비디오 동기 신호에 로크된 640fH클록 주파수로 샘플링되는 모드로 동작된다. 이 모드에서는 비디오 RAM에 저장된 데이터가 직교적으로 샘플링된다. 데이터가 PIP 프로세서 비디오 RAM(350)으로부터 판독될 경우, 그 데이터는 유입 보조 비디오 신호에 동기된 동일한 640fH클록을 사용하여 판독된다. 그러나, 이러한 데이터가 직교적으로 샘플링 및 저장되어 직교적으로 독출될 수 있다고 하더라도, 메인 비디오 소스와 보조 비디오 소스의 비동기적 성질로 인하여 비디오 RAM(350)으로부터 직접 직교적으로 디스플레이될 수는 없다. 메인 비디오 소스와 보조 비디오 소스는 이들이 동일한 비디오 소스로부터의 신호를 디스플레이하는 경우에만 동기될 수 있을 것 이다.
비디오 RAM(350)으로부터의 데이터 출력인 보조 채널을 메인 채널에 동기 시키기 위해서는 추가의 처리 과정이 필요하다. 다시 제6도를 참조하면 2개의 4비트 래치(352A,352B)는 비디오 RAM 4-비트 출력 포트로부터의 8-비트 데이터 블록을 재합성하는데 필료하다. 이 4비트 래치는 또한 데이터 클록 주파수를 1280fH에서 640fH로 감소시킨다.
일반적으로, 비디오 디스플레이 및 편향 시스템은 메인 비디오 신호에 동기화된다. 메인 비디오 신호는 상술한 바와 같이 와이드 스크린 디스플레이를 채우기 위해 속도가 증가되어야 한다. 보조 비디오 신호는 제1 비디오 신호와 비디오 디스플레이에 수직으로 동기되어야한다. 보조 비디오 신호는 필드 메모리에서의 필드 주기의 일부 만큼 지연되어 그 후 라인 메모리에서 확장될 수 있다. 간략히 말해서, 필드 메모리로서 비디오 RAM(350)을 이용하고 신호를 확장시키기 위해 선입선출(FIFO) 라인 메모리 소자(354)를 이용함으로써 보조 비디오 데이터와 메인 비디오 데이터와의 동기를 달성할 수 있다. 보조 신호 경로 보간 회로(359)는 FIFO(354)에서의 가속을 보정할 수 있다. FIFO(354)의 크기는 2048X8 이다. 메인 신호와 보조 신호의 동기에서 발생할 수 있는 문제점으로는 보조 경로FIFO(354)에서의 판독/기록 포인터 충돌 및 인터레이스 주사의 무결성 유지가 있다. 이러한 판독/기록 포인터 충돌을 방지하고 인터레이스 주사의 무결성을 유지하는 필드 동기 시스템은 제28도 내지 제36도와 관련하여 설명된다.
게이트 어레이(300)는, 2개의 와이드 스크린 프로세서(30, 31) 모두에 공통된다. 메인 신호 경로(304), 보조 신호 경로(306) 및 출력 신호 경로(312)는 제8도에 블록도로 도시되어 있다. 게이트 어레이는 또한 클록/동기 회로(320)와 WSP μP 복호 회로(310)를 포함한다. WSP DATA로 표시된 WSP μP 복호 회로(310)의 데이터 및 어드레스 출력 라인은 PIP 프로세서(320) 및 해상도 처리 회로 (370)뿐만 아니라 각 메인 회로와 전술된 싱호 경로에 공급된다. 게이트 어레이의 일부로서 특정 회로가 형성되는지의 여부는 본 발명의 장치에 대한 설명을 용이하게 하기 위한 편리성과 상당한 관련이 있다.
게이트 어레이는 필요할 경우 상이한 화상 디스플레이 포맷을 구현하도록 메인 비디오 채널의 비디오 데이터를 확장, 압축 및 크로핑하는 기능을 한다. 휘도 성분 Y_MN은 휘도 성분의 보간 성질에 좌우되는 시간 길이 동안 선입선출(FIFO)라인 메모리(356)에 저장된다. 합성된 색도 성분 U/V_MN은 FIFO(358)에 저장된다. 보조 신호 휘도 및 색도 성분 Y_PIP, U_PIP, V_PIP은 디멀티플렉서(355)에 의해 형성된다.휘도 성분은 필요한 경우 회로(357)에서 해상도 처리되고, 필요한 경우 출력으로서 신호 Y_AUX를 발생하는 보간 회로(359)에 의해 확장된다.
어떤 경우에는 보조 디스플레이가 제1d도의 예에 도시된 바와 같이 메인 신호 디스플레이 정도의 크기가 될 것이다. PIP 프로세서 및 비디오 RAM(350)과 관련된 기억 용량의 한계로 인해 이러한 큰 디스플레이 영역을 채우기에는 불충분한 수의 데이터 포인트 또는 화소가 제공될 수도 있다. 이러한 상황에서, 해상도 처리 회로(357)는 데이터 압축 즉, 감소 동안 손실된 픽셀을 제자리에 위치시키기 위하여 보조 비디오 신호에 대한 픽셀을 복원하도록 사용될 수 있다. 그 해상도 처리 과정과 일치할 것이다. 예를 들면, 회로(370)로는 디더링 회로가 가능하고, 회로(357)로는 디디더링 회로가 가능하다.
보조 신호의 보간은 제12도에서 상세히 도시한 보조 신호 경로(306)에서 발생한다. 제6도에 도시한 PIP 회로(301)는 유입 비디오 데이터를 저장하도록 6비트 Y,U,V 8:1:1 필드 메모리, 즉 비디오 RAM(350)을 조절한다. 비디오 RAM(350)은 2필드의 비디오 데이터를 복수의 메모리 위치에 유지한다. 각 메모리 위치는 8 비트의 데이터를 유지한다. 각 8비트 위치에는 하나의 6-비트 Y(휘도)샘플(640fH로 샘플링된) 및 다른 2개의 비트가 있다. 이들 2개의 다른 비트는 고속 스위치 데이터(FSW_DAT) 또는 U 혹은 V 샘플링(8fH로 샘플링된)의 일부를 유지한다. 필드의 타입을 나타내는 FSW_DAT 값은 비디오 RAM에 기록된다:
FSW_DAT=0 : 화상 없음;
FSW_DAT=1 : 상위(홀수) 필드;
FSW_DAT=2 : 하위(짝수) 필드.
필드는 제37도의 메모리 할당 도면에 의해 제시된 바와 같이 수평 및 수직 어드레스에 의해 정의된 경계를 갖는 비디오 RAM 내의 공간 위치를 점유한다. 이 경계는 화상이 없는 영역에서 유효 필드 영역으로 고속 스위치 데이터가 변경되거나 혹은 그 반대의 변경에 의한 어드레싱된 위치로 정의된다. 고속 스위치 데이터의 이러한 변경은 또한 PIP 박스 또는 PIP 오버레이로서 지칭되는 PIP 삽입물의 둘레를 형성한다. PIP 화상 내의 물체의 이미지 종횡비는 PIP 박스 또는 오버레이의 디스플레이 포맷비 예를 들어 4×3 또는 16×9 와는 무관하게 제어될 수 있다. 스크린 상의 PIP 오버레이의 위치는 메인 신호의 각 필드에 대해 주사를 시작할 때의 비디오 RAM의 판독 포인터의 개시 어드레스에 의해 결정될 것이다. 비디오 RAM(350)에 2필드의 데이터가 저장되어 있고 전체 비디오 RAM(350)이 디스플레이 기간 동안 판독되기 때문에, 디스 플레이 주사 동안 2필드가 판독된다. PIP회로(301)는 고속 스위치 데이터의 사용 및 판독 포인터의 개시 위치를 통해 어느 필드가 메모리로부터 독출되어 디스플레이될 것인지를 결정한다. 메인 비디오 소스에 동기된 메인 화상의 상위 필드를 디스플레이하는 경우, 보조 화상의 상위 필드에 대응하는 비디오 RAM의 부분이 비디오 RAM으로부터 판독되고 데이터로 변환되어 디스플레이되는 것이 논리적일 것이다.
이러한 동작은 메인 비디오 소스와 보조 비디오 소스간의 가능한 모든 상태관계 중 거의 절반에 대해서는 잘 적용된다. 비디오 RAM의 판독 속도가 PIP 모드에서의 압축 화상을 비디오 RAM에 기록하는 속도보다 항상 빠르기 때문에 문제가 발생한다. 동일한 필드 타입이 동일 시간에 기록 및 판독되는 경우, 판독 메모리 포인터가 기록 포인터를 추월할 것이다. 이로 인해 소형 화상의 어느 곳에서인가 모션 티어(motion tear)가 발생할 가능성이 67%가 된다. 따라서 PIP 회로는 모션 티어 문제를 해소하기 위해 기록되고 있는 필드 타입을 항상 판독한다. 판독되고 있는 필드 타입이 디스플레이되고 있는 필드와 반대 타입일 경우, 비디오 RAM에 저장된 짝수 필드는 이 필드가 메모리로부터 독출될 때에 필드의 최상부 라인을 삭제함으로써 반전된다. 그 결과로서, 소형 화상은 모션 티어를 발생 시키지 않고서 정확한 인터레이스 주사를 유지한다. 이러한 필드 동기화의 마지막 결과는 CPIP 칩이 PIP_FSW로 지칭되는 신호를 제공하는 것이다. 이 신호는 PIP 회로가 메인 및 보조 채널 Y/C(휘도 및 변조된 색도 비디오 정보) 신호 간에서 스위칭하는 아날로그 스위치에 제공하는 오버레이 신호이다.
보조 비디오 입력 데이터는 640fH의 샘플링율로 샘플링되어 비디오 RAM (350)으로부터 판독된 보조 데이터는 VRAM_OUT으로 표시된다. PIP 회로(301)는 동일한 정수 인자만큼 보조 화상을 비대칭적으로 뿐만아니라 수평 및 수직으로 감소시키는 성능을 갖는다. 다시 제12도를 참조하면, 보조 채널 데이터는 4비트 래치(352A,352B),보조FIFO(354), 타이밍 회로(369) 및 동기 회로(371)에 의해 버퍼링되어 메인 채널 디지털 비디오에 동기된다. VRAM_OUT 데이터는 디멀티플렉서(355)에 의해 Y(휘도), U.V(컬러성분) 및 FSW_DAT(고속 스위치 데이터)로 분류된다. FSW_DAT는 어느 필드 타입이 비디오 RAM에 기록되었는지를 나타낸다. PIP_FSW 신호는 PIP 회로로부터 직접 수신되어 출력 제어 회로에 인가된다. 출력 제어 회로에서는, 비디오 RAM으로부터 판독된 필드 중 어느 필드가 디스플레이되어야 하는지에 관한 결정이 이루어진다. 마지막으로, 보조 채널 비디오 성분 데이터는 제8도에 도시된 3개의 출력 멀티플렉서(315,317,319)를 통해 디스플레이를 위한 출력으로서 선택된다. CPIP 칩을 사용하여 실시하여 왔던 바와 같이 복합 또는 Y/C 인터페이스에서 아날로그 스위치를 사용하여 PIP 소형 화상을 오버레이하는 대신, WSP μP(340)는 PIP 오버레이를 디지털적으로 실행한다. 그러나, 이하에 설명된 바와 같이, PIP_FSW 제어 신호는 FSW_DAT 신호와 함께 사용되어 디지털 오버레이를 제어하게 된다.
보조 채널은 640fH의 샘플링율로 샘플링되는 반면 메인 채널은 1024fH의 샘플링율로 샘플링된다. 보조 채널 FIFO(354)(2048×8)는 데이터를 보조 채널 샘플링율에서 메인 채널 클록 주파수로 변환시킨다. 이 과정에서, 비디오 신호는 8/5 (1024/640) 압축된다. 이것은 보조 채널 신호를 정확히 디스플레이 하는데 필요한 4/3 압축보다 더 많은 수치이다. 따라서, 보조 채널은 4×3 소형 화상을 정확히 디스플레이하기 위해 보간 회로에 의해 확장되어야 한다. 요구되는 보간 회로의 확장량은 5/6이다. 확장인자 X는 다음 식과 같이 결정된다.
그러므로, 소형 화상이 PIP 프로세서에 의해 축소되는 방법에 상관없이, 5/6 확장(5개의 샘플이 입력되어 6개의 샘플이 출력됨)을 실행하도록 보간 회로(459)를 세팅함으로써 소형 화상은 디스플레이상에 4×3 포맷으로 정확히 디스플레이될 수 있다.
PIP 비디오 데이터가 정확한 PIP 종횡비를 위해 수평으로 라스터매핑되기 때문에, PIP_FSW 데이터 CPIP VRAM의 어느 필드가 디스플레이되어야 하는지를 해석하기 위한 충분히 좋은 방법을 제공하지는 못한다. 비록 PIP 소형 화상이 정확한 인터레이스 주사를 유지한다 하더라도, PIP 오버레이 영역은 일반적으로 잘못된 수평 크기로 될 것이다. PIP 오버레이 크기가 올바르게 되는 유일한 경우는 보간 회로(359)를 사용하여 5/8 확장함으로써 16×9 소형 화상을 만들어내는 경우이다. 모든 다른 보간 회로 세팅에 대해, 삽입 화상이 수평으로 변하는 동안에도 오버레이 박스는 16×9 포맷을 유지하게 된다. PIP_FSW 신호는 PIP 오버레이의 정확한 수평 크기에 대한 정보가 부족하다. 비디오 RAM 데이터는 PIP 회로가 동기 알고리즘을 완료하기 전에 판독된다. 따라서, 비디오 RAM 데이터 스트림 VRAM_OUT에 삽입된 고속 스위치 데이터 FSW_DAT는 비디오 RAM에 기록된 필드 타입에 대응한다. 비디오 RAM 비디오 성분 데이터(Y,U,V)는 모션 티어 및 정확한 인터레이스 주사를 위해 수정되었지만 FSW_DAT는 수정 되지 않았다.
본 발명의 장치에 따라, PIP 오머레이 박스는 FSW_DAT 정보가 확장되어 비디오 성분 데이터(Y,U,V)와 함께 보간되었기 때문에 정확한 크기로 되어 있다. FSW_DAT는 오버레이 영역을 정확한 크기가 되게 하지만 어느 필드가 디스플레이에 정확한 필드인지를 나타내 주지는 않는다. PIP_FSW와 FSW_DAT는 함께 사용되어 인터레이스 주사의 무결성 및 정확한 오버레이 크기를 유지하는 문제를 해결한다. 정상 동작시, CPIP 칩이 4×3 텔레비젼 수상기에 사용될때에는 비디오 RAM내의 필드 배치는 임의적 이다. 즉, 필드는 수직 또는 수평으로 정렬되거나 전혀 정렬되지 않을 수도 있다. 와이드 스크린 프로세서와 CPIP 칩을 호환 가능하게 하기위해서는 PIP필드 위치가 동일 수직 라인 사에 저장되어서는 안된다. 즉 PIP 필드는 상위 및 하위 타입 모두에 대해 동일한 수직 어드레서가 사용되도록 프로그램되어서는 안된다. 제37도에 도시된 바와 같이 PIP 필드를 수직으로 정렬된 방식으로 비디오 RAM(350)에 저장하도록 프로그래밍하는 것이 편리하다.
신호 PIP_OVL에 의해 출력 제어 회로(321)는 상기 신호가 활성일떼 즉, 논리적으로 HI일 때 보조 데이터를 디스플레이하게 된다. 상기 PIP_OVL 신호를 발생시키기 위한 회로의 블록도는 제38도에 도시되어 있다. 회로(680)는 멀티플렉서(688)에 입력되는 출력단 Q를 갖는 J-K 플립/플롭(682)을 포함한다. 멀티플랙서의 출력은 D형 플립/플롭(684)에 입력되고, 상기 D형 플립/플롭(684)의 출력 Q는 멀티플렉서(688)의 다른 입력단과 AND 게이트(690)에 입력된다. PIP_FSW 신호 및 SOL 신호(라인의 개시)는 플립/플롭(682)의 J 입력단 및 K입력단에 각각 입력된다. 배타적 OR 게이트(686)는 입력으로서 2개의 고속 스위치 데이터 비트 FSW_DAT0와 FSW_DAT1 신호를 갖는다. 논리적 배타 입력인 (1,0) 및 (0,1)의 값은 각각 유효 필드 즉, 짝수 및 홀수 필드를 나타낸다.논리적 배타가 아닌 (0,0) 및 (1,1)의 값은 유효 비디오 데이터가 전혀 없음을 나타낸다. (0,1) 또는 (1,0)에서 (0,0) 또는 (1,1)로의 전이, 아니면 그 반대로의 전이는 PIP박스 또는 오버레이를 형성하는 경계 전이를 나타낸다. 배타적 OR 게이트(690)의 출력은 AND 게이트(690)의 제2 입력단에 입력된다. AND 게이트(690)의 제 3 입력단에는 보조 FIFO(354)에 대한 판독 인에이블 신호인 RD_EN_AX 신호가 입력된다. AND 게이트(690)의 출력 신호는 PIP_OVL 신호이다. 회로(680)는 PIP_FSW 신호가 활성 상태로 진행하는 시간에서부터 오버레이 영역이 실질적으로 인에이블되는 시간까지 1라인(필드 라인)지연을 제공한다. 이러한 지연은 FIFO(354) 또한 디스플레이되는 PIP 비디오 데이터에 1필드 라인 지연을 제공하므로 비디오 데이터 경로에서 상쇄된다. 따라서, PIP 오버레이는 PIP회로를 통해 프로그램된 것보다 1 필드 라인 지연 되기는 하지만 비디오 데이터와 완벽하게 오버레이된다. RD_EN_AX 신호는 유효 보조 FIFO 데이터가 FIFO(354)로부터 판독될 때에만 PIP가 오버레이될 수 있도록 한다. 이것은 판독이 종료된 후에 FIFO 데이터가 유지될 수 있기 때문에 필요하다. 이로써, PIP 오버레이 논리는 PIP 오버레이가 유효 PIP 데이터의 외부에서 활성인지를 판정할 것이다. RD_EN_AX로 PIP오버레이를 인에이블시키면 PIP데이터가 되도록 한다. 본발명의 구성에 따라, 소형 화상 보조 비디오에 대한 오버레이 또는 박스는 보조 비디오가 오떻게 확장, 압축 또는 보간되는지에 상관없이 정확한 크기로 배치된다. 이것은 4×3 포맷, 16×9 포맷 및 기타 다른 모든 포맷으로 되어 있는 소형 화상 비디오 소스에 대해 작용한다.
색도 성분 U_PIP 및 V_PIP은 휘도 성분의 보간 성질에 좌우되는 시간 길이 동안 라인 지연 회로(367)에 의해 지연되며, 이 지연 회로는 출력으로서 신호 U_AUX 및 V_AUX를 발생시킨다. 메인 및 보조 신호의 각 Y,U 및 V 성분은 FIFO(354,356,358)의 판독 인에이블 신호를 제어함으로써 출력 신호 경로(312)에서의 각 멀티플렉서(315,317,319)에서 합성된다. 멀티플렉서(315,317,319)는 출력 멀티플렉서 제어 회로(321)에 응답한다. 출력 멀티플렉서 제어 회로(321)는 클록 신호 CLK, 라인 개시 신호 SOL, H_COUNT 신호, 수직 블랭킹 리셋 신호 및 PIP프로세서와 WSP μP(340)로 부터의 고속 스위치의 출력에 응답한다. 멀티플렉싱된 휘도 및 색도 성분 Y_MX, U_MX, 및 V_MX는 각 디지털/아날로그 변환기(360,362,364)에 각각 공급된다. 디지털/아날로그 변환기 다음에는 제6도에 도시된 바와 같이 각각 저역 통과 필터(361,363,365)가 후속된다. PIP 프로세서, 게이트 어레이 및 데이터 감소 회로의 여러 기능들은 WSP μP(340)에 의해 제어된다. WSP μP(340)는 직렬버스에 의해 접속되어 있는 TV μP(216)에 응답한다. 직렬 버스로는 도시된 바와 같이 데이터,클록 신호, 인에이블 신호 리셋 신호를 위한 라인을 갖는 4개의 와이어 버스가 가능하다. WSP μP(340)은 WSP μP 복호 회로(310)를 통해 게이트 어레이의 상이한 회로들과 연결돠어 있다.
어떤 한 경우에, 디스플레이된 화상의 종횡비 왜곡을 방지하기 위해 4×3 NTSC 비디오 신호를 4/3 인자만큼 압축시킬 필요가 있다. 또 다른 경우에, 비디오 신호는 보통 수직 줌에 의해 일반적으로 수반되는 수평 줌 동작을 실행하도록 확장할 수 있다. 최대 33%의 수평 줌 동작은 압축을 4/3 이하가 되도록 감소시킴으로써 달성될 수 있다. S-VHS에 대해서는 최대 5.5MHZ인 휘도 비디오 대역폭이 1024fH클록에 대해 8MHZ인 나이퀴스트 폴드 오버(Nyquist fold over) 주파수의 상당 퍼센트를 차지하고 있기 때문에, 샘플 보간 회로는 새로운 화소 위치에 대한 유입 비디오를 재계산하는데 사용된다.
제8도에 도시된 바와 같이, 휘도 데이터 Y_MN는 비디오 신호의 압축 또는 확장에 근거한 샘플 값을 검사하는 메인 신호 경로(304)에서의 보간 회로(337)를 통해 라우팅된다. 스위치, 즉 전송로 선택기(323,331)의 기능은 FIFO(356) 및 보간 회로(337)의 상대적 위치에 대해 메인 신호 경로(304)의 토플로치(topology)를 반전시키는 것이다. 특히, 이들 스위치는 보간 회로(337)가 압축을 위해 요구된 바와 같이 FIFO(356)보다 선행할지 아니면 FIFO(356)가 확장을 위해 요구된 바와 같이 보간 회로(337)보다 선행해야 할 것 인지를 선택한다. 스위치(323,331)는 전송로 제어 회로(335)에 응답하며, 전송로 제어 회로(335)는 또한 WSP μP(340)에 응답한다. 소형 화상 모드 동안 보조 비디오 신호가 비디오 RAM(350)에의 저장을 위해 압축되며 실질적으로는 확장만이 필요하다는 사실은 이미 설명하였다. 따라서, 보조 신호 경로에서는 메인 경로에서와 같은 스위칭은 필요치 않다.
메인 신호 경로에 대해서는 제11a도에 보다 상세히 도시 되어 있다. 스위치(323)는 2개의 멀티플렉서(325,327)에 의해 실행된다. 스위치(331)는 멀티플렉서(333)에 의해 실행된다. 3개의 멀티플렉서는 전송로 제어 회로(335)에 응답하고, 이 전송로 제어 회로(335)는 또한 WSP μP(340)에 응답한다. 수평 타이밍/동기화 회로(335)는 래치(347,351)와 멀티플렉서(353)뿐만 아니라 FIFO의 기록 및 판독을 제어하는 타이밍 신호를 발생시킨다. 클록 신호 CLK 및 라인 개시 신호 SOL는 클록/동기 회로(320)에 의해 발생된다. 아날로그/디지털 변환 제어 회로(369)는 Y_MN, WSP μP(340) 및 UN_MN의 최상위 비트에 응답한다.
보간 회로 제어 회로(349)는 중간 화소 위치 값(K),보간 회로 보상 필터가중치(weighting)(c), 휘도에 대한 클록 게이팅 정보 CGY 및 컬러 성분에 대한 클록 게이팅 정보 CGUV를 발생시킨다. 클록 게이팅 정보는 압축 효과를 위해 일부 클록에서 샘플이 기록되지 못하도록 하거나 확장을 위해 일부 샘플이 여러번 판독되도록 하기 위해서 FIFO 데이터를 일시 정지(추림)시키거나 FIFO 데이터를 반복시킨다.
이러한 압축에 대해서는 제11b도에 도시되어 있다. LUMA_RAMP_IN 라인은 FIFO에 기록되고 있는 램프 비디오 데이터를 나타낸다. WR_EN_MN_Y 신호는 활성 상태일 때 하이이다. 즉, 이 신호가 하이일 때에는 데이터가 FIFO에 기록되고 있다는 것을 의미한다. 매 4번째 샘플은 FIFO로 기록되는 것이 금지된다. 불균일한 라인 LUMA_RAMP_OUT은 데이터가 최초에 보간되지 않을 경우 FIFO로부터 판독될 때의 휘도 램프 데이터를 나타낸다. 휘도 FIFO로부터 판독되는 램프파의 평균 기울기는 입력 램프보다 33% 더 크다. 램프파를 판독하는데 소요되는 활성 판독 시간은 데이터로 기록하는데 소요되는 시간에 비해 33% 더 적게 걸린다. 이로써, 4/3 압축이 이루어진다. 보간 회로(337)의 기능은 FIFO로부터 데이터 판독이 불균일하지 않고 원활히 된 수 있도록 FIFO에 기록되는 휘도 샘플을 재계산하는 것이다.
확장은 압축과는 정확히 반대의 방법으로 실행될 수 있다. 압축의 경우에있어서, 기록 인네이블 신호는 금지; 펄스의 형태로 부가된 클록 게이팅 정보를 갖는다. 데이터를 확장하기 위해, 클록 게이팅 정보가 판독 인에이블 신호에 결합된다. 이로써 제11c도에 도시된 바와같이 FIFO로부터 판독될 때의 데이터가 일시 정지될 것이다. LUMA_RAMP_IN 라인은 FIFO(356)에 기록되기 전의 데이터를 나타내고, 불균일한 라인 LUMA_RAMP_OUT은 FIFO(356)로부터 판독될 때의 데이터를 나타낸다. 이 경우, FIFO를 후속하는 보간 회로의 기능은 샘플링된 데이터를 확장 후의 불균일한 데이터에서 균일하게 샘플링된 데이터로 재계산하는 것이다. 확장의 경우, FIFO(356)로부터 판독되고 보간 회로(337)를 통해 클록되는 동안 데이터는 일시 저장 되어야 한다. 이것은 데이터가 보간 회로(337)를 통해 지속적으로 클록되는 압축의 경우와는 다르다. 이러한 압축 및 확장의 경우 모두에 대해, 클록 게이팅 동작은 동기 방식으로 용이하게 실행될 수있다. 즉, 1024fH시스템 클록의 상승 구간을 기초로 어떠한 사항들이 발생될 수 있다.
휘도 보간에 대한 이러한 토풀로지에는 수많은 장점들이 있다. 클록 게이팅 동작 즉, 데아타 추림 및 데이터 반복은 동기 방식으로 실행될 수 있다. 보간 회로와 FIFO의 위치를 서로 교체하고자 할 때 전환 가능한 비디오 데이터 토폴로지가 사용되지 않았다면, 판독 또는 기록 클록은 데이터를 일시 정지 또는 반복사키기 위해 더블 클록 되어야 한다. 더블 클록된다는 의미는 단일 클록 사이클에서 2개의 데이터 포인트가 FIFO에 기록 되거나 단일 클록 사이클 동안 2개의 데이터 포인트가 FIFO로부터 판독되어야 한다는 것을 의미한다. 그 결과의 회로는 기록 또는 판독 클록 주파수가 시스템 클록 주파수의 2배가 되어야 하기 때문에 시스템 클록과 동기적으로 동작하도록 구성 될 수 없다. 더욱이, 전환가능한 토폴로지는 압축과 확장을 행하는데 불과 하나의 보간 회로와 하나의 FIFO 만을 필요로한다. 만일 본 명세서에 기술된 비디오 전환 장치가 사용되지 않았을 겨우, 압축과 확장 기능을 달성하기 위해서는 2개의 FIFO를 사용하여야만 더블 클록 상황을 방지할 수 있다. 확장을 위한 하나의 FIFO는 보간 회로 앞에 설치되어야하고, 압축을 위한 다른 하나의 FIFO는 보간 회로 다음에 설치될 필요가 있다.
적절한 회로 동작을 위한 조건중 하나는 각 수평라인에 대하여 FIFO에 기록된 데이터 샘플의 수가 그 수평 라인에 대하여 FIFO로부터 판독된 데이터 샘플의 수와 정확히 일치하여야 한다는 것이다. 만일 FIFO로부터 판독된 샘플수와 동수의 샘플이 FIFO에 기입되지 않으면 메인 체널 화상이 라인 단위 포인터 선행(line by line pointer precession), 판독 또는 기입으로 인해 극심하게 기울어지게 될 것이다. 이러한 필요성은 메인 채널 FIFO가 필드당 1 회 리셋된다는 사실로부터 설명될 수 있다. 먼저 기록 포인터가 메인 신호 수직 동기 펄스에 따라서 리셋된 다음, 한 라인 후에 판독 포인터가 리셋된다.
비디오 데이터의 확장 및 압축이 발생된다는 사실로 인해 동수의 장소로 전진시키기 위해 판독 및 기록 포인터에 대해 다른 수의 클록 사이클이 필요할수도 있다. 기입된 데이터 샘플의 수가 모드에 관계없이 항상 판독된 데이터 샘플의 수와 일치하도록 하기 위해서는 메인 Y FIFO 및 UV FIFO에 대한 판독 및 기록 인에이블 신호를 발생하기 위해 3개의 레지스터 값 및 2개의 제어 신호가 사용된다. WSP μP(340)에 DMP해 제공된 2개의 레지스터 값 WR_BEG)MN 및 RD_BEG_MN은 수평 화소 계수 값(count value) H_COUNT와 관련하여 판독 및 기입이 시작될 수평라인 기간에서의 위치를 지정한다. 이 화소 계수 값 H_COUNT는 라인 기간내에서의 화소 위치를 판정하는데 사용되는 10비트 카운터 값이다. 이 카운터는 라인 개시 신호 SOL에 의해 소거된다. SOL 신호는 매 라인의 개시점에서 수평 카운터 값 H_COUNT를 0로 초기화하는데 사용되는 단일 클록 와이드 펄스이다. SOL 펄스는 통상적으로 수평 동기 성분의 상승 구간과 일치된다.
제3 레지스터 값 LENGTH는 실제로 FIFO에 기입되거나 FIFO로부터 판독된 데이터 샘플의 수를 판정하기 위해 10비트 카운터의 상위 8개의 비트를 로드하는데 사용된다. 레지스터 값의 비트들이 반전되고 최하위의 2개의 비트가 논리적으로 HI로 로드되어, 그 결과 _LENGHT-1이 된다. 신호 앞에 추가된 _ 표시는 논리적인 반전을 표시한다. 따라서, 카운터가 오버플로우되는 경우, 즉 리플 캐리 아웃이 HI로 진행하는 경우, 요구된 수의 샘플이 기록 또는 판독될 것이다. 기록 또는 판독된 화소 샘플의 실제 개수는 레지스터가 카운터의 상위 8개의 비트에 로드되기 때문에 LENGTH×4가 된다. 클록 게이팅의 효과는 카운터 인에이블을 게이팅함으로써 이루어진다. 이러한 방법으로, 카운터에 대한 인에이블은 FIFO에 대한 인에이블로서도 사용될 수 있으며, 이로써 기록 또는 판독된 샘플의 수가 모드에 관계없이 항상 LENGTH×4가 된다.
제11d도는 WR_EN_FIFO_Y(경우1), WR_EN_FIFO_UV(경우2), RD_EN_ FIFO_Y 및 RD_EN_FIFO_UV로 표시된 Y 및 UV 성분용의 FIFO에 대한 기록 및 판독 인에이블로 신호를 발생하는데 사용되는 3개의 동일 회로중 하나를 예시한 것이다. 확장의 경우에는 RD_EN_FIFO_Y 및 RD_EN_FIFO_UV 신호가 동일한 것으로 되어 RD_EN_FIFO_Y_UV(경우3)로서 표시될 것이다. 먼저 경우1에 대하여 회로(1100)를 설명한다. 회로(1100)는 비교기(1102)를 통해 WR_BEG_MN을 H_COUNT의 상위 8개의 비트와 비교한다. 값 H_COUNT는 라인 기간내에서의 화소 위치를 판정하는데 사용되는 10비트 카운터 값이다. 카운터는 라인 개시 신호 SOL에 의해 소거된다. SOL 신호는 매 라인의 개시점에서 수평 카운터 H_COUNT를 0로 초기화하는데 사용되는 단일 클록 와이드 펄스이다. SOL 펄스는 통상적으로 수평 동기 성분의 상승 구간과 일치된다.
비교기(1102)의 출력은 회로(1118)에 의해 지연되고, NAND 게이트(1104)에서 자신의 반전되었지만 지연되지 않은 버전과 비교된다. NAND 게이트(1104)의 출력, 즉 1 클록 주기 와이드 활성 LO 신호는 10-비트 길이의 카운터(1106)의 로드 입력단 LD에 입력된다. LD 입력단은 10-비트 FIFO 길이의 카운터(1106)에 시스템 클록의 상승 구간을 로드하는데 사용된다. LENGTH 신호의 비트들은 인버터 어레이(1110)에 의해 반전된다. LENGTH 값은 실제로 FIFO에 기록된 데이터 샘플의 수를 판정하기 위해 10비트 카운터의 상위 8개의 비트를 로드하는데 사용된다. 인버터 어레이(1110)의 출력은 카운터(1106)의 로드 인 입력단 LD IN의 최상위 비트들에 공급된다. 최하위의 2비트는 논리적으로 HI로 고정된다. 유효 로드 인 값은 _LENGTH-1 이다. _LENGTH-1 중 -1 부분을 조정하기 위해서,카운터(1106)는 길이 카운터(1106)가 0에 도달하기 1 클록 사이클전에 발생 하는 리플 캐리 아웃 신호 RCO에 의해 그 동작이 중단된다.클록 게이팅 정보는 게이트(1112)에서 리플 캐리 아웃 신호 RCO와 NOR 연산된다. 그 동일한 인에이블 신호는 게이트(1116)에 의해 반전되어 FIFO에 대한 인에이블 신호로서 사용된다. 이에 따라 FIFO 메모리 및 카운터가 정확히 동일한 방식으로 인에이블 되어, 정확한 수의 샘플이 기록된다. 경우2에서도, 역시 WR_BEG_MN이 H_COUNT와 비교된다. R,러나, CGUV_WR 신호는 WR_EN_FIFO_UV 신호를 출력으로 발생하는데 사용된다.경우3에서, RD_BEG_MN은 H_COUNT와 비교되고,CGY_RD 신호가 RD_EN_FIFO_Y_UV 신호를 출력으로 발생하는데 사용된다.
메인 체널 비디오에 대한 색도 처리 과정은 본 발명의 하나이상의 구성에 의해 성취될 수 있다. 다른 또 하나의 토폴로지가 제8도 및 제11a도에 도시되어 있으며 제52도 내지 제55도와 관련하여 설명되어 있다. 메인 채널 비디오용 색도처리에 대한 또 다른 토폴로지가 제13도에 도시되어 있으며 제51도와 관련하여 설명되어 있다. 먼저 제13도를 참조하면, UV 신호 경로(530)가 블록도 형태로 도시되어 있다. 신호 경로(530)는 제 8도 및 제 11a도에 도시된 메인 신호 경로(304)에서의 휘도 데이터의 선택 가능한 토폴로지와 매우 유사하다. 가장 현저한 차이는 보간회로(337) 대신에 지연 매칭 회로(540)를 사용한다는 점이다. 멀티플렉서(534,536,538)는 UV_MN 신호로 하여금 FIFO(358)가 지연 매칭 회로(540)보다 선행하는 경로를 따르도록 하거나 지연 매칭 회로(540)가 FIFO(358)보다 선행하는 경로를 따르도록 하게 한다. 멀티플렉서는 전송로 제어 회로(532)에 응답한다. 멀티플렉서(538)의 출력은 디멀티플렉서(353)에 의해 U_OUT 신호 및 V_OUT 신호로 분리된다.
보간 시스템이 비디오 압축을 행할 때,데이터 샘플들은 FIFO(358)에 기록되기 전에 삭제되어야 한다. 이것은 멀티플렉싱된 U/V 데이터의 경우에 문제가 된다. 만일 UV 데이터 스트림이 Y 데이터 스트림과 동일한 클록 게이팅 펄스로 삭제될 경우, UV 시퀀스는 일관성 있게 U,V,U,V,... 등으로 교번하지 않을 것이다. 하나의 예를 들자면, 만일 U 샘플이 FIFO(358)에 기록되기 전에 삭제될 경우, 시퀀스는 U,V,U,V,U,V,U,V,...등과 같이 될 것이다. 따라서, 제2 클록 게이팅 신호가 필요로 된다.이 신호는 CGUV(또는 신호가 논리적으로 반전될 경우 _CGUV)로 지칭된다. 이러한 UV 클록 게이트 신호는 압축 동안만 사용되고, 주로 CGY 펄스의 반주기 동안만 발생되며, 항상 UV 샘플쌍을 삭제한다. 8/5 압축의 결과는 제51a 및 제51b도에 도시되어 있다.
이 예에서는, Y(_CGY) 및 UV(_CGUV)에 대한 클록 게이트 기록이 다르다는 것이 명백하다. _CGY 신호와 _CGUV 신호가 하이일 때, 샘플들은 삭제된다. _CGUV 신호는 항상 U 샘플로 시작해서 V 샘플로 종료된다. 이러한 방식으로, UV 쌍은 함께 삭제되고, 한 쌍으로부터의 V가 다음 쌍으로부터의 U와 함께 삭제되는 상황이 방지된다. 8:5 압축을 위해서 UV 데이터와 Y 데이터가 각각 FIFO(358,356)으로부터 어떻게 판독되는지에 대한 비교가 제51a 및 제51b도에 도시되어 있다. UV 데이터가 Y 데이터에 비해 1 클록 사이클 옆으로 어긋나 있음(skew)을 알 수 있다. 그 결과 U/V 지시기 데이터를 FIFO 데이터 스트림에 저장할 수 없게 된다. 이러한 UV 데이터의 어긋남으로 인해 컬러 성분이 약간 거하된다. 그러나, 이러한 컬러 성분의 저하는 고성능(high end) 텔레비젼 시스템에 흔히 사용되는 4:1:1 멀티플렉싱된 컬러 성분 시스템보다 더 악화되지는 않는다. 유효 UV 나이퀴스트 주파수는 UV 쌍 추림으로 인해 주기적으로 2MHz로 감소된다. 이것은 여전히 와이드 I 색도 소스를 처리하기에는 충분하다. 그 결과, 컬러 성분 신호는 UV 쌍 추림 동안에 매우 높은 품질을 유지한다.
비디오 데이터를 압축하려면 FIFO(356,358)에 대한 클록 게이트 기록 신호가 Y 및 UV 신호 경로에 대해 상이해야 한다. 필수적으로, 하나의 샘플이 삭제될 때 그 샘플 (U 샘플 또는 V 샘플)의 상태에 대한 정보가 손실되기 때문에, U 샘플 또는 V 샘플은 쌍으로 삭제되어야 한다. UV 상태 정보를 운반하기 위해 예를 들어 9번째 비트가 FIFO(358)에 추가될 경우, 단일의 U 또는 V 샘플이 삭제될 수 있다. 데이터가 FIFO(358)로부터 판독될 때, UV는 9번째 비트의 상태를 해석함으로써 정확히 분류(sort)될 수 있을 것이다. 이러한 분류 정보가 버려지기 때문에, UV FIFO(358)를 판독한 후에 발생하는 분류가 매우 간단하게될 수 있도록 UV 데이터는 쌍으로 삭제되어야 한다.
추림된 UV 쌍의 분류는 1-비트 카운터만을 필요로 한다. 이 카운터는 FIFO(358)의 판독이 개시되는 클록 사이클에서 동기적으로 U(제로) 상태로 리셋된다. 이 1-비트 카운터는 메인 FIFO(356,358)의 판독을 제어하는 RD_EN_MN 신호로 인에이블된다. 압축 모드에서, 각 수평 라인 상에서 판독이 개시된 후 정지될 때까지는 RD_EN_MN은 하이 상태를 유지 한다. 그 결과의 신호 UV_SEL_OUT는 디멀티플렉서(353)의 선택 라인을 구동시키는 교번하는 U/V 지시기이다. 이러한 방식으로, 차후의 재호출(recall)을 위해 UV 동기 정보가 FIFO(358)를 기록하는 동안 저장될 수 없는 경우에도, UV 데이터 샘플은 FIFO(358)로부터 판독된 후에 성공적으로 분류된다.
비디오 확장이 행해질 때, FIFO(356,358)의 기록은 기록이 시작되어 종료될 때까지 중단되지 않고 발생된다. 샘플들이 FIFO로부터 판독되면, FIFO의 판독은 일시 정지되고 샘플 값이 유지된다(반복된다). 이러한 샘플의 유지 또는 반복은 RD_EN_ MN 신호 및 이 신호의 반전 신호인 _RD_EN_MN 신호의 일부인 클록 게이트 판독 정보에 의해 실행된다.
이 경우, 압축과 비교했을 때 중요한 차이점이 있다. UV 샘플의 상태는 그 샘플이 FIFO(358)로부터 판독될 때 알려지게 된다. UV 데이터는 U,V,U,V, …등으로 연속적으로 교번하는 상태로 FIFO(358)에 기록되어 있다. 따라서, 데이터가 FIFO(358)로부터 판독되고 일시 정지될 때, 신호 UV_SEL_OUT를 생성하는 1-비트 카운터는 FIFO 데이터가 유지되었다는 사실을 반영하기 위해 일시 정지된다. 이로써, 디멀티플렉서(353)의 분류가 정확하게 지켜진다.
RD_EN_MN 신호가 1-비트 카운터의 인에이블 입력단에 인가되기 때문에, 1-비트 카운터는 정확한 시간에 일시 정지하게 된다. 이로써 FIFO(358)가 일시 정지할 때 UV_SEL_OUT 신호 또한 일시 정지하게 된다. UV 데이터 및 CGUV 에 대한 클록 게이트 판독 신호가 Y 데이터에 대한 클록 데이터 판독 신호 CGY와 동일하기 때문에, 확장 수행시 Y FIFO(356) 및 UV FIFO(358) 에 대한 판독 인에이블 신호가 별도로 필요하지 않게 된다. 따라서, 확장하는 것은 압축하는 것보다 용이하다고 할 수 있다. 더욱이, 컬러 성분 나이퀴스트 주파수는 확장 동안 저하되지 않으며, 2:1:1 신호 품질이 전체적으로 유지된다.
본 명세서에 기술된 멀티플렉싱된 컬러 성분 토폴로지는 많은 장점을 보유하고 있다. 상기 방법은 효과적이며 와이드 대역폭 휘도 라스터 매핑 시스템과 관련하여 동작하기에 아주 적합하다. 높은 휘도 성분 품질을 유지하면서도 회로의 복잡성을 최소로 할 수 있다. 이러한 장점들은 부분적으로는 다음과 같은 기술 혁신 때문이다. UV 쌍은 UV FIFO(358)에 대한 입력단에서 삭제된다. 이로써 FIFO를 통한 클록 게이팅 정보 운송의 필요성이 제거되어 FIFO가 실제 UV 데이터 정밀도보다 더 넓은 또다른 비트로 이루어지지 않아도 된다. UV 보간 회로는 지연 매칭 네트워크로 대체되며, 이 지연 매칭 네트워크는 보간 회로(337)에 대해 아날로그 방식으로 동작할 것이다. 이렇게 하면 매우 복잡한 수학적인 함수를 제거할 수 있다. 마지막으로, UV가 최악인 경우, 신호 품질은 압축 동안 4:1:1(Y,U,V) 컬러 채널 이하로는 저하되지 않으며, 확장시에는 2:1:1 품질로 유지된다.
제8도 및 제11a도에 도시된 본 발명의 장치에 따라, 지연 매칭 회로에 대한 필요성이 제거된다. 그 대신 FIFO가 동일한 결과를 달성하도록 조작된다. 제52a도 및 제52b도는 각각 게이트 어레이(300)에서의 휘도 신호 성분 경로와 컬러 신호 성분 경로의 일부를 도시하고 있다. 제52a도는 비디오 압축에 대응하는 선택 가능한 토폴로지를 나타내는데, 여기에서 보간 회로(337)는 FIFO(356)보다 선행한다. 컬러 성분 경로에 대해서는 FIFO(358)만이 도시되어 있다.
제53a도 내지 제53l도는 비디오 압축의 일예를 도시하고 있다. 이 예에서는, 실제로는 20클록 사이클의 실질적인 보간 회로 지연이 가해지고 휘도 및 색도가 시간적으로 정렬되지 않지만, 휘도 및 컬러 성분이 아날로그/디지털 변환에 앞서 정확히 지연 매칭되고 보간 회로가 5클록 사이클의 지연을 갖는 것으로 가정한다. 아날로그 스위치 또는 멀티플렉서(344:제6도)에 대한 선택 라인 UV_MUX는 시스템 클록을 2로 분주함으로써 구해진 8MHz 신호이다. 제53a도에 있어서, 1클록폭의 라인 개시 SOL 펄스는 제53b도에 도시된 바와 같이 각 수평 비디오 라인의 개시점에서 UV_MUX 신호를 0로 동기적으로 리셋시킨다. UV_MUX 라인은 수평 라인을 통해 각 클록 사이클을 토클링 한다. 라인 길이가 짝수의 클록 사이클이기 때문에, UV_MUX의 상태는 초기화될 때 중단없이 지속적으로 0,1,0,1, …을 토글링할 것이다. 아날로그/디지털 변환기가 각각 1클록 사이클 만큼 지연되므로, 아날로그/디지털 변환기(342,346)로부터의 UV 및 Y 데이터 스트림은 시프트된다. 이러한 데이터 시프트를 수용하기 위해, 보간 회로 제어 회로(349)(제11a도 참조)로부터의 클록 게이팅 정보 즉, 제53e도에 도시된 _CGY 및 제53f도에 도시된 _CGUV는 동일하게 지연되어야 한다. 제53d도에 도시되어 있으며 FIFO(358)에 저장되어 있는 UV 데이터 UV_FIFO_IN는 휘도 데이터가 보간 회로(337)를 통과하고 컬러 성분이 보간되지 않기 때문에 제53c도에 도시된 Y 데이터 Y_FIFO_IN보다 선행한다. 이러한 불일치를 조정하기 위해, UV FIFO(358)로부터의 제53h도에 도시된 UV_FIFO 데이터의 판독이 Y FIFO(356)로부터의 제53g도에 도시된 YV_FIFO 데이터의 판독에 의해 4클록 사이클 만큼 지연된다. 그에 따라, 제53j도에 도시된 UV FIFO 판독 인에이블 신호 RD_EN_MN_UV의 상승 구간과 제53i도에 도시된 Y FIFO 판독 인에이블 신호 RD_EN_MN_Y의 상승 구간간에 4클록 주기의 지연이 표시되어 있다. 그 결과의 Y 및 UV 데이터 스트림이 제53k도 및 제53l도에 각각 도시되어 있다. 최악의 Y대 UV의 불일치는 1클록 사이클이며, 이 경우에는 상기와 같은 결과를 달성하기 위해, FIFO와 지연 매칭 회로의 상대적 위치를 서로 교체할 수 있는 시스템과 같은 보다 복잡한 시스템을 이용해야 한다.
본 예에서의 보간 회로 지연이 5클록 사이클이지만, UV FIFO(358)의 판독은 4클록 사이클 지연된다. UV FIFO 판독을 지연시키기 위한 클록 사이클의 수는 보간 회로 지연보다 크지 않은 짝수 값으로 설정되는 것이 최상인 것으로 판명되었다. 지연이 DLY_RD_UV로 표시되는 경우, C 언어로는 다음과 같이 표현된다:
여기서, INTERP_DLY는 보간 회로의 지연 클록 사이클 수이다.
실제로, 보간 회로는 20클록 사이클의 지연 량을 가질 수 있으므로(INTERP_DLY=20) 휘도 및 색도(컬러 성분) 성분이 매칭 되지 않는다. 휘도 신호와 색도 신호가 서로 제 시간에 오프셋 되도록 할 수 있다. 대개, 컬러 성분 신호는 색도 성분의 복조로 인해 휘도 신호보다 지연된다. 본 라스터 매핑 시스템은 Y/UV 불일치를 해소하기 위해 보간 회로 지연을 이용한다. 비디오 압축의 경우, UV FIFO(358)를 판독하는데 있어서의 DLY_RD_UV의 지연량은 0 내지 31 클록 사이클로 설정될 수 있다. 휘도 보간 회로(337)가 본래 20클록 사이클의 지연량을 갖고 각 클록 사이클이 대략 62 nsec의 길이를 갖기 때문에, 상술한 바와 같은 라스터 매핑 시스템은 휘도 신호에 대해 최대 1.24 μsec(62nsec×20)의 컬러 성분 지연을 보정할 수 있다. 또한, 라스터 매핑 시스템은 컬러 성분 신호에 대해 최대 682 nsec (62nsec × (31-20)) 의 휘도 성분의 지연을 보정할 수 있다. 이로써, 외부 아날로그 비디오 회로와 인터페이싱 하는데 있어서 아주 높은 유연성이 제공된다.
보간 회로가 비디오 압축을 위해 휘도채널에 상이한 지연을 제공할 수 있는 바와 같이, 비디오 확장을 위해서도 동일하게 작용할 수 있다. 제54a도 및 제54b도는 각각 게이트 어레이(300)에서의 휘도 및 컬러 성분 신호 경로의 일부를 도시하고 있다. 제54a도는 비디오 확장에 대응하는 선택 가능한 토폴로지를 나타내는데, 여기서 보간 회로(337)는 FIFO(356)의 뒤쪽에 위치되어 있다. FIFO(358)를 포함한 UV 경로는 변경되지 않는다. 제55a도 내지 제55l도에 도시된 비디오 확장의 예에서, 보간 회로는 5클록 사이클의 지연을 갖는 것으로 가정된다. 라인 개시 SOL 신호, UV_MUX 신호, FIFO(356)에 대한 휘도 데이터 스트림 입력 Y-IN 및 FIFO(358)에 대한 컬러 성분 데이터 스트림 입력 UV_IN은 각각 제55a도 내지 제55d도에 도시되어 있다. Y 데이터 및 UV 데이터를 정확히 시간 정렬 시키기 위해, Y FIFO(356)의 기록이 지연되거나 (DLY_WR_Y) UV FIFO(358)의 판독이 지연될 수 있다(DLY_RD_UV). UV FIFO(358)가 보간 회로 계수 K 및 C를 필요로하지 않기 때문에 이 경우에는 UV FIFO 판독의 지연이 용인될 수 있다. 비디오 압축 모드에 있어서, 계수(K, C)가 클록 게이팅 정보에 대해 비정렬 되어 휘도 부분의 보간이 붕괴되므로 기록은 지연되지 않는다. Y FIFO의 기록을 4클록 사이클 지연시키는 DLY_WR_Y의 정확한 세팅은 제55f도에 도시된 UV FIFO 기록 인에이블 신호 WR_EN_MN-UV의 상승 에지와 제55g도에 도시된 Y FIFO기록 인에이블 신호 WR_EN_MN-Y 의 상승 에지 사이에서 나타난다. 클록 게이트 신호 _CG 및 Y_FIFO 출력 신호는 제55i도 및 제55j도에 각각 도시되어 있다. 그 결과의 Y, UV 시간 정렬은 제55k도 및 제55l도에 각각 도시된 Y_OUT 및 UV_OUT 데이터 스트림의 상대적 위치를 비교해보면 알 수 있다.
외부 휘도/색도 불일치를 보상하기 위한 라스터 매핑 시스템의 성능은 비디오 압축에서 뿐만 아니라 비디오 확장시에도 탁월하다. 이로써, 휘도/색도 매칭을 행하기 위한 휘도 채널로의 입력에서의 가변 지연 라인에 대한 필요성이 제거되므로, 라스터 매핑 시스템의 아주 중요한 기능이다. 기타 회로 종류를 포함한 다양한 인자를 기초하여 특정 토폴로지를 선택할 수 있다.
보조 신호의 보간은 보조 신호 경로(306)에서 발생한다. PIP 회로(301)는 유입 비디오 데이터를 저장하도록 6비트 Y,U,V 8:1:1 필드 메모리인 비디오 RAM(350)을 조절한다. 비디오 RAM(350)은 복수의 메모리 위치에 2개 필드의 비디오 데이터를 유지한다. 각 메모리 위치는 8비트의 데이터를 유지한다. 각 8-비트 위치에는 하나의 6-비트 Y(휘도) 샘플(640fH로 샘플링된) 및 다른 2개의 비트가 있다. 이들 2개의 다른 비트는 고속 스위치 데이터(FSW_DAT), 아니면 U 또는 V 샘플(80fH로 샘플링된)의 일부를 유지한다. FSW_DAT 값은 어느 유형의 필드가 비디오 RAM에 기록되어 있는지를 나타낸다. 비디오 RAM(350)에 2개 필드의 데이터가 저장되어 있고 전체 비디오 RAM(350)이 디스플레이 기간 동안 판독되기 때문에, 디스플레이 주사 동안 2개의 필드 모두가 판독된다. PIP 회로(301)는 고속 스위치 데이터를 사용하여 어느 필드가 메모리로부터 판독되어 디스플레이될지를 결정할 것이다. PIP 회로는 모션 티어 문제를 해소하기 위해 기록되어 있는 반대의 필드 타입을 항상 판독한다. 판독되는 필드 타입이 디스플레이되는 필드 타입과 반대 타입일 경우, 비디오 RAM에 저장된 짝수 필드는 이 필드가 메모리로부터 판독될 때 필드의 최상부 라인을 삭제시킴으로써 반전된다. 그 결과, 소형 화상은 모션 티어없이 정확한 인터레이스 주사를 유지한다.
클록/동기 회로(341)는 FIFO(354, 356, 358)를 동작시키는데 필요한 판독, 기록 및 인에이블 신호를 발생시킨다. 메인 채널 및 보조 채널용의 FIFO는 후속 디스플레이를 위해 요구되는 각 비디오 라인의 메인 채널 부분과 보조 채널 부분을 위한 저장 공간에 데이터를 기록하도록 인에이블된다. 메인 채널과 보조 채널 양자의 데이터가 기록되지 않고 메인 채널 또는 보조 채널 중의 한 채널로부터의 데이터가 기록되므로, 각각의 소스로부터의 데이터를 디스플레이의 동일 비디오 라인 또는 복수의 비디오 라인으로 합성하는 것이 필요하다. 보조 채널의 FIFO(354)는 보조 비디오 신호에 동기하여 기록되고, 메인 비디오 신호에 동기하여 메모리로부터 판독된다. 메인 비디오 신호 성분은 메인 비디오 신호에 동기하여 FIFO(356, 358)에 기록되고, 메인 비디오에 동기하여 메모리로부터 판독된다. 메인 채널과 보조 채널간의 판독 순서가 전환되는 횟수는 선택된 특수 효과에 좌우된다.
크로핑되어 좌우 양쪽에 디스플레이되는 화상(cropped side-by-side pictures)과 같은 상이한 특수 효과는 라인 메모리 FIFO에 대한 판독 및 기록 인에이블 제어 신호를 조작함으로써 발생된다. 이러한 디스플레이 포맷에 대한 처리는 제9도 및 제10도에 도시되어 있다. 크로핑되어 좌우 양쪽에 디스플레이된 화상의 경우, 보조 채널의 2048×8 FIFO(354)에 대한 기록 인에이블 제어 신호(WR_EN_AX)는 제9도에 도시된 바와 같이 보조 채널 활성 라인 기간(가속 후)의 (1/2)*(4/3)=0.67 즉 67% 동안 활성 상태가 된다. 이것은 보조 채널 비디오에 대해 수행된 4/3 압축율 및 대략 33% 크로핑(67% 활성 화상)과 일치한다. 제8도의 상부에 도시된 메인 비디오 채널에서, 910×8 FIFO(356, 358)에 대한 기록 인에이블 제어 신호(WR_EN_MN_Y)는 메인 채널 활성 라인 기간의 (1/2)*(4/3)=0.67(67%) 동안 활성 상태가 된다. 이것은 910×8 FIFO에 의해 메인 채널 비디오에 대해 실행된 4/3의 압축율 및 대략 33%의 크로핑과 일치한다.
각 FIFO에서는, 비디오 데이터가 버퍼링되어 제시간에 특정 포인트에서 판독된다. 데이터가 각 FIFO로부터 판독될 수 있는 시간의 활성 영역은 선택된 디스플레이 포맷에 의해 결정된다. 크로핑되어 좌우 양측에 화상이 디스플레이되는 모드의 예에서, 메인 체널 비디오는 화면의 중간 지점을 기준으로 좌측에 디스플레이되고 보조 채널 비디오는 우측에 디스플레이된다. 임의의 비디오 부분의 파형은 도시된 바와 같이 메인 채널과 보조 채널이 서로 상이하다. 메인 채널 910×8 FIFO의 판독 인에이블 제어 신호(RD_EN_MN)는 비디오 백 포치에 후속되는 활성 비디오의 개시점에서 시작되는 디스플레이의 디스플레이 활성 라인 기간중 50% 동안 활성화된다. 보조 채널 판독 인에이블 제어 신호(RD_EN_AX)는 RD_EN_MN 신호의 하강 에지에서 시작되고 메인 채널 비디오 프런트 포치(fornt porch)의 시작점에서 종료되는 디스플레이 활성 라인 기간의 나머지 50% 동안 활성화된다. 기록 인에이블 제어 신호는 각각의 FIFO 입력 데이터(메인 또는 보조)에 동기되는 한편, 판독 인에이블 제어 신호는 메인 채널 비디오에 동기된다.
제1d도에 도시된 디스플레이 포맷은 2개의 거의 전체 필드의 화상을 좌우 양측에 디스플레이하는 포맷으로 디스플레이하고자 할 때 특히 바람직하다. 이러한 디스플레이는 예를 들어 16×9의 와이드 디스플레이 포맷비 디스플레이를 위해 특히 적합하다. 대부분의 NTSC 신호는 4×3 포맷으로 표시되며, 이 포맷비는 당연히 12×9 포맷과도 대응한다. 2개의 4×3 디스플레이 포맷비 NTSC 화상은 화상을 33% 크로핑하거나 압착하여 종횡비를 왜곡시킴으로써 동일한 16×9 디스플레이 포맷비 디스플레이로 제공될 수 있다. 사용자의 기호에 따라서, 화상 크로핑 대 종횡비 왜곡의 비는 0% 내지 33% 범위내에서 설정될 수 있다. 예를 들어, 2개의 좌우 양측 디스플레이된 화상은 16.7% 압착 및 크로핑된 형태로 제공될 수 있다.
그 동작은 가속과 크로핑의 일반적인 비율에 의해 설명될 수 있다. 비디오 디스플레이 수단이 M:N의 폭대 높이의 디스플레이 포맷비를 갖고, 제1 비디오 신호 소스가 A:B의 디스플레이 포맷비를 가지며, 제2 비디오 신호 소스가 C:D의 디스플레이 포맷비를 갖는 것으로 가정한다. 제1 비디오 신호는 대략 1 내지(M/N÷A/B)의 제1 범위내의 계수로 선택적으로 가속되고 대략 0 내지 [(M/N÷A/B)-1]의 제2 범위내의 계수로 선택적으로 수평 크로핑 될 수 있다. 제2 비디오 신호는 대략 1 내지 (M/N÷C/D)의 제3 범위내의 계수로 선택적으로 가속되고 대략 0 내지 [(M/N÷C/D)-1]의 제4 범위내의 계수로 수평 크로핑 될 수 있다.
16×9 및 4×3 디스플레이 포맷비 디스플레이가 모두 62.5μ sec의 통상적인 라인 길이를 가지므로 16×9 디스플레이 포맷비 디스플레이를 위한 수평 디스플레이 시간은 4×3 디스플레이 포맷비 디스플레이와 동일하다. 따라서, NTSC 비디오 신호는 왜곡 없이 정확한 종횡비를 유지하기 위해 4/3 계수로 가속되어야 한다. 4/3 계수는 2개의 디스플레이 포맷의 비로 계산된다:
본 발명의 특징에 따라 비디오 신호의 속도를 증가시키기 위해 가변 보간 회로가 이용된다. 종래에는 동일 기능을 실행하기 위해 입력 및 출력에서 상이한 클럭 주파수를 갖는 FIFO가 사용되어 왔다. 2개의 NTSC 4×3 디스플레이 포맷비 신호가 하나의 4×3 디스플레이 포맷비 디스플레이상에 디스플레이될 경우, 각 화상은 50%로 왜곡 또는 크로핑 되거나 아니면 50%로 왜곡과 크로핑이 조합되어야 한다. 와이드 스크린 응용에 필요한 속도 증가에 필적한 만한 속도 증가는 불필요하다.
판독/기록 포인터 충돌을 방지하고 인터레이스 주사 무결성을 유지하기 위한 필드 동기 시스템은 제28도 내지 제36도와 관련하여 더욱 상세히 설명된다. PIP 프로세서는 보조 비디오 데이터가 유입 보조 비디오 신호의 수평 동기 성분에 로크된 640fH클록으로 샘플링되는 방식으로 동작한다. 이와 같은 동작으로, 직교적으로 샘플링된 데이터가 비디오 RAM(350)에 저장될 수 있게 된다. 데이터는 동일한 640fH클록 주파수로 상기 비디오 RAM으로부터 판독되어야 한다. 상기 데이터는 메인 및 보조 비디오 소스의 일반적으로 비동기적인 성질로 인해 수정 없이는 상기 비디오 RAM으로부터 직교적으로 디스플레이될 수 없다. 상기 메인 신호에 대한 보조 신호의 동기를 용이하게 하기 위해, 독립적인 기록 및 판독 포트 클록을 갖는 라인 메모리가 라디오 RAM(350)의 출력 후의 보조 신호 경로에 배치된다.
특히, 제28도에 도시된 바와 같이, 비디오 RAM(350)의 출력은 2개의 4-비트 래치(352A, 352B)중 래치(352A)에 입력된다. VRAM_OUT 출력은 4-비트 데이터 블록이 된다. 상기 4-비트 래치들은 보조 신호를 다시 8-비트 데이터 블록으로 재합성하기 위해 이용된다. 상기 래치는 또한 데이터 클록 주파수를 1280fH에서 640fH로 감소된다. 상기 8-비트 데이터 블록들은 비디오 RAM(350)내에의 저장을 위해 보조 비디오 데이터를 샘플링하는데 이용된 동일한 640fH클록에 의해 FIFO(354)에 기록된다. FIFO(354)의 크기는 2048×8이다. 상기 8-비트 데이터 블록들은 메인 비디오 신호의 수평 동기 성분에 동기된 1024fH디스플레이 클록에 의해 FIFO(354)로부터 판독된다. 독립적인 판독 및 기록 포트 클록을 갖는 다수의 라인 메모리를 사용하는 이와 같은 기본 구성은 직교적으로 샘플링되었던 데이터가 직교적으로 디스플레이되게 한다. 상기 8-비트 데이터 블록들은 디멀티플렉서(355)에 의해 6비트 휘도 및 색차 샘플들로 분할된다. 그 다음, 상기 데이터 샘플들은 필요에 따라 요구된 디스플레이 포맷비를 위해 보간되어 비디오 데이터 출력으로서 기록된다.
상기 보조 채널 FIFO로부터의 데이터 판독 및 기록이 비동기적이기 때문에, 판독/기록 포인터 충돌의 가능성이 있다. 판독/기록 포인터 충돌은 새로운 데이터가 FIFO에 기록된 기회를 갖기 전에 이전 데이터가 FIFO로부터 판독되는 경우에 발생될 수 있다. 판독/기록 포인터 충돌은 또한 이전 데이터가 FIFO로부터 판독될 기회를 갖기 전에 새로운 데이터가 상기 메모리에 과기록(overwrite)되는 경우에도 발생한다. 인터레이스 주사 무결성은 물론 보존되어야만 한다.
보존 채널 FIFO 내에 판독/기록 포인터 충돌을 방지하기 위해 최초에는 충분히 큰 매모리 용량이 선택되어야만 한다. 33% 크로핑된 정상 디스플레이 포맷비 비디오를 디스플레이하기 위해, 2048×8크기의 보조 FIFO는 다음과 같이 게산된 5.9 라인의 비디오 데이터를 저장할 수 있다:
N=(2/3)*(0.82)*(640)=350(82% 활성 라인 기간을 기초로 함)
L=2048/350=5.9
여기서, N은 횟수이고, L은 각 라인의 길이이다. 본 발명의 특징은 2 라인/필드보다 큰 선행율(precession rate)이 발생되지 않는다는 것을 인지하고 있다. 그러므로, 보조 채널용으로 5라인 FIFO를 설계함으로써 판독/기록 포인터 충돌을 충분히 방지할 수 있다.
보조 채널 FIFO의 메모리 사용은 제29도에 도시한 바와 같이 매핑 아웃(mapped out)될 수 있다. 제30도에는 라인 지연(Z-1)을 발생하기 위해 보조 신호 경로에서의 D-타입 플립/플롭에 의해 형성된 간략화된 회로에 대한 블록도와 FIFO(354)에 대한 기록 및 판독을 제어하기 위한 리셋 펄스가 도시되어 있다. 새로운 메인 신호 필드의 개시시에, 기록 포인터는 FIFO의 개시로 리셋된다.
WR_RST_AX로 표시된 이 리셋 펄스는 H_SYNC_AX에 의해 샘플링된 V_SYNC_MN의 조합이다. 다시 말하면, WR_RST_AX는 메인 신호의 수직 동기 펄스 후에 발생하는 보조 비디오 신호의 제1 수평 동기 펄스에서 발생한다. 2개의 메인 신호 수평 라인 후에 판독 포인터는 FIFO(354)의 개시로 리셋된다. 이 리셋펄스는 RD_RST_AX로 표시된다. 즉, RD_RST_AX는 메인 신호의 수직 동기 펄스 후에 발생하는 메인 신호의 제2 수평 동기 펄스에서 발생한다.
메인 신호와 보조 신호가 비동기하기 때문에, 상기 판독 포인터가 리셋될 때 기록 포인터가 위치하는 곳에 대해서 정확히 알 수는 없다. 기록 포인터가 최소한 2 라인 정도 기록 포인터에 선행한다는 것으로 알려져 있다. 그러나, 보조 채널 수평 동기 신호의 주파수가 메인 채널 수평 동기 신호의 주파수보다 높으면, 상기 기록 포인터는 도시된 2 라인 맡커를 지나 앞서게 될 것이다. 이와 같은 방식으로, 2 라인/필드 선행율 미만을 갖는 모든 신호에 대해 포인터 충돌이 방지된다. 상기 보조 채널 FIFO(354)는 대략적으로 타이밍 조절된 판독 및 기록 리셋 신호를 통해 5개의 라인 부분으로 분할된다. 이와 같은 방식에 있어서, 상기 판독 및 기록 포인터는 최소한 서로 2 라인 떨어져 있는 각각의 디스플레이된 필드의 개시점에서 초기화된다.
상기 FIFO가 완전한 5라인의 길이가 아닌 경우, 상기 시스템은 기록 포인터에서 판독 포인터까지의 메모리 거리의 손실을 가져온다. 이것은 상이한 압착 방식에 대한 경우에 발생되며, 예를 들어 16% 압착의 경우를 보면:
16% 압착 N = (5/6)*(0.82)*640=437
L = 2048(5*437)=4.7
이와 같은 경우에 있어서, FIFO는 5 라인 길이 보다 적다는 것이 입증된다. 16% 압착에 있어서, 실제 FIFO 길이는 4.7 라인이다. 33% 압착의 상기 N식의 0.8 인자는 CPIP 칩의 동작 한계를 나타낸다.
상기 FIFO 판독 및 기록 리셋이 활성 비디오의 최소 2 라인 정도 이격되기 때문에, 상기 판독 포인터가 상기 기록 포인터를 따라 잡을 수 없게 된다. 또한, PIP 프로세서가 상기 비디오 RAM(350)에 512개의 비디오 샘플보다 많은 샘플들을 저장할 수 없기 때문에 상기 비디오 라인의 단지80% 만이 활성화된다. 실제로, 이것은 여전히 양호한 활성 비디오 라인을 제공한다. 이와 같은 경우에 있어서, 선행율은 보다 많은 가시 화상 내용을 위해 감소된다. 그 외에, 상기 보조 비디오에서는 보다 많은 왜곡이 발생된다. 최악의 경우, 메인 비디오 소스와 보조 비디오 소스간에 필드당 1라인까지의 선행이 허용될 수 있다. 이것은 대부분의 비디오 소오스에 요구되는 것보다 여전히 더 많고, 선행율 허용 공차는 최소로 사용되도록 예측되는 이러한 특징 모드시에 감소된다.
상기 FIFO의 비동기적인 판독 및 기입으로부터 야기되는 또 다른 문제점은 상기 보조 채널 비디오의 인터레이스 주사 무결성을 유사하는 문제이다. 디스플레이가 메인 채널 비디오에 로크되기 때문에, 상부 또는 하부필드인 디스플레이되는 현재 필드 타입은 메인 신호에 의해 결정된다. 상기 비디오 RAM(350)에 저장되고 메인 채널의 필드의 개시시에 판독될 필드 타입은 디스플레이된 필드 타입과 동일 할 수도 있고 그렇지 않을 수도 있다. 메인 채널 디스플레이의 필드 타입을 변경시키는 것이 필요할 것이다.
PIP 프로세서(320)와 게이트 어레이(300)는 NTSC 신호의 262.5개의 라인 필드를 263 라인의 상부 필드(때대로 홀수 필드로 지칭됨)와 262 라인의 하부 필드(때대로 짝수 필드로 지칭됨)로 양자화한다. 그 이유는 수직 동기 성분이 수평 동기 성분을 나타내는 펄스로 샘플링되기 때문이다. 이것은 제31도에 도시되어 있다. 상부/하부 필드 타입 지시기는 상부 필드에 대한 값 1과 하부 필드에 대한 값 0을 갖는다. 상부 필드는 1 내지 263 라인중 홀수 라인을 포함한다. 하부 필드는 2 내지 262 라인중 짝수 라인을 포함한다. 제32도에서, 제1 필드 타입 지시기 U/L MAIN SIGNAL는 메인 비디오 채널의 필드 타입을 나타낸다. 신호 HSYNC_AX는 보조 채널의 각 라인에 대한 수평 동기 성분을 나타낸다.
필드 타입 지시기 U/L(A)는 각 보조 채널 라인이 정상적으로로 기록되면 비디오 RAM(350)내에 저장되는 필드 타입을 나타낸다. 본 명세서에서 정상적이라는 용어는 상부 필드가 수신 및 디코딩될 때 1 내지 263 라인중 홀수 라인이 상기 비디오 RAM(350)내에 기록되는 것을 나타내는데에 사용된다. 필드 타입 지시기 U/L(B)는 상부 필드의 제1 라인이 상부필드의 수신 동안에 비디오 RAM(350)에 기록되지 않는 경우에 비디오RAM(350)내에 저장된 필드 타입을 나타낸다. 대신에, 상기 제1 라인이 실제로 하부 필드의 최종 라인(번호 262)에 추가된다. 이로써, 라인 2가 제1 디스플레이된 라인이 되고 라인 3이 그 프레임에서 제2 디스플레이된 라인이 되기 때문에 필드 타입을 효과적으로 전환시킨다. 수신된 상부 필드는 하부 필드가 되고, 하부 필드는 상부 필드가 된다. 필드 타입 지시기 U/L(C)는 상부 필드의 최종 라인이 하부필드의 수신 동안 비디오 RAM(350)에 추가되는 경우 비디오 RAM(350)내에 저장된 필드 타입을 나타낸다. 이로써, 라인 263이 제1 디스플레이된 라인이 되고 라인 1이 제2 디스플레이된 라인이 되기 때문에 필드 타입을 효과적으로 전환시킨다.
모든 B 및 C에서의 라인의 가산 및 감산은 보조 채널 화상을 저하시키지 않는데, 그 이유는 상기 라인들이 수직 리트레이스 또는 과주사 동안에 발생하기 때문이다. 제34도에는 디스플레이된 라인의 순서를 도시하고 있으며, 여기서 실선은 상부 필드 라인을 나타내고 점선은 하부필드 라인을 나타낸다.
상기 메인 및 보조 채널 신호들이 진행됨에 따라, 상기 U/L MAIN SIGNAL은 보조 채널 U/L(A,B,C) 필드 타입 지시기에 대해 왼쪽 또는 오른쪽으로 시프팅될 것이다. 제33도에 도표로 도시된 위치에 있어서, 결정 에지가 존(A)에 존재하기 때문에 데이터는 모드 A를 사용하여 비디오 RAM(350)에 기록되어야만 한다. PIP 프로세서가 수직 동기 성분을 수직할 때, V_SYNC_MN(메인 채널수직 동기성분)으로 개시하여 상기 비디오 RAM(350)으로부터 판독되도록 디스플레이에 의해 요구되는 필드 타입과 동일한 필드 타입을 PIP 프로세서가 비디오 RAM(350)에 기록하기 때문에, 모드 A가 적합하다. 상기 신호들이 진행됨에 따라, 상기 모드은 그들의 상대 위치에 따라 변화된다. 유효 모드가 제32도의 상단 및 제33도의 표에 도시되어 있다.
모드가 B가 유효 상내에 있는 부분의 시간 동안 모드 C도 유효 상태가 있고, 또 그 반대의 경우도 마찬가지이기 때문에 모드 B와 모드 C간에 중첩이 존재한다. 이것은 262 라인 중 2 라인을 제외한 모든 라인에 해당된다. 모드 B와 C가 모두 유효할 때 모드 B 또는 C의 어느 것이나 이용될 수 있다.
제36도에는 본 발명에 따라 인터레이스 주사 무결정을 유지시키기 위한 회로(700)의 블록도가 도시되어 있다. 회로(700)의 출력 신호는 제28도에 도시된 바와 같이 비디오 RAM(350), 보조 신호 경로내의 FIFO(354) 및 메인 신호 경로내의 FIFO(356)에 대한 기록 및 판독 리셋 제어 신호이다. 메인 비디오 신호의 필드 타입은 한 쌍의 신호, 즉 VSYNC_MN과 HSYNC_MN으로부터 결정된다.
보조 비디오 신호의 필드 타입은 상응하는 한쌍의 신호, 즉 VSYNC_AX과 HSYNC_AX로부터 결정된다. 각 쌍의 신호들은 게이트 어레이에서 세트되는 소정의 위상 관계를 갖는다. 이 관계는 두 쌍의 신호에 적용된 제35a도 내지 제35c도에 도시되어 있다. 각각의 경우에 있어서, HSYNC는 상승 에지가 각 신호의 수평 라인의 시작에 일치하는 구형파이다. 각각의 경우에 있어서, VSYNC는 각 신호의 수직 필드의 시작에 일치하는 상승 에지를 필드당 하나만을 갖는다. 각 쌍의 신호의 상승 에지간의 관계가 회로(700)에 의해 검사되어 보조 신호의 필드 타입과 메인 신호의 필드 타입을 일치시키기 위해 필요한 단계가 있다면 그 단계가 어떤 단계인지가 결정된다. 불명료함을 방지하기 위해서, 메인 쌍의 신호의 선행 에지는 수평 라인 주기의 1/8 이상으로 근접하지 않는다. 보조 쌍의 신호의 선행 에지는 수평 라인 주기의 1/10 이상으로 근접하지 않는다. 이로써 상호간에 대한 선행 에지의 지터(jitter)가 방지된다. 이 관계는 게이트 어레이내의 타이밍 회로에 의해 확실하게 된다.
메인 신호쌍 VSYNC_MN과 HSYNC_MN은 2개의 D-타입 플립/플롭을 포함하는 제1 필드 타입 회로(702)에 입력된다. 한 가지 경우에서, HSYNC_MN은 VSYNC_MN에 의해 샘플링된다. 즉, VSYNC_MN이 클록 입력이 된다. 상기 플립/플롭의 출력은 메인 신호에 대한 상부/하부 필드 지시기 UL/MN이며, 이 메인 신호는 비록 임의적이기는 하지만 상부 필드 타입에 대해서는 논리 HI가 되고 하부 필드 타입에 대해서는 논리 L0가 될 수 있다. 다른 경우에서, VSYNC_MN은 제30도와 관련하여 설명된 플립/플롭(852)에서와 동일하게 HSYNC_MN에 의해 샘플링 된다. 이로써 수평 성분에 동기된 수직 성분인 출력 VH가 제공된다.
보조 신호 쌍 VSYNC-AX와 HSYNC_AX 또한 2개의 D -타입 플립/플롭을 포함하는 제1 필드 타입 회로(710)에 입력된다. 한 가지 경우에서, HSYNC_AX는 VSYNC_AX에 의해 샘플링된다. 즉, VSYNC_AX가 클록 입력이 된다. 상기 플립플롭의 출력은 상기 보조 신호에 대한 상부/하부 필드 지시기 UL_AX가 되며, 이 보조 신호는 임의적이기는 하지만 상부 필드 타입에 대해서는 논리 HI 가 되고 하부 필드 타입에 대해서는 논리 L0가 될 것이다. 다른 경우에서, VSYNC_AX는 제30도와 관련하여 설명된 플립/플롭(852)에서와 동일하게 HSYNC_AX에 의해 샘플링된다. 이로써 수평 성분에 동기된 수직 성분인 출력 VH가 제공된다.
제35a도 내지 제35c도에는 두 신호에 대한 필드 타입 판정이 도시되어 있다. 제35b도 도시된 바와 같이 상기 수평 라인 주기의 전반부에서 필드 에지의 상승 개시가 발생하면, 상기 필드는 하부 필드 타입이다. 제35c도에 도시된 바와 같이 상기 수평 라인 주기의 후반부에서 필드 에지의 상승 개시가 발생하면, 상기 필드는 상부 필드 타입이다.
메인 신호에 대한 VH와 HSYNC_MN은 출력 신호 WR_RST_FIFO_MN, RD_RST_FIFO_MN 및 RD_RST_FIFO_AX의 적절한 위상 관계를 보장하기 위해 수평 라인 주기 지연을 제공하는 지연 회로(704, 706, 708)에 입력된다. 상기 지연 동작은 제30도에 도시된 회로와 유사한 D-타입 플립/플롭에 의해 수행될 수도 있다.
상기 상부/하부 필드 타입 지시기 UL/MN는 제32도의 상단에 도시된 U/L MAIN SIGNAL에 상응하고, UL_SEL 비교기(714)의 한 입력이 된다. 비교기(714)의 또 다른 입력은 UL_AX_TEST 발생 회로(712)에 의해 제공된다. 발생 회로(712)는 입력으로서의 UL_AX 지시자 및 클록 입력으로서의 HSYNC_AX를 갖는다. 발생회로(712)는 3개의 가능한 모드 A, B, C에 대응하는 제16도의 하단에 도시된 신호 U/L(A), U/L(B) 및 U/L(C)를 제공한다. 각각의 신호 U/L(A), U/L(B) 및 U/L(C)는 제32도에 도시된 UL_MN의 결정 에지의 시간에 UL_MN과 비교된다. UL_MN이 U/L(A)와 부합되면, 필드 타입들이 부합되고, 인터레이스 주사 무결성을 유지하기 위한 동작이 필요 없게 된다. UL_MN이 U/L(B)와 부합되면, 상기 필드 타입들은 부합되지 않는다. 인터레이스 주사 무결성을 유지하기 위해 상부 필드를 한 라인 정도 지연 기록할 필요가 있다. UL_MN이 U/L(C)와 부합되면, 상기 필드 타입들은 부합되지 않는다. 인터레이스 주사 무결성을 유지하기 위해서 하부 필드를 한 라인 정도 앞서 기록할 필요가 있다.
이 비교의 결과는 RST_AX_SEL 선택 회로(718)의 입력이 된다. 또다른 입력은 RST_AX 발생 회로(716)에 의해 발생된 3개의 수직 동기 신호 RST_A, RST_B, RST_C가 된다. 3개의 수직 동기 신호 RST_A, RST_B, RST_C는 보정 동작이나 무보정 동작을 수행하여 상기 비교기(714)의 출력에 따른 인터레이스 주사 무결성을 유지하기 위해서 상호간에 대해 서로 다른 위상을 갖는다. 지연 회로(722)는 선택된 수직 동기 신호를 보조 비디오 입력에 재동기시켜 WR_RST_VRAM_AX를 발생시킨다.
지연 회로(720)는 RD_RST_VRAM_AX와 WR_RST_FIFO_AX를 발생하기 위한 유사한 기능을 수행한다. 제32도에 도시된 바와 같이, 모드 B와 C는 대부분의 시간에서 중첩된다. 실제로는 매 525회의 비교중 단지 2회의 비교만이, 모드 B 또는 C 중 오직 한 모드만을 요구한다. 상기 비교기(714)는 모드 B와 C가 모두 유효할 때 모드 B에 비해 모드 C가 우선하도록 배치될 수 있다. 이와 같은 선택은 임의적으로 이루어지거나 다른 회로를 고려하여 이루어질 수 있다.
제4b도에 도시된 회로(111)는 제4a도의 회로(11)가 액정 디스플레이(LCD) 시스템을 통합하도록 수정될 수 있는 방법을 제시하고 있다. 상세히 전술된 디지털 신호 처리에 사용되는 라스터 맵핑 기술은 액정 디스플레이 시스템에도 적합하다. 상기 LCD 매트릭스 어드레스 발생기(113)에 의해 발생된 화소 맵은 게이트 어레이의 디지털 다중화 출력, Y_MX, U_MX 및 V_MX을 기초로 한다. 상기 LCD 매트릭스 어드레스 발생기(113)는 액정 디스플레이 수단(115)을 구동시킨다.
데이터 감소 또는 압축 및 데이터 복원 또는 확장은 본 발명의 여러 구성에 따라서 다른 방법으로도 실행될 수 있다. 이들 중의 한 구성에 따라, 보조 신호는 해상도 처리 유닛(370)에 의해 디더링되고 다른 해상도 처리 유닛(357)에 의해 디디더링된다. 또한, 해상도 처리 회로(370)는 데이터 감소 회로로, 해상도 처리 회로(357)는 데이터 복원 회로로 고려될 수 있다. 디더링은 n 비트 신호에 m 비트 디더된 시퀀스를 추가하고 그후 m개의 최하위 비트를 절삭하는 처리이다. 1비트 디더링 회로 및 이에 대응하는 1비트 디디더링 회로는 제39도 및 제40도에 각각 도시되어 있다. 2비트 디더링 회로 및 이에 대응하는 2비트 디디더링 회로는 제41도 및 제42도에 각각 도시되어 있다.
제39도 및 제40도를 참조하면, 가산 회로(372)는 n비트 신호를 1비트 디더 시퀀스로 조합한다. 바람직한 1비트 디더 시퀀스는 01010101…이다. 디더 시퀀스를 1비트 신호에 가산한 후에, 최하위 비트가 회로(374)에 의해 절삭된다. 그리고나서, n-1 비트 디더 신호는 PIP 모듈(320), 래치(352A, 352B) 및 FIFO(354)에 의해 처리된다. PIP 디코팅 회로(306B)의 후속 출력은 n-1 비트 디더 신호이다. 데이터 복우너 회로(357)에 있어서, n-1 비트 디더 신호는 가산 회로(802)와 AND 게이트(804)의 한 출력단에 인가된다. AND 게이트(804)의 다른 입력단 신호는 디더링된 신호의 최하위 비트를 마스크(mask)한다. AND 게이트(804)의 출력은 배타적 OR 게이트(808)의 한 입력단에 직접 공급되며, 회로(806)에 의해 1 클록 또는 1 화소 만큼 지연되어 배타적 OR 게이트(808)의 출력은 AND 게이트(810)의 한 입력단과 Y 보간 회로(306C)에 입력되며, Y 보간 회로(306C)에 제공된 입력이 디디더 신호의 새로운 최하위 비트를 형성한다. AND 게이트(810)의 다른 입력단의 신호는 가산부(372)에 인가된 디더링 신호와 동일한 디더 시퀀스 및 위상을 갖는 신호이다. AND 게이트(810)의 출력은 가산 회로(802)에 대한 감산(-) 입력이 된다. 가산 회로(802)의 출력은 배타적 OR 게이트(808)의 출력단에 의해 제공된 추가 비트와 결합되어 Y 보간 회로(306C)에 대한 입력으로서 n 비트의 디디더 신호를 제공한다.
제41도를 참조하면, 2비트 디어링 회로(370')는 n 비트 신호를 2비트 디더 시퀀스로 합성하는 가산 회로(376)를 포함한다. 본 발명의 구성에 따라, 디더 신호는 시퀀스내의 어떠한 순서로든 0,1,2,3의 임의의 반복적인 시퀀스에 의해 한정될 수 있다. 이러한 한정은 표 1에 나열된 바와 같이 다음 시퀀스를 포함한다.
특히 바람직한 2비트 디더 시퀀스는 제41도에 도시된 02130213…이다. 가산 회로(376)의 출력이 되는 n 비트 신호는 회로(378)에 의해 2개의 최하위 비트가 절삭된 비트를 갖는다. 그리고나서, n-2비트 디더 신호는 PIP 프로세서(320),래치(352A,352B), FIFO(354) 및 PIP 디코팅 회로(306B)에 의해 처리된다.
1/4 주파수 성분의 진폭이 1/2 주파수 성분 진폭의 절반밖에 되지 않지만, 1/4 주파수 성분은 1/2 주파수 성분보다 더 결점이 있는 것으로 나타난다. 따라서, 디디더링 방식은 1/4 주파수 성분만을 엄격하도록 선택될 수 있다. 디디더링 회로의 제1 신호 경로는 지연 및 진폭 매칭을 위한 것이다. 제2 신호 경로는 반전된 대역 통과 필터 및 제한기를 조합한 회로를 포함한다. 반전된 대역 통과 필터는 지연 및 진폭 매칭된 원래 신호를 부가할 때 통과 대역의 중심 주파수를 삭제한다. 제한기는 디더 크기의 진폭만이 삭제되게 한다. 이러한 디디더링 장치는 디더링된 신호의 1/2 샘플 주파수 성분에 영향을 미치지 않는다. 1/2 주파수 신호 성분은 진폭은 충분히 낮고 주파수는 충분히 높아 충분히 낮은 시감도(visibility)를 가지므로 문제를 야기하지 않는다.
이러한 디디더링 회로(306D')는 제42도에 도시되어 있다. PIP 디코팅 회로(306B)의 출력단에서의 n-2 비트 신호가 2클록 혹은 2화소 지연 회로(822), 2클록 혹은 2화소 지연 회로(814) 및 가산 회로(812)에 입력으로서 공급된다. 지연 회로(814)의 출력은 가산 회로(812)의 감산 입력이 되고, 상기 가산 회로의 출력단에서는 n-1 비트 신호가 출력된다. 상기 n-1 비트 디더 신호는 제한 회로(816)의 입력으로서 제공된다. 제한 회로(816)의 출력값은 이 경우에 값 1의 절대값인 [-1,0,1]로 제한된다. 제한 회로(816)의 출력은 2비트 신호이고, 이 신호는 2클록 혹은 2 화소 지연 회로(818)의 입력 및 가산 회로(820)의 감산 입력으로서 공급된다. 지연 회로(818)와 가산 회로(820)는 샘플링율의 1/4인 중심 주파수에서 2의 이득을 갖는 대역 통과 필터를 형성한다. 상기 2비트 신호는 2의 보수 신호이다. 가산 회로(820)의 출력은 3비트 신호이면, 이 신호는 가산 회로(826)의 감산 입력이 된다. 지연 회로(822)의 n-2 비트 출력 신호는 증배기(824)의 입력이 된다. 증배기(824)의 출력은 n 비트 신호이고, 여기서 2개의 최하위 비트가 0과 동일하다. 2개의 최하위 비트(및 일부 보정 비트)에 대한 값은 회로(826)에서의 가산에 의해 공급된다. 가산 회로(826)의 출력은 n 비트의 부분 디더 신호이며, 이 신호는 Y 보간 회로(306C)의 입력이 된다.
상기 디더 비디오 신호의 해상도, 즉 감지된 품질은 디더 시퀀스를 스큐잉함으로써 일부 환경하에서 향상될 수 있다. 상기 디더 시퀀스는 1비트 시퀀스이든 2비트 스퀀스이든지간에 소정의 라인상에서 계속 반복하지만 다른 라인상에서는 위상 편이된다. 여러 가지 가능한 스큐잉 방식이 가능하다. 디더링 처리 자체로 인한 디스플레이에서의 아티팩트를 감추는데에 있어 2개의 스큐잉 시퀀스가 특히 유리할 것이다. 이와 같은 스큐잉 시퀀스들이 제43도에 도시되어 있다. 1 및 2 화소의 필드 대 필드 스큐는 한 필드의 모드 라인이 동일 위상을 갖고 다음 필드의 모든 라인이 제1 필드에 관하여 1 또는 2 화소 스큐잉되는 것이다. 2비트 디더 신호상의 필드 대 필드 스큐는 정지 화상(frozen picture)에 가장 적합하게 작용한다. 일부 라인 구조가 비디오 동작 동안에 보여질 수 있으며, 여기에서 움직임시에 평평한 지역이 존재하게 된다. 상기 1 화소 스큐는 신호가 디더링될 경우에는 2비트 디더에 특히 바람직하다. 신호가 디더링되어야 하는지의 여부는 디스플레이 포맷에 좌우된다.
데이터 감소를 위한 다른 디더링 방법으로는 쌍을 이룬 화소 압축 방법이 있으며, 이 방법은 제44도를 참조하여 설명된다. 제44도의 상단에는 라인 1,2,3,…을 포함하는 A필드가 도시되어 있다. 각 라인의 화소들은 문자(letter)로 표현된다. P로 표시된 각각의 화소는 유지되고, R로 표시된 각 화소는 재배치된다. 영구 화소와 재배치 화소들은 라인 단위로 1 화소씩 스큐잉된다. 즉, 홀수 라인에서는 재배치 화소가 제2,4,6,…의 화소가 되고, 짝수 라인에서는 재배치 화소가 제 1,3,5,…의 화소가 된다. 다른 2개의 가능한 방법으로는 각 재배치 화소를 1비트 코드나 2비트 코드로 대체하는 방법이 있다. 코드를 위한 비트는 영구 화소를 형성할 수 있는 비트의 수로부터 취해진다. 상기 화소를 형성할 수 있는 이용 가능한 비트의 수는 상기 비디오 프로세서의 저장 용량에 의해 제한된다. 이와 같은 경우에, CPIP 칩과 비디오 RAM(350)는 화소당 평균 4비트의 제한을 갖는다. 각 재배치 화소를 1비트 코드로 대체하는 경우, 각 영구 화소에 대해 7비트를 이용할 수 있다. 마찬가지로, 2비트 코드로 각 재배치 화소를 대체하는 경우, 각 영구 화소를 나타내는데 6비트를 이용할 수 있다. 두가지 경우에 있어서, 각 쌍의 연속 화소(하나의 영구 화소와 하나의 재배치 화소)은 총 8비트를 필요로 한다. 화소 쌍당 총 8비트는 화소당 평균 4비트가 된다. 데이터 감소는 6:4에서 7:4의 범위내에 있다. 재배치 시퀀스는 3개의 연속 라인 n-1, n, n+1을 포함하는 필드의 일부에 나타내어져 있다. 재배치될 화소들은 R1, R2, R3, R4 및 R5로 표시된다. 유지될 화소들은 A, B, C 및 D로 표시된다.
1비트 코디 방식에 따르면, 재배치 화소 값이 그 화소 값보다 각 측면의 화소의 평균 값에 더 접근하면, 재배치 화소는 제로로 대체될 것이다. 제44도를 예를 들면, 화소 R3의 1비트 재배치 코드는 화소 R3 값이 화소 A 값보다 화소 B와 C의 평균 값에 더 가까우면 제로가 된다. 반대로 1비트 재배치 코드는 1이 된다. 데이터가 재구성되는 경우, 1비트 코드가 제로이면 화소 R3' 값은 화소 B와 C 값의 평균과 같아진다. 1비트 코드가 1 이면, 화소 R3'의 값은 화소 A 값과 같아진다.
2비트 코드에 대한 재배치 및 재구성 시퀀스도 예시된다. 화소 R3에 대하여, 2비트 재배치 코드는 R3의 값이 화소 A 값에 가장 근접하면 제로가 된다. 상기 2비트 재배치 코드는 R3 값이 A와 B의 평균값에 가장 근접하면 1이 된다. 상기 2비트 재배치 코드는 R3 값이 A와 C의 평균값에 가장 근접하면 2가 된다. 상기 2비트 재배치 코드는 R3 값이 B와 C의 평균값에 가장 근접하면 3이 된다. 재구성 시퀀스는 재배치 시퀀스에 후속 한다. 상기 2비트 코드가 0 이면, 화소 R3'의 값은 A 값과 같다. 상기 2비트 코드가 1 이면, 화소 R3의 값은 A와 B 값의 평균과 같다. 상기 2비트 코드가 2 이면, 화소 R3'의 값은 A와 C 값의 평균과 같다. 상기 2비트 코드가 3 이면, 화소 R3의 값은 B와 C 값의 평균과 같다.
상기 영구 화소들이 1비트 이상의 해상도로 나타내지는 한 1비트 코드가 유리하다. 상기 재배치 화소가 더 높은 해상도로 나타내어지면 2비트 코드가 유리하다. 단지 두라인, 예컨데 n-1과 n 또는 n과 n+1의 값에 대한 계산을 기초로 하면, 필요한 라인 저장 용량을 최소화하는데 유리하다. 한편, 값(D)이 상기 계산내에 포함되면 더욱 정확한 재배치 시퀀스가 발생될 수도 있지만, 비디오 저장 용량의 추가 라인을 필요로 하는 단점이 있다. 쌍으로 된 화소 압축 방법은 양호한 수평 및 수직 해상도를 제공하는데 특히 효과적이고, 어떤 경우에 있어서는 디더링 및 디디더링 방법보다 더 우수하다. 또 한편으로는, 대각선 전환의 해상도는 일반적으로 디더링 및 디디더링 방법보다는 양호하지 않다.
본 발명에 따르면, 쌍을 이룬 화소 압축 및 디더링과 디디더링을 포함한 다수의 데이터 감소 및 데이터 복원 방식이 이용 가능하게 된다. 또한, 상이한 비트수를 수반하는 다른 디더링 시퀀스와 상이한 비트수를 수반하는 다른 쌍을 이룬 화소 압축도 이용 가능하게 된다. 각각의 특수한 종류의 비디오 디스플레이 포맷에 대한 디스플레이된 비디오의 해상도를 최대화하기 위해 WSP μP에 의해 특별한 데이터 감소 및 복원 방식이 선택될 수 있다.
와이드 스크린 프로세서는 또한 수직 줌 기능을 실행하도록 수직 편향을 제어하는 성능을 갖고 있다. 와이드 스크린 프로세서의 토폴로지는 보조 및 메인 채널 수평 라스터 매핑(보간) 기능이 서로에 대해 무관하고 수직 줌(수직 편향을 조종하는)에 무관하도록 된다. 이러한 토플로지로 인해, 메인 채널은 정확한 종횡비 메인 채널 줌을 유지하기 위해 수평, 수직으로 확장될 수 있다. 그러나, 보조 채널 보간 회로 세팅이 변경되지 않을 경우, PIP(소형 화상)은 수평이 아닌 수직으로 확대하게 된다. 따라서, 보조 채널 보간 회로는 수직으로 확장될 PIP 소형 화상의 정확한 이미지 종횡비를 유지하도록 보다 큰 확장을 실행한다.
이러한 처리 과정의 좋은 예는 메인 채널이 하기에 더 상세히 설명되는 16×9 문자박스 재료를 디스플레이할 때 일어난다. 메인 수평 라스터 매핑은 1:1(확장과 압축이 없음)로 설정된다. 수직 라스터 매핑은 문자박스 소스 재료와 관련된 흑색 바 부분을 제거하도록 33%로 확대(즉, 4/3로 확장)된다. 메인 채널 이미지 종횡비는 적당하다. 수직 줌이 없는 4×3 소스 재료에 대한 보조 채널은 정상 세팅이 5/6이다. 확장 인자 X에 대한 상이한 값은 다음과 같이 결정된다:
보조 채널 보간 회로(359)가 5/8로 설정될 경우, 소형 화상 이미지의 정확한 종횡비가 유지되고, PIP 내의 물체가 종횡비 왜곡 없이 나타난다.
와이드 디스플레이 포맷비의 특별한 장점은 추가의 수직 해상도를 제공하기 위해 문자박스 신호의 보간이 필요하지만 와이드 디스플레이 포맷비의 디스플레이 스크린을 채우도록 상기 문자박스 신호가 확장될 수 있다는 점이다. 본 발명의 특징에 따르면, 16×9 디스플레이 포맷비의 문자박스 디스플레이를 포함하는 4×3 디스플레이 포맷비 신호의 확장을 자동적으로 수행하는 자동 문자박스 검출 회로가 제공된다. 자동 문자박스 검출기는 제45도 내지 제49도와 관련하여 상세히 설명된다.
상기 문자박스 신호의 수직높이를 증대시키기 위해서는 화상의 상부 및 하부에서의 블랙 영역이 제거되거나 현저히 감소되도록 디스플레이 비디오의 수직 주사율을 증가시켜야 한다. 자동 문자박스 검출기는 비디오 신호가 제45도에 도시한 형태와 일반적으로 대응한다는 가정에 기초를 두고 있다. 영역 A 및 C는 활성 비디오가 없거나 소정의 루마 임계치 보다 더 적은 최소의 비디오 루마 레벨을 갖는다. 영역 B는 활성 비디오를 갖거나 소정의 루마 임계치보다 큰 약간의 비디오 루마 레벨을 갖는다. 영역 A,B 및 C 각각의 시간 간격은 16×9 내지 21×9의 범위일 수 있는 문자박스 포맷의 함수이다. 영역 A 및 C의 지속 시간은 16×9 문자박스 포맷에 대해서는 대략적으로 각각 20 라인 이다. 문자박스 검출기는 영역 A 및/또는 C에 대한 루마 레벨을 검사한다. 활성 비디오 혹은 적어도 최소의 비디오 루마 레벨이 영역 A 및/또는 C에서 발견된다면, 문자박스 검출기는 출력 신호, 예를 들면 정상의 4×3 디스플레이 포맷비 NTSC 신호 소스를 나타내는 논리 0을 제공한다. 그러나, 비디오가 영역 A 및 C에서는 검출되지 않고 영역 B에서 검출된다면, 비디오는 문자박스 신호 소스인 것으로 가정된다. 이 경우, 출력 신호는 논리 1이 될 것이다.
검출기의 동작은 제46도에 개략적으로 도시한 바와 같이 히스테리시스에 의해 향상될 수 있다. 일단 문자박스 신호가 검출되면, 디스플레이가 정상적인 4×3 신호를 위해 필요한 디스플레이로 변환되기 전에 비문자박스 신호의 최소 필드수가 검출되어야 한다. 유사하게, 일단 정상적인 4×3 신호가 검출되면, 문자박스 포맷은 디스플레이가 와이드 스크린 모드로 전환되기 전에 최소의 필드수가 검출되어야 한다. 이러한 기술을 실행하는 회로(1000)는 제47도에 도시되어 있다. 회로 (1000)는 상기 기재된 알고리즘이 비디오 신호를 분석하기 위해 실행되는 라인 카운터(1004), 필드 카운터(1006) 및 검출기 회로(1002)로 이루어진다.
본 발명의 또 다른 구성에서, 문자박스 검출은 상기 비디오 필드의 각 라인에 대한 2개의 계조도(gradient)를 계산함으로써 수행될 수 있다. 2개의 계조도를 계산하기 위해서는 4개의 값, 즉 현재 라인의 최대 및 최소값과 이전 라인의 최대값 및 최소값이필요하다. 포지티브 계조도로 지정된 제1 계조도는 현재 라인의 최대값으로부터 이전 라인의 최소값을 감산함으로써 형성된다. 네가티브 계조도로 지정된 제2 게조도는 이전 라인의 최대값으로부터 현재 라인의 최소값을 감산함으로써 형성된다. 2개의 계조도는 장면 내용에 따라 포지티브 값 또는 네가티브 값을 가질 것이지만 두 계조도 모두가 네가티브 값이면 무시될 것이다. 이것은 한 번에 단지 한 계조도만이 네가티브가 될 것이고, 포지티브 값을 갖는 계조도의 크기는 네가티브 값을 갖는 계조도의 크기보다 항상 크거나 같기 때문이다. 이로써 계조도의 절대 값을 계산해야 할 필요성이 제거되므로 회로가 간략화 된다. 둘 중의 한 계조도가 프로그램 가능한 임계 값을 초과하는 포지티브 값을 갖는 경우, 비디오는 현재 라인이나 이전 라인 중의 하나에 나타나는 것으로 간주된다. 이들 값은 비디오 소스가 문자박스 포맷내에 존재하는지의 여부를 판정하기 위해 마이크로 프로세서에 의해 사용될 수 있다.
문자박스 검출 방법을 실행하는 회로(1010)는 제48도에 블록도로 도시되어 있다. 회로(1010)는 루마 입력 필터, 라인 최대(max) 검출기(1020), 라인 최소(min) 검출기(1022) 및 출력 섹션(1024)을 포함한다. 루마 입력 필터는 유한 임펄스 응답(FIR) 단(1012,1014) 및 가산기(1016,1018)를 포함한다. 문자박스 검출 회로(1010)는 와이드 스크린 프로세서로부터의 디지털 루마 데이터 Y_IN에 따라 동작한다. 입력 필터는 노이즈 성능을 향상시키고 검출을 더욱 신뢰성 있게 하기 위하여 이용된다. 필터는 필수적으로 다음과 같은 전달 함수를 갖는 2개의 종속 결합된 FIR 단이다.
각 단의 출력은 DC 이득 1을 유지하기 위해 8비트(2로 나누어짐)로 잘려진다.
라인 최대 검출기(1020)는 2개의 레지스터를 포함한다, 제1 레지스터는 라인 주기의 현재 포인트에서 최대 화소 값(max pix)을 포함한다. 제1 레지스터는SOL(라이의 시작)로 지정된 한 클록 와이드 펄스에 의해 매 라인 주기의 개시점에서 80h의 값으로 초기화된다. 80h의 값은 2의 보수 포맷에서의 8비트수에 대한 최소 가능 값을 나타낸다. 그 회로는 활성 비디오 라인의 대략 70%에 대해 하이로 되는 LTRBX EN으로 표시된 신호에 의해 인에이블된다. 제2 레지스터는 전체의 이전 라인에 대한 최대 화소 값(max line)을 포함하고, 라인 주기마다 1회 갱신된다. 인입 루마 데이터 Y_IN는 최대 픽스 레지스터에 저장된 현재의 최대 화소 값과 비교된다. 인입 루마 데이터가 레지스터 값을 초과한다면, 최대 픽스 레지스터는 다음 클록 사이클에서 갱신된다. 비디오 라인의 종료시, 최대 픽스는 인에이블되는 동안의 라인의 전 부분에 걸친 레지스터의 값은 최대 라인 레지스터에 로드된다.
라인 최소 검출기(1022)는 최소 라인 레지스터가 이전 라인의 최소 화소 값을 포함한다는 것을 제외하고는 동일한 방법으로 작동한다. 최소 픽스 값은 2의 보수 포맷에서의 8비트수의 최대 가능 화소 값인 7fH으로 초기화된다.
출력 섹션(1024)은 최대 라인 레지스터 값 및 최소 라인 레지스터 값을 취할 것이고, 이 레지스터 값을 라인당 한번 갱신되는 8비트 래치에 저장한다. 그리고 나서, 2개의 계조도, 즉 포지티브 계조도 및 네가티브 계조도가 계산된다. 이들 계조도의 하나가 포지티브이고 프로그램 가능 임계치보다 큰 필드의 제1 라인에, 제1 라인 레지스터가 현재 라인 카운트 값으로 로드되도록 하는 인에이블 신호가 발생된다. 계조도의 어느 하나가 포지티브이고 프로그램 가능 임계치를 초과하는 모든 라인에서, 최종 라인 레지스터가 현재 라인 카운트 값으로 로드되도록 하는 다른 인에이블 신호가 발생된다. 이러한 방식으로, 최종 라인 레지스터는 임계치가 초과된 필드의 최종 라인을 포함할 것이다. 이들 양자의 인에이블 신호는 단지 각 필드의 라인 24와 250 사이에만 발생하도록 허용된다. 이로써 페쇄 자막 정보 및 VCR 헤드 스위칭 과도 현상에 따른 고장 검출이 방지된다. 모든 필드의 개시점에서, 회로는 재초기화되고, 제1 라인 및 최종 라인 레지스터의 값이 각 문자박스 말단 레지스터에 로드된다. LTRBX-BEG 및 LTRBX-END 신호는 각각 문자박스 신호의 개시점과 종료점을 표시한다.
제49도는 수직 크기 제어 회로(1030)의 일부로서의 자동 문자박스 검출기를 도시하고 있다. 상기 수직 크기 제어 회로는 문자박스 검출기(1032), 수직 디스플레이 제어 회로(1034) 및 3상 출력장치(1036)를 포함하고 있다. 이와 달리, 수직 블랭킹 펄스 및 수직 리셋 펄스는 별도의 신호로서 전송될 수 있다. 본 발명에 따르면, 자동 문자박스 검출 회로는 16×9 디스플레이 포맷비의 문자박스 디스플레이를 포함하는 4×3 디스플레이 포맷비의 신호의 확장 혹은 수직 줌을 자동적으로 수행할 수 있다. 출력 신호 VERTICAL SIZE ADJ가 활성화되면, 수직 편향 높이는 문자박스 신호의 활성 비디오 부분이 이미지 종횡비 왜곡없이 상가 와이드 스크린을 채우도록 하는 제22도에 도시된 수직 크기 조절 회로(500)에 의해 4/3정도 증가된다. 도면으로 도시되지 않은 또 다른 실시예에서, 자동 문자박스 검출기는 문자박스 신호원에 의해 반송된 신호나 코드 워드를 디코딩하여 신호를 문자박스 포맷으로서 식별하는 회로를 포함할 수도 있다.
또한, 상기 수직 디스플레이 제어 회로(1034)는 과주사된 라스터의 어느 부분이 스크린상에 디스플레이 되는지, 즉 수직 패닝으로 지칭되는 특징을 제어한다. 수직으로 과주사된 비디오 신호가 문자박스 포맷이 아닌 경우, 종래의 디스플레이 포맷 화상은 줌, 즉 확대되어 와이드 스크린 포맷을 시뮬레이트한다. 그러나, 이와 같은 경우에 있어서, 4/3 수직 과주사에 의해 크로핑된 화상의 일부가 활성 비디오 정보를 포함할 것이다. 화상의 1/3을 수직으로 크로핑하는 것이 필요하다. 추가적인 제어가 없으면, 상부의 1/6 및 하부의 1/6이 항상 크로핑된다. 그러나, 화상 내용에 따라 화상의 하부보다 상부가 더 많이 크로핑될 수도 있고 또는 그 반대로 될 수도 있다. 예컨대, 모든 동작이 지표면에서 이루어질 경우, 시청자는 상공, 즉 상부가 더 많은 크로핑되기를 선호할 것이다. 수직 패닝 성능에 의해 확장된 표시 부분과 크로핑 부분에 대한 선택이 가능하게 한다..
제23a도 및 제24a도 내지 제24c도를 참조하여 수직 패닝을 설명한다. 제23도의 상단에 세가지 레벨의 합성수지 블랭킹/리셋 신호가 도시되어 있다. 이 신호들은 별도적으로 발생될 수 있다. 수직 블랭킹 펄스는 신호 L_COUNT가 VRT_BLNKO와 일치할 때 시작해서 L_COUNT가 VRT_BLNKI와 일치할 때 종료된다. 수직 리셋 펄스는 L_COUNT가 VRT_PHASE와 일치할 때 시작해서 10 수평 라인 동안 지속된다. 상기 L_COUNT는 VSYNC_MN의 선행 에지에 대한 1/2 수평 라인의 트랙을 유지하는데 이용되는 10비트 카운터의 출력이다. VSYNC_MN은 게이트 어레이에 제공되는 메인 신호의 수직 동기 성분인 VDRV_MN의 동기화된 버젼이다. VRT_BLNKO 및 VERT_BLNKI는 수직 패닝 명령에 따라 마이크로 프로세서에 의해 제공된다. VRT_PHASE는 COMP_SYNC 출력에서의 수직 동기 성분의 상승 에지에 대해 VERT_RST 출력의 상대적인 위상을 만든다(program). 상기 COMP_SYNC 출력은 J_K 플립/플롭의 출력이 된다. 플립/플롭의 상태는 L_COUNT 및 H_COUNT의 출력을 디코딩함에 의해서 결정된다. H_COUNT는 수평 위치 카운터이다. L_COUNT 카운터는 COMP_SYNC 신호를 수평 동기 펄스, 등화 펄스 및 수직 동기 펄스에 대응하는 3개의 세그먼트로 분할하는데 이용된다.
과주사가 없는 경우의 수직편향 전류, 실질적으로는 정상적인 6% 과주사를 반영하고 있는 수직 편향 전류는 점선으로 도시되어 있으며, 이 점선이 대응의 수직 블랭킹의 신호이다. 과주사가 없는 경우의 수직 블랭킹 펄스의 폭은 C 이다. 수직 동기 펄스는 수직 리셋 펄스와 동상으로 존재한다. 과주사 모드인 경우의 수직 편향 전류는 실선으로 도시되어 있으며, 이 실선이 해당 블랭킹 펄스가 되고 펄스폭 D를 갖는다.
하부 과주사 A가 상부 과주사 B에 일치하면, 디스플레이는 제24a도에 도시된 바와 같이 이루어진다. 수직 리셋 펄스가 수직 동기 펄스보다 뒤쳐지도록 발생되면, 하부 과주사 A는 상부 과주사보다 적게되고, 이로써 제14b도에 도시된 디스플레이가 된다. 이것이 하향 수직 패닝이며, 상기 화상의 하부를 디스플레이하고 상기 화상 상부의 1/3을 블랭킹한다. 반대로, 수직 리셋 펄스가 수직 동기 펄스보다 선행하도록 발생되면, 하부 과주사 A는 상부 과주사 B보다 커지게 되고, 이로써 제24c도에 도시된 디스플레이가 된다. 이것이 상향 수직 패닝이며, 화상의 상부를 디스플레이하고 화상 하부의 1/3을 블랭킹한다. 수직 동기 신호 및 수직 리셋 신호의 상대 위상은 WSP μP(340)에 의해 제어 가능하여 과주사 동작 모드 동안 수직 패닝이 가능하게 된다. 과주사된 라스터는 수직 패닝 동안에 상기 화상 튜브나 스크린상에 수직으로 중앙에 위치된 상태 즉, 대칭 상태로 존재한다. 블랭킹 간격은 화상의 하부보다 상부에서 화상의 보다 많은 부분이 블랭킹되도록 또는 그 반대로 블랭킹되도록 라스터의 중앙에 대해 비대칭적으로 수직 이동 또는 위치될 수 있다.
본 발명의 여러 구성에 따른 와이드 스크린 텔레비젼은 적응형 보간 회로 필터를 사용하여 수평 방향으로 비디오를 확장 및 압축시킬 수 있다. 메인 및 보조 신호의 휘도 성분용의 보간 회로로는 크리스토퍼(Christopher)에게 허여된 미국 특허 제4,694,414호에 개시된 유형의 스큐 보정 필터가 가능하다. 상기 특허 명세서에 기술된 4점 보간 회로는 예컨대, 2점 선형 보간 회로, 관련 필터 및 종속 접속된 증배기를 구비하여 진폭 및 위상을 보상한다. 각 보간 점을 계산하기 위해 총 4개의 인접 데이터 샘플이 사용된다. 입력 신호는 2점 선형 보간 회로에 인가된다. 입력에 부여된 지연은 지연 제어 신호(K) 값에 비레된다. 지연된 신호의 진폭 및 위상 에러는 추가 필터 및 종속 접속된 증배기에 의해 얻어진 보정 신호를 적용시키면 최소로 된다. 이러한 보정 신호는 모든 K 값에 대해 2점 선형 보간 필터의 주파수 응답을 등화시키는 피킹(peaking)을 제공한다. 본래의 4점 보간 회로는 fs/4의 통과 대역을 갖는 신호와 사용하기 위해 최적화된다. 여기서, fs는 데이터 샘플링율이다.
이에 대한 대안으로서, 본 발명에 따라, 양 채널은 2단 보간 프로세스로 지칭되는 방법을 사용할 수 있다. 원래의 가변 보간 필터의 주파수 응답은 이러한 2단 프로세스를 사용함으로써 향상될 수 있다. 이러한 프로세스는 이후 2단 보간 회로로서 언급될 것이다.본 발명의 구성에 따른 2단 보간 회로는 제56도 내지 제57도에 도시된 바와 같이 고정 계수를 갖는 2n+4탭 유한 임펄스 응답(FIR) 필터 및 4점 가변 보간 회로를 포함한다. FIR 필터 출력은 제56도에 도시된 바와 같이 입력 화소 샘플들간의 중간 지점에 위치한다. 그리고나서, FIR 필터의 출력은 유효한 2fs 샘플링율을 생성하기 위해 지연된 원래의 데이터 샘플들과 인터리브함으로써 합성된다. 이것이 FIR 필터의 통과 대역에서의 주파수에 대한 효과적인 전제조건이다. 그 결과로서, 원래의 4점 보간 회로의 유효 통과 대역이 충분히 증가된다.
종래의 보상된 가변 보간 필터는 신호의 주파수 성분이 대략 1/4 샘플링율 즉, 1/4fs 이하인 경우에는 정확히 보간된 샘플들을 제공한다. 2단 보간 방법은 제58도에 블록도로서 도시된 2단 보간 회로(390)에서 처럼 1/4fs를 훨씬 상회하는 주파수 성분을 갖는 신호에 대해 사용될 수 있다. 샘플링율 fs의 디지털 샘플의 신호 DS_A는 유한 임펄스 응답(FIR) 필터 예를 들어, 고정 FIR 필터(391)로 입력된다. 유한 임펄스 응답 필터(391)SSM 신호 DS_A로부터 디지털 샘플의 제2 신호 DS_B를 발생시킨다. 상기 제2 신호 DS_B는 또한 샘플링율 fs이 동일하지만, 제1 신호 DS_A 값들 사이 예를 들어 각 값의 사이에 있는 중간 점에 일시적으로 놓이게 된다. 신호 DS_A 는 또한 지연 회로(392)에 입력되며, 상기 지연 회로(392)는 신호 DS_A 와 동일 하지만 (N+1)/fs 만큼 시간 지연된 디지털 샘플 신호 DS_C를 발생한다. 데이터 스트림 DS_B 및 DS_C는 멀티플렉서(393)에서 인터리빙함으로써 합성되어 2배의 샘플링율 2fs 값의 데이터 스트림 DS_D이 발생된다. 데이터 스트림 DS_D는 보상된 가변 보간 회로(394)로 입력된다.
일반적으로, 고정 FIR 필터는 유입 샘플 위치들간의 정확히 생성하도록 설계된다. 이들 샘플값은 지연된 샘플 아니면 변경되지 않은 샘플과 인터리브되어 2fs 샘플링율을 갖는 데이터 스트림을 발생한다. FIR 필터는 대칭적으로 가중된 짝수의 탭을 사용하여 용이하게 실현된다. 예를 들어 다음과 같은 탭 가중치를 갖는 8탭 필터는 최대 약 0.4fs의 주파수 성분을 갖는 신호를 정확히 보간할 것이다:
-1/32, 5/64, -11/64, 5/8, 5/8,-11/64, 5/64, -1/32데이터율이 인터리빙에 의해 2fs로 2배가 되므로, 가변 보간 회로에 의해 처리되는 신호는 샘플링율의 1/4 이상인 주파수 성분을 결코 포함하지 않는다.
2단 보간 회로의 장점은 1/2 샘플링율에 근접하는 대역폭을 가진 신호를 정확히 보간할 수 있다는 점이다. 따라서, 상기 시스템은 물체가 가능한 한 원래의 대역폭을 유지하게끔 하는 줌과 같은 시간 확장을 필요로 하는 디스플레이 모드에 가장 적합하다. 이 시스템은 와이드 스크린 텔레비젼, 특히 보조 신호가 상당히 낮은 샘플링율로 예를 들어 10MHz로 최초 샘플링되는 보조 채널에 적합하다. 여기서, 가능한한 같은 대역폭을 유지하는 것이 중요하다.
줌 피쳐에 적합한 2단 보간 회로(390')는 제59도에 블록도로 도시되어 있다. 제58도에 도시된 보간 회로(390)와 공통된 구성 요소는 데이터 스트림의 표시와 같이 동일한 도면 부호를 갖는다. 2단 보간 회로(390')의 목적은 유입 이미지를 2.0 이상의 인자m에 의해 수평으로 확장하는 것이다. 따라서, 데이터 입력 신호 및 출력 신호가 동일한 샘플링율 fIN에서 발생한다면, 매 입력 샘플에 대해 m 출력 샘플이 발생되도록 할 필요가 있다.신호는 fIN샘플링율로 FIFO 라인 메모리(395)에 저장된 다음, 그 일부가 감소된 샘플링율 fs로 데이터 스트림 DS_A으로서 판독된다. fs 클록은 fIN클록펄스의 서브세트로 구성되고, 균일한 주기를 갖지 않는다.
데이터 스트림 DS_A 의 현존 샘플들 사이에 있는 1/2 샘플 값에 대응하는 데이터 스트림 DS_B는 고정 FIR 필터(391)를 이용하여 산정되고, 그 후 2배의 샘플링율을 갖는 데이터 스트림 DS_D를 형성하도록 데이터 스트림 DS_C의 지연된 샘플과 인터리브된다. 그리고나서, 원래 샘플 밀도의 2배를 갖는 데이터 스트림 DS_D는 가변 보간 회로(394)에 의해 처리되어 각 fIN주기 동안 샘플 값을 생성한다. 래치(398)와 합산기(399)를 포함하는 누산기 회로는 각 fIN클록 주기에 대해 r=2/m 만큼씩 증분하는 출력을 생성한다. 분수부는 래치(398)로부터의 K 값을 공급함으로써 가변 보간 회로를 제어한다. 정수 캐리 출력(CO)은, FIFO(394)를 판독하고 FIR 필터(391), 지연 회로(392), 멀티플렉서(393) 및 보간 회로(394)를 통해 데이터를 시프트하기 위한 2fs 클록을 래치(397)를 통해 발생시킨다. 분주기(396)는 2fs 신호로부터 fs 신호를 제공한다.
본 발명의 추가 특징에 따라 실현 가능한 보간 회로는 추가 라인 메모리 없이도 보조 및 메인 채널 비디오의 버퍼링을 제공한다는 장점이 있다. 따라서, 메인 채널 라인 메모리는 디스플레이 메모리가 된다. 현존하는 가변 보간 필터는 미국 특허 제4,694,414호의 제12도에 도시한 필터를 감안하면 알 수 있는 바와 같이 2회의 승산을 필요로 한다. 제1 승산의 인자는 2비트 숫자인 C이다. 제2 승산의 인자는 K이다. 인자 K는 K=16/16인 경우를 허용하는 5비트 숫자이다. 5비트 승산의 필요성을 방지하기 위한 두가지 가능한 방법이 있다. 첫번째 방법은 K로 승산하는 대신에 1-K로 승산하고, 결코 디스플레이 포인트로서 K=0을 선택하지 않는 것이다. 두번째 방법은 K로 승산하고, 결코 디스플레이 포인트로서 K=1을 선택하지 않는 것이다.
1/16 또는 1/32 해상도 보간 회로용의 단순화된 증배기가 제61도에 도시되어 있다. 증배기는 변수a를 5비트 변수 b에 승산되도록 하며, 여기서 b= (b4,b3,b2,b1,b0)이다. b0는 최하위 비트(LSB)이고, b4는 최상위 비트(MSB)이다. 비록 유사한 기술이 더욱 복잡한 증배기를 설계하기 위해 사용될 수 있을지라도 b의 값은 0과 16 사이의 수로 제한될 것이다. 예를 들면, 0 내지 32 사이의 전체 수에 대한 증배기를 동일 원리로 구성할 수 있다. 승산 인자가 2인 조건부 증배기는 b=10000일 때 선단의 가산기의 출력을 2로 승산한다. a는 예시된 실시예에 대해서는 n 비트 숫자이다. 2의 조건부 승산의 기능은 예를 들면 시프트 레지스터 또는 멀티 플렉서에 의해 실현될 수 있다.
K 값 및 C 값은 메모리 블록에 저장되고 요구되는 가속에 좌우될 것이며, 카운터는 판독 포인터를 표시(index)하여 원하는 메모리 위치를 호출할 수 있고, K와 C를 보간 회로 증배기에 로드시킬 수 있다. 이러한 이유로 인해, 단일의 4비트 또는 5비트 워드가 K와 C 값을 전달할 수 있도록 C 값을 K 값으로 부호화하는 것이 매우 바람직하다. 따라서, C=f(K)가 된다. 적당한 K 및 C 값의 표가 제62도에 도시되고, K는 5비트 숫자이다. C 값을 직접 결정하기 위해 제63도에 도시한 구성에 다수의 OR 게이트를 사용할 수 있다. 그 값은 제 64도의 표에 도시되어 있다.
제65도의 다른 복호 회로에 의해 도시된 바와 같이 C=f(K)의 여러 함수를 달성할 수 있다. 예를 들어, 이러한 복호화 방식으로는 소수의 게이트만으로도 C 값을 유지하기 위한 추가의 레지스터 및 온칩 탐색표에 대한 필요성을 제거할 수 있다. 인자 K는 제66도에 도시한 회로를 사용하여 더욱 용이하게 복호될 수 있다.
제56도 내지 58도와 관련하여 설명된 바와 같은 2단 보간은 제59도와 관련하여 설명된 것과 다른 방식으로 0.25fs를 초과하도록 최적화될 수 있으며, 여기서 fs는 원래의 샘플 주파수이다. 제67도의 주파수 곡선은 K=[0,1/8,2/8,…1]의 모든 값에 대해 0.25fs에서의 주파수 응답의 진폭의 편차가 0.5 dB이라는 것을 나타낸다. 각종 보간필터의 진폭 응답이 각각 0.5 dB보다 클 때 가시 아티팩트(visible artifact)가 발생할 것이다. 특정 시뮬레이션에서는 진폭 응답이 각각 1.0 dB 보다 클 때 가시 아티팩트가 발생할 것이다. 따라서, K의 선택된 값에 대한 수평 보간 회로의 개별 응답은 어떤 주파수에 대해서도 응답 곡선이 각각 제67도에 도시한 바와 같이 1.0 dB보다 크지 않도록 응답의 앤벨로프를 형성해야 한다. 아티팩트가 보여질 것으로 예상되는 임계 주파수는 fc로 지정된다. 실제 문제로서, 주파수 응답 곡선의 차단 주파수 또는 발산량은 가능한한 fc 이하로 최소화되어야 한다.
본 발명의 다른 특징에 따라 보간 회로의 주파수 대역폭을 확장 시키기 위하여 2n+4탭 보상 회로가 제공될 수 있고, 이로써 전체 수평 보간 회로의 fc 값을 확장할 것이다. 더구나, 이러한 보상 회로는 추가 제어 변수 및 추가의 자유도를 가산하지 않고 실행될 수 있다.
선형 보간 회로용의 다음의 보상 회로는 0.5dB 최대 허용 엠벨로프의 기준을 사용하여 전체 보간 회로의 임계 주파수 fc를 0.7×fs/W 또는 0.35fs로 확장할 수 있다. 1.0 dB 기준이 사용된다면, 곡선은 fs=0.75×fs/2=0.375fs에서 발산한다. 게다가, K=0,1의 값이 선택되지 않도록 설계시에 방지 된다면, 주파수 대역폭은 이 fc를 약간 벗어나도록 연장될 수 있다. 더욱이 픽킹의 양은 C 값을 선택함으로써 제어 가능하다.
8포인트 보간 회로는 진폭 및 위상 보상을 제공하도록 선형 보간 회로와 8탭 FIP 필터에 의해 형성될 수 있다. 전체 보간 회로는 다음의 식으로 기술될 것이다:
여기에서 K=[1, 1/16, 2/16, …]
K와 C 사이의 관계는 제68 및 69도의 표 및 그래프에 나타내어져 있다. 곡선은 통과 대역에서 1.5 dB 리플보다 더 적다는 것을 증명한다. 임계 주파수는 이 보상 회로상에 대해 fc=0.7×fs/2 이다.
본 발명의 이러한 특징은 추가의 이용 가능한 대역폭을 제공하는 8탭 보상 회로망에 적용할 수 있다. 8포인트 보간 회로는 제70도에 도시한 바와 같이, 8탭 FIR 보상 필터 및 2포인트 선형 보간 회로에 의해 정의될 수 있다.
이러한 3개의 보상 회로망은 다음식에 의해 정의될 수 있다.
여기서, K=[0, 1/16, 2/16, …1]
각각은 그 자체의 독특한 특성 대역 통과 및 장점을 갖는다. K 및 C 값의 표는 제70도의 실시예에 대해 도시한 것은 아니다. 대체적으로 어떠한 특수 압축 또는 확장에 대해서도 최상의 곡선 세트를 산출할 C 값을 선택할 수 있다.
제어 신호는 K 값을 선형 보간 회로에 전송한다. K 값은 보상 회로망 증배기의 C 값을 산출하도록 디코드 된다. FIR 인자는 전체 보간 회로 식에서의 C에 대한 승산 인자이다 예를 들면, 상기 식 (1)은 [-1/4, 3/4,-2/3.1, 1.-2/3, 3/4, -1/4]의 탭 가중치를 가질 수 있다.
본원 발명의 특징은 선형 보간 및 관련 보상 회로를 계산하는데 2개의 선형 증배기만을 사용한다는 것이 더 어렵다 하더라도 일반적으로 보상 회로망으로서 사용되는 2n 탭 2n 탭 FIR 필터에 적용할 수 있다. 10탭 FIR 필터 대신에 예를 들어, K 값 또는 C 값에 좌우되는 탭 Z0및 Z-7와 함께 탭 Z-1내지 Z-6에 대한 8탭 고정 FIR 필터가 제공될 수 있다. 이것은 K가 양 방향 즉, K=0 또는 K=1로부터 1/2 값에 접근할 때 주파수 응답이 그 통과 대역을 연장하기 위해 추가 보상을 필요로 하기 때문에 가능하다.
제60도는 4점 보간 회로를 사용하는 8탭의 2단 필터를 실현하기 위한 특정 회로(1150)에 대한 블록도를 도시하고 있다. 확장 또는 압축될 비디오 휘도 신호는 수평 지연 라인 회로(1152)에 입력된다. 지연 라인 Z0, Z-1, Z-2, Z-3, Z-4, Z-5, Z-6및 Z-7출력은 8탭 FIR 필터(1154)에 입력된다. FIR 필터는 예를 들어 Z로 표시된 각 실수 샘플의 각각의 사이에 I로 지정된 적어도 한 세트의 중간 샘플을 발생시킨다. 복수의 중간 점세트를 발생시키도록 복수의 FIR 필터를 사용하면, 비록 시스템이 아주 복잡해지기는 하지만 그 결과가 개선될 수 있다. 각각 Z-1지연 회로를 필요로 하는 이러한 추가의 FIR 필터(1154)와, Z-1지연 회로(1158)의 복수 개 표현으로 도시되어 있다. 출력 Z-3, Z-4, Z-5또한 지연 매칭 회로(1156)에 입력된다. 10출력은 데이터 선택 회로(1160)에 직접 입력되고, 이와 마찬가지로 회로(1158)에 의해 지연된 그 1-1버전 또한 데이터 선택 회로(1160)에 입력된다. 출력 Z-(3+n), Z-(4+n)및 Z-(5+n)도 또한 데이터 선택 회로(1160)에 입력된다. 데이터 선택 회로(1160)로의 입력은 지연에 대해 가장 대칭을 이루도록 선택된다. 이러한 입력들의 수는 두 번째 단의 보간 회로, 이 경우에는 4점 보간 회로(1162)의 점의 수보다 하나 더 많다. 데이터 선택기(1160)에 대한 상대적인 시간 위치는 아래와 같다.
데이터 선택 회로(1160)는 예를 들어, MUX_SEL 제어 신호에 제어되는 멀티플렉서의 어레이가 될 수 있다. 선택 가능한 세트는 도식적으로 나타내지며, 보간 회로(1162)의 각 보간이 2개의 실수 점과 2개의 중간 점에 기초하여 이루어질 수 있도록 배열되어 있다. 데이터 선택 회로(1160)의 출력 Y0, Y1, Y2 및 Y3은 2개의 선택 가능한 세트중 하나에 대응하고, 4점 보간 회로(1162)에 입력된다. 멀티플렉서 제어 신호 MUX_SEL 의 연산은 K 값의 함수, 즉 MUX_SEL=f(K)가 될 것이다. MUX_SEL 선택은 중간 점이 원래 점들 사이의 어느 곳에 위치하고 있는지에 따라 좌우된다. K와 C 제어 값에 응답하여 동작하는 보간 회로(1162)의 출력 Yout은 확정 또는 압축된 비디오 휘도 신호이다.
본 발명은 텔레비젼 분야에 관한 것으로서, 특히 여러 가지 디스플레이 포맷을 구현하기 위해 비디오 데이터를 보간해야 하는 와이드 디스플레이 포맷비 스크린을 갖는 텔레비젼에 관한 것이다. 오늘날 대부분의 텔레비젼은 수평폭 대 수직높이가 4:3인 디스플레이 포맷비를 갖는다. 와이드 디스플레이 포맷비는 예컨대 16:9인 영화의 디스플레이 포맷비와 거의 일치한다. 본 발명은 직시(directview) 텔레비젼과 투사 텔레비젼에 적용된다.
흔히 4×3으로서도 표현되는 4:3 디스플레이 포맷비를 갖는 텔레비젼은 단일 및 다수의 비디오 신호 소스를 디스플레이할 수 있는 방식이 제한된다.
시험 방송을 제외한 상업 방송 업체의 텔레비젼 신호 전송은 4×3 디스플레이 포맷비로 방송된다. 많은 시청자들은 영화와 관련된 더 넓은 디스플레이 포맷이 4×3 디스플레이 포맷보다 큰 만족감을 준다는 것을 알고 있다. 외이드 디스플레이 포맷비를 갖는 텔레비젼은 보다 큰 만족을 주는 디스플레이를 제공할뿐만 아니라 와이드 디스플레이 포맷 신호 소스를 그에 대응한 와이드 디스플레이 포맷으로 디스플레이할 수 있다. 따라서, 영화를 크로핑(cropping)되거나 왜곡되지 않은 영상으로 표시할 수 있으므로, 필름을 텔레비젼의 비디로 소스로 변환할 때 예를 들어 텔리신(telecine) 장치 또는 텔레비젼의 프로세서에 의해 비디오 소스를 크로핑하지 않아도 된다.
와이드 디스플레이 포맷비를 갖는 텔레비젼은 또한 통상의 디스플레이 포맷신호 및 디스플레이 포맷 신호 모두에 대한 다양한 디스플레이와 이들 디스플레이 포맷 신호를 다중 화상 디스플레이로 조합하는데 적합하게 되었다. 그러나, 와이드 디스플레이 포맷비 스크린의 사용에는 이에 따른 수많은 문제점들이 파생된다. 이러한 문제점들로서는, 다수의 신호 소스의 디스플레이 포맷비를 변경시키는 문제, 비동기적이지만 동시에 디스플레이된 소스로부터 일관된 타이밍 신호를 형성하는 문제, 다중 화상 디스플레이를 발생시키도록 다중 소스들간에 스위칭하는 문제 및 압축된 데이터 신호들로부터 고해상도 화상을 제공하는 문제 등이 있다. 이러한 문제점들은 본 발명에 따른 와이드 스크린 텔레비젼을 사용하면 해결될 수 있다. 본 발명의 여러 구성에 따른 와이드 스크린 텔레비젼은 유사하거나 상이한 포맷비를 갖는 단일 및 다수의 소스로부터 고해상도의 단일 및 다중 화상 디스플레이를 선택 가능한 디스플레이 포맷비로 제공할 수 있다.
와이드 디스플레이 포맷비를 갖는 텔레비젼은 기본 수평 주사율 혹은 표준수평 주사율과 그 배수의 수평 주사율로 인터레이스 방식 주사(혹은 비월 주사) 및 넌인터레이스 방식 주사 모두에 의해 비디오 신호를 디스플레이하는 텔레비젼 시스템으로 구성될 수 있다. 예컨대, 표준 NTSC 비디오 신호는 각 비디오 프레임의 연속 필드(여기서, 각각의 필드는 15,734 Hz의 기본 또는 표준 수평 주사율에서의 라스터 주사 동작에 의해 발생됨)를 인터레이스 방식으로 주사함으로써 디스플레이된다. 비디오 신호에 대한 기본 주사율은 fH,1fH 및 1H 등 여러 가지로 표현되며, 1fH신호의 실제 주파수는 여러 가지 비디오 표준 규격에 따라 변할 것이다. 텔레비젼 장치의 화질을 향상시키고자 하는 노력에 의해, 비디오 신호를 순차적으로, 즉 넌인터레이스 방식으로 디스플레이하는 시스템이 개발되었다. 순차 주사에서는 각각의 디스플레이된 프레임이 인터레이스 주사 포맷의 2개의 필드중 한 필드를 주사하기 위해 할당된 시간 간격과 동일한 간격으로 주사되어야 한다. 깜박임이 없는(flicker free) AA-BB 디스플레이는 각 필드가 연속적으로 두 번 주사되어야 한다. 각각의 경우, 수평 주사 주파수는 표준 수평 주파수의 2배가 되어야 한다. 이러한 순차 주사 디스플레이 또는 깜박임이 없는 디스플레이를 위한 주사율은 2fH및 2H로서 표시된다. 예를들어, 미합중국 표준에 따른 2fH의 주사 주파수는 대략 31,468 Hz이다.
본 명세서에 기술된 본 발명의 구성에 따른 와이드 스크린 텔레비젼은 전술한 성능과 장점 모두를 갖고 있다. 비디오 디스플레이는 예를 들어 16×9의 제1디스플레이 포맷비를 갖는다. 매핑(mapping) 회로는 조절 가능한 화상 디스플레이를 비디오 디스플레이 상에 매핑한다. 제1 및 제2 신호 프로세서는 상이한 디스플레이 포맷비 예를들어, 4×3 및 16×9 포맷비 중 하나를 갖는 입력 비디오 신호로부터 제1 및 제2의 선택적 보간된 비디오 신호를 발생시킨다. 입력 비디오 신호의 보간에 의해 입력 비디오 신호가 확장 또는 압축될 것이다. 제1 및 제2 신호 프로세서는 또한 입력 비디오 신호를 선택적으로 크로핑할 수 있다. 전체적으로 보면, 입력 비디오 신호는 크로핑과 보간 중의 어느 하나만 시행되거나 또는 둘 다 시행되거나 또는 둘 다 시행되지 않을 수도 있다. 스위칭 회로는 비디오 신호 소스를 입력 비디오 신호로서 선택적으로 연결시킨다. 동기 회로는 제1 및 제2 신호 프로세서를 매핑 회로와 동기시킨다. 선택 회로는 처리된 제1 및 제2 비디오 신호 중의 한 신호와 처리된 제1 및 제2 비디오 신호를 조합한 신호의 어느 한 신호를 출력 비디오 신호로서 선택한다. 제어 회로는 출력 비디오 신호의 의해 표현된 각 화상을 디스플레이 포맷비 및 이미지 종횡비에 대해 조절하기 위해 매핑 회로, 제1 및 제2 신호 프로세서 그리고 선택 회로를 제어한다. 입력 비디오 신호의 상이한 디스플레이 포맷비들 중 하나가 비디오 디스플레이의 제1 디스플레이 포맷비와 동일하게 될 수도 있다. 매핑 회로는 음극선관용 라스터 발생 회로 또는 액정 디스플레이용 어드레스 매트릭스 발생기를 구비할 수 있다. 디스플레이 시스템은 인터레이스 방식의 비디오 신호를 넌인터레이스 포맷을 갖는 비디오 신호로 변환하기 위한 회로, 2개의 내부 튜너, 및 복수의 외부 잭(jack)을 추가로 구비할 수 있다. 본 발명의 한 구성에 있어서, 화상 디스플레이 영역은 수직으로만 조절될 수 있고, 제1 및 제2 신호 처리 회로는 비디오 신호를 수평으로만 보간한다.
Claims (21)
- 제1 디스플레이 포맷비를 갖는 디스플레이 수단(244:115)과; 상기 디스플레이 수단(244:115) 상에 출력 비디오 신호(Y_MX, U_MX, V_MX)를 매핑하고, 상기 출력 비디오 신호에 의해 표현되는 화상을 상기 디스플레이 수단(244:115) 상에서 치수 조절할 수 있는 매핑 수단(50:113)과; 상이한 디스플레이 포맷비(예를 들어, 4:3, 16:9) 중의 한 디스플레이 포맷비를 각각 갖는 복수의 비디오 신호(Y_M, U_M, V_M: Y_A, U_A, V_A)와; 상기 복수의 비디오 신호(Y_M, U_M, V_M: Y_A, U_A, V_A)중의 적어도 2개의 신호를 서로에 대해 그리고 상기 디스플레이 수단(244:115)과 호환 가능하도록 처리하는 수단(304,306)과; 상기 비디오 신호(Y_M, U_M, V_M: Y_A, U_A, V_A)의 제1 및 제2 신호를 상기 처리 수단(304,306)에 대한 입력으로서 연결하기 위한 스위칭 수단(SW1, SW2, SW3, SW4)과; 처리된 상기 비디오 신호(Y_MN, U_MN, V_MN: Y_AUX, U_AUX, V_AUX)의 제1 및 제2 신호 중의 한 신호를 상기 출력 비디오 신호(Y_MX, U_MX, V_MX)로서 선택하여 이 출력 비디오 신호(Y_MX, U_MX, V_MX)에 의해 표현된 화상이 단일 화상 디스플레이로 되도록 하거나, 처리된 상기 비디오 신호(Y_MN, U_MN, V_MN: Y_AUX, U_AUX, V_AUX)의 제1 및 제2 신호의 조합을 상기 출력 비디오 신호(Y_MX, U_MX, V_MX)로서 선택하여 이 출력 비디오 신호(Y_MX, U_MX, V_MX)에 의해 표현된 화상이 다중 화상 디스플레이로 되도록 하는 선택 수단(312)과; 상기 단일 화상 디스플레이와 상기 다중 화상 디스플레이의 동안, 상기 출력 비디오 신호(Y_MX, U_MX, V_MX)로 표현된 각각의 화상을 디스플레이 포맷비 및 이미지 종횡비에 대해 조절하기 위해 상기 매핑 수단(50:113), 상기 처리 수단(304,306) 및 상기 선택 수단(312)을 제어하는 제어 수단(340)을 구비하는 것을 특징으로 하는 디스플레이 시스템.
- 제1항에 있어서, 상기 제1 디스플레이 포맷비는 와이드 디스플레이 포맷비인 것을 특징으로 하는 디스플레이 시스템.
- 제1항에 있어서, 상기 복수의 비디오 신호(Y_M, U_M, V_M: Y_A, U_A, V_A)중의 한 신호는 상기 디스플레이 수단(244:115)의 상기 제1 디스플레이 포맷비를 갖는 것을 특징으로 하는 디스플레이 시스템.
- 제3항에 있어서, 상기 제1 디스플레이 포맷비는 와이드 디스플레이 포맷비인 것을 특징으로 하는 디스플레이 시스템.
- 제1항에 있어서, 상기 복수의 비디오 신호(Y_M, U_M, V_M: Y_A, U_A, V_A) 중의 한 신호는 상기 디스플레이 수단(24:115)의 상기 제1 디스플레이 포맷비와 상이한 디스플레이 포맷비를 갖는 것을 특징으로 하는 디스플레이 시스템.
- 제5항에 있어서, 상기 제1 디스플레이 포맷비는 와이드 디스플레이 포맷비인 것을 특징으로 하는 디스플레이 시스템.
- 제1항에 있어서, 상기 복수의 비디오 신호(Y_M, U_M, V_M: Y_A, U_A, V_A) 중의 두 개의 신호는 상기 디스플레이 수단(24:115)의 상기 제1 디스플레이 포맷비와 상이한 디스플레이 포맷비를 갖는 것을 특징으로 하는 디스플레이 시스템.
- 제7항에 있어서, 상기 제1 디스플레이 포맷비는 와이드 디스플레이 포맷비인 것을 특징으로 하는 디스플레이 시스템.
- 제1항에 있어서, 상기 복수의 비디오 신호(Y_M, U_M, V_M: Y_A, U_A, V_A) 중의 한 신호는 상기 디스플레이 수단(24:115)의 상기 제1 디스플레이 포맷비를 가지며, 상기 복수의 비디오 신호(Y_M, U_M, V_M: Y_A, U_A, V_A) 중의 다른 한 신호는 상기 디스플레이 수단(24:115)의 상기 제1 디스플레이 포맷비와 상이한 디스플레이 포맷비를 갖는 것을 특징으로 하는 디스플레이 시스템.
- 제9항에 있어서, 상기 제1 디스플레이 포맷비는 와이드 디스플레이 포맷비인 것을 특징으로 하는 디스플레이 시스템.
- 제1항에 있어서, 상기 처리 수단(304,306)은 상기 복수의 비디오 신호(Y_M, U_M, V_M: Y_A, U_A, V_A)의 제1 및 제2 신호의 각각을 선택적으로 크로핑하는 수단과 선택적으로 보간하는 수단을 포함하는 것을 특징으로 하는 디스플레이 시스템.
- 제1항에 있어서, 상기 매핑 수단(50:113)은 음극선관(244)을 위한 래스터를 발생하는 수단을 포함하는 것을 특징으로 하는 디스플레이 시스템.
- 제1항에 있어서, 상기 매핑 수단(50:113)은 액정 디스플레이(115)를 위한 어드레스 매트릭스를 발생하는 수단(113)을 포함하는 것을 특징으로 하는 디스플레이 시스템.
- 제1항에 있어서, 상기 출력 비디오 신호(Y_MX, U_MX, V_MX)에 의해 표현된 상기 화상은 서로 수직을 이루는 방향으로 크기를 독립적으로 조절 가능하며, 상기 매핑 수단(50,113)이 상기 방향중의 한 방향으로서의 화상 크기 조절을 제공하고, 상기 처리 수단(304,306)이 상기 방향중의 다른 한 방향으로의 화상 크기 조절을 제공하는 것을 특징으로 하는 디스플레이 시스템.
- 제1항에 있어서, 상기 출력 비디오 신호(Y_MX, U_MX, V_MX)에 의해 표현된 상기 화상은 수평 방향과 수직 방향으로 크기를 독립적으로 조절 가능하며, 상기 매핑 수단(50:113)이 수직 편향 높이를 제어함으로써 상기 수직 방향의 화상 크기 조절을 제공하고, 상기 처리 수단(304,306)이 비디오 데이터 샘플의 보간에 의해 상기 수평 방향의 화상 크디 조절을 제공하는 것을 특징으로 하는 디스플레이 시스템.
- 제1항에 있어서, 상기 매핑 수단(50:113) 및 상기 비디오 디스플레이 수단(244:115)은 nfH의 수평 주사율(여기서, fH은 종래의 수평 주사율이고, n은 정수)을 갖는 넌인터레이스 비디오 신호(Y_M, U_M, V_M: Y_A, U_A, V_A)와 동작하며, fH의 수평 주사율과 인터레이스 포맷을 갖는 비디오 신호(Y_M, U_M, V_M: Y_A, U_A, V_A)를 상기 nfH의 수평 주사율과넌인터레이스 비디오 포맷을 갖는 비디오 신호(Y_MN, U_MN, V_MN: Y_AUX, U_AUX, V_AUX)로 변환하기 위한 수단을 추가로 포함하는 것을 특징으로 하는 디스플레이 시스템.
- 제1항에 있어서, 상기 출력 비디오 신호(Y_MX, U_MX, V_MX)를 선택하거나 상기 처리 수단(304,306)을 바이패스하는 신호 경로를 따라 상기 매핑 수단(50:113)에 인가된 다른 입력 비디오 신호를 선택하는 제2 선택 수단(60)을 추가로 포함하는 것을 특징으로 하는 디스플레이 시스템.
- 일반적인 와이드 디스플레이 포맷비를 갖는 디스플레이 수단(244:115)과: 상기 디스플레이 수단(244:115) 상에 출력 비디오 신호(Y_MX, U_MX, V_MX)를 매핑하고, 상기 출력 비디오 신호에 의해 표현되는 화상을 상기 디스플레이 수단(244:115) 상에서 치수 조절할 수 있는 매핑 수단(50:113)과: 일반적인 종래의 디스플레이 포맷비 또는 상기 디스플레이 수단(244:115)의 일반적인 와이드 디스플레이 포맷비 중의 하나를 각각 갖는 복수의 비디오 신호(Y_M, U_M, V_M: Y_A, U_A, V_A)와; 상기 복수의 비디오 신호(Y_M, U_M, V_M: Y_A, U_A, V_A) 중의 적어도 2개의 신호를 필요에 따라 개별적으로 조작하기 위해 상기 복수의 비디오 신호(Y_M, U_M, V_M: Y_A, U_A, V_A)를 크로핑 및 보간하기 위한 수단을 각각 갖는 제1 및 제2 비디오 프로세서(304,306)와: 상기 비디오 신호(Y_M, U_M, V_M: Y_A, U_A, V_A)의 제1 및 제2 신호를 상기 비디오 프로세서(304,306)에 대한 입력으로서 연결하기 위한 스위칭 수단(SW1, SW2, SW3,SW4)과: 처리된 상기 비디오 신호(Y_MN, U_MN, V_MN: Y_AUX, U_AUX, V_AUX)의 제1 및 제2 신호 중의 한 신호를 상기 출력 비디오 신호(Y_MX, U_MX, V_MX)로서 선택하여 이 출력 비디오 신호(Y_MX, U_MX, V_MX)에 의해 표현된 화상이 단일 화상 디스플레이로 되도록 하거나, 처리된 상기 비디오 신호(Y_MN, U_MN, V_MN: Y_AUX, U_AUX, V_AUX)의 제1 및 제2 신호의 조합을 상기 출력 비디오 신호(Y_MX, U_MX, V_MX)로서 선택하여 이 출력 비디오 신호(Y_MX, U_MX, V_MX)에 의해 표현된 화상이 다중 화상 디스플레이로 되도록 하는 선택 수단(312)과: 상기 비디오 디스플레이 수단(244:115) 상에 복수의 다중 화상 디스플레이 포맷을 선택적으로 구현하기 위해 상기 출력 비디오 신호(Y_MX, U_MX, V_MX)로 표현된 각각의 화상을 필요에 따라 디스플레이 포맷비 및 이미지 종횡비에 대해 조절하도록, 상기 매핑 수단(312)을 제어하는 제어 수단(340)을 구비하여, 상기 복수의 디스플레이 포맷비의 일부는 서로 상이한 디스플레이 포맷비를 갖는 상기 비디오 신호(Y_M, U_M, V_M: Y_A, U_A, V_A)의 여러 신호로 표현되고,그 중의 적어도 하나는 상기 비디오 디스플레이 수단(244:115)의 상기 와이드 디스플레이 포맷비와 상이한 것을 특징으로 하는 디스플레이 시스템.
- 제18항에 있어서, 상기 복수의 디스플레이 포맷비의 각 포맷을 갖는 각 화상은 이미지 종횡비 왜곡이 거의 없는 것을 특징으로 하는 디스플레이 시스템.
- 제18항에 있어서, 상기 복수의 디스플레이 포맷은, 와이드 디스플레이 포맷비의 메인 화상 및 종래의 디스플레이 포맷비를 갖는 중첩 보조 화상과: 종래의 디스플레이 포맷비의 메인 화상 및 종래의 디스플레이 포맷비를 갖는 중첩 보조 화상을 포함하는 것을 특징으로 하는 디스플레이 시스템.
- 제20항에 있어서, 상기 복수의 디스플레이 포맷의 각 포맷을 갖는 각 화상은 이미지 종횡비 왜곡이 거의 없는 것을 특징으로 하는 디스플레이 시스템.
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