JPH06292148A

JPH06292148A - 倍速映像表示装置

Info

Publication number: JPH06292148A
Application number: JP5093827A
Authority: JP
Inventors: Susumu Tsuchida; 進土田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1993-03-30
Filing date: 1993-03-30
Publication date: 1994-10-18
Also published as: SG83645A1; US5627598A; GB9406141D0; GB2276791B; DE4411148A1; GB2276791A

Abstract

(57)【要約】（修正有）【目的】倍速周波数に変換された映像信号を親画面と
する画面に、同じ倍速で読み出された子画面の映像信号
を正確に、かつ高い解像度で挿入する。【構成】倍速フィールド周波数を形成するための４フ
ィールドシーケンスメモリに対し、その書き込み領域と
読み出し領域を指定する制御信号を、書き込み及び読み
出し映像信号の奇数偶数フィールド判別信号と、変換前
のＶ同期信号及び親画面用の２Ｖ同期信号に基づいてＰ
ｉｎＰ処理回路４０で形成し、親画面がスクロールした
ときでも読み出し側のメモリの追い越しが生じないよう
に制御する。また、親画面がライン倍速によるインター
レース方式の映像信号の場合は、倍速されている子画面
映像信号の偶数フィールドの読み出しは１Ｈ遅延するこ
とによってラインの重ね書きが親子画面で一致するよう
に制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は入力されている映像信号
を倍速の映像信号に変換し、例えばＨＤＴＶテレビジョ
ン受像機の画面に標準のテレビ信号を子画面と共に表示
する際に好適な倍速映像信号の表示装置に関するもので
ある。

【０００２】

【従来の技術】ハイビジョン受像機においてＮＴＳＣ、
ＰＡＬ，ＳＡＣＡＭ等の標準的なテレビ信号を表示する
際は、偏向系の整合性を重視して映像信号を倍速処理
し、２倍のフィールド周波数または２倍のライン周波数
で表示することが好ましい。

【０００３】例えばヨーロッパで採用されているＴＶ方
式ＰＡＬ／ＳＥＣＡＭシステムは６２５ライン／５０Ｈ
Ｚ２：１のインターレース方式のため、高い輝度の映
像信号を表示した場合、大画面フリッカが検知されやす
い。これを改善するためには親画面となる映像信号のフ
ィールド周波数を２倍にする倍速処理を行い３１２．５
Ｈ、３１２．５Ｈの奇数／偶数フィールド信号を３１２
Ｈ、３１２．５Ｈ、３１３Ｈ、３１２．５Ｈの奇数奇数
／偶数／偶数とフィールドをそれぞれ２回繰り返して表
示する倍速フィールド表手段を使用することが考えられ
ている。

【０００４】また、ＮＴＳＣ方式の場合は２６２．５
Ｈ、２６２．５Ｈの奇数偶数フィールドの信号をライン
倍速処理し、５２５Ｈ、５２５Ｈのフィールド信号と
し、各水平ラインの同一信号を表示する上下のラインを
重ね合わせて、あたかもノーマルのインターレース方式
と同等な走査を行わせる重ね書きライン倍速方式が考え
られている。

【０００５】

【発明が解決しようとする課題】ところでこのように倍
速信号処理されている親画面に対して同時に子画面を重
畳して表示する場合には、次のような問題点が生じる。（Ａ）親画面がフィールド倍速されている画面の場合（１）親画面に挿入する子画面もフィールド倍速処理す
る必要があるが、子画面をフィールド倍速する４フィー
ルドシーケンスメモリのクロックとして、倍速前のＶ同
期信号を用いて読み出し領域のシーケンスを決定し、そ
れをさらに偏向系の倍速の２Ｖ同期パルスによりラッチ
し、倍速の１フィールド分だけ遅延させて子画面の読み
出し用のメモリ領域のコントロール信号とすることが考
えられているが、この遅延量の分だけ書き込み用のメモ
リ領域のコントロール信号がオーバラップする場合が生
じ、１／８の確率で書き込みと読み出しの領域が一致
し、子画面用のメモリアドレスの追い越しが発生すると
いう問題がある。（２）親画面が奇数奇数、偶数偶数フィールドの４回の
倍速処理を行うときに、メモリに書き込まれた子画面映
像信号の奇数偶数フィールドのいずれか一方のみを４回
繰返して読み出し表示するフィールド表示モードという
簡易な方法があるが、この方法は子画面の動きが１フィ
ールド歯抜けとなり、子画面の垂直解像度が通常フレー
ムの半分以下になるという問題がある。

【０００６】（Ｂ）親画面をライン倍速した映像信号と
し重ね書きによってインターレース方式の表示画面にす
る場合、（１）重ね書きライン倍速変換方式は基本的にはノンイ
ンターレース変換のタイミングであるため、倍速後では
奇数偶数の判別が不能になり、倍速変換後に子画面映像
信号を倍速して重畳する場合、１／２の確立で子画面映
像のインターレースが逆転するという問題がある。（２）１６：９の映像画面に４：３の映像信号の上下を
垂直偏向系のオーバスキャンにより画面いっぱいに表示
するズームモードにおいて、倍速変換する前に子画面の
映像信号をシフトして親画面の映像信号に重畳し、ライ
ン倍速処理を行う方法が考えられるが、この場合は親画
面のズーム表示画面をスクロールしたときに子画面の位
置が変化しないように、例えば逆方向にシフトするとい
う複雑な走査が必要になる。（３）親画面をライン倍速処理し、その信号を重ね書き
してインターレース方式の映像を得る場合、倍速変換さ
れた映像信号の同一信号部分の上下のラインを偏向系で
奇数偶数フィールドで互いに逆方法に重ね合わせるが、
この倍速映像信号に倍速フィールド処理された子画面を
重畳して表示すると、奇数フィールドが正常の時は偶数
フィールドにおける子画面の上下ラインの重ね合わせが
逆転するという問題が生じる。

【０００７】

【課題を解決するための手段】本発明は上記したような
問題点を解消するためになされたもので、第１の発明で
は親画面の映像信号を倍速のフィールド周波数に変換す
る周波数変換手段と、上記周波数変換手段によりフィー
ルド周波数が変換された映像信号のアスペクト比を変換
するアスペクト比変換手段と、子画面の映像信号を倍速
のフィールド周波数に変換する子画面処理手段と、上記
アスペクト比変換手段より出力される映像信号に上記子
画面処理手段から出力される映像信号を挿入して走査画
面上に表示する表示手段を備えた倍速映像表示装置にお
いて、上記表示手段を走査する倍速２Ｖパルスを倍速前
のＶ同期位置を中心とする所定の幅のウインドウ信号で
間引く手段を設け、この間引き手段から得られるＶパル
スによって上記子画面処理手段を構成する４フィールド
シーケンスメモリの領域制御信号を形成して、上記４フ
ィールドシーケンスメモリの読み出し及び書き込み領域
を制御することにより追い越しのない子画面の表示を行
うようにしたものである。

【０００８】また、第２の発明では親画面の映像信号を
倍速のライン周波数に変換するライン周波数変換手段
と、上記ライン周波数変換手段によりライン倍速された
映像信号を所定のアスペクト比を有する映像信号に変換
するアスペクト比変換手段と、子画面の映像信号をフィ
ールド単位で倍速した映像信号に変換する子画面処理手
段と、上記アスペクト比変換手段より出力される映像信
号に、上記子画面処理手段から出力される映像信号を挿
入して走査画面上に重ね書き表示する表示手段を備えた
倍速映像信号表示装置において、上記子画面処理手段よ
り読み出す映像信号のフィールド判別は倍速変換前の同
期信号で行い、偶数フィールドの管面表示タイミングは
１Ｈ遅延して出力されるようにしたもである。

【０００９】

【作用】上記したような構成を有する第１の発明は、フ
ィールド変換された後の２Ｖ同期パルスを変換前のＶ同
期信号位置を中心に所定の帯域幅のウインドウ信号で間
引き、この信号で子画面表示用の４フィールドシーケン
スメモリのクロック信号を形成するようにしているの
で、親画面がスクロールした際も前記４フィールドシー
ケンスメモリの書き込み側のメモリと読み出し側のメモ
リのオーバラップが回避され、メモリアドレスの追い越
しのない高画質の子画面表示を行うことができる。

【００１０】奇数偶数フィールドを有する映像信号を子
画面用の倍速変換メモリに書き込み、それを奇数／奇
数、偶数／偶数のフィールド倍速された親画面の映像信
号上に正しくインターレースさせて表示することがで
き、垂直解像度の劣化がない高画質の子画面表示が可能
になる。

【００１１】また、第２の発明では親画面をライン倍速
変換後に１６：９の表示画面上に４：３の映像信号でズ
ームモードで表示し、表示位置が固定された子画面映像
信号をミックスするようにしているから、この画像を上
下方向にスクロールしたときでも子画面の垂直位置が変
動しないようになる。また、親画面を重ね書きライン倍
速処理して表示し、この画面にフィールド倍速処理され
た子画面を重畳する際に、その偶数フィールド側の読み
出しタイミングを１Ｈ遅延させることにより子画面の上
下ラインの重ね合わせが正常に行われる。

【００１２】

【実施例】以下、本発明第１の発明となる実施例を説明
する図１は、本発明が適用されるテレビジョン受像機の
概要を示したもので、アンテナ１はＵＨＦおよびＶＨＦ
のテレビジョン電波を受信すると共に、アンテナ２で衛
星放送電波を受信する。チューナ３はこれらのアンテナ
１、２で受信した電波を検波し、その出力をスイッチ４
の入力端子に供給している。

【００１３】スイッチ４にはチューナ３の出力の外に、
図示されていないＶＴＲ等からビデオ信号が供給されて
おり、これらの入力から選択されたビデオ信号がデコー
ダ６とデコーダ７に出力される。デコーダ６はスイッチ
４より供給された親画面用のビデオ信号をデコードして
フィールド倍速処理部８に出力する。

【００１４】この実施例において、デコーダ６はＰＡ
Ｌ、ＮＴＳＣ、Ｄ２−ＭＡＣ方式のビデオ信号をそれぞ
れデコードすることができるものとされている。フィー
ルド倍速処理部８は入力されたビデオ信号のフィールド
周波数を２倍に変換して出力する。アスペクト比コンバ
ータ９は、フィールド周波数が２倍値とされたビデオ信
号のアスペクト比を変更して出力するものであり、例え
ば４：３の画面を１６：９の画面の信号として出力する
ことができる。（１６：９の場合はそのまま出力す
る。）

【００１５】スイッチ３は、図示しない装置から供給さ
れているＨＤ−ＭＡＣ方式やＨＤＴＶ信号を選択してス
イッチ１０と１１に出力している。スイッチ１０は前記
アスぺクト比コンバータ９またはスイッチ５の出力を選
択して、スイッチ１３を介してビデオプロセッサ１４に
供給する。そして、ＣＲＴ１５に出力する。。一方、デ
コーダ７はスイッチ４により選択されたビデオ信号をデ
コードして、スイッチ１１を介して子画面用のフィール
ド倍速処理回路１２に供給する。

【００１６】この子画面用のフィールド倍速処理回路
（以下ＰｉｎＰプロセッサという）は、後で述べるよう
に４フィールドシーケンスメモリを使用して映像信号の
フィールド周波数を２倍にする倍速処理を行うものであ
り、親画面表示用の垂直同期信号（Ｖ）と水平同期信号
（Ｈ）を検出してメモリの一つの制御信号としている。

【００１７】ＰｉｎＰプロセッサ１２により生成された
子画面用の倍速ビデオ信号は、スイッチ１３の他方の入
力に供給され、所定のタイミングでこのスイッチ１３を
切換えることにより親画面の中に子画面を合成して前記
ビデオプロセッサ１４に供給する。偏向系１６はスイッ
チ１３の出力から垂直同期信号と水平同期信号を検出し
これに対応してＣＲＴの走査を制御する。スイッチ１７
は前記フィールド倍速処理部８または偏向系１６が出力
するフィールド周波数が変更される前のビデオ信号のＶ
同期信号およびＨ同期信号を選択してＰｉｎＰプロセッ
サ１２に出力する。

【００１８】図２はフィールド周波数を２倍にする倍速
処理の説明図である。６２５ライン５０Ｈｚ、２：１の
インターレースのＰＡＬ、ＳＥＣＡＭ信号の場合は３１
２、３１２．５Ｈの奇数フィールドが２回、３１３、３
１２．５Ｈの偶数フィールドが２回となるように倍速の
クロックで読み出しを行い、６２５Ｈ、１００Ｈｚ、
２：１インターレースの信号に変換する。なお、５２５
ライン、６０Ｈｚ、２：１のインターレースとなってい
るＮＴＳＣ方式のビデオ信号の場合は、２６２、２６
２．５、２６３、２６２．５Ｈラインで１２０Ｈｚのフ
ィールド周波数に変換され２：１のインターレース走査
信号に変換される。

【００１９】図３は上記したようなフィールド変換処理
をされた映像画面に子画面が合成されるときの図面を示
したもので、（Ａ）、（Ｂ）は子画面Ａとして１／９サ
イズのＰＡＬ信号を出力した画面と、チャンネルインデ
ックスとして３つの画面の疑似動画ＡＢＣを画面の外に
出力した例（ＰｏｕｔＰ）を示す。また、（Ｃ）は１
６：９の画面に４：３の映像信号をオーバスキャンで出
力した親画面内に子画面Ａを挿入した（ＰｉｎＰ）もの
であって、（Ｃ）では親画面をスクロールしたときも子
画面Ａが一定の位置となるようにする必要がある。ま
た、（Ｄ）では子画面（１６：９）Ａが親画面内で移動
したときの様子を示す。

【００２０】図４は、このようなＰｉｎＰ機能を形成す
る子画面のフィールド倍速処理を行わせる装置（Ｐｉｎ
Ｐプロセッサ）のブロック図を示したものである。この
図において、前記スイッチ１１より出力された子画面用
のビデオ信号のうち、輝度信号ＹはＡ／Ｄ変換器２１に
入力された後、メモリ２３と２４に１画素づつ交互に書
き込まれる。また、色差信号ＰＢおよびＰＲはＡ／Ｄ変
換器２２によりＡ／Ｄ変換された後、メモリ２５に書き
込まれるようになされている。

【００２１】子画面用の水平同期信号は書き込む側のＰ
ＬＬ２６に入力され、このＰＬＬ２６標準テレビのとき
には水平同期信号に同期して１４．３ＭＨＺの周波数の
書き込みクロックを生成する。プロセッサ４０は、この
ＰＬＬ２６に生成された書き込みクロックに同期してメ
モリ２３〜２５への書き込み動作を制御する。このメモ
リ２３〜２５には１ライン当たり２５６画素のデータが
３２０ライン入力される。そして、各画素は６ビットの
データによって構成されている。

【００２２】一方、読み出し側ＰＬＬ２７はスイッチ１
７より入力された親画面用のビデオ信号に含まれる水平
同期信号に同期して２８．６ＭＨＺの周波数を生成し、
このクロック信号と倍速変換前の親画面用の垂直同期信
号Ｖ、Ｈをプロセッサ４０に出力する。

【００２３】また、偏向系の２Ｖ同期信号も供給され、
メモリの読み出しタイミングを形成する。プロセッサ４
０はこれらの同期信号に基づいてメモリ２３〜２５に書
き込まれているデータを読み出す。このうち、輝度信号
はＤ／Ａ変換器２８により変換され、また色差信号はＤ
／Ａ変換器２９、３０により変換されてて出力される。

【００２４】輝度信号は第１の画素のデータが、例えば
メモリ２３に書き込まれたとすると、次の第２の画素デ
ータはメモリ２４に書き込まれるようにし、以下同様に
メモリ２３と３４に交互に書き込みにより早い転送速度
に対応できるようにしているが、メモリの記録読み出し
動作が早い場合は、４フィールド単位の１個のメモリを
使用することも可能である。このようにして、図５
（Ｃ）に示すように最初の１フレームのデータは４フィ
ールドシケンスメモリの１２８×１６０の領域０に書き
込まれた第１のフィールドの信号と、領域１に書き込ま
れた１２８×１６０の第２のデータによって構成され
る。同様に、第２フレームのデータは領域２に書き込ま
れた１２８×１６０の第１フィールドのデータと、領域
３に書き込まれた１２８×１６０第２のフィールドのデ
ータによって構成される。

【００２５】そして、この書き込み動作は、図５（Ａ）
に示すように領域０、領域１、領域２、領域３という順
序で連続的に行われことになる。これに対して読み出し
動作は、図５（Ｂ）に示すように通常のシーケンスでは
領域０、領域１、領域２、領域３と倍速のクロック信号
で読み出すことになるが、この読み出し時にメモリの追
い越しが生じる領域１では、例えば領域３を２回繰り返
すメモリの読み出し領域を指定する制御信号が形成され
る。

【００２６】この４フィールドの読み出し制御は後で述
べるように、メモリの読み出しようのための領域指定が
制御回路によりコントロールされ、親画面と子画面のフ
ィールドタイミングがどのような関係になったときで
も、４フィールドシーケンススメモリから読み出される
子画面のデータが追い越しのないように制御する。

【００２７】図６は、図１におけるＰｉｎＰプロセッサ
８の読み出し側の構成例を示したもので、ＰＬＬ２７は
偏向系のから供給される倍速の２Ｈパルスに同期したク
ロックを発生する。すなわち、上記２Ｈパルスが入力さ
れている位相比較器５１、ローパスフィルタ５２、ＶＣ
Ｏ５３及びクロックジェネレータ５４、Ｈカウンタ５５
を一順するループによってＰＬＬ回路が構成されてい
る。

【００２８】クロックジェネレータ５４は親画面の映像
信号の１水平区間に正確に９１０ドット分のクロックを
発生し、このクロックがＨカウンタ５５によって４５５
分の１に分周され、デューティ５０％のＨクロックを出
力する。そして、このＨクロックが行アドレスを形成す
るＶカウンタ５６に供給され、このＶカウンタ５６を偏
向系の倍速垂直同期信号２Ｖパルスによってリセット
し、垂直方向の同期がかけられる。

【００２９】上記クロックジェネレータ５４の出力で親
画面映像信号の右隅または左隅に対応する２４０ドット
分の領域が水平領域の読み出しイネーブル信号となるよ
うにアンドゲート５８の一方の端子に供給され、このア
ンドゲート５８の他方の端子には子画面表示位置に対応
する親画面の下部または上部の８０Ｈ分の信号がＶイネ
ーブル回路５７に供給され、垂直方向の読み出しイネー
ブル信号として供給されている。

【００３０】タイミング信号形成回路５９はアンドゲー
ト５８を介して供給されるイネーブル信号が論理Ｈの時
に前記メモリ２３、２４を読み出すクロックＳＯＣＹ１
と、ＳＯＣＹ２を出力し、後で述べるようにメモリの指
定された領域を４フィールドシーケンスに基づいて読み
出し子画面用の映像データを出力する。その結果、前記
スイッチ１３と共同して親画面の所定の位置に倍速処理
された子画面を挿入することができるようになる。

【００３１】図７にＰｉｎＰ画面を読み出す前記メモリ
の読み出し側の奇数偶数判別回路とその判別出力波形を
示す。この図に見られるように検出回路はＤーＦＦ回路
され、倍速変換する前のデューティ５０％のＨクロック
を同じく倍速変換前の映像信号信号のＶ同期信号の立ち
上がりエッジでラッチすることによって、奇数フィール
ドでは０、偶数フィールデは１となるような信号を形成
し奇数偶数判別出力を形成する。

【００３２】図８は変換前の原信号（Ａ）とフィールド
倍速変換後の信号（Ｂ）との位相関係を示したもので、
実線の奇数フィールドが２回、点線の偶数フィールドが
２回づつ読み出されて倍速変換された映像信号が出力さ
れている。この場合、前記した４フィールドシーケンス
メモリに映像信号が１フィールド単位で書き込み、読み
出す場合に、同一のフィールドが同時に書き込み、読み
出しがないような位相関係であれば良いから、図示され
ているように少なくとも１／２フィールド遅れたタイミ
ングのところから２倍のスピードで書き込まれた信号を
メモリから読み出すことにより、フィールド倍速された
信号がメモリ上で追い越しがないようにすることができ
る。

【００３３】ところで、読み出し用の同期信号となる偏
向系の２Ｖ同期信号（Ｃ）と、原信号のＶ同期パルス
は、特に前記したズームモードで画面をスクロールする
ような際は、常に一定の位相関係となっているとはいえ
ないので、上記したような理想的な読み出しタイミング
が常に得られるとはいえない。そこで本発明の場合は、
偏向系の２Ｖ同期信号の一つを除去しメモリの４フィー
ルドシーケンスを確実なものにするために、原信号のＶ
同期信号を中心として±６４幅のウインドウ信号（Ｄ）
を形成し、このウインド信号（Ｄ）によって偏向系の２
Ｖ同期信号を間引き、この間引かれたＶ信号（Ｅ）に基
づいて４フィールドシーケンスメモリの書き込み、読み
出し領域を指定する制御信号（Ｆ）を形成してフィール
ド倍速時にメモリの追い越しが生じないようなコントロ
ールを行っている。

【００３４】図９は４フィールドシーケンスメモリの制
御信号を説明する表を示したもので、左側の一列は現在
の書き込みメモリの領域（Ｗ１、Ｗ０）と読み出しメモ
リの領域（Ｒ１、Ｒ０）を２進数で示している。したが
って、第１行では書き込みメモリの領域は０（００）、
読み出しメモリの領域も０（００）であることを示す。
シーケンス表の第２列は親画面及び子画面のＶ同期信号
が一致しているときに、次に書き込まれるメモリの領域
と読み出しが行われるメモリの領域を２進数で指定する
ものである。ただし、Ｘは書き込み側の奇数偶数判別出
力（奇数フィールド＝１、偶数フィールド＝０）、Ｙは
読み出し側の奇数偶数判別出力（奇数フィールド＝０、
偶数フィールド＝１）を示している。

【００３５】この表によると、例えば現在書き込みと読
み出しのメモリ領域が００（０）、０１（１）とされて
いるときに書き込み側でのフィールドがＸ＝０、読み出
し側でのフィールドがＹ＝１であるときは次にデータが
書き込まれ、読みだされるメモリ領域は００、１１に指
定される。その結果、前記した図５に示したように同一
フィールドを書き込み、読み出すようなタイミングにな
るとアドレスの追い越しを禁止するように読み出し側の
メモリ領域の変更が生じ、以後は正常なシーケンに沿っ
て進行することになる。シーケンス表の第３列は親画面
と子画面のＶ同期信号が一致していない場合のシーケン
スを示している。

【００３６】図１０は前記シーケンス表に示されている
メモリ領域を指定する制御信号（Ｗ１、Ｗ０及びＲ１、
Ｒ０）を出力するロジック回路のブロック図を示したも
のでる。書き込み側領域の制御信号（Ｗ１、Ｗ０）は子
画面書き込み用のＶ同期信号でラッチされるラッチ回路
Ｌ１、Ｌ２から出力され、その出力（Ｗ１、Ｗ０）と書
き込み側の奇数偶数判別出力Ｘと、読み出し側の奇数偶
数判別出力Ｙが第１のロジック回路Ｑ１に供給されてい
る。そして、制御信号は子画面のＶ同期信号のタイミン
グによって逐次更新されることになる。読み出し側のメ
モリ領域を指定する制御信号（Ｒ１、Ｒ０）も同様にロ
ジック回路Ｑ２とラッチ回路Ｌ３、Ｌ４によって形成さ
れるが、ラッチ出力は前記したように変換前のＶ同期信
号を中心として形成した６４Ｈ幅のウインド信号によっ
て、親画面読み出し用の２Ｖ同期信号を間引いたものが
アンドゲートＡ１から出力され、この信号が使用されて
いる。

【００３７】図１１に、従来例の方式により読み出し側
のシーケンスを原信号のＶ同期信号で行い、そこで得ら
れた読み出し領域ビット（Ｒ１、Ｒ０）を倍速の２Ｖパ
ルスで倍速の１フィールド分だけ遅延した場合を示す。
同一位相または同一の映像信号の組み合わせの場合、図
９のシーケンス表より偶数フィールドの書き込み領域が
０の時、偶数フィールドの読み出し領域が１になる状態
が２番目に存在する。この組み合わせで、そのまま書き
込みと読み出しを行えばメモリアドレスの追い越しは生
じない。しかし、フィールド倍速の親画面での子画面表
示用に読み出した側の領域ビット（Ｒ１、Ｒ０）が倍速
Ｖパルスにより１フィールド遅延されるので、奇数フィ
ールドを領域１で書き込んでいるときに２回目の読み出
しが同じメモリ領域１で行われることになり、子画面の
画面中央部に追い越しが発生する。

【００３８】図１１において、倍速変換前の信号（書き
込み側信号と同一）の偶数フィールドでのＰｉｎＰアド
レスがクロスした左側は子画面の画面上部に相当し、直
前に書き込まれた映像信号が直ちに読み出されるが、ク
ロスした点の右側は子画面の下部に相当し、この領域で
は２フィールド前に書き込まれた映像信号が表示される
ことになる。奇数フィールドの１回目の読み出しではす
べての映像信号が２フィールド前のものであるため、画
面に動きがある映像信号の場合、画面上部に直前の映像
と２フレーム前の映像が重なって表示されることになり
画面上部が２重像になる。しかし、本実施例の図８に示
した間引かれたＶパルスでシーケンス制御を行った場合
は、読み出し領域は倍速の奇数フィールドの開始点で３
に変化し、追い越しの問題は回避される。

【００３９】次に本発明の第２の発明となる実施例を説
明する。図１２は本発明が適用されるマルチスタンダー
ド受像機の概要を示したもので、図１と同一部分は同一
の符号としその詳細な説明を省略する。この図におい
て、８Ａはデコーダ６より出力されるビデオ信号の１Ｈ
の映像信号を倍速周波数に変換するライン倍速処理回路
を示す。すなわち、この回路によって１Ｈの水平映像信
号が２回倍速で繰り返して読み出される。

【００４０】図１３はこのようなライン倍速周波数の説
明図であって、通常のＮＴＳＣ方式の場合は１水平映像
期間の映像信号がＡ／Ｄ変換されてメモリに書き込ま
れ、その２倍の早さのクロックで読み出しを２回行いＣ
ＲＴ画面上に表示する。したがって、親画面は奇数、偶
数フィールドでそれぞれ２６２．５本の走査線が５２５
本に変換されることになるが、２回連続して読み出され
た１Ｈの同一映像信号（ＡＡ、ＢＢ、ＣＣおよびＡ’
Ａ’、Ｂ’Ｂ’、Ｃ’Ｃ’）の走査線は、垂直方向の補
正電流によって１本となるように重ね合わせられ、等価
的に５２５、２：１のインターレース表示を実現してい
る。

【００４１】この重ね合わせは、図１４に示すように垂
直偏向系に原信号の周期のデューティ５０％方形波ＨＣ
ＬＫを重畳し、同一信号を表示している２本のビームを
重ね合わせると奇数フィールドと偶数フィールドでお互
いにインターレースするようになり、ライン倍速であり
ながら通常にインターレース方式と同等の映像表示画面
が得られる。したがって、この映像信号の読み出しと同
期して前述したＰｉｎｐプロセッサ１２Ａより子画面の
映像データを読みだし、親の映像信号とスイッチ１３で
ミックスすれば、前記した図３の表示画面のように１／
９サイズのＮＴＳＣの子画面信号Ａを映し出したり、３
画面の疑似動画ＡＢＣを映し出したりすることができ
る。また、図３のズームモードにおいても親画面の映像
信号を３／４倍にオーバスキャンし子画面表示を中央部
に移動して表示するようにし、疑似Ｖ同期信号をシフト
することによって親画面のスクロールをおこなせること
ができるが、この場合も偏向系からのＶ信号によって子
画面の表示タイミングを取ることにより、スクロール時
にも子画面が固定されたものにすることができる。

【００４２】プロセッサ１２Ａは、前述したように４フ
ィールドシーケンススメモリを使用して１水平期間の映
像信号を７２０ドットの信号とし書き込み、この信号を
偏向系の２Ｈパルで倍速で続けて２回読み出すようにす
る。この読み出しは親画面が同一のラインＡＡ，ＢＢ，
ＣＣ・・・と２回連続して表示するときに、子画面映像
信号をそれに同期して読み出すように制御することでイ
ンターレースの逆転が生じない子画面表示を行うことが
できる。

【００４３】親画面が奇数フィールドの時は、前記した
図７のラッチ回路Ｄ−ＦＦのＱ出力は０レベルとなり、
それを子画面表示用の遅延されていない垂直読み出しイ
ネーブル信号のセレクタコントロール信号として使用す
れば、子画面の奇数フィールド用のデータが親画面の倍
速ライン変換部の出力に同期して表示される。しかし、
偶数フィールドの時は逆に判別出力は１レベルになり、
１Ｈ遅延された偶数フィールド用の読み出しイネーブル
信号が選択され、重ね合わせがＡ’Ａ’、Ｂ’Ｂ’、
Ｃ’Ｃ’、・・・・のように正しく動作する。その結
果、歯抜けのない高い解像度の子画面の表示を行うこと
ができる。

【００４４】フィールド倍速された子画面の映像データ
をＰｉｎＰプロセッサ１２Ａから出力する制御回路を以
下図１５によって説明する。この図において、書き込み
用のクロック信号発生器６１は倍速処理前の原信号の水
平同期信号（Ｈ）を参照して、ＶＣＯ６２Ａ、ローパス
フイルタ６２Ｂ、スリーステートの位相比較器６２Ｃを
含むＰＬＬ回路６２により、例えば映像信号の１水平期
間内に同期した９１０ドット分のクロックを発生する。

【００４５】書き込み水平カウンタ６３は、この信号を
１／９００で分周することによって変換前の変換前の水
平同期信号Ｈと同期した信号ＨＣＬＫを形成し、書き込
み垂直カウンタ６４に供給すると共に、子画面が存在す
る位置の２４０ドット分を水平書き込みイネーブル信号
としてアンドゲート６６に供給する。また、信号ＨＣＬ
Ｋをカウントしている書き込み垂直カウンタ６４により
子画面が存在する画面の下部８０Ｈ分の区間を検出し、
垂直イネーブル信号を前記アンドゲート６６の他方の端
子に供給する。そして、この両イネーブル信号の論理積
によって書き込みクロック発生器６７が制御され、イネ
ーブル信号期間に出力されるクロックによって映像信号
の子画面に対応する領域のデータがビデオＲＡＭ６８に
書き込まれる。

【００４６】垂直パルス発生器６５は無信号時でもメモ
リへの書き込みのタイミングを保つため、水平カウンタ
６３の出力のカウントと動作を行い、安定なＶパルスを
発生する。なお、ＮＴＳＣ方式の場合は２６３の分周比
でＶパルスを発生し、直ちにそれに同期したＶパルスを
出力する。

【００４７】ビデオＲＡＭ６８に書き込まれた子画面の
情報データは、倍速で走査されている偏向系の２Ｈパル
ス及びＶパルスを基準として読み出される。すなわち、
図に示されているように読み出しクロック信号発生器７
１は、ＰＬＬ回路を構成するＶＣＯ７３Ａ、ローパスフ
イルタ７３Ｂ、位相比較器７３Ｃによって偏向系の２Ｈ
パルスに同期して、１水平期間で９１０ドット分のクロ
ック信号を発生する。書き込み側と同様に、このクロッ
ク信号は読み出し水平カウンタ７３に供給され、９１０
分の１の分周された２ＨＣＬＫ信号を読み出し垂直カウ
ンタ７４に供給する。そして、表示映像信号の子画面に
対応する位置のクロックの領域が水平方向の読み出しイ
ネーブル信号としてアンドゲート７７に供給される。

【００４８】読み出し垂直カウンタ７４は偏向系のＶパ
ルスによってリセットされ垂直方向の同期がとられる
が、このＶパルスが生じないときでも、例えばＮＴＳＣ
方式の場合、５２５でリセットされて安定な動作が行わ
れるようにしている。親画面の表示位置の下部に対応す
るカウント値によって垂直イネーブル信号を形成しアン
ドゲート７７に供給すれば、アンドゲート７７の出力に
より指定された読み出しクロック発生器７８が、前記ビ
デオＲＡＭ６８に格納された子画面のデータを読み出
し、スイッチ１３で親画面に合成されて表示することが
できる。

【００４９】本発明では垂直カウンタ７４から出力され
る垂直読み出しイネーブル信号は奇数偶数判別回路７５
と偶数１Ｈ遅延回路７６を設け、垂直イネーブル信号を
アンドゲート７７に供給する前に偶数フィールドの時は
１Ｈの遅延を与えるようにしている。この奇数／偶数判
別回路７５は前記した図７に示した倍速前の映像信号の
Ｖ同期信号とＨＣＬＫ信号の位相を比較するＤーＦＦ回
路の出力であって、この信号で偶数１Ｈ遅延回路のスイ
ッチ７６Ａを切換え、ラッチ回路７６Ｂから１Ｈ遅延さ
れた垂直イネーブル信号を形成する。

【００５０】その結果、重ね書きライン倍速によって基
本的にはノンインターレースとなっている親画面にフィ
ールド倍速された子画面を表示する際に、子画面の重ね
合わせが親画面の重ね合わせと一致するようになり、歯
抜けのない子画面の表示を行うことができる。

【００５１】この第２の実施例の場合も、前記したよう
に４フィールドシーケンスメモリにおいてメモリの追い
越しが生じる場合がある。そこで本実施例の場合でも、
前述した図９のシーケンス表及び図１０の制御回路を使
用して４シーケンスフィールドメモリの書き込み及び読
み出し領域の指定を行う。しかし、本実施例の場合は書
き込み側の奇数偶数判別出力を反転すると共に、読み出
し側のラッチ出力として倍速変換前のＶ同期パルスを使
用する。

【００５２】

【発明の効果】以上説明したように本発明の第１の発明
は、フィールド倍速変換後の２Ｖパルスを変換前の原信
号のＶ同期信号位置を中心とした所定幅のウインド信号
で間引き、この間引かれたＶ同期信号をＰｉｎＰプロセ
ッサの読み出し側の４フィールドシーケンスメモリのク
ロックとして用いるようにしているので、書き込み側と
読み出し側のメモリ領域のオーバラップが確実に回避で
きるようになり高い画質の子画面表示を行わせることが
できる。また、本発明の第２の発明では、倍速処理前の
ＶパルスとＨクロックを用いて奇数偶数フィールド判別
を行い、重ね書きライン倍速変換後の２ＨパルスとＶパ
ルスを用いる方法では不可能であった、奇数偶数フィー
ルド判別が可能になり、ライン倍速とされている親画面
に対してフィールド倍速された子画面を挿入する際に、
子画面の映像部分のインターレースが常に保証されるよ
うになるという利点がある。

【図面の簡単な説明】

【図１】本発明の画像位置測定装置の概要を示すブロッ
ク図である。

【図２】測定用テレビカメラに写し出された画像の測定
点を示す図である。

【図３】被測定画像機器の表示面が後ろに傾いている時
の測定画面である

【図４】被測定画像機器とテレビカメラが相互に回転し
ている時の測定画面である。

【図５】被測定画像の表示面の長辺（短辺）が直線とな
っていない時の測定画面である。

【図６】画像位置測定装置の先行技術を示すブロック図
である。

【図７】クロスハッチパターンによる測定位置を示す図
である。

【図８】クロスハッチパターンのクロス点位置を検出す
る時の説明図である。

【図９】標準信号の組み合せの場合の書き込みと読み出
し領域を指定するための４フィールドシーケース表であ
る。

【図１０】４フィールドシーケース制御出力を得る回路
のブロック図である。

【図１１】奇数偶数フィールド判別を用いた同一位相信
号のメモリアドレスの制御を示す波形図である。

【図１２】本発明の第２の発明と構成する実施例のブロ
ック図である。

【図１３】重ね書き倍速変換方式の走査線構造を示す説
明図である。

【図１４】重ね書きを行うための説明図である。

【図１５】ライン倍速された親画面に同期して子画面の
映像を読み出すための回路図である。

【符号の説明】

３チューナ６親画面のデコーダ８フィールド倍速処理部８Ａライン倍速処理部７子画面用のデコーダ１２ＰｉｎＰプロセッサ１４ビデオプロセッサ１５ＣＲＴ

Claims

【特許請求の範囲】

【請求項１】親画面の映像信号を倍速のフィールド周
波数に変換する周波数変換手段と、上記周波数変換手段によりフィールド周波数が変換され
た映像信号のアスペクト比を変換するアスペクト比変換
手段と、子画面の映像信号を倍速のフィールド周波数に変換する
子画面処理手段と、上記アスペクト比変換手段より出力される映像信号に上
記子画面処理手段から出力される映像信号を挿入して走
査画面上に表示する表示手段を備えた倍速映像表示装置
において、上記表示手段を走査する倍速２Ｖ同期信号を倍速前のＶ
同期位置を中心とする所定の幅のウインドウ信号で間引
く間引き手段と、この間引き手段から得られるＶパルスによって上記子画
面処理手段を構成する４フィールドシーケンスメモリの
領域制御信号を形成する制御回路を設け、上記制御回路から出力されるコントロール信号によって
上記４フィールドシーケンスメモリの読み出し及び書き
込み領域を制御することにより追い越しのない子画面の
表示を行うようにしたことを特徴とする倍速映像表示装
置。
【請求項２】上記所定幅は親画面をスクロールする際の
水平走査ライン数の走査時間とされていることを特徴と
する請求項１に記載の倍速映像表示装置。
【請求項３】上記４フィールドシーケンスメモリは第１
のフレームの奇数フィールドを記録する第１の領域と、
第１のフレームの偶数フィールドを記録する第２の領域
と、第２のフレームの奇数フィールドを記録する第３の
領域と、第２のフレームの偶数フィールドを記録する第
４の領域を有することを特徴とする請求項１から２に記
載の倍速映像信号表示装置。
【請求項４】上記４フィールドシーケンスは上記制御回
路に入力されている書き込み側の映像信号から得られる
奇数／偶数判別信号と、読み出し側映像信号の奇数／偶
数判別信号と、子画面の書き込み用Ｖ同期信号と、偏向
系の２Ｖ同期信号と、間引かれたＶ同期信号に基づいて
形成されることを特徴とする請求項２から３に記載の倍
速映像表示装置。
【請求項５】親画面の１水平期間の映像信号を倍速のラ
イン周波数に変換するライン周波数変換手段と、上記ライン周波数変換手段によりライン倍速された映像
信号を所定のアスペクト比を有する映像信号に変換する
アスペクト比変換手段と、子画面の映像信号をフィールド単位で倍速した映像信号
に変換する子画面処理手段と、上記アスペクト比変換手段より出力される倍速の映像信
号に、上記子画面処理手段から出力される映像信号を挿
入して走査画面上に重ね書き表示する表示手段を備えた
倍速映像表示装置において、上記子画面処理手段より読み出す映像信号のフィールド
判別は倍速変換前の同期信号で行い、偶数フィールドの
管面表示タイミングは１Ｈ遅延して出力されるようにし
たことを特徴とする倍速映像表示装置。
【請求項６】上記子画面処理手段における倍速処理は４
フィールドシーケンスメモリを使用することを特徴とす
る請求項５に記載の倍速映像表示装置。
【請求項７】上記４フィールドシーケンスは上記制御回
路に入力されている書き込み側の映像信号から得られる
奇数／偶数判別信号と、読み出し側映像信号の奇数／偶
数判別信号と、子画面の書き込みようＶ同期信号と、子
画面読み出しようの倍速変換前のＶ同期信号に基づいて
形成されることを特徴とする請求項６に記載の倍速映像
表示装置。