JP2563606B2 - 倍密２画面テレビ - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、順次走査変換を行うテレビ受像機の付加機
能の１つである倍密の２画面テレビに関するものであ
る。

従来の技術 近年、倍密の２画面テレビは、順次走査変換を行う倍
密テレビ受像機の付加機能として重視されている。

テレビ受像機の画質改善の一つとして、順次走査変換
によるインタレース妨害の除去がある。現在の放送方式
では放送帯域を節約するため、2:1インタレース（２フ
ィールドで１フレームを構成）としているが、受像機の
大画面化に伴い、ラインがちらついて見える、いわゆる
ラインフリッカー等、インタレース妨害と呼ばれるもの
が問題となっている。倍密テレビ受像機では、動き適応
型順次走査変換により、動画部分はフィールド内走査線
補間、静止画部分はフィールド間走査線補間をそれぞれ
行うことで、受信側で１フィールド当たりの走査線数を
倍にし、インターレース妨害を取り除いている。

以上のように、順次走査変換によりインタレース妨害
を除去するテレビ受像機で、２画面テレビを実現する場
合、従来の親画面と子画面の合成方法では、親画面と子
画面の境界でラインフリッカーが発生する。順次走査変
換によりインタレース妨害を除去しているのに、親画面
と子画面の境界でラインフリッカーが発生しては充分な
画質改善とはいえず、親画面と子画面の境界でラインフ
リッカーが発生しないような親画面・子画面合成方法が
必要とされている。

以下、図面を参照しながら、上述した従来の２画面テ
レビの一例について説明する。第３図〜第６図は従来例
を説明するためのブロック図および動作説明図である。
第３図は、順次走査変換を行うテレビ受像機を倍密の２
画面テレビを実現するときのブロック図で、親画面・子
画面を合成する切替制御の位置付けを示す。第３図にお
いて、１は親画面映像信号入力端子、２は子画面映像信
号入力端子である。３は信号処理回路で走査線補間等を
行う。４は第１のメモリ、５は第２のメモリで、子画面
映像を１画面分記憶する。６は第１の親画面・子画面合
成回路、７は第２の親画面、子画面合成回路で、親画面
映像信号に子画面映像信号を挿入する。８は第１の倍速
変換回路、９は第２の倍速変換回路で、この回路8,9で
データ速度を倍にし、順次走査変換が完了する。10は親
画面・子画面切替制御回路で、親画面映像信号と子画面
映像信号の切替タイミング信号を発生する。11,12は親
画面・子画面切替制御回路10の出力端子である。13は親
画面・子画面合成映像信号の出力端子である。

以上のように構成された２画面テレビについて、以下
その動作について説明する。

まず、第１の倍速変換回路８、第２の倍速変換回路９
の動作について第４図を参照して説明する。第４図は倍
速変換動作を説明するためのタイミング図である。

時間軸は、図の一番下に示す期間が1/2水平周期（以
下、Ｈと略す）である。ａとｂとに第１の倍速変換回路
８の動作を示す。この回路は2H分の記憶容量のラインメ
モリで構成しており、その一方のラインメモリの動作を
ａに、他方をｂに示す。両者とも、ラインメモリへの書
き込みのクロック周波数に対して読み出し周波数を倍に
しているので、書き込み期間1Hに対して、読み出し期間
は1/2Hである。ａはラインＲをまず1H期間書き込み、次
に1/2H周期で２回、ラインＲの内容を読み出している。
読み書きを同時にはできないので、もう一つラインメモ
リを持ち、ａとは逆のタイミングで読み書きしているの
が、ｂである。第２の倍速変換回路９の動作も全く同様
であり、同図c,dにその動作を示す。第１、第２の倍速
変換回路8,9の出力は1/2H周期で交互にハイインピーダ
ンスになるように動作しており、したがって両者の出力
が接続されている親画面・子画面合成映像出力端子13に
は、ｅのようなタイミングでＲのラインとＩのラインと
が入力される。

次に、親画面・子画面切替制御回路10の従来例におけ
る構成の一例について第５図、第６図を参照して説明す
る。第５図は親画面・子画面切替制御回路のブロック図
を示すものである。同図において、21は水平方向枠信号
発生回路、22は垂直方向枠信号発生回路である。27は出
画位置合成回路で、親画面における子画面の出画位置を
決める。11,12は親画面・子画面切替制御回路の出力端
子で、それぞれ第３図の親画面・子画面合成回路6,7を
制御する。

また、第６図は、親画面・子画面合成後の映像信号の
画素関係図である。同図において、○印は親画面の現ラ
インの画素を示し、△印は親画面の補間ラインの画素を
示す。●印は子画面の現ライン画素を、▲印は子画面の
補間ライン画素を示す。Ｉは現ラインを制御する垂直方
向の枠信号を、IIは補間ラインを制御する垂直方向の枠
信号である。

以上のように構成された親画面・子画面切替制御回路
10について動作を説明する。親画面・子画面切替制御回
路10の出力端子11,12は、同じタイミングの出力である
から、親画面・子画面合成映像信号の出力、および現ラ
イン用垂直方向枠信号、補間ライン用垂直方向枠信号は
第６図のようになる（東芝レビュー42巻12号『高画質化
ディジタルテレビ』）。

発明が解決しようとする課題 しかしながら上記のような構成では、親画面映像信号
と子画面映像信号の合成を同一のタイミングで行ってい
るので、親画面と子画面の境界でラインフリッカーが発
生するという課題を有していた。

本発明は上記課題に鑑み、親画面と子画面の境界でラ
インフリッカーが発生しない、倍密の２画面テレビを提
供するものである。

課題を解決するための手段 上記課題を解決するために本発明の２画面テレビは、
子画面の出画位置を決める水平方向、垂直方向の枠信号
発生回路と、垂直方向枠信号発生回路の出力端に接続さ
れ垂直方向枠信号を1H遅らせるラッチと、このラッチの
出力と垂直方向枠信号発生回路の出力信号を切替える選
択回路と、この選択回路を制御するフィールド極性検出
回路と、水平方向枠信号発生回路の出力端と上記選択回
路の出力端に接続された第１の子画面出画位置合成回路
と、水平方向枠信号発生回路の出力端と垂直方向枠信号
発生回路の出力端に接続された第２の子画面出画位置合
成回路という構成を備えたものである。

作用 本発明は上記した構成によって、親画面映像信号と子
画面映像信号を合成するタイミングを現ラインと補間ラ
インを別々に制御することで、親画面と子画面の境界で
発生するラインフリッカーを抑制する。

実施例 以下本発明の一実施例の２画面テレビついて、画面を
参照しながら説明する。第１図は本発明の一実施例にお
ける２画面テレビの親画面・子画面切替制御回路のブロ
ック図である。

第１図において、21は子画面の出画位置を決める水平
方向枠信号発生回路、22は同じく子画面の出画位置を決
める垂直方向枠信号発生回路、27は第２の出画位置合成
回路、11は親画面・子画面切替制御回路の第１の出力端
子で、第３図の親画面・子画面合成回路６（現ライン
用）を制御する。12は親画面・子画面切替制御回路の第
２の出力端子で、第３図の親画面・子画面合成回路７
（補間ライン用）を制御する。

以上は第５図の従来例と同様の動作をするものであ
り、同一番号を付す。23はラッチで、垂直方向枠信号発
生回路22の出力を1H遅らせるものである。24は２入力１
出力選択回路で、垂直方向枠信号発生回路22の出力信号
と、ラッチ23によって1H遅れた垂直方向枠信号発生回路
の出力信号を切替える。25はフィールド極性検出回路で
選択回路24の切替を制御する。26は第１の出画位置合成
回路である。

以上のように構成された２画面テレビについて、以下
第２図を参照してその動作を説明する。第２図は、親画
面・子画面合成後の映像信号の画素関係図である。第６
図と同様、同図において、○印は親画面の現ラインの画
素を示し、△印は親画面の補間ラインの画素を示す。●
印は子画面の現ライン画素、▲印は子画面の補間ライン
画素を示す。Ｉは現ラインを制御する垂直方向の枠信号
を、IIは補間ラインを制御する垂直方向の枠信号であ
る。補間ライン用の親画面・子画面合成回路７を制御す
る垂直方向枠信号は親画面映像信号のフィールドに関係
なく垂直方向枠信号発生回路22の出力信号をとる。一
方、現ライン用の親画面・子画面合成回路６を制御する
垂直方向枠信号は、親画面映像信号のフィールド極性に
応じて切替える。すなわち、フィール極性検出回路25の
出力信号が偶数フィールドを示すとき、垂直方向枠信号
発生回路22の出力を、フィールド極性検出回路25の出力
信号が奇数フィールドを示すものであるとき、1H遅らせ
た垂直方向枠信号をとる。このとき、現ライン、補間ラ
インを制御する垂直方向の枠信号はそれぞれ第６図の
Ｉ、IIとなる。

以上のように本実施例によれば、垂直方向枠信号発生
回路22の出力を1H遅らせるラッチ23と、親画面のフィー
ルド極性に応じて垂直方向枠信号発生回路22の出力とラ
ッチ23の出力とを親画面映像信号のフィールド極性に応
じて切替える選択回路24を設けることにより、親画面と
子画面の合成を現ライン、補間ラインそれぞれ別のタイ
ミングで行うことができる。

発明の効果 以上のように本発明は、子画面出画位置を決める水平
方向枠信号発生回路と、垂直方向枠信号発生回路と、垂
直方向枠信号発生回路の出力を1H遅らせるラッチと、垂
直方向枠信号発生回路の出力信号とラッチの出力信号を
切替える選択回路と、親画面映像信号のフィールド極性
に応じて上記選択回路を制御するフィールド極性検出回
路と、水平方向枠信号発生回路の出力信号と選択回路の
出力信号を入力とする第１の子画面出画位置合成回路
と、水平方向枠信号発生回路の出力信号と垂直方向枠信
号発生回路の出力信号を入力とする第２の子画面出画位
置合成回路を設けることにより、親画面と子画面の境界
でラインフリッカーの発生を抑制することができる。

【図面の簡単な説明】

第１図は本発明の一実施例における２画面テレビの要部
のブロック図、第２図は第１図を補足するための画素関
係図、第３図は２画面テレビの構成を示すブロック図、
第４図は第３図の倍速変換動作を説明するためのタイミ
ング図、第５図は第３図における親画面・子画面切替制
御回路の一例のブロック図、第６図は第５図を補足する
ための画素関係図である。 11……現ライン制御用出力端子、12……補間ライン制御
用出力端子、21……水平方向枠信号発生回路、22……垂
直方向枠信号発生回路、23……ラッチ、24……２入力１
出力選択回路、25……フィールド極性検出回路、26……
第１の出画位置合成回路、27……第２の出画位置合成回
路。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】現ライン用の第１の親画面子画面合成回路
   と、補間ライン用の第２の親画面子画面合成回路と、子
   画面の出画位置を決める水平方向枠信号発生回路と、子
   画面の出画位置を決める垂直方向枠信号発生回路と、上
   記垂直方向枠信号発生回路の出力端に接続され垂直方向
   枠信号を１水平周期遅らせる遅延手段と、上記遅延手段
   の出力信号と上記垂直方向枠信号発生回路の出力信号を
   切替える選択手段と、親画面のフィールド極性に応じて
   上記選択手段の切替えを制御するフィールド極性検出回
   路と、上記水平方向枠信号発生回路の出力信号と上記選
   択手段の出力信号が供給される第１の子画面出画位置合
   成回路と、上記水平方向枠信号発生回路の出力信号と上
   記垂直方向枠信号発生回路の出力信号が供給される第２
   の子画面出画位置合成回路とを備え、上記第１の子画面
   出画位置合成回路は上記第１の親画面子画面合成回路を
   制御し、上記第２の子画面出画位置合成回路は上記第２
   の親画面子画面合成回路を制御することを特徴とする倍
   密２画面テレビ。