JPH0366270A

JPH0366270A - ２画面テレビ

Info

Publication number: JPH0366270A
Application number: JP1203267A
Authority: JP
Inventors: Toshiaki Tsuji; 敏昭辻; Kiyoshi Imai; 今井　浄; Atsushi Ishizu; 石津　厚
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1989-08-04
Filing date: 1989-08-04
Publication date: 1991-03-20
Anticipated expiration: 2014-06-28
Also published as: EP0411662A3; US5111297A; JP2912636B2; EP0411662A2; DE69019254D1; DE69019254T2; EP0411662B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は順次走査変換を行う倍密テレビ受像機における
２画面テレビ（以下ＰｍＰと略す）機能に関するもので
ある。

従来の技術近年、２画面テレビは、Ｉ　ＤＴＶのように画質改善の
一つとして走査線補間を行い、順次走査変換するテレビ
受像機で必要とされている。

従来のＰ　ｊｎ　Ｐについて、以下、図面を参照しなが
ら説明する。第１０図〜第１２図は従来例を説明するた
めのもので、まず、第１０図はインクレース走査のテレ
ビ受像機における１フイールドメモリによるＰ　ＩＴＩ
　Ｐのブロック図である。（特開昭５５３９４７２号公
報参照）第１０図において、６１は親画面用映像信号の入力端子
である。６２は子画面用映像信号の入力端子である。６
３は入力された子画面用映像信号を蓄える１フイールド
メモリである。６４は子画面のインクレースを補正する
回路である。６５は親画面と子画面を合成する回路であ
る。６６は親画面子画面合成された映像信号の出力端子
である。

以上のように構成された１フイールドメモリによるＰ　
ｉｎ　Ｐについて、以下その動作を第１１図を参照して
説明する。第１１図は、第１０図のタイミツグ図である
。■は子画面用映像信号、■は親画面用映像信号、■は
１フイールドメモリ、■は書込みタイミング、■は読出
しタイミングである。第１０図のフィールドメモリ６３
への書込みは、画面縮小率に応してｌ水平周期（１ライ
ン）単位で行う。

一方、読出しは親画面の挿入位置に対応するタイミング
になったとき、画面縮小率にみあう速いクロック周波数
で行う。子画面の映像信号と親画面の映像信号は全く独
立の伝送系であり、相互間の同期関係は全くないため、
フィールドメモリに書込み中に読出しタイミングになる
確率が高く、途中で前フィールドの内容が読出されるこ
とになる。

そうなると子画面でインターレースが逆になり、画面が
ギザギザになる。そこで、第１０図のインクレース補正
回路６４で子画面の頭で正しくインターレースさせるよ
うに対策し、その後、子画面の途中で画像内容のフィー
ルドが変わったことを検出してその時点で正しくインタ
ーレースさせるように読出し番地を補正する。第１２図
は、第１０図の方法で順次走査変換を行う倍密テレビ受
像機に対応した倍密Ｐ　Ｉｎ　Ｐのブロック図である。

ここで、７１は親画面用映像信号入力端子、７２は子画
面用映像信号入力端子、７３は走査線補間回路、７４．
７５はおのおの子画面用映像信号のフィールドメモリ、
７６はインターレース補正回路、７．７．７８は親画面
子画面合成回路、７９は倍速変換回路である。（東芝レ
ビュー４２巻１２号「高画質化ディジタルテレビ」昭和
６２年１２月１日発行）発明が解決しようとする課題しかしながら、上記のような構成の倍密Ｐ　ｒｎ　Ｐで
は、インターレース走査した映像信号をそのままライン
間引きして順次走査変換するため、子画面映像がライン
フリッカ−を起こしてしまうという課題があった。

本発明は上記課題に鑑み、ラインフリッカ−の無い子画
面映像を実現する２画面テレビを提供するものである。

課題を解決するための手段上記課題を解決するために本発明の２画面テレビは、（１）親画面用、子画面用映像信号の入力端子と、子画
面映像信号入力端子に接続された１画面を記憶する第１
、第２のメモリと、フレーム同期合せ回路と、フィール
ド間引き制御回路と、フィールド間引きオン・オフ切替
スイッチと、第１、第２の親画面子画面合成回路と、倍
速変換回路という構成を備えたものである。

（２）また、子画面映像信号入力端子と、子画面映像信
号入力端子に接続された第１、第２のフレームメモリと
、フレーム同期合せ回路と、第２のフレームメモリに接
続されたラインメモリと、第２のフレームメモリの出力
とラインメモリの出力を切替る第１の選択回路と、第１
のフレームメモリの出力と第１の選択回路の出力を切替
る第２の選択回路と、フィールド極性判定回路と、現走
査線および補間走査線用子画面映像信号出力端子という
構成を備えたものである。

（３）映像信号入力端子と、入力端子に接続されたフレ
ームメモリを含む信号処理回路と、入力された子画面映
像信号とフレームメモリを含む信号処理回路の出力を切
替る選択回路と、選択回路の出力端に接続された第１、
第２のメモリと、フレーム同期合せ回路と、第１、第２
の親画面子画面合成回路と倍速変換回路という構成を備
えたものである。

（４）映像信号入力端子と、映像信号の入力端子に接続
されたラインメモリと、ラインメモリの出力端に１．ｆ
Ｅされた第１のフィールドメモリと、映像信号入力端子
と、ラインメモリの出力端に接続された第１の、加算器
と、第１の加算器の出力と第１のフィールドメモリの出
力に接続された第２の加算器と、第１、第２の加算器の
出力と第１のフィールドメモリの出力端に接続された選
択回路と、第１のフィールドメモリの出力端に接続され
た第２のフィールドメモリと、ラインメモリの出力と第
２のフィールドメモリの出力に接続された減算器と、減
算器の出力の大きさを判定し選択回路を制御する比較器
という構成を備えたものである。

（５）親画面用、子画面用映像信号の入力端子と、各入
力端子に接続された第１、第２のフレームメモリを含む
信号処理回路と、子画面用映像信号入力と第２のフレー
ムメモリを含む信号処理回路の出力を切替る選択回路と
、選択回路の出力端に接続された１画面を記憶する第１
、第２のメモリと画面合成回路と、倍速変換回路という
構成を備えたものである。

作用本構成は上記した構成によって、（１）子画面映像のフィールド間引き制御オン・オフ切
替スイッチにより、ラインフリッカ−の無い１フィール
ド間引きした子画面映像と、全フィールドの映像信号を
用いてラインフリッカ−は残るが滑らかな子画面映像と
を選択できることとなる。

（２）■フレーム期間、同じ映像信号をメモリから読出
し、子画面映像を１フィールド間引きすることでライン
フリッカ−の無い子画面映像を実現することとなる。

（３）子画面映像と親画面映像が同一のとき、親画面映
像信号経路中のフレームメモリを含む信号処理回路の出
力と入力映像信号を子画面用映像信号として用いること
で、ラインフリッカーの無い子画面映像を実現すること
となる。

（４）　　フレームメモリを含む信号処理回路で、フレ
ム動き検出や走査線補間を行なうことで、映像の動きに
応したラインフリッカ−の無い滑らかな子画面用映像信
号を実現することとなる。

（５）親画面映像信号、子画面映像信号の経路中に各々
フレームメモリを設け、動き検出回路、走査線補間回路
、動き適応雑音除去回路等を設けることで、ラインフリ
ッカ−が無く、画質改善した子画面映像を実現すること
となる。

実施例以下、本発明の一実施例の２画面テレビについて、図面
を参照しながら説明する。第１図は、本発明の第一の実
施例における２画面テレビのブロック図を示すものであ
る。

第１図において、■は親画面映像信号入力端子、２は子
画面映像信号入力端子、３はフレームメモリを含む信号
処理回路で、親画面映像信号のフレーム動き検出、走査
線補間を行う。４はフレーム同期合わせ回路で書込み中
に読出しの追越しが発生しないように制御する。５．６
は１画面を記憶する第１、第２のメモリ、７．８は第１
、第２の親画面・子画面合成回路で、親画面映像信号に
子画面映像信号を挿入する。９は倍速変換回路である。

１０は親画面・子画面合成映像信号出力端子である。１
２は１フィールド間引き制御回路で、子画面の１フィー
ルド間引きをする。１１は子画面のフィールド間引きを
行うか行わないかの切替スイッチである。１３．１４は
現走査線用、補間走査線用子画面映像信号出力端子であ
る。

以上のように構成された２画面テレビについて、以下第
２図を参照し、その動作を説明する。第２図は、１画面
を記憶するメモリ５．６として、フレームメモリを用い
たときのフレームメモリの書込み、読出しタイ案ング図
である。図において、■は子画面用映像信号で、■は親
画面用映像信号、■はフレームメモリの書込みタイミン
グ、■はフレームメモリの読出しタイミングである。１
フレームメモリにはＡフィールドの内容とＢフィールド
の内容と２フイ一ルド分の内容が記憶される。

フレームメモリの読出しは親画面のフレーム単位でＡフ
ィールドの内容、Ｂフィールドの内容と交互に行う。一
方、フレームメモリの書込みは、親画面映像信号のフレ
ームパルスと子画面の出画位置と子画面映像信号の位相
から、書込み中に読出しの追越しが発生しないように制
御する。

次に、現走査線用、補間走査線用子画面映像信号１３．
１４を作成する構成の一例について、その動作を第３図
、第４図を参照して説明する。第３図はブロック図であ
る。

第３図において、２は子画面映像信号入力端子で、２１
．２２は第１、第２のフレームメモリで、４はフレーム
同期合せ回路で、２３はラインメモリで、２４はフィー
ルド極性判定回路で親画面映像信号のフィールド極性を
判定する。２５は第１の選択回路でフレームメモリ２２
の出力とラインメモリ２３の出力を親画面映像信号のフ
ィールド極性により切替える。２６は第２の選択回路で
親画面映像信号のフィールド極性により第１のフレーム
メモリ２１の出力とフレームメモリ２２の出力を入れ替
える。１３１４は現走査線用、補間走査線用子画面映像
信号出力端子である。第４図は、第３図を説明するため
２の画素関係図である。

図の横軸はフィールド方向で一秒に１枚の映像０を出力する。縦軸はライン方向でインクレース走が補間
走査線映像信号である。

まず、倍速変換回路９の動作について説明する。

第５図は倍速変換動作を説明するためのタイξング図で
ある。

■ 時間軸は、図の二番下に示す期間が−ライン（以後、Ｈ
と略す）である。

ａとｂに現走査線の倍速変換動作を示す。この回路は２
Ｈ分の記憶容量のラインメモリで構成しており、その一
方のラインメモリの動作をａに、他方をｂに示す。両者
とも、ラインメモリへの書き込みのクロック周波数に対
して読み出し周波数を倍にしているので、書き込み期間
ＩＨに対して、読み出している。読み書きを同時にはで
きないので、もう一つラインメモリを持ち、ａとは逆の
タイミングで読み書きしているのがｂである。補間走査
線の倍速変換動作も全く同様であり、ｃ、　　ｄにその
動作を示す。倍速変換回路９の出力は−Ｈ周期で交互に
ハイインピーダンスになるよう動作しており、親画面・
子画面合成映像信号出力端子１０にはｅのようなタイミ
ングでＲのラインとＩのラインとが出力される。

第４図で、親画面映像信号のフィールドが偶数フィール
ドのとき、第１のフレームメモリ２１の出力をＣ１第２
のフレームメモリ２２の出力をｄとすると、ラインメモ
リ２３の出力はｂとなる。このとき、現走査線用子画面
映像信号の出力１３がＣ１補間走査線用子画面映像信号
の出力１４がｄであればよいので、選択回路２５はフレ
ームメモリ２２出力を選択し、選択回路２６で、現走査
線用子画面映像信号出力端子１３には、フレームメモリ
２１の出力を出力し、補間走査線用子画面映像信号出力
端子１４には、フレームメモリ（２）２２の出力を出力
する。

一方、親画面映像信号のフィールドが奇数フィールドの
とき、現走査線用子画面映像信号出力１３にｂを、補間
走査線用子画面映像信号出力端子１４にＣを出力すれば
よい。したがって選択回路２５ではラインメモリ２３の
出力を選び、選択回路２６で、現走査線用子画面映像信
号出力端子１３には選択回路２５の出力を出力し、補間
走査線用子画面映像信号出力端子１４にはフレームメモ
リ２１の出力を出力する。

以上のように本実施例によれば、子画面映像のフィール
ド間引きを行うか否かの制御回路を設け、フィールド間
引きを行うことによりラインフリンカーの無い子画面映
像が実現できる。

以下、本発明の第二の実施例について図面を参照しなが
ら説明する。第６図は、本発明の第二の実施例を示す２
画面テレビのブロック図である。

同図において、■は映像信号入力端子で、３はフレーム
メモリを含む信号処理回路で、５，６は１画面を記憶す
る第１１第２のメモリ、４はフレーム同期合わせ回路で
、７．８は第１、第２の親画面子画面合成回路で、９は
倍速変換回路で、１０は５６親画面子画面合成映像信号出力端子で、以上は第１図の
構成と同様なものである。

第１図の構成と異なるのは、選択回路３２を設けて、子
画面用映像信号の入力として、親画面用入力映像信号と
フレームメモリを含む信号処理回路３の出力信号を用い
る点である。

以上のように構成された２画面テレビについて、第７図
、第８図を用いてその動作を説明する。第７図はフレー
ムメモリを含む信号処理回路３の一例のブロック図であ
る。第７図において、３３は映像信号の入力端子で、３
５はラインメモリ、３６．３７は第１、第２のフィール
ドメモリ、３８は第１の加算器で、入力映像信号とライ
ンメモリ３５の出力信号の平均をとる。３９は第２の加
算器で、加算器３８の出力信号と第１のフィールドメモ
リ３６の出力信号の平均をとる。４０は３入力１出力の
選択回路で第１の加算器３８の出力信号と第２の加算器
３９の出力信号と第１のフィールドメモリ３６の出力信
号を選択する。４１は減算器でフレーム差を検出する。

４３は比較器で、減算器４１の出力の大きさを判定する
。３４は映像信号の出力端子である。第８図は走査線補
間の方法を説明するための補間画素関係図である。図の
横軸はフィールド方向で、−秒に１０枚の映像が送られてくる。縦軸はライン方向で、高さ）
で映像が送られてくる。図中のＯ印が、送信側より送ら
れている画素である。

Ｑの添字の画素（画素Ｑ）が、ラインメモリ３５の入力
とすると、画素Ｒはラインメモリ３５の出力２６２Ｈで
あるから、フィールドメモリ３６の出力が画素Ｐである
。補間される画素Ｉは、選択回路４０で合成され、映像
信号出力端子３４に出力される。

画素Ｉを台底する際、１フレーム差を減算器４１で検出
し、その出力の大小を比較器４３により判定し、この画
素が静止していると判定した場合は、映像信号出力端子
３４は第１のフィールドメモリ３６の出力端に接続され
る。すなわち、画素Ｐのデータを画素■データとする。

画素Ｉが動いていると判定した場合は、第１の加算器３
８の出力、すなわち、画素Ｒと画素Ｑの平均が選択回路
４０で選択される。

静動判定が中間的な場合は、静止画と動画のデータの平
均をとった第２の加算器３９の出力を選択する。このよ
うに、画素Ｉは１フレーム差の大きさにより選択回路４
０を制御することで合成される。

以上のように、本実施例によれば合成された補間走査線
用映像信号と入力映像信号を入力とする選択回路４０を
設け、子画面用映像信号の入力とすることにより、ライ
ンフリッカ−の無い滑らかな子画面映像を実現すること
ができる。

次に本発明の第三の実施例について図面を参照しながら
説明する。第９図は、本発明の第三の実施例を示す２画
面テレビのブロック図である。同図において、１は親画
面映像信号入力端子、２は子画面映像信号入力端子、３
はフレームメモリを含む信号処理回路、４はフレーム同
期合わせ回路、５．６は１画面を記憶する第１．第２メ
モリ、７８は親画面・子画面合成回路、９は倍速変換回
路、１０は親画面子画面合成映像信号出力端子で、以上
は第１図の構成と同様なものである。第１図の構成と異
なるのは、子画面映像信号の経路中にフレームメモリを
含む信号処理回路５２と、この信号処理回路５２の出力
と端子２に加わる子画面映像信号とを選択して出力する
選択回路３２を設けた点である。

上記のように構成された２画面テレビについて以下、そ
の動作を説明する。子画面映像信号の入力端子に接続さ
れたフレームメモリを含む信号処理回路や５２で、１フ
レーム動き検出や走査線補間や、その他画質改善をする
機能を果たす。選択回路３２の作用は、ラインフリッカ
−が発生しないように、子画面映像信号の現走査線デー
タと、補間走査線データを切替えて、メモリ５，６に入
力する。

以上のように本実施例によれば、子画面映像信号の経路
中にフレームメモリを含む信号処理回路５２と入力を切
替える選択回路３２を設けることにより、親画面、子画
面映像が異なる場合でも、ラインフリッカ−が無く、滑
らかな子画面映像を実現９０することができる。

発明の効果以上のように本発明によれば、（１）親画面・子画面映像信号入力端子と、子画面映像
信号を１画面記憶する第１、第２のメモリと、フレーム
同期合せ回路と、親画面信号経路中のフレームメモリを
含む信号処理回路と、第１、第２の親画面子画面合成回
路と、倍速変換回路と、子画面の１フィールド間引き制
御回路と、■フィールド間引き制御をオン・オフする切
替えスイッチを設けることにより、１フィールドが間引
いた、ラインフリッカ−の無い子画面映像と、全フィー
ルドの映像信号を用いた、ラインフリッカ−は残るが、
清らかな子画面映像との切替えを実現することができる
。

（２）また、子画面用映像信号入力端子と、第１゜第２
のフレームメモリと、フレーム同期合せ回路と、ライン
メモリと、第１、第２の選択回路と、フィールド極性判
定回路を設けることにより、ラインフリッカ−の無い子
画面映像信号を実現することができる。

（３）　　さらに映像信号入力端子と、入力端子に接続
されたフレームメモリを含む信号処理回路と、入力とフ
レームメモリを含む信号処理回路の出力を切替える２入
力１出力選択回路と、子画面用映像信号を１画面記憶す
る第１、第２のメモリと、フレーム同期合せ回路と、第
１、第２の親画面子画面合成回路と、倍速変換回路を設
けることにより、親画面・子画面が同一のとき、入力さ
れた映像信号と補間された映像信号を用いて、ラインフ
リッカ−の無い滑らかな子画面映像をフレームメモリを
増設することなく実現することができる。

（４）　　さらにまた、映像信号入力端子と、ラインメ
モリと、第１．第２のフィールドメモリと、第１、第２
の加算器と、選択回路と、減算器と、比較器を設けるこ
とにより、映像の動きが応した走査線補間を行い、ライ
ンフリッカ−の無い滑らかな子画面用映像信号を実現す
ることができる。

（５）また、親画面、子画面映像信号の入力端子と、各
入力端子に接続されたフレームメモリを含む第１、第２
の信号処理回路と、子画面映像信号の入力と、子画面映
像信号経路中のフレームメモリを含む回路の出力を切替
る２入力１出力の選択回路と、選択回路の出力端に接続
された１画面を記憶する第１、第２のメモリと、フレー
ム同期合せ回路と、第１、第２の親画面子画面合成回路
と、倍速変換回路を設けることにより、親画面・子画面
の映像信号が全く異なる場合でも、ラインフリッカ−が
無く、滑らかな子画面映像を実現することができる。

【図面の簡単な説明】

第１図は本発明の第一の実施例における２画面テレビの
ブロック図、第２図は、第１図を説明するためのタイ旦
ング図、第３図は１フイ一ルド間引いた子画面映像信号
出力を作成する一例のブロック図、第４図は第３図を説
明するための画素関係図、第５図は倍速変換回路の動作
を説明するタイミング図、第６図は本発明の第二の実施
例における２画面テレビのブロック図、第７図は、第６
図のフレームメモリを含む信号処理回路の一例のブロッ
ク図、第８図は第７図の走査線補間を説明するための補
間画素関係説明図、第９図は本発明の第三の実施例にお
ける２画面テレビのブロック図、第１０図は従来例にお
ける２画面テレビの一例のブロック図、第１１図は第１
０図を説明するためのタイミング図、第１２図は従来例
における倍密２画面テレビの一例のブロック図である。ｌ・・・・・・親画面用映像信号入力端子、２・・・・
・・子画面用映像信号入力端子、３，５２・・・・・・
フレームメモリを含む信号処理回路、４・・・・・・フ
レーム同期合せ回路、５・・・・・・１画面を記憶する
第１のメモリ、６・・・・・・１画面を記憶する第２の
メモリ、７・・・・・・第１の親画面子画面合成回路、
８・・・・・・第２の親画面子画面合成回路、９・・・
・・・倍速変換回路、１０・・・・・・親画面子画面合
成映像信号出力端子、１１・・・・・・子画面映像の１
フイール「間引き制御オン・オフ切替スイッチ、１２・
・・・・・子画面映像１フィールド間引き制御回路、１
３・・・・・・現走査線用子画面映像信号出力端子、１
４・・・・・・補間走査線用子画面映像信号出力端子、
２１・・・・・・第１のフレームメモリ、２２・・・・
・・第２のフレー３４ムメモリ、２３・・・・・・ラインメモリ、２４・・・
・・・フィールド極性判定回路、２５・・・・・・第１
の選択回路、２６・・・・・・第２の選択回路、３２・
・・・・・２入力１出力選択回路。

Claims

【特許請求の範囲】

（１）子画面用映像信号の入力端子と、子画面用映像信
号の入力端子に接続された第１、第２の１画面を記憶す
るメモリと、フレーム同期合わせ回路と、親画面用映像
信号の入力端子と、親画面用映像信号の入力端子に接続
されたフレームメモリを含む信号処理回路と、親画面入
力映像信号に第１の１画面記憶メモリの出力信号を挿入
する第１の親画面子画面合成回路と、上記フレームメモ
リを含む信号処理回路の出力信号に第２の１画面記憶メ
モリの出力信号を挿入する第２の親画面子画面合成回路
と、第１、第２の親画面子画面合成回路の出力信号を倍
速変換する回路と、子画面映像信号を１フィールドごと
に間引く制御回路と、１フィールド間引き制御を行うか
否かの切替スイッチとを備えたことを特徴とする２画面
テレビ。
（２）子画面用映像信号の入力端子と、子画面映像信号
入力端子に接続された第１、第２のフレームメモリと、
フレーム同期合せ回路と、第２のフレームメモリに接続
されたラインメモリと、第２のフレームメモリの出力信
号とラインメモリの出力信号を切替える第１の選択回路
と、第１のフレームメモリの出力信号と第１の選択回路
の出力信号を切替える第２の選択回路と上記第１、第２
の選択回路の切替を制御するフィールド極性判定回路と
を備えたことを特徴とする２画面テレビ。
（３）映像信号の入力端子と、この入力端子に接続され
たフレームメモリを含む信号処理回路と、上記入力端子
の映像信号とフレームメモリを含む信号処理回路の出力
信号を切替える２入力１出力の選択回路と、この選択回
路の出力端に接続された１画面を記憶する第１、第２の
メモリと、フレーム同期合せ回路と、入力映像信号に第
１のメモリの出力信号を挿入する第１の親画面子画面合
成回路と、フレームメモリを含む信号処理回路の出力信
号に第２のメモリの出力信号を挿入する第２の親画面子
画面合成回路と、倍速変換回路とを備えたことを特徴と
する２画面テレビ。
（４）フレームメモリを含む信号処理回路が、入力端子
に接続されたラインメモリと、このラインメモリの出力
端に接続された第１のフィールドメモリと、第１のフィ
ールドメモリの出力端に接続された第２のフィールドメ
モリと、上記入力端子の信号とラインメモリの出力信号
の平均をとる第１の加算器と、第１の加算器の出力信号
と第１のフィールドメモリの出力信号の平均をとる第２
の加算器と、第１、第２の加算器の出力信号と第１のフ
ィールドメモリの出力信号を切替る３入力１出力の選択
回路と、１フレーム差をとる減算器と、この減算器の出
力信号の大小を判定する比較器とを備えて構成されたこ
とを特徴とする特許請求の範囲第３項記載の２画面テレ
ビ。
（５）親画面用映像信号入力端子と、子画面用映像信号
入力端子と、親画面信号入力端子に接続された第１のフ
レームメモリを含む信号処理回路と、子画面信号入力端
子に接続された第２のフレームメモリを含む信号処理回
路と、子画面信号の入力と第２のフレームメモリを含む
信号処理回路の出力を切替る２入力１出力の選択回路と
、選択回路の出力端に接続された１画面を記憶する第１
、第２のメモリと、フレーム同期合せ回路と、親画面用
映像信号入力に第１のメモリの出力信号を挿入する第１
の親画面子画面合成回路と、第１のフレームメモリを含
む信号処理回路の出力に第２のメモリの出力信号を挿入
する第２の親画面子画面合成回路と、第１、第２の親画
面子画面合成回路の出力信号を倍速変換する回路とを備
えたことを特徴とする２画面テレビ。