JP2912636B2 - ２画面テレビ - Google Patents
２画面テレビInfo
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- JP2912636B2 JP2912636B2 JP1203267A JP20326789A JP2912636B2 JP 2912636 B2 JP2912636 B2 JP 2912636B2 JP 1203267 A JP1203267 A JP 1203267A JP 20326789 A JP20326789 A JP 20326789A JP 2912636 B2 JP2912636 B2 JP 2912636B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
- H04N5/445—Receiver circuitry for the reception of television signals according to analogue transmission standards for displaying additional information
- H04N5/45—Picture in picture, e.g. displaying simultaneously another television channel in a region of the screen
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
- H04N7/0117—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving conversion of the spatial resolution of the incoming video signal
- H04N7/012—Conversion between an interlaced and a progressive signal
Description
【発明の詳細な説明】 産業上の利用分野 本発明は順次走査変換を行う倍密テレビ受像機におけ
る２画面テレビ（以下、PinPと略す）機能に関するもの
である。
る２画面テレビ（以下、PinPと略す）機能に関するもの
である。
従来の技術 近年、２画面テレビは、IDTVのように画質改善の一つ
として走査線補間を行い、順次走査変換するテレビ受像
機で必要とされている。
として走査線補間を行い、順次走査変換するテレビ受像
機で必要とされている。
従来のPinPについて、以下、図面を参照しながら説明
する。第５図〜第７図は従来例を説明するためのもの
で、まず、第５図はインタレース走査のテレビ受像機に
おける１フィールドメモリによるPinPのブロック図であ
る。（特開昭55-39472号公報参照） 第５図において、61は親画面用映像信号の入力端子で
ある。62は子画面用映像信号の入力端子である。63は入
力された子画面用映像信号を蓄える１フィールドメモリ
である。64は子画面のインタレースを補正する回路であ
る。65は親画面と子画面を合成する回路である。66は親
画面と子画面とが合成された映像信号の出力端子であ
る。
する。第５図〜第７図は従来例を説明するためのもの
で、まず、第５図はインタレース走査のテレビ受像機に
おける１フィールドメモリによるPinPのブロック図であ
る。（特開昭55-39472号公報参照） 第５図において、61は親画面用映像信号の入力端子で
ある。62は子画面用映像信号の入力端子である。63は入
力された子画面用映像信号を蓄える１フィールドメモリ
である。64は子画面のインタレースを補正する回路であ
る。65は親画面と子画面を合成する回路である。66は親
画面と子画面とが合成された映像信号の出力端子であ
る。
以上のように構成された１フィールドメモリによるPi
nPについて、以下その動作を第６図を参照して説明す
る。第６図は、第５図のタイミング図である。Ｉは子画
面用映像信号、IIは親画面用映像信号、IIIは１フィー
ルドメモリ、IVは書込みタイミング、Ｖは読出しタイミ
ングである。第５図のフィールドメモリ63への書込み
は、画面縮小率に応じて１水平周期（１ライン）単位で
行う。一方、読出しは親画面の挿入位置に対応するタイ
ミングになったとき、画面縮小率にみあう速いクロック
周波数で行う。子画面の映像信号と親画面の映像信号は
全く独立の伝送系であり、相互間の同期関係は全くない
ため、フィールドメモリに書込み中に読出しタイミング
になる確率が高く、途中で前フィールドの内容が読出さ
れることになる。そうなると子画面でインターレースに
より走査線が逆になり、画面がギザギザになる。そこ
で、第５図のインタレース補正回路64で子画面の頭で正
しくインターレースさせるように対策し、その後、子画
面の途中で画像信号の内容のフィールドが変わったこと
を検出してその時点で正しくインタレースさせるように
読出し番地を補正する。第７図は、第５図の方法で順次
走査変換を行う倍密テレビ受像機に対応した倍密PinPの
ブロック図である。ここで、71は親画面用映像信号入力
端子、72は子画面用映像信号入力端子、73は走査線補間
回路、74,75はおのおの子画面用映像信号のフィールド
メモリ、76はインタレース補正回路、77,78は親画面子
画面合成回路、79は倍速変換回路である。（東芝レビュ
ー42巻12号「高画質化ディジタルテレビ」昭和62年12月
１日発行） 発明が解決しようとする課題 しかしながら、上記のような構成の倍密PinPでは、イ
ンタレース走査した映像信号をそのままライン間引きし
て順次走査変換するため子画面映像がラインフリッカー
を起こしてしまうという課題があった。
nPについて、以下その動作を第６図を参照して説明す
る。第６図は、第５図のタイミング図である。Ｉは子画
面用映像信号、IIは親画面用映像信号、IIIは１フィー
ルドメモリ、IVは書込みタイミング、Ｖは読出しタイミ
ングである。第５図のフィールドメモリ63への書込み
は、画面縮小率に応じて１水平周期（１ライン）単位で
行う。一方、読出しは親画面の挿入位置に対応するタイ
ミングになったとき、画面縮小率にみあう速いクロック
周波数で行う。子画面の映像信号と親画面の映像信号は
全く独立の伝送系であり、相互間の同期関係は全くない
ため、フィールドメモリに書込み中に読出しタイミング
になる確率が高く、途中で前フィールドの内容が読出さ
れることになる。そうなると子画面でインターレースに
より走査線が逆になり、画面がギザギザになる。そこ
で、第５図のインタレース補正回路64で子画面の頭で正
しくインターレースさせるように対策し、その後、子画
面の途中で画像信号の内容のフィールドが変わったこと
を検出してその時点で正しくインタレースさせるように
読出し番地を補正する。第７図は、第５図の方法で順次
走査変換を行う倍密テレビ受像機に対応した倍密PinPの
ブロック図である。ここで、71は親画面用映像信号入力
端子、72は子画面用映像信号入力端子、73は走査線補間
回路、74,75はおのおの子画面用映像信号のフィールド
メモリ、76はインタレース補正回路、77,78は親画面子
画面合成回路、79は倍速変換回路である。（東芝レビュ
ー42巻12号「高画質化ディジタルテレビ」昭和62年12月
１日発行） 発明が解決しようとする課題 しかしながら、上記のような構成の倍密PinPでは、イ
ンタレース走査した映像信号をそのままライン間引きし
て順次走査変換するため子画面映像がラインフリッカー
を起こしてしまうという課題があった。
本発明は上記課題に鑑み、ラインフリッカーの無い子
画面映像を実現する２画面テレビを提供するものであ
る。
画面映像を実現する２画面テレビを提供するものであ
る。
課題を解決するための手段 上記課題を解決するために本発明の２画面テレビは、 （１）入力端子より入力された映像信号を信号処理する
フレームメモリを含む信号処理回路と、前記入力端子よ
り入力された映像信号と前記信号処理回路からの出力の
どちらかを選択して出力する選択回路と、前記選択回路
の出力の１画面分の信号を記憶し、前記入力された映像
信号または前記信号処理回路からの出力のどちらかを同
時に出力する第１のメモリと第２のメモリと、前記第１
のメモリと前記第２のメモリの書き込みと、読み出しの
フレーム同期を制御するフレーム同期合わせ回路と、前
記入力端子より入力された映像信号と前記第１のメモリ
の出力を合成する第１の親画面子画面合成回路と、前記
信号処理回路の出力と前記２のメモリの出力を合成する
第２の親画面子画面合成回路と、前記第１の親画面子画
面合成回路と前記第２の親画面子画面合成回路の出力を
入力し倍速変換して出力する倍速変換回路とを備えたも
のである。
フレームメモリを含む信号処理回路と、前記入力端子よ
り入力された映像信号と前記信号処理回路からの出力の
どちらかを選択して出力する選択回路と、前記選択回路
の出力の１画面分の信号を記憶し、前記入力された映像
信号または前記信号処理回路からの出力のどちらかを同
時に出力する第１のメモリと第２のメモリと、前記第１
のメモリと前記第２のメモリの書き込みと、読み出しの
フレーム同期を制御するフレーム同期合わせ回路と、前
記入力端子より入力された映像信号と前記第１のメモリ
の出力を合成する第１の親画面子画面合成回路と、前記
信号処理回路の出力と前記２のメモリの出力を合成する
第２の親画面子画面合成回路と、前記第１の親画面子画
面合成回路と前記第２の親画面子画面合成回路の出力を
入力し倍速変換して出力する倍速変換回路とを備えたも
のである。
また、本発明の２画面テレビは、 （２）上記の信号処理回路として、入力された映像信号
を１ラインラッチするラインメモリと、前記映像信号と
前記ラインメモリの出力の平均をとる第１の加算器と、
前記ラインメモリの出力の１フィールド分の信号を記憶
する第１のフィールドメモリと、前記第１の加算器の出
力と前記第１のフィールドメモリの出力の平均をとる第
２の加算器と、前記第１のフィールドメモリの出力の１
フィールド分の信号を記憶する第２のフィールドメモリ
と、前記ラインメモリの出力と前記第２のフィールドメ
モリの出力の差分をとる減算器と、前記減算器の出力の
大小に応じて信号を出力する比較器と、前記第１の加算
器の出力と前記第１のフィールドメモリの出力と前記第
２の加算器の出力を入力していずれかの信号を出力する
第２の選択回路を備えたものである。
を１ラインラッチするラインメモリと、前記映像信号と
前記ラインメモリの出力の平均をとる第１の加算器と、
前記ラインメモリの出力の１フィールド分の信号を記憶
する第１のフィールドメモリと、前記第１の加算器の出
力と前記第１のフィールドメモリの出力の平均をとる第
２の加算器と、前記第１のフィールドメモリの出力の１
フィールド分の信号を記憶する第２のフィールドメモリ
と、前記ラインメモリの出力と前記第２のフィールドメ
モリの出力の差分をとる減算器と、前記減算器の出力の
大小に応じて信号を出力する比較器と、前記第１の加算
器の出力と前記第１のフィールドメモリの出力と前記第
２の加算器の出力を入力していずれかの信号を出力する
第２の選択回路を備えたものである。
また、本発明の２画面テレビは、 （３）親画面用映像信号入力端子より入力された親画面
用映像信号を信号処理するフレームメモリを含む第１の
信号処理回路と、子画面用映像信号入力端子より入力さ
れた子画面用映像信号を信号処理するフレームメモリを
含む第２の信号処理回路と、前記子画面用映像信号入力
端子より入力された子画面用映像信号と前記第２の信号
処理回路からの出力のどちらかを選択して出力する選択
回路と、前記選択回路の出力の１画面分の信号を記憶
し、前記入力された映像信号または前記信号処理回路か
らの出力のどちらかを同時に出力する第１のメモリと第
２のメモリと、前記第１のメモリと前記第２のメモリの
書き込みと、読み出しのフレーム同期を制御するフレー
ム同期合わせ回路と、前記親画面用映像信号入力端子よ
り入力された親画面用映像信号と前記第１のメモリの出
力を合成する第１の親画面子画面合成回路と、前記第１
の信号処理回路の出力と前記第２のメモリの出力を合成
する第２の親画面子画面合成回路と、前記第１の親画面
子画面合成回路と前記第２の親画面子画面合成回路の出
力を入力し倍速変換して出力する倍速変換回路と、を備
えたものである。
用映像信号を信号処理するフレームメモリを含む第１の
信号処理回路と、子画面用映像信号入力端子より入力さ
れた子画面用映像信号を信号処理するフレームメモリを
含む第２の信号処理回路と、前記子画面用映像信号入力
端子より入力された子画面用映像信号と前記第２の信号
処理回路からの出力のどちらかを選択して出力する選択
回路と、前記選択回路の出力の１画面分の信号を記憶
し、前記入力された映像信号または前記信号処理回路か
らの出力のどちらかを同時に出力する第１のメモリと第
２のメモリと、前記第１のメモリと前記第２のメモリの
書き込みと、読み出しのフレーム同期を制御するフレー
ム同期合わせ回路と、前記親画面用映像信号入力端子よ
り入力された親画面用映像信号と前記第１のメモリの出
力を合成する第１の親画面子画面合成回路と、前記第１
の信号処理回路の出力と前記第２のメモリの出力を合成
する第２の親画面子画面合成回路と、前記第１の親画面
子画面合成回路と前記第２の親画面子画面合成回路の出
力を入力し倍速変換して出力する倍速変換回路と、を備
えたものである。
作用 本発明の２画面テレビは、上記した構成によって、 （１）子画面映像と親画面映像が同一のとき、親画面映
像信号経路中のフレームメモリを含む信号処理回路の出
力と入力映像信号を子画面用映像信号として用いること
で、ラインフリッカーの無い子画面映像信号を実現する
こととなる。
像信号経路中のフレームメモリを含む信号処理回路の出
力と入力映像信号を子画面用映像信号として用いること
で、ラインフリッカーの無い子画面映像信号を実現する
こととなる。
（２）さらにフレームメモリを含む信号処理回路で、フ
レーム動きに検出や走査線補間を行うことで、映像の動
きに応じたラインフリッカーの無い滑らかな子画面用映
像信号を実現することとなる。
レーム動きに検出や走査線補間を行うことで、映像の動
きに応じたラインフリッカーの無い滑らかな子画面用映
像信号を実現することとなる。
（３）親画面映像信号、子画面映像信号の経路中に各々
フレームメモリを設け、動き検出回路、走査線補間回
路、動き適応雑音除去回路等の信号処理回路設けること
で、ラインフリッカーが無く、画質改善した子画面映像
を実現することとなる。
フレームメモリを設け、動き検出回路、走査線補間回
路、動き適応雑音除去回路等の信号処理回路設けること
で、ラインフリッカーが無く、画質改善した子画面映像
を実現することとなる。
実施例 以下、本発明の一実施例の２画面テレビについて、図
面を参照しながら説明する。第１図は、本発明の第１の
実施例を示す２画面テレビのブロック図である。同図に
おいて、１は映像信号入力端子で、３はフレームメモリ
を含む信号処理回路で、５、６は１画面を記憶する第
１、第２のメモリ、４はフレーム同期合わせ回路で、
７、８は第１、第２の親画面子画面合成回路で、９は倍
速変換回路で、10は親画面子画面合成映像信号出力端子
である。
面を参照しながら説明する。第１図は、本発明の第１の
実施例を示す２画面テレビのブロック図である。同図に
おいて、１は映像信号入力端子で、３はフレームメモリ
を含む信号処理回路で、５、６は１画面を記憶する第
１、第２のメモリ、４はフレーム同期合わせ回路で、
７、８は第１、第２の親画面子画面合成回路で、９は倍
速変換回路で、10は親画面子画面合成映像信号出力端子
である。
以上のように構成された２画面テレビについて、第２
図、第３図を用いてその動作を説明する。第２図はフレ
ームメモリを含む信号処理回路３の一例のブロック図で
ある。第２図において、33は映像信号の入力端子で、35
はラインメモリ、36、37は第１、第２のフィールドメモ
リ、38は第１の加算器で、入力映像信号とラインメモリ
35の出力信号の平均をとる。39は第２の加算器で、加算
器38の出力信号と第１のフィールドメモリ36の出力信号
を比較器43の出力によって平均をとる。40は３入力１出
力の選択回路で第１の加算器38の出力信号と第２の加算
器39の出力信号と第１のフィールドメモリ36の出力信号
を選択する。41は減算器であり、フレーム差を検出す
る。43は比較器で、減算器41の出力の大きさを判定す
る。34は映像信号の出力端子である。第３図は走査線補
間の方法を説明するための補間画素関係図である。図の
横軸はフィールド方向であり、インターレース走査して
いるので（1/60）秒ごとに映像が送られており、図中の
○印が、送信側より送られている画素である。
図、第３図を用いてその動作を説明する。第２図はフレ
ームメモリを含む信号処理回路３の一例のブロック図で
ある。第２図において、33は映像信号の入力端子で、35
はラインメモリ、36、37は第１、第２のフィールドメモ
リ、38は第１の加算器で、入力映像信号とラインメモリ
35の出力信号の平均をとる。39は第２の加算器で、加算
器38の出力信号と第１のフィールドメモリ36の出力信号
を比較器43の出力によって平均をとる。40は３入力１出
力の選択回路で第１の加算器38の出力信号と第２の加算
器39の出力信号と第１のフィールドメモリ36の出力信号
を選択する。41は減算器であり、フレーム差を検出す
る。43は比較器で、減算器41の出力の大きさを判定す
る。34は映像信号の出力端子である。第３図は走査線補
間の方法を説明するための補間画素関係図である。図の
横軸はフィールド方向であり、インターレース走査して
いるので（1/60）秒ごとに映像が送られており、図中の
○印が、送信側より送られている画素である。
Ｑの添字の画素（画素Ｑ）が、第２図のラインメモリ
35に入力すると、画素Ｒはラインメモリ35の出力（1H昔
だから）である。画素Ｐと画素Ｒの関係は、画素Ｒは画
素Ｐから262本あとの走査線に存在するものであるか
ら、第１のフィールドメモリ36の出力が画素Ｐである。
補間される画素Ｉは、選択回路40で合成され、映像信号
出力端子34に出力される。画素Ｉを合成する際、１フレ
ーム差を減算器41で検出し、その出力の大小を比較器43
により判定し、この画素が静止していると判定した場合
は、映像信号出力端子34は第１のフィールドメモリ36の
出力端に接続される。すなわち、画素Ｐのデータを画素
Ｉデータとする。画素Ｉが動いていると判定した場合
は、第１の加算器38の出力、すなわち、画素Ｒと画素Ｑ
の平均が選択回路40で選択される。静動判定が中間的な
場合は、静止画と動画のデータの平均をとった第２の加
算器39の出力を選択する。このように、画素Ｉは１フレ
ーム差の大きさにより選択回路40を制御することで合成
される。
35に入力すると、画素Ｒはラインメモリ35の出力（1H昔
だから）である。画素Ｐと画素Ｒの関係は、画素Ｒは画
素Ｐから262本あとの走査線に存在するものであるか
ら、第１のフィールドメモリ36の出力が画素Ｐである。
補間される画素Ｉは、選択回路40で合成され、映像信号
出力端子34に出力される。画素Ｉを合成する際、１フレ
ーム差を減算器41で検出し、その出力の大小を比較器43
により判定し、この画素が静止していると判定した場合
は、映像信号出力端子34は第１のフィールドメモリ36の
出力端に接続される。すなわち、画素Ｐのデータを画素
Ｉデータとする。画素Ｉが動いていると判定した場合
は、第１の加算器38の出力、すなわち、画素Ｒと画素Ｑ
の平均が選択回路40で選択される。静動判定が中間的な
場合は、静止画と動画のデータの平均をとった第２の加
算器39の出力を選択する。このように、画素Ｉは１フレ
ーム差の大きさにより選択回路40を制御することで合成
される。
以上のように、入力映像信号そのものと、入力映像信
号を信号処理回路３にて上記で説明した手順で作成した
補間信号を入力する選択回路32を設け、選択回路32はフ
ィールドごとに入力を切替えて出力することで、ライン
フリッカーのない滑らかな子画面用の映像を実現するこ
とができる。
号を信号処理回路３にて上記で説明した手順で作成した
補間信号を入力する選択回路32を設け、選択回路32はフ
ィールドごとに入力を切替えて出力することで、ライン
フリッカーのない滑らかな子画面用の映像を実現するこ
とができる。
以上のように、本実施例によれば合成された補間走査
線用映像信号と入力映像信号を入力とする選択回路32を
設け、子画面用映像信号の入力とすることにより、ライ
ンフリッカーの無い滑らかな子画面映像を実現すること
ができる。
線用映像信号と入力映像信号を入力とする選択回路32を
設け、子画面用映像信号の入力とすることにより、ライ
ンフリッカーの無い滑らかな子画面映像を実現すること
ができる。
次に本発明の第二の実施例について図面を参照しなが
ら説明する。第４図は、本発明の第二の実施例を示す２
画面テレビのブロック図である。同図において、１は親
画面映像信号入力端子、２は子画面映像信号入力端子、
３はフレームメモリを含む信号処理回路、４はフレーム
同期合わせ回路、５、６は１画面を記憶する第１、第２
メモリ、７、８は親画面子画面合成回路、９は倍速変換
回路、10は親画面子画面合成映像信号出力端子である。
ら説明する。第４図は、本発明の第二の実施例を示す２
画面テレビのブロック図である。同図において、１は親
画面映像信号入力端子、２は子画面映像信号入力端子、
３はフレームメモリを含む信号処理回路、４はフレーム
同期合わせ回路、５、６は１画面を記憶する第１、第２
メモリ、７、８は親画面子画面合成回路、９は倍速変換
回路、10は親画面子画面合成映像信号出力端子である。
上記のように構成された２画面テレビについて以下、
その動作を説明する。子画面映像信号の入力端子に接続
されたフレームメモリを含む信号処理回路52で、１フレ
ーム動き検出や走査線補間や、その他画質改善をする機
能を果たす。具体的には第１の実施例のフレームメモリ
を含む信号処理回路３と同様な処理を行う。選択回路32
も第１の実施例と同様に、ラインフリッカーが発生しな
いように、信号処理回路52の出力と子画面用映像信号入
力端子２からの入力信号を切り替えて、メモリ５、６に
入力し、フレーム同期合せ回路４でメモリ５、６への書
き込みを制御する。
その動作を説明する。子画面映像信号の入力端子に接続
されたフレームメモリを含む信号処理回路52で、１フレ
ーム動き検出や走査線補間や、その他画質改善をする機
能を果たす。具体的には第１の実施例のフレームメモリ
を含む信号処理回路３と同様な処理を行う。選択回路32
も第１の実施例と同様に、ラインフリッカーが発生しな
いように、信号処理回路52の出力と子画面用映像信号入
力端子２からの入力信号を切り替えて、メモリ５、６に
入力し、フレーム同期合せ回路４でメモリ５、６への書
き込みを制御する。
以上のように本実施例によれば、子画面用映像信号の
経路中にフレームメモリを含む信号処理回路52と子画面
用映像信号入力端子２から入力された子画面用映像信号
とを切替える選択回路32を設けることにより、親画面
用、子画面用映像が異なる場合でも、それぞれの画面に
おいて走査線補間信号を利用することでそれぞれの画面
においてラインフリッカーが無く、滑らかな子画面映像
を実現することができる。
経路中にフレームメモリを含む信号処理回路52と子画面
用映像信号入力端子２から入力された子画面用映像信号
とを切替える選択回路32を設けることにより、親画面
用、子画面用映像が異なる場合でも、それぞれの画面に
おいて走査線補間信号を利用することでそれぞれの画面
においてラインフリッカーが無く、滑らかな子画面映像
を実現することができる。
発明の効果 以上のように本発明によれば、 （１）親画面用映像信号と子画面用映像信号が同じ映像
信号である場合、入力された映像信号と補間された映像
信号を用いて、ラインフリッカーの無い滑らかな子画面
映像をフレームメモリを増設することなく実現すること
ができる。
信号である場合、入力された映像信号と補間された映像
信号を用いて、ラインフリッカーの無い滑らかな子画面
映像をフレームメモリを増設することなく実現すること
ができる。
（２）さらに映像の動きに応じて走査線補間を行い、ラ
インフリッカーの無い滑らかな子画面用映像信号を実現
することができる。
インフリッカーの無い滑らかな子画面用映像信号を実現
することができる。
（３）また、親画面、子画面映像信号の入力端子と、各
入力端子に接続されたフレームメモリを含む第１、第２
の信号処理回路と、子画面映像信号の入力と、子画面映
像信号経路中のフレームメモリを含む回路の出力を切替
る２入力１出力の選択回路と、選択回路の出力端に接続
された１画面を記憶し、前記入力された映像信号または
前記信号処理回路からの出力のどちらかを同時に出力す
る第１、第２のメモリと、フレーム同期合せ回路と、第
１、第２の親画面子画面合成回路と、倍数変換回路を設
けることにより、親画面・子画面の映像信号が全く異な
る場合でも、それぞれの画面において走査線補間信号利
用することでラインフリッカーが無く、滑らかな子画面
映像を実現することができる。
入力端子に接続されたフレームメモリを含む第１、第２
の信号処理回路と、子画面映像信号の入力と、子画面映
像信号経路中のフレームメモリを含む回路の出力を切替
る２入力１出力の選択回路と、選択回路の出力端に接続
された１画面を記憶し、前記入力された映像信号または
前記信号処理回路からの出力のどちらかを同時に出力す
る第１、第２のメモリと、フレーム同期合せ回路と、第
１、第２の親画面子画面合成回路と、倍数変換回路を設
けることにより、親画面・子画面の映像信号が全く異な
る場合でも、それぞれの画面において走査線補間信号利
用することでラインフリッカーが無く、滑らかな子画面
映像を実現することができる。
第１図は本発明の第１の実施例における２画面テレビの
ブロック図、第２図は、第１図のフレームメモリを含む
信号処理回路の一例のブロック図、第３図は第２図の走
査線補間を説明するための補間画素関係説明図、第４図
は本発明の第２の実施例における２画面テレビのブロッ
ク図、第５図は従来例における２画面テレビの一例のブ
ロック図、第６図は第５図を説明するためのタイミング
図、第７図は従来例における倍密２画面テレビの一例の
ブロック図である。 １……親画面用映像信号入力回路、２……子画面用映像
信号入力回路、３、52……フレームメモリを含む信号処
理回路、４……フレーム同期合わせ回路、５……１画面
を記憶する第１のメモリ、６……１画面を記憶する第２
のメモリ、７……第１の親画面子画面合成回路、８……
第２の親画面子画面合成回路、９……倍速変換回路、10
……親画面子画面合成映像出力端子、32、40……選択回
路、43……比較器
ブロック図、第２図は、第１図のフレームメモリを含む
信号処理回路の一例のブロック図、第３図は第２図の走
査線補間を説明するための補間画素関係説明図、第４図
は本発明の第２の実施例における２画面テレビのブロッ
ク図、第５図は従来例における２画面テレビの一例のブ
ロック図、第６図は第５図を説明するためのタイミング
図、第７図は従来例における倍密２画面テレビの一例の
ブロック図である。 １……親画面用映像信号入力回路、２……子画面用映像
信号入力回路、３、52……フレームメモリを含む信号処
理回路、４……フレーム同期合わせ回路、５……１画面
を記憶する第１のメモリ、６……１画面を記憶する第２
のメモリ、７……第１の親画面子画面合成回路、８……
第２の親画面子画面合成回路、９……倍速変換回路、10
……親画面子画面合成映像出力端子、32、40……選択回
路、43……比較器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石津 厚 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 昭63−256065（ＪＰ，Ａ) 特開 昭62−269482（ＪＰ，Ａ)
Claims (3)
- 【請求項１】入力端子より入力された映像信号を信号処
理するフレームメモリを含む信号処理回路と、前記入力
端子より入力された映像信号と前記信号処理回路からの
出力のどちらかを選択して出力する選択回路と、前記選
択回路の出力の１画面分の信号を記憶し、前記入力され
た映像信号または前記信号処理回路からの出力のどちら
かを同時に出力する第１のメモリと第２のメモリと、前
記第１のメモリと前記第２のメモリの書き込みと、読み
出しのフレーム同期を制御するフレーム同期合わせ回路
と、前記入力端子より入力された映像信号と前記第１の
メモリの出力を合成する第１の親画面子画面合成回路
と、前記信号処理回路の出力と前記第２のメモリの出力
を合成する第２の親画面子画面合成回路と、前記第１の
親画面子画面合成回路と前記第２の親画面子画面合成回
路の出力を入力し倍速変換して出力する倍速変換回路と
を備え、前記選択回路はフィールドの極性に応じて出力
信号の選択を切り替えることを特徴とする２画面テレ
ビ。 - 【請求項２】信号処理回路は、入力された映像信号を１
ラインラッチするラインメモリと、前記映像信号と前記
ラインメモリの出力の平均をとる第１の加算器と、前記
ラインメモリの出力の１フィールド分の信号を記憶する
第１のフィールドメモリと、前記第１の加算器の出力と
前記第１のフィールドメモリの出力の平均をとる第２の
加算器と、前記第１のフィールドメモリの出力の１フィ
ールド分の信号を記憶する第２のフィールドメモリと、
前記ラインメモリの出力と前記第２のフィールドメモリ
の出力の差分をとる減算器と、前記減算器の出力の大小
に応じて信号を出力する比較器と、前記第１の加算器の
出力と前記第１のフィールドメモリの出力と前記第２の
加算器の出力を入力していずれかの信号を出力する第２
の選択回路を備え、前記第２の選択回路は前記比較器か
らの信号に応じてその出力が切り替えられることを特徴
とする請求項１記載の２画面テレビ。 - 【請求項３】親画面用映像信号入力端子より入力された
親画面用映像信号を信号処理するフレームメモリを含む
第１の信号処理回路と、子画面用映像信号入力端子より
入力された子画面用映像信号を信号処理するフレームメ
モリを含む第２の信号処理回路と、前記子画面用映像信
号入力端子より入力された子画面用映像信号と前記第２
の信号処理回路からの出力のどちらかを選択して出力す
る選択回路と、前記選択回路の出力の１画面分の信号を
記憶し、前記入力された映像信号または前記信号処理回
路からの出力のどちらかを同時に出力する第１のメモリ
と第２のメモリと、前記第１のメモリと前記第２のメモ
リの書き込みと、読み出しのフレーム同期を制御するフ
レーム同期合わせ回路と、前記親画面用映像信号入力端
子より入力された親画面用映像信号と前記第１のメモリ
の出力を合成する第１の親画面子画面合成回路と、前記
第１の信号処理回路の出力と前記第２のメモリの出力を
合成する第２の親画面子画面合成回路と、前記第１の親
画面子画面合成回路と前記第２の親画面子画面合成回路
の出力を入力し倍速変換して出力する倍速変換回路とを
備え、前記選択回路はフィールドの極性に応じて出力信
号の選択を切り替えることを特徴とする２画面テレビ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1203267A JP2912636B2 (ja) | 1989-08-04 | 1989-08-04 | ２画面テレビ |
| US07/560,847 US5111297A (en) | 1989-08-04 | 1990-07-31 | Picture-in-picture double-scanning television receiver |
| DE69019254T DE69019254T2 (de) | 1989-08-04 | 1990-08-03 | Bild-im-Bild-Fernsehempfänger. |
| EP90114978A EP0411662B1 (en) | 1989-08-04 | 1990-08-03 | Picture-in-picture television receiver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1203267A JP2912636B2 (ja) | 1989-08-04 | 1989-08-04 | ２画面テレビ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0366270A JPH0366270A (ja) | 1991-03-20 |
| JP2912636B2 true JP2912636B2 (ja) | 1999-06-28 |
Family
ID=16471212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1203267A Expired - Lifetime JP2912636B2 (ja) | 1989-08-04 | 1989-08-04 | ２画面テレビ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5111297A (ja) |
| EP (1) | EP0411662B1 (ja) |
| JP (1) | JP2912636B2 (ja) |
| DE (1) | DE69019254T2 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5504536A (en) * | 1990-03-26 | 1996-04-02 | Canon Kabushiki Kaisha | Image display apparatus |
| US5369444A (en) * | 1990-06-01 | 1994-11-29 | Thomson Consumer Electronics | Field type matching system |
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1989
- 1989-08-04 JP JP1203267A patent/JP2912636B2/ja not_active Expired - Lifetime
-
1990
- 1990-07-31 US US07/560,847 patent/US5111297A/en not_active Expired - Fee Related
- 1990-08-03 DE DE69019254T patent/DE69019254T2/de not_active Expired - Fee Related
- 1990-08-03 EP EP90114978A patent/EP0411662B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0411662A2 (en) | 1991-02-06 |
| EP0411662B1 (en) | 1995-05-10 |
| JPH0366270A (ja) | 1991-03-20 |
| DE69019254D1 (de) | 1995-06-14 |
| US5111297A (en) | 1992-05-05 |
| DE69019254T2 (de) | 1996-01-18 |
| EP0411662A3 (en) | 1991-12-04 |
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