CN86101876A - 处理降低分辨率视频图像的滤波系统 - Google Patents

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Abstract

一种画中画显示器包含一种滤波系统，用来处理视频信号，以产生缩小了尺寸的图像。该滤波系统包含一防混叠滤波器，该滤波器可减小对图像进行辅助抽样时而引起混叠失真的视频信号成份的幅度。然而，该滤波器允许一定量的这些成分通过。经滤波后的视频信号被辅助抽样，并送至峰化滤波器，该滤波器就对含有相对于较低频带的混叠成份的频带进行放大，以改善再生图像细节部分的外观。

Description

本发明涉及到视频信号滤波系统，用以处理经辅助抽样的视频信号，以产生分辨率降低了的显示图像。
在画中画显示器中，由副信号所产生的尺寸被缩小而导致其分辨率降低的画面被插入由主信号所产生的画面的某一部份中。例如具有画中画显示功能的电视接收机已在美国专利第4，298，891号，题为“电视接收机”中做了说明。
常用的画中画电视接收机使用各自独立的调谐器、中频放大器、及视频信号解调器，以获得二组亮度及色差信号，一组供主图象用，另一组供副图象用。一般来说，副信号通过防混叠滤波器处理，并在水平及垂直方向上进行辅助抽样，以产生代表缩小了画面尺寸的图象信号。
防混叠滤波器用来降低在行及场方向上的信号频带宽度，以降低由辅助抽样所引起的失真成份。这些失真成份也称为混叠失真。当信号抽样速率低于众所周知的奈奎斯特准则所创立的速率时，就会产生这种混叠成份。混叠成份为在原信号中的这样一些频率：它们是在辅助抽样信号的频谱之外，并且是经辅助抽样过程而转换为在辅助抽样信号频谱之内的不同频率。虽然防混叠滤波器在辅助抽样系统中是必需的，但它们可能具有使再生图象线条模糊的副作用。
常用的画中画电视接收机含有的电路远比标准单画面接收机的电路多，因此制造成本亦高。此超出的电路中大部份为存储器，诸如电荷耦合器件或随机存取存储器（RAM），以储存辅助抽样图像的一场或更多场的信息。存储器用以使副信号与主信号适当同步，以再现稳定的副图像。
副信号的抽样与副信号同步地写入存储器中，并与主信号同步地从存储器中读出，以供显示。由于主、副信号可能不相关，故该系统需将样品写入存储器中并同时从存储器中读出样品。为避免上述读出一写入冲突而设计的存储器装置势必相当昂贵。
影响存储器成本的另一因素为需要相当大数量的像素存储单元，用以储存副图像。例如，具有抽样频率为彩色副载波频率之四倍的NTSC数字电视接收机要产生每行910个样品。视频信号的一场包含262.5行。如以1∶3的比率同样在水平及垂直方向上对图像进行辅助抽样，且仅处理70%的行及每行上75%的样品，则每一场须产生13，935个像素。由于每一像素可包含八比特的亮度信息及六比特的色度信息，故这一画中画系统需要195，090比特的存储器，以储存一场缩小了尺寸的副信号。
本发明的目的是为了提供一种视频信号滤波系统，以供降低的分辨率显示装置（例如画中画电视接收机）使用，使其产生一种比较清晰的再生图象。
本发明具体体现于一种画中画电视信号显示装置中，该装置包括一种防混叠滤波器，它可以减小产生插入图像的辅助抽样信号中的抽样失真成分，该系统还进一步包括一种峰化滤波器，它可处理经滤波和辅助抽样后的信号，以提高再生图象中较高的频率转换。
附图简述
图1为含有本发明实施方案的画中画电视接收机的整体方框图。
图2A及2B分别为适用于图1所示接收机中的亮度及色度行信号处理器的方框图。
图3A及3B分别为适用于图1所示接收机中之亮度及色度场信号处理器的方框图。
图4为可用于图1所示接收机中的数据编码器的方框图。
图5为适用于图1所示接收机中的存储器输入地址及时钟信号发生器的方框图。
图6为可用于图1所示接收机中的数据解码器的方框图。
图7为适用于图1所示接收机中的存储器输出地址及时钟信号发生器的方框图。
图8为定时图，用于说明图1所示接收机的作用。
在附图中，宽箭头代表多位并行数字信号总线。窄箭头代表携带模拟信号或单比特数字信号的连接线。根据装置的处理速度，在某些信号通道中可能需要补偿延时器。精通数字电路设计的人会知道在特定系统中何处需要此类延时器。
图1以方框图形式示出画中画处理电路的主要元件。代表主图像的视频信号出自信号源40。信号源40可包括用以接收广播视频信号的接收天线，和普通电视接收机所需的处理电路，以用于产生红R、绿G、及蓝B彩色信号，以驱动一显示装置（未绘出）。主信号源40把主RGB信号送至多工器38的第一组信号输入端。另外，主信号源40还产生水平的主行同步及垂直的主场同步信号，这些同步信号被送至画中画辅助抽样及同步电路11。
副信号源10可以包括普通数字电视接收机的调谐器，中频放大器，视频检波器，同步分离电路，及亮度/色度信号分离电路，分别产生八比特的副亮度信号及色度信号YA及CA。信号源10之电路还分别产生副行、副场同步脉冲（分别为AUX HSYNC及AUX VSYNC）以及一时钟信号4FSC。时钟信号的相位被锁定在副信号的同步色度信号分量上。其频率为彩色副载波频率fsc的4倍，4fSC。
把副的亮度及色度信号YA及CA加于画中画辅助抽样及同步电路11。辅助抽样及同步电路11同时减少亮度YA及色度CA分量中的信息内容，这是因为副信号将以缩小尺寸的画面重现。辅助抽样及同步电路11还调节副信号成份，以取代主信号的预定顺序行数的预定部份。
把电路11输出的副的亮度及色度样品加于数-模转换器（DAC）及矩阵电路36，它们分别将副的数字亮度及色度信号对应转换为模拟信号，并以适当的比例将它们组合起来，以产生红R、绿G、及蓝B彩色信号，用以驱动显示装置（未绘出）。这些RGB彩色信号被送至多工器38的第二组输入端。
多工器38受来自电路11的信号MUX    CONTROL的控制，有选择性地交替将来自信号源40的主彩色信号及来自DAC及矩阵电路36之副彩色信号送至显示装置，以产生画中画的显示。
把从信号源10出来的信号YA及CA加于辅助抽样及同步电路11的行信号处理器14。由观看者控制的峰化电平源12将数字峰化信号PL送至行处理器14，该峰化电平源，举例来说，可为四个步位的开关。峰化信号PL可具有值0， 1/4 ， 1/2 或1。存储器输入地址及时钟信号发生器20（下述）将时钟信号4FSC、2FSC、4FSC/5，及FSC/5经由总线CS1送至处理器14。时钟信号4FSC、2FSC、4FSC/5及FSC/5的频率分别为彩色副载波频率的四倍、二倍、五分四倍，及五分一倍。
图2A及2B所示方框图，分别表示行处理器14的亮度及色度的电路部分。在图2A中，副亮度信号YA及时钟信号4FSC被加于FIR低通滤器210。低通滤波器210按常规设计，并具有由下式所定义的转移函数H（Yh）
H（Yh）＝（1+Z-2）2＊（1+Z-3）2/16
其中Z表示普通Z变换记法，Z-2代表等于i个的4FSC时钟信号周期的延迟时间。滤波器210为防混叠滤波器。当副亮度信号被辅助抽样时，该滤波器可在副亮度信号YA中的低频成分基础上对其高频成分进行衰减，以减小混叠失真。
把滤波器210输出的样品加于锁存器212，该锁存器212由地址及时钟信号发生器20所提供的4FSC/5时钟信号定时启闭。故此，锁存器212对经过滤波的亮度信号进行辅助抽样，以产生速率为4FSC/5的亮度样品，此速度相当于加在其输入端上的样品4FSC的抽样速率的降低因数1/5。对于出现在约14.32MHz的NTSC样品，低通滤波器210的频率响应为3dB的位置约在750KHz处，截止点约在2.3MHz处。根据奈奎斯特抽样准则，用以在4FSC/5速率对NTSC信号进行辅助抽样的最大信号频率为1.43MHz。故此，低通波器210仅可部分地消除混叠成分，然而，反折到所需信号频谱上的混叠成分则可大为降低。
4FSC/5时钟信号仅在约每一行的有效部份的80%期间起作用，以防止消隐信息被处理掉。对每一行副信号的视频样品，仅提供128个亮度样品。
从锁存器212出来的辅助抽样副亮度信号被加于峰化滤波器220。4FSC/5的时钟信号及观看者控制的峰化电平源PL也被加于峰化滤波器220。精通滤波器设计的人由该图可看出此滤波器的转移函数TP可由下式以Z变换记法表示。
TP＝Z-1+PL（-1+2Z-1-Z-2）
峰化滤波器可放大以低频成份为基础的、经滤波及辅助抽样的亮度信号中的高频成份。此滤波器具有使再生图像的垂直边缘锐化作用。峰化滤波器可放大混叠成份反折处的辅助抽样副信号部份。将含有混叠成份的频谱放大似乎不当，然而，由主观测试发现，由含有特定低通滤波器210及峰化滤波器220的系统所产生的图像较无峰化滤波器时所产生的图像更为悦目。而且，通过调整峰值电平源PL中的四个可调数值，观看者可增加或降低高频成份的峰化电平，以产生最悦目的图像。注意，使用零值的峰化电平PL时，由混叠成份产生的失真最小，然而，高的空间分辨率的图像的亮度或对比度就低。增加峰化电平，可使高空间分辨率的图像成份的亮度增大，以产生较均匀的图像，当然也就会使失真稍有增大。已经从各种主观测试中确定要求增加这些成份的亮度而遭受增加的失真，是比相反的要求更合乎需要些。
由峰化滤波器220输出的样品为八比特宽。由于经济上的原因，要在它们被写入存储器之前，需将亮度样品的比特宽度由八位降为五位。在本实施方案中，这一降低过程可分三步进行。
第一步为从滤波器220所提供的每一样品中减去大致等于黑色电平偏压的数值。黑色电平偏压可视为一常量，它代表再生图像中的黑色。此值大于零，它可使诸如行、场同步脉冲等控制信息与代表在黑电平以下的图像信息的信号进行多路复用。黑电平偏压无需与图像信息一起存储于存储器中，因为此控制信息与所储存的图像无关。
比特宽度减小法的第二及第三步是以四除各样品，并分别将任何样品的最大值限制在31上。
在执行比特宽度缩短的实际硬件中，八比特宽的副亮度样品被加在减法器230的被减数输入端口，其减数输入端口接收自加法器236耦合过来的、代表黑色电平偏压的脉动值。数字值源234将值28送至加法器236的一个输入端口，同时脉动发生器232将伪随机二比特的脉动信号送至加法器236的第二输入端口。脉动发生器232可以是一个普通的双位移位寄存器，其输出端经一反相器而连接至其输入端。
由减法器230所提供的样品被加在除法器238上。除法器238通过去除二比特的最低有效位而将八比特截短为六比特。由于样品舍位而丢失的量化值电平部份地由脉动的黑色电平偏压值所保留。使用脉动信号保留量化值电平的构思在本技术中是众所周知的，故此处不加说明。
从除法器238出来的六比特样品由限幅器电路240降为五比特样品。限幅器240可将任何大于31的数字值变换为31，而对小于或等于31的值则不加改变地原样通过。限幅器240可由精通本技术的人用普通元件制成。此处不加以说明，这是因认为其构造并非本发明的一部分。
在图2B中，从信号源10出来的八比特色度样品及4FSC时钟信号被加于色度多路信号分离器250。正如本技术中所知，当NTSC色度信号被相位锁定于色同步参考分量上、且频率为4FSC的时钟信号适当抽样时，色度样品可由序列（R-Y）、（B-Y）、-（R-Y）、-（B-Y）、（R-Y）等表示，其中的符号表示抽样相位而不是样品的极性。例如色度解调器250可将此序列分离为（R-Y）样品序列和（B-Y）样品序列，并反转该二序列中相间样品的极性。由解调器250所提供的二个序列样品分别代表基带色差信号（R-Y）及（B-Y）。色度解调器250是按常规设计的。
由解调器250所提供的（R-Y）及（B-Y）样品由两个相同的防混叠滤波器260及270处理，并由相同的锁存器262及272进行辅助抽样，其抽样速率可自2fSC的频率变换为fSC/5的频率。
解调器250将八比特（R-Y）样品送至FIR低通滤波器260的输入端口。来自地址与时钟信号发生器20的2FSC时钟信号被加在滤波器260的时钟输入端。此滤波器的转移函数以Z变换记法表示为：
T260＝（1+Z-1）（1+Z-8）/16
滤波器260将以（R-Y）样品中的低频成份为基础对其高频成份进行衰减，并在其输出端口上输出六比特样品。从滤波器260出来的数字（R-Y）信号被加在锁存器262上，该锁存器以fsc/5的速率对该信号进行辅助抽样。时钟信号FSC/5被加在锁存器262的时钟输入端。锁存器262受FSC/5的时钟信号控制而选取从低通滤波器260所提供的每第十个样品，并将其作为辅助抽样后的信号（R-Y）输出。为了防止行消隐信息被处理掉，此时钟信号仅在每行有效部份的约80%期间内有效。故此，对每一视频样品行，仅提供32个（R-Y）样品。
防混叠滤波器270及锁存器272与滤波器260及锁存器262相同，并产生辅助抽样后的信号（B-Y）。
再参考图1，从行处理器14出来的Y、（R-Y）、（B-Y）副信号及从地址与时钟信号发生器20出来并经总线CS1输送的时钟及控制信号一起被加于场信号处理器16。图3A、3B分别为处理器16的亮度及色度信号处理部份的方框图。场信号处理器16为无限脉冲响应（IIR）低通滤波器，当对垂直方向上各行以1比3的比率进行辅助抽样时，此滤波器可降低混叠失真。
在功能上，滤波器16可分为三个区段，一个区段用于副亮度信号，另二区段分别用于副色差信号上。每一个区段通过以下方法可将辅助抽样的视频信号的三行图像信号进行平均。第一行不加改动地储存于一移位寄存器中。当第二行的每一个样品被加于滤波器上时，将该样品减去第一行的对应样品，并将二样品值的差减半。然后再将来自第一行的对应样品与此减半了的差值相加，再将复合的样品储存于移位寄存器中。当第三行的样品被加于该滤波器时，将该第三行的样品减去对应的上述复合样品，并将该差值乘3/8。然后将对应的复合样品与此乘了系数的差值相加，以产生平均样品，并将该平均样品储存于移位寄存器中。此平均法使用与其所平均的样品具有相同比特宽度的移位寄存器，然而却有比将三行样品取和再被3除的简单平均滤波器较低的舍位误差。而且，此法所用的比例因数1、 1/2 、及3/8可通过简单的移位及相加的方法而加到各样品上。此法并不产生三行样品的精确平均值，但却发现其产生的近似值在主观上反而更为悦目。
三个滤波器区段的每一个均使用两个移位寄存器，二寄存器交替工作于两种状态。当二移位寄存器之一产生平均样品时，另一个移位寄存器则将样品输送至副象场存储器22，如下述。
图3A为场信号处理器16的亮度信号处理级的方框图。来自行信号处理器14的五比特亮度样品被加在减法器310的被减数输入端口。来自移位寄存器328或移位寄存器330须视当前哪一个具备信号平均模式的条件而定的五比特样品，经多工器334交连送至减法器310的减数输入端口。减法器310产生输入进来的样品与由移位寄存器所提供的样品间的差值，并将此差值样品被送至样品定标器320，该定标器以适当的比例因数K乘每一差值样品。比例因数K是由地址及时钟信号发生器20产生的。在三行平均过程的第一个行间隔期间，由移位寄存器328（330）所提供的样品为零值样品;且在平均过程的第二及第三个行间隔期间，对应地相当于来自前一行及前二行的垂直矫正像素。如上述，比例因数可具有1， 1/2 或3/8值，它将视被加在场信号处理器16的三行一组的第一、第二、或第三行样品是对应于哪一行而定。由样品定标器320所提供的样品被加在加法器322的一输入端口。来自移位寄存器328（330）的样品经多工器334及延时元件323交连至加法器322的第二输入端口。延时元件323可补偿减法器310及样品定标器320的处理时间。加法器322将经倍乘及延时后的样品求和后送至多路信号分离器324。多路信号分离器324由一频率为行扫描频率fH的六分之一（fH/6）且其工作周期为50%的信号所控制。
在该三行周期中，当FH/6控制信号处于逻辑高电平时，多路信号分离器324将五比特的亮度样品送至移位寄存器328。在下一个三行周期中，控制信号处于逻辑低电平，于是多路信号分离器324就将亮度样品送至移位寄存器330。把由地址及时钟信号发生器20所产生的FH/3脉冲信号加到分频器326上，从而产生该FH/6控制信号。
移位寄存器328及330是相同的。各含有128个五比特储存单元。移位寄存器328及330的时钟信号由开关332提供。4FSC/5时钟信号及存储器写入时钟信号WCLK被加在开关332的输入端。FH/3信号控制开关332，将4FSC/5时钟信号与正在接收从多路信号分离器来的数据的移位寄存器相联，并将WCLK信号与另一移位寄存器相联。
二移位寄存器328及330的输出端口分别连接至二多工器334及336的各二输入端口。由分频器326所产生的信号FH/6被加于多工器336的控制输入端及反相器338。反相器338的输出信号被加于多工器334的控制输入端。多工器334受控，使正在接收从多路信号分离器324来的数据的移位寄存器与减法器310及延时元件323相联。同时，多工器336受控使另一移位寄存器与数据编码器电路18相联，见下述。
图3B为（R-Y）及（B-Y）色差信号的场信号处理器方框图。（R-Y）及（B-Y）处理器与亮度信号处理器相似。在减法器350中将输入进来的（R-Y）样品减去来自前一行所储存的、相应的（R-Y）样品，同时在减法器360中将输入进来的（B-Y）样品减去来自前行所储存的相应的（B-Y）样品。样品定标器352以比例因数K乘（R-Y）差值，同时样品定标器362以比例因数K乘（B-Y）差值。比例因数K与加于图3A所示的定标电路320中的比例因数相同。上述（R-Y）及（B-Y）样品经乘K后的差值分别由加法器354及364与所储存的对应样品相加。
这里，色差信号处理器与亮度信号处理器不同。为了降低系统的成本，仅使用一对移位寄存器374及376，用以储存（R-Y）及（B-Y）色差信号。为了保持这些移位寄存器的比特宽度处于低态，将来自加法器354及364的比特（R-Y）及（B-Y）样品分别由多路信号分离器356及366分解为三比特样品序列，其速率则比六比特样品序列加倍。从多路信号分离器356及366输出的每一个三比特序列中的对应样品相链结而形成六比特序列，以加于多路信号分离器370。
由移位寄存器374及376经多工器380及384输出的样品并非单色差信号样品，而是复合样品，其中，三个最高位（MSB′s）为一个（R-Y）样品的一半，而三个最低位（LSB′s）为一个（B-Y）样品的一半。
从多工器382来的六比特样品的三个最高位MSB被加于多工器358，多工器358在FSC/5时钟信号控制下，将相继各对三比特MSB样品复合而重现为六比特（R-Y）样品，再被加于减法器350，并经补偿延时元件355加于加法器354。同样，从多工器382出来的六比特样品的三个最低位LSB被加于多工器368，该多工器在信号FSC/5控制下，将相继各对三比特LSB重现为六比特的（B-Y）样品，以便送至减法器360，并经延时元件365送至加法器364。
多路信号分离器370、移位寄存器374及376以及多工器380及382执行与图3A上对应的多路信号分离器324、移位寄存器328及330、以及多工器336及334相同的功能，所不同的是移位寄存器374及376各仅包含64个六比特储存单元，并且是由时钟信号2FSC/5及WCLK/2交替地进行定时控制的。包含分频器372，开关378，及反相器384在内的保持电路执行与参考图3A时所述的分频器326，开关332，及反相器338相同的功能。
由多工器380所提供的六比特样品被分割为三比特（R-Y）及（B-Y）分量，并被加于图1的数据编码器18中。
数据编码器18将五比特亮度样品及三比特色差信号样品合并，产生八比特的样品，加到副象场存储器22。数据编码器18还将附加控制信息与信号数据结合，供每一行图像使用。
附加控制信息与存储器中所储存的副信号结合的理由如下。可以想像，方框图11所围的系统将合使用集成电路制成。此电路将分为三个电路，其一为市售的存储器。第二个电路可能包含行、场处理器14及16，数据编码器18以及存储器输入地址及时钟信号发生器20。第三个电路包含数据解码器34，存储器输出地址及时钟信号发生器26以及图1中未画出的和不属于本发明部份的一些附加电路。由于加进了后者的附加电路，预期集成电路上现有的输入/输出连接线将不足以将必须的控制信息送至第三个集成电路。故此，控制信息则通过存储器装置送至第三个集成电路。而且，控制信息将以同信号信息相同的方式编码，以便避免须对存储器特别寻址而取出控制信息以供第三个电路使用的需要。
图4为数据编码器18的方框图。来自场信号处理器16的三比特（R-Y）及（B-Y）样品被加在多工器410的二数据输入端，其控制输入端则与WCLK/2时钟信号相联。在这一结构中，多工器410交替地提供（R-Y）及（B-Y）色差信号的样品，对应于WCLK信号的每一脉冲而输出一个样品。从多工器410出来的三比特色差样品与场信号处理器16所提供的五比特亮度样品相链接，以产生八比特的复合样品，这一样品被送至多工器412的一输入端口。加于多工器412的每四个连续样品包括由四个五比特亮度样品，一个六比特（R-Y）样品，及一个六比特（B-Y）样品所构成的信息。加于多工器上的样品组成四样品序列，例如Y1&（R-Y）IMSB′s，Y2&（B-Y）IMSB′s，Y3&（R-Y）ILSB′s，Y4&（B-Y）ILSB′s，其中「&」表示五比特亮度样品Y与三比特色差样品的链接。
微处理器414经连接，例如，可以接收来自观看者控制器413的有关观看者所喜爱的亮度电平及图像插入位置的信息，以及有关从WCLK及WCLK/2信号中准备储存的第一色度样品的相位信息。微处理器414从这些数据中产生控制信息，供上述存储器输出处理器使用。从来自观看者控制器413的值中产生H    START，V    START及BRT值，并当对每样品行收到WCLK的第一个脉冲时，视WCLK/2是低电平还是高电平而将0或2值存于「相位」寄存器中。控制信息的四个样品被与微处理器414所产生的一时钟信号同步地写入四级移位寄存器416中。
这一时钟信号，经「或」门424被加到移位寄存器416中。被加于「或」门424上的第二个时钟信号控制自移位寄存器416至多工器412的第二数据输入端口的数据转换。此时钟信号由「与」门422，计数器418，及反相器420产生。
由地址及时钟信号发生器20所提供的信号FH/3经总线CS1联接至计数器418的复位输入端。计数器418的输出端被连接至多工器412的控制输入端及反相器420。反相器420的输出端被连接至「与」门422的输入端。来自地址及时钟信号发生器20的写入时钟信号WCLK被联接至「与」门422的第二输入端。门422的输出端被连接至计数器418的输入端及「或」门424的一个输入端。
当信号FH/3使计数器418复位时，场信号处理器16提供一行新数据，准备写入场存储器22中。由于计数器418被复位，一逻辑低电平信号被加至多工器412的控制输入端，使该多工器把数据通过由移位寄存器416送至三态缓冲器426。来自计数器418的逻辑低电平信号由反相器420反相为逻辑高电平信号，使「与」门422能把时钟信号脉冲WCLK送至计数器418及「或」门424。WCLK信号的前四个脉冲将四个控制信息样品由移位寄存器416转移至多工器412的数据输入端。该控制信息包括代表插入图像亮度、插入图像的垂直起始位置及水平起始位置的三个八比特值，以及指示在当前行中的第一个色差信号样品（R-Y或B-Y）的相位的一个第四值。WCLK信号的第五个脉冲使计数器418的输出转变为逻辑高电平状态。此信号使「与」门422关闭，并使多工器412将图像样品由处理器16送至三态缓冲器426。三态缓冲器426由MEM FREE信号控制，该信号由存储器输出地址及时钟信号发生器26产生，从地址及时钟信号发生器20，并经由总线CS1而送至数据编码器18。当数据可被写进存储器中时，MEM FREE处在逻辑高电平状态。当MEM FREE处在逻辑高电平状态时，缓冲器426将加在其输入端口上的数据送至存储器22的数据总线。然而，当MEM FREE处在逻辑低电平状态时，缓冲器426的输出端口对数据总线呈高阻状态。
图5为存储器输入地址及时钟信号发生器20的方框图。来自副信号源10的副行、场同步信号AUX    HSYNC及AUX    VSYNC分别被加于计数器510的输入端及置“0”端。AUX    VSYNC在副信号的每一像场的起始处使计数器510置“0”。在每一像场中，计数器510以三个为一组来计数副行同步脉冲。计数器510提供等于副像场的当前行数、模数为3的二比特输出信号。在本实施方案中，此二比特信号被加于只读存储器（ROM）511，该存储器将三个行数转换为信号K的三个值（1， 1/2 ，及3/8），该值被加于场信号处理器16，如上所述。计数器510还产生频率为fH/3（AUX HSYNC信号频率的 1/3 ）的输出脉冲信号。此输出脉冲信号被加于延时元件512及D型触发器514的时钟信号输入端。触发器514的D输入端被连接至一逻辑高电平信号。延时元件512的输出端被连接至触发器514的置“0”输入端。在本结构中，触发器514产生一窄脉冲，其脉冲宽度大致等于延时元件512的延时时间。此脉冲与计数器512的输出脉冲信号的前沿同时产生。由触发器514所提供的信号就是上述FH/3信号。
从计数器510出来的输出脉冲信号还加于「与」门516的一输入端。一反相器520将信号送至「与」门516的第二输入端。「与」门516的输出端被连接至计数器518的输入端，该计数器的输出端被连接至反相器520的输入端。在每一像场开始时，计数器518由加在其置“0”端上的AUX    VSYNC信号置“0”。
当计数器置“0”时，其输出信号处于逻辑低电平状态，同时使反相器520的输出信号处于逻辑高电平状态。此信号启动「与」门516，使其将由计数器510所提供的输出脉冲信号送至计数器518的输入端。当16个这些脉冲已被加于计数器518上时，其输出信号就转变为逻辑高电平状态，使「与」门516关闭，而不能将信号加至计数器518的输入端。故此，计数器518的输出信号保持在逻辑高电平状态，直至计数器由下一个AUX    VSYNC脉冲置“0”为止。
计数器518的输出信号被加于「与」门522的一个输入端。来自触发器514的FH/3信号被加于其第二输入端，而反相器526的输出信号被加于「与」门522的第三输入端。「与」门522将输入信号送至计数器524。计数器524可提供一种七比特的输出信号，此信号的最高位MSB被加于反相器526的输入端。
在每一副像场的开始，计数器524被加在其置“0”端上的AUX VSYNC信号置“0”。当计数器524置“0”时，其输出信号的最高位MSB处于低电平状态，使反相器526将逻辑高电平信号加于「与」门522。在FH/3信号的16个脉冲以后，并且计数器518的输出信号转变为逻辑高电平状态时，「与」门522将FH/3信号送至计数器524。计数器524在计数了FH/3信号的64个脉冲后，在其输出信号的最高位MSB转变为逻辑高电平状态之前，使「与」门522关闭而不能通过FH/3信号。由计数器524所提供的信号的六个最低位LSB可作为场存储器22的矩阵行地址码。这些地址码被加于三态缓冲器528，此缓冲器由MEM FREE信号控制。当MEM FREE处于逻辑高电平状态时，缓冲器528将地址码送至存储器地址总线，而当MEM FREE处于逻辑低电平状态时，该缓冲器对地址总线呈高阻。这些矩阵行地址码各相当于副图像的一平均行，即由信号源10所提供的信号的三行。
如上述，副图像在垂直方向上减小约百分之20，以去除场消隐信息，然后加以辅助抽样，使所显示图像的每一行相当于原信号的三行。由触发器514所提供的FH/3信号被送至场信号处理器16，该处理器在垂直方向上对副信号进行辅助抽样。由计数器524所产生并由三态缓冲器528加于场存储器22上的行地址码将每场所储存的行数限制为64，也就是在副信号的每场中由场信号处理器16所提供的80个有效行的约百分之80。计数器518消除去由处理器16所提供的前16行，以使副图像置于垂直方向的中心位置。选用值16是为了简化电路的实施。但也可选用其他值。
场存储器的各矩阵行相当于副图像的各行，各列相当于每一行的各像素。下述装置产生列地址，而存储器写入时钟信号WCLK和WCLK/2，用以处理各像素，并将像素写入存储器22中。来自信号源10的、并与副信号的色同步信号分量同步的4FSC时钟信号被加于分频器530，该分频器产生一时钟信号2FSC，其频率为4FSC时钟信号的一半。4FSC信号及2FSC信号均经控制信号总线CS1加于行信号处理器14。2FSC信号还被加于「与」门532的一输入端。「与」门532的另二个输入信号为MEM FREE和由反相器542所提供的信号。「与」门532的输出端被连接至分频器534的输入端。分频器534产生频率为其输入信号频率的 1/3 的输出信号。分频器534的输出端被同时连接至计数器538及分频器536的输入端。计数器538计数加于其输入端上的时钟脉冲，并将此计数以八比特信号输出。这一输出信号的最高位MSB就被连接至反相器542的输入端。
分频器534及536以及计数器538由FH/3信号所置“0”。当计数器538置“0”时，其输出信号的最高位MSB为逻辑低电平状态，使反相器542将一逻辑高电平信号送至「与」门532。当MEM FREE信号亦处于逻辑高电平而表示数据可被写入存储器中时，「与」门532把来自分频器530的2FSC时钟信号送至分频器534。分频器534产生一频率为2FSC/3的时钟信号WCLK，该信号就是场存储器22的写入时钟信号。计数器538计算WCLK信号的脉冲，以产生七比特的列地址信号，供场存储器22使用。此地址信号的每一位被分别加于「与」门540的每一个门。各「与」门540的其他输入信号为计数器518的输出信号和反相器526的输出信号。「与」门540的每一个门均有三态输出。各门540由信号MEM FREE控制，当MEM FREE处于逻辑高电平状态时，将列地址码，自计数器538送至副场存储器22的地址总线，而当MEM FREE处于逻辑低电平状态时，就对数据总线呈高阻。
被FH/3信号所置“0”的分频器536将WCLK信号的频率减半，从而产生WCLK/2信号，该信号经总线CS1被加于场信号处理器16及数据编码器18。
「与」门550产生写入启动信号WE，供副场存储器22使用。被加于「与」门550上的信号为计数器518的输出信号、反相器526及542的输出信号以及MEM    FREE信号。只有当垂直辅助抽样图像的中央64行被加于存储器中时，由计数器518及反相器526二者所提供的信号才均处于逻辑高电平状态。只有当从编码器18来的128个值被加于该存储器中时，反相器542的输出才处于逻辑高电平状态。当不准备将数据写入副场存储器22中时，MEM    FREE信号就使「与」门550关闭，使WE信号处于低电平。
MEM    FREE信号由存储器输出地址及时钟信号发生器26产生，说明如下。简而言之，当数据正自存储器22读出时，此信号处于逻辑低电平状态，而在其他时间，此信号处于逻辑高电平状态。如上所述，当MEM    FREE处于低电平状态时，该信号使三态缓冲器528及「与」门540对存储器22的地址总线呈高阻。该信号还使三态缓冲器426对存储器22的数据总线呈高阻。而且，当MEM    FREE处于逻辑低电平状态时，「与」门532关闭，于是WCLK及WCLK/2信号不能产生，且列地址码不前进。因此，当MEM    FREE处于低电平时，自场信号处理器16至数据编码器18和自数据编码器18至副场存储器22的数据转移被中断。当MEM    FREE转变为逻辑高电平状态时，操作恢复，而数据并不丧失。用以将数据写入存储器22及从存储器22读出的装置的同步作用以下参考图8加以说明。
存储器输入地址及时钟信号发生器20的最后部分提供4FSC/5、2FSC/5、及FSC/5时钟信号，以供行信号处理器14及场信号处理器16使用。来自信号源10的4FSC时钟信号被加于「与」门560的一个输入端，该门的另一输入端被连接至反相器564的输出端。「与」门560的输出端被连接至计数器562的输入端，该计数器的输出端被连接至反相器564的输入端。在副信号的每行的起始，计数器562被信号AUX HSYNC置“0”。当计数器被置“0”时，其输出为低电平，反相器564的输出信号为高电平状态，且「与」门560将4FSC时钟信号送至计数器562的输入端。当计数器562计数到128个时钟脉冲时，就产生一逻辑高电平输出信号。在计数器562输出端上的逻辑高电平状态被反相器564所反相，使「与」门560关闭而不能将4FSC时钟信号送至计数器562。故此，计数器562的输出信号就保持于高电平，直至该计数器被下一个副行同步脉冲所置“0”为止。
计数器562的输出端被连接至「与」门566的一个输入端。「与」门566的第二个输入端被连接至反相器576的输出端，而第三输入端被连接至4FSC时钟信号。当「与」门566开启时，4FSC时钟信号就被连接至串联分频器568、569、570及572。在副信号的每一行开始时，所有这些分频器及计数器574都被AUX HSYNC信号所置“0”。当计数器574被置“0”时，该计数器就将一逻辑低电平信号送至反相器576，而该反相器则将一逻辑高电平信号送至「与」门566。当计数器562提供一逻辑高电平输出信号时，「与」门566就将4FSC时钟信号送至分频器568。分频器568以5除4FSC时钟信号，从而产生信号4FSC/5。此4FSC/5时钟信号被加于分频器569，该分频器以2除该信号，从而产生时钟信号2FSC/5。分频器569将此时钟信号送至分频器570，该分频器以2除2FSC/5时钟信号，从而产生FSC/5时钟信号。FSC/5时钟信号被加于分频器572，该分频器以32除FSC/5时钟信号。当4FSC时钟信号的640个脉冲被加于该分频器链上时，分频器572的输出信号由逻辑低电平状态转变为逻辑高电平状态。640个脉冲的每一个各相当于行信号处理器14及场信号处理器16所处理的副信号的一个抽样值。分频器572的输出信号被加于「与」门573的一个输入端，该门的另一个输入端被连接至分频器568的输出端。在分频器572输出端上的一逻辑高电平信号开启「与」门573，从而将4FSC/5时钟信号送至处理延时计数器574。计数器574计数4FSC/5时钟脉冲的一个预定数，并将其输出信号锁定在高电平上。此高电平信号就使反相器576将一低电平信号送至「与」门566，使该门关闭而不能将4FSC时钟信号送至分频器568，因而也就不会产生时钟信号4FSC/5、2FSC/5及FSC/5。
如上所述，副图像的每一行都是由副信号的每行有效部份中的约百分之80的样品所产生的，或者说是由在4FSC上所取的910个样品中的640个样品所产生的。分频器568、569、570及572提供足够数量的时钟脉冲，以处理640个样品，而处理延时计数器574使时钟信号延长足够的时间，以使每行的最后一个样品可通过行、场信号处理电路。计数器574所提供的延时量将视所用装置的处理速度而定。精通数字设计的人会知道某一特定系统中需要多少延时量。
计数器562延迟所产生的时钟信号的开始的相对于行同步脉冲的时间，以便将640个样品置于副图像的有效区域中。选用128个样品的延时，是为了简化电路的实施。然而，可以预期采用其他的延时。
副场存储器22与写入时钟信号WCLK脉冲一致地接受来自数据编码器的、代表副图像的样品，并根据请求，与读出时钟信号RCLK脉冲一致地将样品送至数据解码器34。WCLK信号由存储器输入地址及时钟信号发生器20经三态缓冲器24加于存储器22上。当MEM    FREE为高电平时，缓冲器24受信号MEM    FREE控制，将WCLK送至存储器22的时钟信号输入端，而当MEM    FREE为低电平时，则提供一高阻抗。
同样，读出时钟信号RCLK由存储器输出地址及时钟信号发生器26经三态缓冲器30加于存储器22的时钟输入端。缓冲器30由反相器28所提供的反相的MEM    FREE信号控制。故此，当MEM    FREE为低电平时，缓冲器30将RCLK信号送至存储器，而当MEM    FREE为高电平时，则提供一高阻抗。
一般来说，最好在主行被仔细控制的部份期间进行存储器读出操作，以便显示出无锯齿状边缘的副图像。故此，在本实施方案中，存储器的读出操作是由一频率及相锁定于主信号的行同步脉冲上的时钟信号控制的，当数据不是被从存储器中读出期间，对存储器写入一行副图像数据的操作是在三个主行期间进行的。存储器输出地址及时钟信号发生器26提供一信号MEM    FREE，指示数据何时可被写入存储器中。当MEM    FREE自高电平变为低电平时，存储器输入地址及时钟信号发生器暂时停止产生写入时钟信号WCLK及WCLK/2，并改变写入开启信号WE，以使数据能自存储器中读出。当存储器读出操作完毕时，MEM    FREE自低电平变为高电平，并在写入操作中断时所处理的像素及地址值处恢复写入操作。写入操作依此方式继续进行，直至一行中代表控制数据和副图像像素的128个样品全部写入存储器中为止。
副场存储器22可以是普通的8K乘八比特随机存取存储器RAM。当存储器受定时控制且写入开启信号WE为高电平时，样品由数据总线被写入存储器中。在本实施方案中，存储器写入时钟信号的频率为2FSC/3。在NTSC系统中，此写入时钟信号频率可使每一样品在约420ns中写入存储器中。本实施方案中所用的读出时钟信号的频率为12FSC/5，它可使每一样品在约115ns中自存储器中读出。这些读出及写入定时信号恰好在市售随机存取存储器RAM的范围内。
对于写入每个样品需420ns的情况，约需54μs或0.85H的时间可将128个样品写入存储器中。然而，对于读出每个样品需115ns的情况，仅需约14μs或0.23H的时间从存储器中读出128个样品。图8为定时图，示出了副信号行被如何辅助抽样和储存于副场存储器中。
副信号的一个象场的连续三行经滤波及辅助抽样而成为128个样品，它们代表副视频信号的一行的有效部份中约百分之80的信息。在存储器各读出操作的间隔时间中，124个的这些副视频样品加上含有控制信息的4个样品就被写入存储器中。在图8所示的例子中，副图像在主图像内的水平中心位置，故存储器读出操作是在主信号行间隔的中央 1/4 部份中进行的。
参考图8，每个这些读出操作开始于时间T1并终止于时间T2。由于在时间T2没有未完成的写入操作，故存储器是空闲的，直至时间T3为止。在T3时，一新样品行出现，准备被写入存储器22中。由于此时没有在进行读出操作，故样品在时间T3至T4期间就被写入存储器中。在时间T4时，就发生读出操作，而写入操作就被暂停，在T5时，读出操作就终止。其余的样品就在时间T5及T6期间被写入存储器中。当读出操作发生时，存储器自T6至T7期间是空闲的，T7时又进行读出操作。
在本实施方案中，约有143μs或2.25H的时间是供将副信号的每一行写入存储器22中用的。此时间足以确保副信号的一行可在副信号的三行期间内被写入存储器中，同时数据自存储器中读出，并与主信号同步显示，而不管主、副信号的相对定时如何。
如上所述，通过有选择性地使用读出时钟信号（RCLK）和存储器读出地址，数据就被从存储器22输出。这一数据就被送至数据解码器34。
数据解码器34接受来自存储器22的已被编码的信号，并从所储存的每一副图像行的开始取出控制信息，同时将亮度及色差信号分离，以产生按比例倍乘后的平行亮度及色差信号。
图6示出数据解码器34的示意电路。在图6中，由存储器输出地址及时钟信号发生器26所提供的抽样频率时钟信号PCLK及控制信号MEM READ以及控制数据H START及V START经总线CS2（图1）被送至发生器26。抽样频率时钟信号PCLK仅包含存储器读出间隔时间内的脉冲。
自存储器22中读出的数据被加于「与」门610，该门由存储器读出信号MEM    READ触发而有选择性地开启。「与」门610的设置是为了减少数据总线DATA的负荷，并在未从存储器22读出数据期间，防止假数据被送至多工器612中。「与」门610的输出被加于多工器612的输入址，该多工器受计数器616的输出所制约，以便将每行图像数据的前四个数据样品送至寄存器622，并将每行图像数据的其余样品送至锁存器632及多路信号分离器626。如早前所述，每一图像行的前四个样品包含用以控制存储器输出地址及时钟信号发生器26的信息。此四个样品被「与」门620在每行开始时所提供的四个时钟脉冲定时装进四级串行输入、并行输出的寄存器622中。寄存器622的每一级均为一并行比特级，可容纳各控制样品的所有比特。在自存储器所读出的现行副信号图像行的其余期间内，各控制样品均可于总线H    START、V    START及BRT上得到。由每一副信号场的最后一行装进寄存器622中的控制数据继续被保留，直至下一副信号场的第一行被读出而送入数据解码器中为止。来自一场最后一行的控制数据控制读出下一象场的第一个副信号行的时间。
当图示系统最初开动时，数据解码器34尚未收到适当的H    START及V    START参数，以显示副图像的第一场。然而，寄存器622将含有一些数值。即使这些值全为零，它们也足以装载来自存储器中所储存的至少一行图像数据的控制数据，供其后系统的适当参考。在名义上，在接收机准备显示副图像之前此方案就存在了。
由计数器616加于多工器612上的控制信号由主信号行同步脉冲MAIN    HSYNC及抽样时钟信号PCLK产生。MAIN    HSYNC信号在每一水平图像行开始时使计数器616置“0”。置“0”操作使该计数器输出一逻辑低电平信号。加于多工器612上的逻辑低电平信号可使该多工器将输入信号送至寄存器622，而逻辑高电平信号则可使多工器612将输入信号送至多路信号分离器626。
计数器616的输出信号在逻辑反相器618中反相，并被加到「与」门614的一输入端。来自计数器616的逻辑低电平输出使「与」门614开启而能将抽样频率时钟信号PCLK送至计数器616的时钟输入端。计数器616就保持在置“0”状态，直至一存储器读出循环开始且在PCLK连接线上产生脉冲为止。计数器616计数前四个PCLK脉冲，然后输出一逻辑高电平信号。此逻辑高电平输出使「与」门614关闭，而不能使PCLK脉冲再送至计数器616，强制其输出保持在逻辑高电平状态，直至下一MAIN    HSYNC信号产生为止。
「与」门614的输出还被连接至寄存器622的时钟输入端。所产生的前四个PCLK脉冲被送至寄存器622，以转移其中的数据以便在多工器612将前四个数据样品送至寄存器622输入端上的同时而转移其中的数据。
在前四个PCLK脉冲以后，由存储器22的数据总线而来的样品被交连至多路信号分离器626及异步锁存器632。通过将每一样品的五个最高有效位送至锁存器632和将每一样品的三个最低有效位送至多路信号分离器626，而将每一样品的亮度与色度分量分离出来。锁存器632为八比特锁存器，五比特亮度样品被交连至该锁存器的五个最高有效位位置。零值被加于八比特锁存器632的三个最低有效位的位置。由锁存器632所提供的八比特输出样品相当于乘8以后的输入亮度分量。
亮度样品被送至加法器633。来自寄存器622的副信号亮度数据BRT被交连至加法器633的第二个输入端。加法器633的输出Y″由以PCLK频率产生并经亮度控制数据修改的亮度样品所构成。输出信号Y″被交连至图1的数-模转换器及矩阵电路36的亮度信号输入端。
还记得加于数据解码器上的输入数据是排成四样品序列的，即Yn &（R-Y）nMSB，Yn+1&（B-Y）nMSB，Yn+2&（R-Y）nLSB，Yn+3&（B-Y）nLSB。加于多路信号分离器626上的数据由三比特的四样品序列（R-Y）nMSB，（R-Y）nMSB，（R-Y）nLSB，（B-Y）nLSB组成。多路信号分离器626将每一序列的第一与第三个样品结合，而重新组成（R-Y）色差样品，并将每一序列的第二及第四个样品结合，而重新组成（B-Y）色差样品。在多路信号分离器626中，三比特抽样信号数据被交连至锁存器626A-626D的数据输入端。由四相时钟信号发生器624所产生的四相时钟信号被加于锁存器626A-626D的各时钟信号输入端。四相信号每一相的频率均为PCLK脉冲频率的 1/4 。时钟信号相位就被如此排列以使（R-Y）MSB，（R-Y）LSB，（B-Y）MSB，及（B-Y）LSB样品被分别装进锁存器626A、626B、626C及626D中。
从锁存器626A出来的三个MSB（R-Y）样品与从锁存器626B出来的三个LSB（R-Y）样品结合，形成六比特的（R-Y）样品。这一样品被交连至八比特锁存器626E的六个MSB数据输入连接端。锁存器626E的二个LSB数据输入连接端被接至零值。在每一个四样品序列被装入锁存器626A-626D中以后，锁存器626E受定时控制，以装载加于其输入端上的合并的（R-Y）样品。同样，来自锁存器626C及锁存器626D的合并的（B-Y）样品被装入锁存器626F中。
如图中所示，时钟相位φ4将各四样品序列的最后一个样品（B-Y）LSB装于锁存器626D中。在此时际，一特定序列的四个样品分别被储存于其各自的锁存器626A-626D中。当时钟相位φ4降至低电平时，定时将数据自锁存器626A及626B转移至锁存器626E，且同时定时将数据自锁存器626C及626D转移至锁存器626F。
锁存器626E及626F的输出信号分别为八比特样品，其频率为PCLK频率的 1/4 。这一信号相当于（R-Y）及（B-Y）色差信号，通过将六比特的合并样品置于八比特锁存器626E及626F的六个MSB位置中而使信号各放大四倍。
四相时钟信号发生器624是可以预置的，且为普通设计。预置值由寄存器622的「相位」控制数据提供。相位数据在反相器618的输出信号处于逻辑高电平状态时被装进时钟信号发生器624中。故此，在控制数据被装入移位寄存器622中的四个时钟信号周期的终止时，时钟信号发生器624被预置于该行的相位值。时钟信号发生器624由读出时钟信号PCLK的脉冲定时，并产生大致与PCLK的各脉冲同时发生的时钟相位脉冲。时钟信号发生器624需要被预置，这是因为每一数据行上的第一个色差样品可能是（R-Y）MSB样品或是（B-Y）MSB样品。相位控制数据经编码，可以指示第一个样品应为何种样品。此相位控制数据预置时钟信号发生器，以使φ1、φ2、φ3及φ4时钟相位分别与现行图像行的（R-Y）MSB，（B-Y）MSB，（R-Y）LSB及（B-Y）LSB对准。
从加法器633出来的亮度样品Y″及锁存器626E及626F出来的（R-Y）″及（B-Y）″色差样品分别被联至数-模转换器及矩阵电路36的输入端口。在电路36中，各数字样品被变换为模拟亮度及色差信号。这些模拟信号以适当的比率结合，从而产生红R、绿G及蓝B彩色信号，用以驱动显示装置（未绘出）。
RGB信号被交连至多工器38的第一组各输入端。来自主视频信号源40的RGB信号被交连至多工路38的第二组各输入端。多工器38受由存储器输出地址及时钟信号发生器26送至连接线MUX    CONTROL上的信号所控制，有选择性地以副RGB信号取代在其输出端上所产生的主RGB信号。
图7示出了用以产生读出时钟信号及读出地址码，从而输出存储器22中数据的示意电路。而且，该电路还产生一图像插入控制信号，送给多工器38，以及PCLK信号，送给数据编码器。
在图7中，-锁相环路（PLL）710产生与主视频信号行同步脉冲同步的一种时钟频率。在本实施方案中，时钟频率为主信号行频的1092倍。此频率在除法器712中被二除，从而产生为主信号行同步频率546倍的频率。频率546H就是自存储器中读出样品并显示于再生图像上的速率。以此速率对所储存的每行副信号样品进行扫描就可产生一副图像，此图像就被缩小到被行处理器14所抽样了的原图像部份的 1/3 。故此，副图像在垂直及水平幅度上同等缩小。
从除法器712出来的546H时钟信号被加至「与」门718及720。「与」门718及720由来自「与」门742的存储器读出开启信号MEM    READ而开启。「与」门720将一读出时钟信号RCLK送至存储器22，以根据由所加的读出地址来依次阅读存储器。读出时钟信号的脉冲频率被恒定为546H。「与」门718将抽样频率时钟信号PCLK送至数据解码器34。PCLK电路的制造要与PCLK电路分开，因为预期在特定的系统装置中，PCLK信号的频率可能需要为PCLK信号的二倍。在此情形下，「与」门718则直接被交连至PLL710的输出端，而不用交连至除二电路712的输出端。
546H时钟信号被交连至水平位置检测器，该检测器由计数器714及比较器726构成。计数器714在主信号每一场开始时由主信号场同步信号MAIN    VSYNC所置“0”，然后开始计数546H时钟脉冲。计数器714将二进制输出送至比较器726的一输入端。该二进制输出相当于自上一个置“0”脉冲以后加于计数器714输入端上的546H脉冲的累计数。546H时钟信号的每一连续脉冲相当于现行主图像行上的一连续水平像素位置。水平像素位置H    START信号被加于比较器726的第二个输入端，此位置为副图像左旁的开始点。当计数器714中的累积计数达到值H    START时，比较器726产生一逻辑高电平输出。比较器726的该输出就维持在高电平上，直至计数器在下一行被置“0”为止。
比较器726的输出被加于「与」门734的一输入端。546H时钟信号被加于「与」门734的第二个输入端，「与非」门740的输出被加于「与」门734的第三个输入端。「与非」门740的输入端被连接至二进制计数器736的各输出比特线。由二进制计数器736所提供的二进制输出值可能的范围可从零至127（十进制）。除值127（十进制）以外，在二进制计数器736的所有输出值时，「与非」门740的输出为逻辑高电平状态，只有值127使「与非」门740产生逻辑低电平输出。
每当计数器736的输出值小于127，且比较器726的逻辑高电平指示已达到行起始位置时，「与」门734开启，而将546H信号送至二进制计数器736的时钟输入端。
在每一图像行的开始，二进制计数器736由MAIN    HSYNC所置“0”。当比较器726的输出升至高电平时，二进制计数器736开始计数，并产生自零至127的顺序输出值。当其达到值127时，通过「与非」门740的输出变为低电平而防止其变换至另一状态。
二进制计数器736的二进制输出值被交连至三态门744。三态门744的输出被交连至存储器30的地址输入端口。当三态门744由「与」门742被开启时，二进制计数器736的输出值相当于列地址码，用来读出存储器的数据。
计数器714产生一第二输出信号加于连接线715上。这一输出信号为小于546H时钟信号周期的一脉冲，它在计数器714计数到546个脉冲时产生。546个脉冲的计数相当于主显示器中的一行。当一脉冲出现在连接线715上时，计数器714内部被置零。
计数器714的第二个输出被送至二进制计数器716的时钟输入端。计数器716的设置是为了计算自零值至262（十进制），然后停止，直至被下一个MAIN    VSYNC脉冲置“0”为止。计数器716因此而产生二进制输出，该输出相当于自上一个MAIN    VSYNC脉冲起所出现的水平图像行的目前累计数，即现水平行数（减一）。计数器716的二进制输出被交连至减法器728的一输入址及比较器732的一输入端口。来自数据解码器34的值V    START被加于比较器732的第二输入端口及减法器728的减数输入端口，值VSTART相当于显示器上副图像开始的顶行水平图像行。
当计数器716内的累计值等于值V    START时，比较器732产生一逻辑高电平输出信号。比较器732的输出保持在高电平状态，直至二进制计数器716被下一个MAIN    WSYNC脉冲置“0”为止。
由减法器728所提供的输出值被送至三态门730，该门的输出被交连至存储器22的地址输入端口的行地址连接线。减法器728的输出值等于现行数减值V    START。在存储器被开启而读出数据的期间内，即当三态门730开启的期间内，所提供的输出值依次自零至63。
副信号数据储存于存储器中由64个行地址码所定址的位置上，并在主图像的连续64个图像行中显示出来。故此必须自垂直开始行起，并包含该行的计数64行，以产生一信号，仅在垂直开始位置出现后的64个水平行期间内，该信号才被用以开启三态门730及744。计数器750，「与」门746，及反相器748的设置是为了计数64个行周期。计数器750计数经由「与」门746所提供的计数器714输出连接线715上的行脉冲。「与」门746的各输入端分别被连接至比较器732的输出端和反相器748的输出端。反相器748的输入端被连接至计数器750的输出端。计数器750被来自MAIN    VSYNC的场脉冲置“0”，使其输出处于逻辑低电平。故此，反相器748的输出为高电平。在这种情况，在比较器732检测出开始水平行后，「与」门746受触发而开启，将连接线715上的行脉冲送至计数器750。在64个行脉冲被送至计数器750以后，该计数器产生一逻辑高电平输出信号。它使得反相器748的输出降为低电平，使「与」门746关闭。故此，从各像场周期的开始，反相器748的输出为高电平，且在副图像的最后一行以后，该输出降为低电平。
只有在副图像信号实际显示期间，用以开启三态门730、744和「与」门718及720的控制信号才处于高电平，以使存储器30有最大时间的空闲，而写进新数据。故此，在比较器732升至高电平后，即自垂直开始行以后，直至存储器读出64行为止，也就是当计数器750产生一输出脉冲时的这些水平行的读出位置期间中，「与」门742的输出为高电平。故此，比较器726，「与非」门740，比较器732，及反相器748的输出信号分别被送至「与」门742的各输入端。
由「与」门742所产生的输出信号确定存储器读出间隔。因此该信号的补码则确定存储器可写入新数据的间隔。连接于「与」门742输出端上的反相器752产生信号MEM    FREE，该信号为MEM    READ信号的补码。
然而，设想数据可以在主图像每一水平行的一部份期间由存储器中读出。在此变更的结构中，只有当副图像显示时才处理及显示由存储器中读出的数据。存储器读出操作定期更新所储存的数据，以使存储器22可使用廉价的动态RAM。
在副信号由存储器中读出的时间间隔中，多工器38以副视频（RGB）信号取代主视频（RGB）信号。这些时间间隔相当于信号MEM    READ的逻辑高电平期间。然而，记得自存储器中读出的每行前四个样品包含控制信息。为计算由此四个样品所占据的时间，MEM    READ信号的每一个逻辑高电平时间间隔在前端缩小四个样品周期，以产生控制信号MUX    CONTROL，供多工器38使用。这一过程通过将信号MEM    READ送至「与」门724的一个输入端而完成。MEM    READ经延时四个样品周期，被加于「与」门724的第二个输入端，以产生信号MUX    CONTROL。

Claims (10)

1、用以处理代表图像的基带视频信号，以产生代表降低分辨率图像的视频信号的一种视频信号处理系统，其特征在于：
用来供应上述基带视频信号的供应装置；
滤波器装置，与上述用来供应基带视频信号的装置相连，用来以具有频率高于该预定频率的基带信号成份为基础，对具有频率低于一预定频率的成份进行相对的衰减。
辅助抽样装置，与上述滤波器装置相连，用来以预定频率对经滤波的视频信号进行抽样，以产生代表降低分辨率图像的一视频信号，其中，在以该抽样频率进行辅助抽样时会在代表降低分辨率图像的视频信号频谱的一部份中引进混叠成份；及
信号峰化装置，与上述辅助抽样装置相连，用来放大代表上述降低分辨率图像的视频信号频谱中含有混叠成份的部份，以加强降低分辨率图像中较高频率的转换，其中，上述预定频率的选择是为了使抽样信号带宽内的较高频率信号成份经处理后具有足够的幅度，以产生在降低分辨率图像中空间频率的可分解范围内具有较均匀亮度的再生图像。
2、前面权利要求1所述的处理装置，其中，该基带视频信号为由含有色度参考频率信号的复合视频信号中取出的一亮度成份，且其中，上述辅助抽样装置以该色度参考信号频率五分之四倍的频率对经滤波的亮度信号进行抽样，且其中，上述滤波器装置的该预定频率为色度参考频率的五分之二倍，而且明显低于该滤波器装置的截止频率。
3、前面权利要求2所述的处理装置，其特征在于，上述峰化装置具有由下列等式表示的一转移函数TP
TP＝Z-1+K（-1+2Z-1-Z2）
其中Z表示普通Z变换，Z-1代表辅助抽样频率的一周期的一单位延时时间，及K为一可变比例因数;以及
其中，该滤波器装置的转移函数TF由以下等式代表
TF＝（1+Z-2）2（1+Z-m）（1+Z-n）/16
其中Z-1相当于与色度参考频率的五分之四倍相等的频率的一周期的一单位延时时间，m及n为正整数。
4、前面权利要求1所述的视频信号处理装置，其特征在于，上述辅助抽样装置以约二倍于上述预定频率的频率对经滤波的视频信号进行抽样，以产生一个代表上述降低分辨率图像的、且与上述滤波装置提供的高于上述预定频率、并折迭于该预定频率左右的信号频谱相当的视频信号;及
信号峰化装置，用来放大上述经抽样的视频信号分量，该信号的频带相当于与上述频带之外的分量相对的上述混叠成份的频谱，其中，上述预定频率是这样选择的，以致使上述经抽样的视频信号分量有足够的幅度可被处理，以使再生图像在降低分辨率图像中空间频率的可分解范围上有相对较为均匀的亮度。
5、前面权利要求4所述的处理装置，其中，上述基带视频信号是一个由一包括色度参考频率信号的复合视频信号中取出的亮度成分，且其中，上述辅助抽样装置以该色度参考信号频率五分之四的频率对经滤波的亮度信号进行抽样，且其中，上述滤波器装置的预定频率为色度参考频率的五分之二，而明显低于该滤波器装置的截止频率。
6、前面权利要求5所述的处理装置，其特征在于，上述峰化装置具有由下列等式表示的一转移函数TP
TP＝Z-1+K（-1+2Z-1-Z-2）
其中Z表示普通Z变换，Z-1代表辅助抽样频率的一周期的一单位延时时间，及K为一可变比例因数;以及
其中，滤波器装置的转移函数TF由以下等式代表
TF＝（1+Z-2）2（1+Z-3）2/16
其中Z-1相当于与色度参考频率的五分之四倍相等的频率的一周期的一单位延时时间。
7、前面权利要求1所述的视频信号处理装置，其中，上述被处理的视频信号是一个基带复合视频信号，它包括占据一预定频带的亮度信号成份和各占据一小于亮度信号成份所占带宽的二分之一的第一与第二色度信号成份，以产生代表降低分辨率图象的视频信号，其特征在于：
与上述视频信号供应装置有关的装置，用以由此分离出亮度与色度信号成份;
包括与上述分离装置相连的亮度信号滤波装置，用以减小与频率低于上述预定频率的成份相对于频率高于该预定频率的亮度信号成份的幅度;
与上述亮度信号滤波装置相连的亮度信号辅助抽样装置，用于以约二倍于上述预定频率的频率对经滤波后的视频信号进行抽样，以产生代表降低分辨率图象的亮度信号，其中，在以该抽样频率进行辅助抽样时会在上述经辅助抽样的亮度信号中引进混叠成份，该亮度信号的频谱相当于由上述亮度滤波装置提供的、高于上述预定频率并折叠于该预定频率左右的信号的频谱;以及
上述信号峰化装置被连接至上述辅助抽样装置，用以放大上述经抽样后的亮度信号，该亮度信号的频带相当于与上述亮度信号频带之外的分量相对于上述混叠成分的频谱，其中，上述预定频率是这样选择的，以致使上述经抽样后的视频信号分量有足够的幅度可被处理，以使再生图像在降低分辨率图像中空间频率的可分解范围内有相对地较为均匀的图像。
8、前面权利要求7所述的装置，其特征在于上述滤波器装置还进一步包括：
与上述分离装置相连，并与上述第一及第二色度信号起反应的色度信号滤波装置，用于以频率比上述色度极限频率低的分量为基础，对频率比该色度极限频率高的上述色度信号成份的幅度进行衰减;以及
与上述色度信号滤波装置相连的辅助抽样装置，用以对经滤波后的色度信号以大约等于上述色度极限频率二倍的频率进行抽样，以产生一个代表上述降低分辨率图像的色度信号。
9、前面权利要求8所述的装置，其中上述色度信号分量包括一色度参考频率信号，其特征在于
对上述经滤波后的亮度信号以大约等于上述色度参考信号频率五分之四倍的频率进行抽样的上述亮度信号辅助抽样装置;
上述预定频率大约等于上述色度参考频率的五分之二倍;
对上述经滤波后的色度信号以大约等于上述色度参考频率五分之一倍的频率进行抽样的上述色度信号辅助抽样装置;以及
上述色度极限频率大约等于上述色度参考频率的十分之一倍。
10、前面权利要求9所述的装置，其特征在于上述峰化装置有一由下式表示的转移函数TP
Tp＝Z-1+K（-1+2Z-1-Z2）
其中Z表示普通Z变换，Z-1代表辅助抽样频率的一周期的单位延时时间，以及K是一个在0与1之间的实数;
上述亮度信号滤波装置的转移函数TFL由下式表示
TFL＝（1+Z-2）2（l+Z-3）2/16
其中Z-1代表等于色度参考频率五分之四倍的频率的一周期的单位延时时间;以及
上述色度样品以二倍于色度参考频率的频率被送至上述色度信号滤波装置，且上述色度信号滤波装置的转移函数TFC由下式表示
TFC＝（1+Z-1）（1+Z-8）/4
其中Z-1代表色度参考频率二倍的频率的一周期的单位延时时间。
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