JPH08221562A - 画像信号処理装置 - Google Patents

Abstract

(57)【要約】 【目的】遅延信号を生成するためのメモリを少容量化し
て回路規模の縮少によるコスト低減、回路の消費電力の
軽減をはかる。 【構成】入力したデータ信号１をフレームメモリ２に記
憶し、このフレームメモリ２から分割したブロック毎に
データ３を逐次読み出して遅延処理を行ない、処理結果
を再びフレームメモリ２に書き込むことにより、少ない
容量のメモリで１画面分の信号処理を完成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ビデオカメラ等におい
て動画データや静止画データを生成する画像信号処理装
置に関する。

【０００２】

【従来の技術】マルチメディアの普及に伴い、動画デー
タや静止画データをコンピュータやワークステーション
等に取り込むためのインタフェースとして、デジタルス
チルカメラが注目されている。多量の画像を取り込むと
きなどには、スチルカメラは、従来から使用されている
スキャナに比べて即時性や経済性に優れ、また、小型軽
量化が可能であるので手軽に使用できるという利点があ
る。この経緯については、テレビジョン学会誌Ｖｏｌ．
４６、Ｎｏ．７（１９９２）第８２７頁〜８２８頁にお
いて論じられている。

【０００３】デジタルスチルカメラを実現するために使
用する撮像素子としては、汎用性や従来のビデオカメラ
の技術を応用できる等の点から、現在のビデオカメラで
一般的に使用されている画素混合方式の撮像素子を用い
るのが望ましい。また、画素混合方式の撮像素子を用い
た場合は、その読み出し方式を変更することにより、動
画撮影に加えて静止画撮影にも使用することができる利
点がある。次に、その説明を行なう。

【０００４】画素混合方式の撮像素子を用いた動画撮影
では、フィールド蓄積読み出しを行なう。フィールド蓄
積読み出しは、画素混合方式のＣＣＤ撮像素子において
上下２画素のデータを素子内で混合して読み出すもの
で、その代表的なフィルタ配列を図２に示している。最
初のフィールドにおいては、図２に示すように、水平走
査毎に上下ラインが加算されて、Ａ１，Ａ２の順番で信
号が順次読み出される。また、次のフィールドにおいて
は、同様に、水平走査毎に上下ラインが加算されて、Ｂ
１，Ｂ２の順番で順次読み出される。この結果、センサ
ーからは、水平走査毎に、(Ｍｇ＋Ｙｅ），（Ｇ＋Ｃ
ｙ）と(Ｇ＋Ｙｅ），（Ｍｇ＋Ｃｙ）が交互に出力され
る。ここで、Ｗｒ＝Ｍｇ＋Ｙｅ，Ｇｂ＝Ｇ＋Ｃｙ，Ｇｒ
＝Ｇ＋Ｙｅ，Ｗｂ＝Ｍｇ＋Ｃｙとすれば、撮像素子から
のデータ信号は、現データ信号をＳ_L、１ライン遅延し
たデータ信号をＳ_L-1、２ライン遅延したデータ信号を
Ｓ_L-2として、図３に示すように表わされる。

【０００５】画素混合方式の撮像素子を用いた静止画記
録には、画素混合された各フィールドの出力データ信号
をインターリーブして１フレームの画像を記録するフレ
ームスチル画記録方式と、１フィールドの画像のみを記
録するフィールドスチル画記録方式とがある。フィール
ドスチル画記録方式の場合には、 （１）特開平１−１４３４８２号公報に記載されている
ようなマトリクス補正ができなくなり垂直色モアレが増
加する。 （２）垂直方向の解像度が不足し、静止画としては十分
な画質が得られない。 という問題がある。従って、静止画記録にはフレームス
チル画記録方式が望ましいが、フレームスチル画記録方
式の場合、移動量の大きい被写体ではブレが生じて２重
像となる問題点がある。

【０００６】このような問題を解決するため、図４に示
すように、最初のフィールドにおいては、水平走査毎に
１ラインずつ撮像素子内で画素データを混合せずにデー
タ信号を読み出し、また次のフィールドにおいても同様
に、水平走査毎に１ラインずつデータ信号を読み出して
静止画記録を行なう方式が開発されている。このように
読み出されたデータ信号は、図５に示すようになる。こ
の方式によれば、ブレが無く解像度が劣化しない静止画
を得ることが可能となる。この読み出し方法をフレーム
蓄積読み出し方法と呼び、この静止画記録方式をフルフ
レームスチル画記録方式と名付ける。この詳細は、特開
平４−２７４０３６号公報及び特開平４−３３１３９３
号公報に述べられている。以下、その方法について述べ
る。

【０００７】画素混合方式の撮像素子から画素混合をし
ないでデータ信号を読み出すことは、この撮像素子の駆
動パルスを制御することで実現できる。そして、フルフ
レームスチル画記録方式を実現するためには、撮像素子
上に配列されたフィルタ配置の順に画像データ信号を１
Ｈ（ライン）ずつ順次読み出すことが必要がある。しか
しながら、撮像素子からは、１枚のフレーム画を構成す
る画像データが、１ラインおきに１フィールドずつ出力
されるので、このままでは信号処理を行なうことができ
ない。そこで検討を行なった結果、撮像素子から出力さ
れる２フィールド（１フレーム）分の画像データを蓄積
可能なフレームメモリを用い、撮像素子から出力される
データ信号の１フレーム分をフレームメモリに記憶した
後に該メモリーからノンインタレース読み出しを行え
ば、フルフレームスチル画記録が可能になるという結論
に達した。そして画像シミュレーションによる検討の結
果では、画素混合方式の撮像素子を用いたフルフレーム
スチル画記録でも、スチル画としては十分な画質の記録
が得られることがわかった。

【０００８】撮像素子からフィールド蓄積読み出しを行
なって動画処理を行なうときには、色信号及び輝度信号
を、共に、現データ信号，１ライン遅延データ信号，２
ライン遅延データ信号の３ライン分のデータ信号から生
成する。また、フレーム蓄積読み出しを行なって静止画
処理を行なうときには、色信号に関しては、１ライン遅
延データ信号，２ライン遅延データ信号，３ライン遅延
データ信号の３ライン分のデータ信号から生成し、輝度
信号は、現データ信号，１ライン遅延データ信号，２ラ
イン遅延データ信号，３ライン遅延データ信号，４ライ
ン遅延データ信号の５ライン分のデータ信号から生成す
る。図６は、この様子を示している。

【０００９】このような画像信号処理を行なうために
は、ビデオカメラ及びその他の映像機器には、画像デー
タ信号の遅延信号を生成するための遅延回路が不可欠で
あることがわかる。

【００１０】

【発明が解決しようとする課題】従来のデジタル信号処
理では、遅延回路としてメモリを用いている。しかし、
全信号処理回路を１つのＩＣに１チップ化しようとする
ときには、チップ面積や消費電力に占める前記メモリの
比重が大きくなる。静止画信号処理を行なうときには現
データ信号〜４ライン遅延データ信号を生成するための
４Ｈ（ライン）分のラインメモリが必要となるが、これ
らのラインメモリをＩＣに内蔵しようとすると該ＩＣの
チップ面積の増加や消費電力が増大するといった問題が
発生する。

【００１１】従って、本発明の目的は、画像データ信号
を遅延するために使用するメモリを少なくすることがで
きる画像信号処理装置を提供することにある。

【００１２】

【課題を解決するための手段】本発明は、この目的を達
成するために、１画面分のデータを記憶するフレームメ
モリと、１画面を水平方向にｎ分割して各ブロック毎に
データを読み出すようにフレームメモリを制御するメモ
リコントロール部と、フレームメモリから読み出された
１ライン分（（１／ｎ）Ｈ分）のデータを記憶する第１
の（１／ｎ）Ｈラインメモリと、第１のラインメモリか
ら出力されるデータ信号を記憶する第２の（１／ｎ）Ｈ
ラインメモリと、第２のラインメモリから出力されるデ
ータ信号を記憶する第３の（１／ｎ）Ｈラインメモリ
と、以下第（ｍ−１）のラインメモリから出力されるデ
ータ信号を記憶する第ｍの（１／ｎ）Ｈラインメモリ
と、これらのメモリを制御するメモリコントロール部を
設けたことにある。

【００１３】

【作用】画素混合方式の撮像素子で静止画を撮影する場
合、その出力データ信号はフィールド単位となる。デー
タ信号は、フレームメモリにノンインタレースで記憶し
た後に読み出しを行ない処理をする。静止画の場合は動
画と違ってリアルタイムの処理が要求されないため、画
面を水平方向に分割して処理することが可能となる。以
下、水平方向に２分割して画像処理をする場合の手順を
説明する。

【００１４】（１）フレームメモリに書き込んだデータ
を、（１／２）Ｈ分づつ左半画面分を読み出して処理を
行なう。

【００１５】（２）左半画面分の処理データを再びフレ
ームメモリに書き込む。

【００１６】（３）残り右半画面分のデータを読み出し
処理を行なう。

【００１７】（４）右半画面分の処理データを再びフレ
ームメモリに書き込む。

【００１８】この方式により静止画処理を行なう場合
は、１ライン分のデータを遅延させるには（１／２）Ｈ
分の容量のメモリですむ。そのため、４ライン分の遅延
データ信号を、 （１／２）Ｈ×４＝２Ｈ分 の容量のメモリで生成できる。動画処理の場合には従来
どおり２Ｈ分の容量のメモリを用いたリアルタイム処理
となるため、２Ｈ分のメモリにより動画及び静止画の両
方の処理が可能となる。

【００１９】なお、一枚の画面を左半画面と右半画面と
に分けて処理をする場合、完全に左半分と右半分とで独
立した信号処理を行なえば、左右の画面の境目で不連続
部分が生じ画面上で歪となる。これは信号処理で水平方
向のフィルタ処理を行なっているためであり、この不連
続が生じないようにするために次のような工夫を行な
う。

【００２０】撮像素子からフレームメモリにデータを書
き込む際には、あらかじめ数画素分のオフセットを水平
方向のアドレスにもたせて書き込むようにする。次に左
半画面分の処理結果を再びフレームメモリに書き込む際
にはアドレス０から書き始めるようにすれば、水平方向
に数画素分の上書きされないデータが残る。そうすれ
ば、右半面分の処理をする際に、水平方向のフィルタ処
理が左画面から右画面に連続して行なうことができ、画
面中央部で歪を生じることなくフレーム静止画を得るこ
とができる。

【００２１】以上、デジタルカメラの信号処理につい
て、現データ信号〜４ライン遅延データ信号までを２Ｈ
分の容量のラインメモリで生成する信号遅延処理を述べ
たが、フレームメモリを用いて静止画処理を行なう場合
は、水平分割数を増やすことによりより多くの遅延デー
タ信号が得られる。

【００２２】ここで、フレームメモリと１Ｈ分のライン
メモリから現データ信号〜ｍライン遅延データ信号を生
成する方法につき説明する。フレームメモリに記憶した
１画面分のデータを遅延回路に出力するとき、１画面を
水平方向にｎ等分したブロック毎にデータを読みだす。
読み出したデータは第１の（１／ｎ）Ｈラインメモリに
記憶し、１ライン遅延データ信号を生成する。次に第１
のラインメモリから出力されるデータ信号を第２の（１
／ｎ）Ｈラインメモリに記憶することにより２ライン遅
延データ信号を生成し、以下同様に、第ｍの（１／ｎ）
Ｈラインメモリによりｍライン遅延データ信号を生成す
ることができる。

【００２３】このようにすれば、１ライン分の遅延デー
タ信号を生成するのに（１／ｎ）Ｈ分の容量のメモリで
足りるので、現データ信号〜ｍライン遅延データ信号を
（１／ｎ）Ｈ×ｍ＝（ｍ／ｎ）Ｈの容量のメモリで生成
でき、垂直方向のフィルタリング等で多数のラインを使
用するときなどにメモリの量を軽減できる。また、動画
のリアルタイム処理を行なう場合には（ｍ／ｎ）Ｈのラ
インメモリとして使用することができる。

【００２４】

【実施例】以下、本発明の実施例を図面を参照して説明
する。

【００２５】図１は、本発明になる画像信号処理装置の
ブロック図である。この画像信号処理装置は、フレーム
メモリと（１／ｎ）Ｈ分の容量のラインメモリをｍ個用
いて現データ信号〜ｍライン遅延データ信号を生成する
回路構成のものである。ここで、Ｈは、水平方向１ライ
ン分の画像データ（画素）数である。

【００２６】図１において、１は入力データ信号、２は
フレームメモリ、３は前記フレームメモリ３から出力さ
れるデータ信号、４は信号遅延回路、５は前記信号遅延
回路４から出力される現データ信号、６は同１ライン遅
延データ信号、７は同２ライン遅延データ信号、８は同
ｎライン遅延データ信号、９は信号処理回路、１０は前
記信号処理回路９で処理して出力されたデータ信号、８
２は前記フレームメモリ２のアドレス信号、８３は前記
アドレス８２を発生するメモリコントロール部である。

【００２７】フレームメモリ２は、１フレーム分の入力
データ信号１を記憶する。フレームメモリ２に記憶した
画像データ信号は、メモリコントロール部８３により制
御されるアドレス信号８２により、画面を水平方向にｎ
等分して区分した各ブロック毎に読み出される。読み出
された画像データ信号は、水平方向の長さが（１／ｎ）
Ｈとなるので、（１／ｎ）Ｈの容量のメモリで１ライン
遅延データ信号を生成することができる。信号遅延回路
４は、フレームメモリ２から読み出したデータ信号３か
ら現データ信号５，１ライン遅延データ信号６，２ライ
ン遅延データ信号７…ｍライン遅延データ信号８までの
データ信号を生成し、信号処理回路９に出力する。

【００２８】信号処理回路９は、信号遅延回路４で生成
した現データ信号５〜ｍライン遅延データ信号８を処理
した処理結果を出力データ信号１０として出力する。出
力データ信号１０は、再びフレームメモリ２の前記読み
出したデータ上に書き込むか、または、他の記憶装置に
出力される。このような処理を１画面にわたりｎ回繰り
返すことで、処理された１画面分の画像データ信号をフ
レームメモリ２に得ることができる。フレームメモリ２
に記憶した画像データ信号（処理結果）は、外部出力デ
ータ信号９４として外部に出力される。

【００２９】ここで、フレームメモリ２からのデータ読
み出し方法について、図７を参照して説明する。同図に
おいて、２はフレームメモリ、１１はフレームメモリ内
の画像データ信号をｎ等分したうちの最初の１ブロッ
ク、１２は次の１ブロック、１３は最後の１ブロック、
３は該フレームメモリ２から読み出されるデータ信号で
ある。

【００３０】フレームメモリ２に記憶された１画面分の
画像データは、図７に示すように、水平方向にｎ等分し
た状態で、メモリコントロール部８３により制御された
アドレス信号８２により、最初の１ブロック１１から読
み出される。読み出したデータ信号３は、信号遅延回路
４に送られる。信号遅延回路４で生成した現データ信号
５〜ｍライン遅延データ信号８に対しては信号処理回路
９で所定の信号処理を行ない、処理した結果を再びフレ
ームメモリ２のブロック１１に上書きする。次に、ブロ
ック１２のデータを同様に読み出し、処理した結果をブ
ロック１２に上書きする。この処理を最後のブロック１
３まで繰り返せば、１フレーム全体の画像データに対す
る処理が完了し、この処理結果がフレームメモリ２に記
憶されることになる。

【００３１】次に、前記信号遅延回路４による現データ
信号５〜ｍライン遅延データ信号８の生成について、図
８を参照して説明する。同図において、１は入力データ
信号、２はフレームメモリ、３は前記フレームメモリ２
から出力されるデータ信号、４は信号遅延回路、１４は
１ライン遅延データ信号を生成するための（１／ｎ）Ｈ
の容量をもつラインメモリ、６は前記ラインメモリ１４
により生成した１ライン遅延データ信号、１５は２ライ
ン遅延データ信号を生成するための（１／ｎ）Ｈの容量
をもつラインメモリ、６は前記ラインメモリ１５により
生成した２ライン遅延データ信号、１６はｍライン遅延
データ信号を生成するための（１／ｎ）Ｈの容量をもつ
ラインメモリ、８は前記ラインメモリ１６により生成し
たｍライン遅延データ信号、８２は前記フレームメモリ
２に対するアドレス信号、８３は前記アドレス信号８２
を発生するメモリコントロール部である。

【００３２】フレームメモリ２からは、図７に示すよう
に、画面を水平方向にｎ等分して区分した各ブロック毎
にデータを読み出す。これはメモリコントロール部８３
によりフレームメモリ２のアドレス信号８２を制御して
行なう。読み出したデータは、水平方向の長さが（１／
ｎ）Ｈであるので、（１／ｎ）Ｈの容量のラインメモリ
で１ライン（Ｈ／ｎライン長）分の遅延データ信号を生
成できる。信号遅延回路４では、フレームメモリ２から
読み出したデータ信号３を現データ信号５として出力す
ると共に（１／ｎ）Ｈラインメモリ１４に記憶する。次
の１ライン（Ｈ／ｎライン長）分のデータ信号３がフレ
ームメモリ２から入力されると、（１／ｎ）Ｈラインメ
モリ１４からは１ライン遅延データ信号６が出力され、
同データ信号６が（１／ｎ）Ｈラインメモリ１５に記憶
される。以下、同様の遅延処理を行なってｎライン目の
データ信号が信号遅延回路４に入力したとき、（１／
ｎ）Ｈラインメモリ１６からｍライン遅延データ信号８
が出力される。このように、フレームメモリ２内部のデ
ータを水平方向にｎ分割して各ブロック毎に処理すれ
ば、１Ｈ分のメモリ容量で現データ信号５〜ｍライン遅
延データ信号８を生成することができ、遅延データ信号
生成のためのラインメモリの容量を軽減することができ
る。

【００３３】次に、前記信号遅延回路４によりリアルタ
イムで１ライン遅延データ信号を生成するための遅延処
理について、図９を参照して説明する。同図において、
１は入力データ信号、４は信号遅延回路、１４，１５…
１６は（１／ｎ）Ｈの容量をもつラインメモリ、１７は
１ライン遅延データ信号である。

【００３４】信号遅延回路４に入力される入力データ信
号１のうちの最初の（１／ｎ）Ｈ分がラインメモリ１４
に記憶される。次に新たな（１／ｎ）Ｈ分のデータ信号
１が入力されると、ラインメモリ１４の内容（記憶デー
タ）が押し出されて後段のラインメモリ１５に記憶（移
動）され、新たに入力した入力データ信号１は前段のラ
インメモリ１４に記憶される。以下同様に、更に新たな
データが前段のラインメモリ１４に入力されると、ライ
ンメモリ１４，１５に記憶されているデータは、順次に
後段のラインメモリに記憶（移動）されていき、ｍ／ｎ
Ｈ分のデータ信号が入力されたときには、信号遅延回路
４内部のラインメモリ１４〜１６がデータ信号で満ちて
リアルタイムで１ライン遅延データ信号１７が生成され
る。

【００３５】図１０は、本発明になる画像信号処理装置
を使用したビデオカメラ等においてフレーム静止画を生
成，記録するときの信号処理方式を示している。同図に
おいて、１８は画素混合方式の撮像素子、２はデータ信
号を１フレーム分記憶するためのフレームメモリ、８２
は前記フレームメモリ２のアドレス信号、８３は前記ア
ドレス信号８２を生成するメモリコントロール部、３は
前記フレームメモリ２から読み出した０．５Ｈ分のデー
タ信号、４は現データ信号〜４ライン遅延データ信号を
生成するための信号遅延回路、５は前記信号遅延回路４
で生成した現データ信号、６は同１ライン遅延データ信
号、７は同２ライン遅延データ信号、１９は同３ライン
遅延データ信号、２０は同４ライン遅延データ信号、９
は色信号及び輝度信号を生成するための信号処理回路、
２１は前記信号処理回路９で生成した色信号、２２は同
輝度信号である。

【００３６】画素混合方式の撮像素子１８からフレーム
読み出しにより得た入力データ信号１は、１フレーム分
をフレームメモリ２に書き込む。このとき、水平方向の
アドレスには数画素分のオフセットをもたせて書き込む
ようにする。これは、画面中央部の処理を連続した状態
で行なえるようにするためである。次に、メモリコント
ロール部８３によりフレームメモリ２へのアドレス信号
８２を制御して、このフレームメモリ２から左半画面分
のデータ（１水平走査あたり０．５Ｈ分）を順次に読み
出して信号遅延回路４に入力する。信号遅延回路４に入
力したデータ信号３は、図１１に示す遅延方式で遅延す
ることにより、現データ信号５，１ライン遅延データ信
号６，２ライン遅延データ信号７、３ライン遅延データ
信号１９、４ライン遅延データ信号２０を生成する。遅
延回路４で生成した現データ信号５〜４ライン遅延デー
タ信号２０は、信号処理回路９に送り、色信号２１及び
輝度信号２２を生成する。生成した色信号２１及び輝度
信号２２は、外部の記憶装置に出力されるか、もしくは
フレームメモリ２の左半画面分の領域にアドレス０から
書き込む。右半画面についても同様の処理を行なえば、
２ライン分の容量のメモリで現データ信号〜４ライン遅
延データ信号を用いた静止画処理を行なうことができ、
高精細のフルフレーム静止画をフレームメモリ２に得る
ことができる。フレームメモリ２からは外部に画像デー
タ信号９４を出力する。

【００３７】図１１は、本発明になる画像信号処理装置
を使用したデジタルスチルカメラの静止画処理における
回路構成を示している。同図において、１は入力データ
信号、２はフレームメモリ、３は前記フレームメモリ２
から読み出されるデータ信号、５は現データ信号、２３
は１ライン遅延データ信号生成用ラインメモリ、６は１
ライン遅延データ信号、２４は２ライン遅延データ信号
生成用ラインメモリ、７は２ライン遅延データ信号、２
５は３ライン遅延データ信号生成用ラインメモリ、１９
は３ライン遅延データ信号、２６は４ライン遅延データ
信号生成用ラインメモリ、２０は４ライン遅延データ信
号、２７は各ラインメモリ２３〜２６に供給するアドレ
ス信号、４は現データ信号〜４ライン遅延データ信号を
生成する前記信号遅延回路である。

【００３８】入力されるデータ信号１は、一旦、フレー
ムメモリ２に１画面分記憶する。このとき、水平方向の
アドレスには数画素分のオフセットをもたせて書き込む
ようにする。次に、フレームメモリ２からデータをノン
インタレースで左半画面分（０．５Ｈ分）だけ読み出し
て信号遅延回路４に入力する。

【００３９】信号遅延回路４は、入力したデータ信号３
を０．５Ｈ分の容量の１ライン遅延データ信号生成用ラ
インメモリ２３に送り、１ライン遅延データ信号６を生
成する。以下同様に、２ライン遅延データ信号生成用メ
モリ２４，３ライン遅延データ信号生成用メモリ２５，
４ライン遅延データ信号生成用メモリ２６で、それぞ
れ、２ライン遅延データ信号７，３ライン遅延データ信
号１９，４ライン遅延データ信号２０を生成し、後段の
信号処理回路９に送る。

【００４０】図１２は、本発明になる画像信号処理装置
における前記静止画処理の際に各ラインメモリ２３〜２
６にデータを書き込む場合のアドレス信号及び書き込み
信号のタイミングを示している。同図において、２８は
信号遅延回路４の入力データ信号（３）、２７は各ライ
ンメモリ２３〜２６のアドレス信号、２９はラインメモ
リ２３の書き込み信号、３０はラインメモリ２４の書き
込み信号、３１はラインメモリ２５の書き込み信号、３
２はラインメモリ２６の書き込み信号、３３はラインメ
モリ２３に記憶したデータ、３４はラインメモリ２４に
記憶したデータ、３５はラインメモリ２５に記憶したデ
ータ、３６はラインメモリ２６に記憶したデータであ
る。なお、各ラインメモリ２３〜２６は、図１１におけ
る各ラインメモリ２３〜２６に対応する。

【００４１】入力データ信号２８及びアドレス信号２７
は、同じ周期でラインメモリ２３に入力する。入力デー
タ信号２８は、書き込み信号２９によってラインメモリ
２３におけるアドレス信号２７の番地に書き込む。ま
た、ラインメモリ２３から出力されるデータ信号は、書
き込み信号３０によってラインメモリ２４におけるアド
レス信号２７の番地に書き込む。以下同様に、書き込み
信号３１と書き込み信号３２により、ラインメモリ２
４，２５からの出力データをそれぞれラインメモリ２
５，２６に書き込む。

【００４２】図１３は、本発明になる画像信号処理装置
における前記静止画処理の際に各ラインメモリ２３〜２
６からデータを読み出す場合のアドレス信号及び読み出
し信号のタイミングを示している。同図において、２７
は各ラインメモリ２３〜２７のアドレス信号、３７はラ
インメモリ２３の読み出し信号、３８はラインメモリ２
４の読み出し信号、３９はラインメモリ２５の読み出し
信号、４０はラインメモリ２６の読み出し信号、４１は
ラインメモリ２３から読み出される読み出しデータ信
号、４２はラインメモリ２４から読み出される読み出し
データ信号、４３はラインメモリ２５から読み出される
読み出しデータ信号、４４はラインメモリ２６から読み
出される読み出しデータ信号、４５は各ラインメモリ２
３〜２６から読み出される各読み出しデータ信号の位相
を揃えるための同期信号、４６は読み出しデータ信号４
１を同期信号４５と同相にした出力データ信号、４７は
読み出しデータ信号４２を同期信号４５と同相にした出
力データ信号、４８は読み出しデータ信号４３を同期信
号４５と同相にした出力データ信号、４９は読み出しデ
ータ信号４４を同期信号４５と同相にした出力データ信
号を表わしている。なお、各ラインメモリ２３〜２６
は、図１１の各ラインメモリ２３〜２６に対応してい
る。

【００４３】アドレス信号２７及びメモリ読み出し信号
３７は同じ周期でラインメモリ２３に入力する。ライン
メモリ２３に記憶されているデータは、アドレス信号２
７の番地から読み出し信号３７により該ラインメモリ２
３の読み出しデータ信号４１として読み出される。以下
同様に、読み出し信号３８，読み出し信号３９，読み出
し信号４０により各ラインメモリ２４〜２６のデータを
読み出してデータ信号４２〜４４を出力する。読み出し
た各読み出しデータ信号４１〜４４は、同期信号４５に
より同期化してそれぞれ出力データ信号４６〜４９と
し、該信号遅延回路４から出力する。

【００４４】図１４は、本発明になる画像信号処理装置
による動画処理のための遅延処理回路構成を示してい
る。同図において、４は信号遅延回路、３はこの信号遅
延回路４の入力データ信号、２３，２４は１ライン遅延
データ信号生成用ラインメモリ、５０，５１は２系統の
データ信号を同時化するための選択器、５３は１ライン
遅延データ信号、２５，２６は２ライン遅延データ信号
生成用ラインメモリ、５４は２ライン遅延データ信号、
２７は各ラインメモリ２３〜２６にデータを書き込み、
または読み出すためのアドレス信号、５２は２系統のデ
ータ信号を同時化するために前記選択器５０，５１を切
り換える切り換え信号である。

【００４５】信号遅延回路４に入力した１Ｈ分のデータ
信号３は、０．５Ｈ分をラインメモリ２３に記憶し、残
りの０．５Ｈ分をラインメモリ２４に記憶する。次の１
Ｈ分の処理では、ラインメモリ２３から出力されるデー
タ信号をラインメモリ２５に記憶し、ラインメモリ２４
から出力されるデータ信号をラインメモリ２６に記憶す
る。

【００４６】また、ラインメモリ２３，２４から出力さ
れたデータ信号は、選択器５０で同時化して１ライン遅
延データ信号５３を生成する。そして、ラインメモリ２
５，２６から出力されたデータ信号は、選択器５１で同
時化して２ライン遅延データ信号５４を生成する。

【００４７】図１５は、本発明になる画像信号処理装置
による前記動画処理の際にラインメモリ２３〜２６にデ
ータを書き込む場合のアドレス信号と書き込み信号のタ
イミングを示している。同図において、５５は入力デー
タ信号（３）、２７は各ラインメモリ２３〜２６に供給
するアドレス信号、２９はラインメモリ２３に対する書
き込み信号、３０はラインメモリ２４に対する書き込み
信号、３１はラインメモリ２５に対する書き込み信号、
３２はラインメモリ２６に対する書き込み信号、５６は
ラインメモリ２３に記憶された０．５Ｈ分のデータ信
号、５７はラインメモリ２４に記憶された０．５Ｈ分の
データ信号、５８はラインメモリ２５に記憶された０．
５Ｈ分のデータ信号、５９はラインメモリ２６に記憶さ
れた０．５Ｈ分のデータ信号である。なお、各ラインメ
モリ２３〜２６は、図１４の各ラインメモリ２３〜２６
に対応する。

【００４８】撮像素子からサンプリング周波数ｆｓ（周
期１／ｆｓ）で読み出された入力データ信号５５は、そ
の２倍の周期（２／ｆｓ）のアドレス信号２７でライン
メモリ２３，２４に書き込まれる。

【００４９】ラインメモリ２３に対する書き込み信号２
９は、入力データ信号５５の奇数番目のデータ信号（図
中でＤ₁₁，Ｄ₁₃，Ｄ₁₅…）に同期した形で該ラインメモ
リ２３に入力する。その結果、図に示すように、ライン
メモリ２３のアドレス０にはデータ信号Ｄ₁₁が、アドレ
ス１にはデータ信号Ｄ₁₃が、アドレス２にはデータ信号
Ｄ₁₅がそれぞれ書き込まれることになる。

【００５０】ラインメモリ２４に対する書き込み信号３
０は、入力データ信号５５の偶数番目の信号（図中でＤ
₁₂，Ｄ₁₄，Ｄ₁₆…）に同期した形で該ラインメモリ２４
に入力する。その結果、図に示すように、ラインメモリ
２４のアドレス０にはデータ信号Ｄ₁₂が、アドレス１に
はデータ信号Ｄ₁₄が、アドレス２には信号Ｄ₁₆がそれぞ
れ書き込まれることになる。このように、０．５Ｈの容
量をもつ２つのラインメモリ２３，２４に対して１ライ
ン目の１Ｈ分のデータ信号を記憶する。２ライン目の１
Ｈ分のデータ信号５５が入力されたときは、入力した２
ライン目のデータ信号５５は、ラインメモリ２３，２４
にそれぞれ０．５Ｈ分記憶される。そして、ラインメモ
リ２３から出力される１ライン目の０．５Ｈ分のデータ
信号はラインメモリ２５に、ラインメモリ２４から出力
される残りの０．５Ｈ分のデータ信号はメモリ６にそれ
ぞれ記憶される。

【００５１】図１６は、本発明になる画像信号処理装置
による前記動画処理の際にラインメモリ２３〜２６から
データを読み出す場合のアドレス信号と読み出し信号の
タイミングを示している。同図において、２７はライン
メモリ２３〜２６からデータを読み出す際のアドレスを
示すアドレス信号、３７はラインメモリ２３からデータ
を読み出すための読み出し信号、３８はラインメモリ２
４からデータを読み出すための読み出し信号、３９はラ
インメモリ２５からデータを読み出すための読み出し信
号、４０はラインメモリ２６からデータを読み出すため
の読み出し信号、６０はラインメモリ２３から読み出し
た読み出しデータ信号、６１はラインメモリ２４から読
み出した読み出しデータ信号、６２はラインメモリ２５
から読み出した読み出しデータ信号、６３はラインメモ
リ２６から読み出した読み出しデータ信号、４５は、ラ
インメモリ２３，２４からの読み出しデータ信号６０，
６１の位相を揃え、ラインメモリ２５からの読み出しデ
ータ信号６２，６３の位相を揃えるための同期信号、６
４は読み出しデータ信号６０を同期信号４５と同相にし
た読み出しデータ信号、６５は読み出しデータ信号６１
を同期信号４５と同相にした読み出しデータ信号、６６
は読み出しデータ信号６２を同期信号４５と同相にした
読み出しデータ信号、６７は読み出しデータ信号６３を
同期信号４５と同相にした読み出しデータ信号である。
なお、各ラインメモリ２３〜２６は、図１４の各ライン
メモリ２３〜２６に対応する。

【００５２】アドレス信号２７とラインメモリ２３に対
する読み出し信号３７，ラインメモリ２４に対する読み
出し信号３８，ラインメモリ２５に対する読み出し信号
３９及びラインメモリ２５に対する読み出し信号４０
は、メモリにデータを書き込むときと同じ周期（２／ｆ
ｓ）で、各ラインメモリ２３〜２６に入力される。ライ
ンメモリ２３では、入力したアドレス信号２７の番地に
記憶しているデータを読み出し信号３７により読み出
す。また、ラインメモリ２４〜２６でも同様に、入力し
たアドレス信号２７の番地に記憶しているデータを各読
み出し信号３８〜４０により読み出す。その結果、各ラ
インメモリ２３〜２６の各読み出しデータ信号６０〜６
３は、各読み出し信号３７〜４０と同じ周期（２／ｆ
ｓ）で読み出される。

【００５３】そして、各読み出しデータ信号６０〜６３
は、同期信号４５により位相が揃えられ、出力データ信
号６４〜６７として出力される。

【００５４】図１７は、本発明になる前記画像信号処理
装置による前記動画処理において、各ラインメモリ２３
〜２６から読み出した出力データ信号６４〜６７を選択
器５０，５１により同時化する方法を示している。同図
において、６４はラインメモリ２３からの出力データ信
号、６５はラインメモリ２４からの出力データ信号、６
６はラインメモリ２５からの出力データ信号、６７はラ
インメモリ２６からの出力データ信号、５０はデータ信
号６４とデータ信号６５を同時化するための選択器、５
１はデータ信号６６とデータ信号６７を同時化するため
の選択器、５２はこれらの選択器５０，５１の入力を切
り換える切り換え信号、６８はデータ信号６４とデータ
信号６５を同時化した出力データ信号、６９はデータ信
号６６とデータ信号６７を同時化した出力データ信号を
表わしている。

【００５５】選択器５０，５１は、切り換え信号５２が
ハイレベルのときに上側の入力データ信号を選択し、切
り換え信号５２がローレベルのときに下側の入力データ
信号を選択する。切り換え信号５２のレベルの変化と選
択器５０，５１の各出力データ信号６８，６９の関係
は、図示のようになる。

【００５６】図１８は、本発明になる画像信号処理装置
において入力される画像（入力データ信号）をフレーム
メモリ２に記録する際の記録方式を示している。同図に
おいて、２はフレームメモリ、７０はこのフレームメモ
リ２に記憶した１画面分の入力データのうちの左半画面
分のデータ、７１は残りの右半画面分のデータ、７２は
処理して再記憶した左半画面分の画像データ信号、７３
は最初に記憶したデータ信号７０，７１を処理た画像デ
ータ信号７２をフレームメモリ２に再書き込みする際の
アドレスの差分、７４は最初に記憶したデータ信号７０
のうちで処理済みデータ信号７２により上書きされずに
残ったデータ信号７０のアドレスの差分である。

【００５７】図１０に示した方式で静止画を処理する場
合、最初に、撮像素子１８から出力される１フレーム分
の入力データ信号１をフレームメモリ２に記憶する。こ
のときは、水平方向にｎ画素分ずらした位置（水平方向
のアドレスｎの場所）からデータ信号７０，７１を書き
始めるようにする。次に、記憶したデータのうち左半画
面分のデータ信号７０を読み出して信号処理を行ない、
処理結果を処理済みデータ信号７２として水平方向のア
ドレスが０の位置より書き始める。これによって、中央
部より左のｎ画素が上書きされずに残るため、次に右半
画面分のデータ信号７１に対して水平方向の信号処理を
行なうとき、中央部のデータ（左半画面のデータ７０と
右半画面のデータ７１の境目）に対し連続的な処理が行
なえるようになる。従って、画像に歪を生じることなく
フルフレームの静止画を生成できるようになる。なお、
この処理は、画面を水平方向にｎ分割し、現データ信号
〜ｎライン遅延データ信号を生成し、処理する場合にも
適用すると有効である。

【００５８】図１９は、本発明になる画像信号処理装置
における静止画処理のための遅延データ信号と動画処理
のための遅延データ信号と共通の回路で生成するように
した信号遅延回路４の実施例を示している。同図におい
て、１は入力データ信号、２はフレームメモリ、８２は
このフレームメモリ２のアドレス信号、８３はこのアド
レス信号８２を生成するメモリコントロール部、３は前
記フレームメモリ２から出力したデータ信号、７５は静
止画処理と動画処理のときに該信号遅延回路４に入力す
るデータ信号を切り換える選択器、４はこの信号遅延回
路、２３は０．５Ｈの容量をもつ第１のラインメモリ、
６は第１のラインメモリ２３から出力されるデータ信
号、２４は０．５Ｈの容量をもつ第２のラインメモリ、
７は第２のラインメモリ２４から出力されるデータ信
号、２５は０．５Ｈの容量をもつ第３のラインメモリ、
１９は第３のラインメモリ２５から出力されるデータ信
号、２６は０．５Ｈの容量をもつ第４のラインメモリ、
２０は第４のラインメモリ２６から出力される手データ
信号、５０は第１のラインメモリ２３から出力されたデ
ータ信号６と第２のラインメモリ２４から出力されたデ
ータ信号７を切り換える選択器、５３は選択器５０から
出力されるデータ信号、５１は第３のラインメモリ２４
から出力されたデータ信号１９と第４のラインメモリ２
６から出力されたデータ信号２０を切り換える選択器、
５４は選択器５１から出力されるデータ信号、２７は前
記各ラインメモリ２３〜２６に供給するアドレス信号、
５２は２系統のデータ信号を同時化するための切り換え
信号、７６は静止画処理と動画処理のときに第２のライ
ンメモリ２４の入力データ信号を切り換える選択器、７
７は静止画処理と動画処理のときに１ライン遅延データ
信号の出力データを切り換える選択器、７８は選択器７
７からの出力データ信号、７９は静止画処理と動画処理
のときに２ライン遅延データ信号の出力出たを切り換え
る選択器、８０は選択器７９からの出力データ信号、８
１は静止画処理と動画処理を切り換える切り換え信号を
示している。

【００５９】静止画処理を行なう場合は、静止画処理／
動画処理切り換え信号８１をローレベルにする。そのと
き、この信号遅延回路４の構成は、図１１に示す信号遅
延回路と等価になる。入力データ信号１は、フレームメ
モリ２に１画面分記憶する。このとき、水平方向のアド
レスに数画素分のオフセットをもたせて書き込むように
する。次に、フレームメモリ２から、メモリコントロー
ル部８３によりノンインタレースで左半画面分（０．５
Ｈ分）だけデータを読み出す。選択器７５は、このと
き、フレームメモリ２から出力されるデータ信号３を選
択するので、信号遅延回路４にはこのデータ信号３が入
力する。

【００６０】信号遅延回路４は、入力した現データ信号
３を第１のラインメモリ２３に送り、１ライン分遅延し
たデータ信号６を生成する。以下同様に、第２のライン
メモリ２４，第３のラインメモリ２５，第４のラインメ
モリ２６で、それぞれ、２ライン遅延デー信号７，３ラ
イン遅延データ信号１９，４ライン遅延データ信号２０
を生成する。選択器７７では第１のラインメモリ２３か
ら出力されるデータ信号６を選択し、選択器７９では第
３のラインメモリ２５から出力されるデータ信号１９を
選択することにより、該信号遅延回路４から１ライン遅
延データ信号７８と２ライン遅延データ信号８０として
出力する。選択器７６では第３のラインメモリ２５から
出力されるデータ信号１９を選択することにより、第２
のラインメモリ２４には第３のラインメモリ２５から出
力されるデータ信号１９が入力して３ライン遅延データ
信号７を生成する。また、第４のラインメモリ２６には
第２のラインメモリ２４から出力されるデータ信号７が
入力して４ライン遅延データ信号２０を生成する。

【００６１】動画処理をする場合は、静止画処理／動画
処理切り換え信号８１をハイレベルにする。そのとき、
この信号遅延回路４の構成は、図１４に示す信号処理回
路と等価になる。選択器７５は、このとき、入力データ
信号１を選択するので、信号遅延回路４にはこの入力デ
ータ信号１が入力する。信号遅延回路４に入力した入力
データ信号１は、現データ信号２１となる。この現デー
タ信号２１は、１Ｈ分のうちの０．５Ｈ分をラインメモ
リ２３に記憶する。選択器７６は現データ信号２１を選
択して、残りの０．５Ｈ分をラインメモリ２４に記憶す
る。次の１Ｈ分の信号処理では、ラインメモリ２３から
出力されるデータ信号６をラインメモリ２５に、ライン
メモリ２４から出力されるデータ信号７をラインメモリ
２６にそれぞれ記憶する。このときの入力データ信号，
アドレス信号及びメモリ書き込み信号のタイミングは、
図１５に示すとおりである。

【００６２】また、ラインメモリ２３，２４から出力し
たデータ信号６，７は、選択器５０で同時化して１ライ
ン遅延データ信号５３を生成する。そして、ラインメモ
リ２５，２６から出力したデータ信号１９，２０は、選
択器５１で同時化して２ライン遅延データ信号５４を生
成する。

【００６３】選択器７７は１ライン遅延データ信号５３
を選択し、選択器７９は２ライン遅延データ信号５４を
選択するので、この信号遅延回路４は、１ライン遅延デ
ータ信号７８としてデータ信号５３を出力し、２ライン
遅延データ信号８０としてデータ信号５４を出力する。

【００６４】なお、各メモリに供給する書き込み信号，
読み出し信号，アドレス信号は、図１２，図１３，図１
５，図１６からわかるように、静止画処理と動画処理と
で共通になり、同じタイミングで静止画／動画の信号処
理ができるので回路規模を少なくすることができる。

【００６５】この結果、この処理回路によれば、フレー
ムメモリ２及び２Ｈ分の容量のラインメモリ２３〜２６
で、現データ信号〜４ライン遅延データ信号を使用する
静止画処理と、現データ信号〜２ライン遅延データ信号
を使用する動画処理とに対応することができ、回路規模
とメモリ容量の削減を実現することができる。

【００６６】図２０は、本発明になる画像信号処理装置
における信号処理回路９のブロック図である。同図にお
いて、５は信号遅延回路４から出力される現データ信
号、６は１ライン遅延データ信号、７は２ライン遅延デ
ータ信号、１９は３ライン遅延データ信号、２０は４ラ
イン遅延データ信号、８４は色信号生成回路、８５は補
色信号を分離及び補間する色分離回路、８６は補色信号
からＲＧＢ原色信号を生成するマトリクス回路、８７は
ホワイトバランス回路、８８はγ補正回路、８９はＲＧ
Ｂ原色信号から色差信号を生成する色差マトリクス回
路、２１は色差信号、９０は輝度信号生成回路、９１は
低域輝度信号生成回路、９２は垂直エンハンサ信号生成
回路、９３は加算回路、２２は輝度信号である。

【００６７】信号遅延回路４から出力される現データ信
号５〜４ライン遅延データ信号２０のうち、１ライン遅
延データ信号６，２ライン遅延データ信号７，３ライン
遅延データ信号１９は、色分離回路８５に入力する。色
分離回路８５は、入力した３ラインのデータ信号６，
７，１９から補色信号を分離及び補間し、マトリクス回
路８６に送る。マトリクス回路８６は、入力した補色信
号に対してマトリクス演算を行なってＲＧＢ原色信号を
生成し、ホワイトバランス回路８７に送る。ホワイトバ
ランス回路８７は、光源の明るさに応じてＲＧＢ原色信
号のゲインを調節してγ補正回路８８に送る。γ補正回
路８８は、入力したＲＧＢ原色信号にγ補正を施して色
差マトリクス回路８９に送る。色差マトリクス回路８９
は、入力したＲＧＢ原色信号に対してマトリクス演算を
施して、Ｒ−Ｙ，Ｂ−Ｙの色差信号２１を生成する。

【００６８】輝度信号生成回路９０は、現データ信号５
〜４ライン遅延データ信号２０を入力する。低域輝度信
号生成回路９１は、入力した２ライン遅延データ信号に
対して、水平方向のフィルタ処理と輪郭補正を施して低
域輝度信号を生成する。垂直エンハンサ信号生成回路９
２は、現データ信号５〜４ライン遅延データ信号２０か
ら垂直輪郭補正信号を生成する。加算回路９３は、前記
低域輝度信号と垂直輪郭補正信号を加算して輝度信号２
２を生成する。

【００６９】

【発明の効果】本発明によれば、１Ｈ分のメモリ容量が
あれば現データ信号〜ｎライン遅延データ信号を生成で
きるので、映像機器等において多数ラインによる垂直方
向のフィルタリング等を行なうときなどに少ない容量の
メモリで高画質な画像を得ることができる。

【００７０】また、デジタルカメにおける信号処理で
は、２Ｈ分の容量のメモリにより、現データ信号〜４ラ
イン遅延データ信号を用いた静止画処理と現データ信号
〜２ライン遅延データ信号を用いた動画処理を実現する
ることができ、高精細のフレーム静止画及びフィールド
画（動画）を得ることができる。

【図面の簡単な説明】

【図１】本発明になる画像信号処理装置のブロック図で
ある。

【図２】ＣＣＤ撮像素子における画素混合読み出しの説
明図である。

【図３】画素混合読み出しによる現データ信号，１ライ
ン遅延データ信号，２ライン遅延データ信号の信号成分
を示す説明図である。

【図４】ＣＣＤ撮像素子におけるフレーム読み出しの説
明図である。

【図５】フレーム読み出しによる現データ信号，１ライ
ン遅延データ信号，２ライン遅延データ信号の信号成分
を示す説明図である。

【図６】動画処理及び静止画処理における遅延データ信
号を示す説明図である。

【図７】フレームメモリからデータを読み出す方法の説
明図である。

【図８】本発明になる画像信号処理装置における信号遅
延回路で現データ信号〜ｍライン遅延データ信号を得る
ための回路構成を詳述したブロック図である。

【図９】本発明になる画像信号処理装置における信号遅
延回路で１ライン遅延データ信号を得るための回路構成
を詳述したブロック図である。

【図１０】本発明になる画像信号処理装置によりビデオ
カメラでフレーム静止画を生成及び記録するときの信号
処理方式を説明するブロック図である。

【図１１】本発明になる画像信号処理装置によりデジタ
ルスチルカメラにおける静止画処理を行なうときのブロ
ック図である。

【図１２】静止画処理の際にメモリにデータを書き込む
ときのアドレス信号及び書き込み信号のタイミングを示
すタイムチャートである。

【図１３】静止画処理の際にメモリからデータを読み出
すときのアドレス信号及び書き込み信号のタイミングを
示すタイムチャートである。

【図１４】本発明になる画像信号処理装置により動画処
理を行なうときのブロック図である。

【図１５】動画処理の際にメモリにデータを書き込むと
きのアドレス信号及び書き込み信号のタイミングを示す
タイムチャートである。

【図１６】動画処理の際にメモリからデータを読み出す
ときのアドレス信号及び書き込み信号のタイミングを示
すタイムチャートである。

【図１７】動画処理の際にメモリから読み出したデータ
を同時化するタイミングを示すタイムチャートである。

【図１８】画面中央部の処理を連続した状態で行なうた
めにフレームメモリに対するデータの書き込みと読み出
し方法を示す説明図である。

【図１９】本発明になる画像信号処理装置により静止画
処理なおけるデータ遅延と動画処理におけるデータ遅延
と行なうためのブロック図である。

【図２０】本発明になる画像信号処理装置における信号
処理回路の詳細を示すブロック図である。

【符号の説明】

１…入力データ信号、 ２…フレームメモリ、 ４…信
号処理回路、 ３…読み出しデータ信号、 ９…信号処
理回路、 １８…画素混合方式の撮像素子、８３…メモ
リコントロール部、２３〜２６…ラインメモリ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 前田 英一 東京都大田区中馬込１丁目３番６号 株式 会社リコー内 (72)発明者 阪口 知弘 東京都大田区中馬込１丁目３番６号 株式 会社リコー内

Claims (6)

【特許請求の範囲】
1. 【請求項１】フレームメモリ（２）と、メモリコントロ
   ール部（８３）と、信号遅延回路（４）と、信号処理回
   路（９）とを備えた画像信号処理装置において、 前記メモリコントロール部（８３）は、入力データ信号
   （１）を前記フレームメモリ（２）に記憶するように該
   フレームメモリ（２）を制御する第１の制御と、前記フ
   レームメモリ（２）に記憶したデータを、画面を水平方
   向にｎ個のブロックに分割して分割したブロック毎に水
   平方向のデータ数が（１／ｎ）Ｈ分のデータ信号（３）
   をライン順に読み出すようにフレームメモリ（２）のア
   ドレス（８２）を制御する第２の制御と、前記信号処理
   回路（９）の処理結果を再び該フレームメモリ（２）の
   読み出したデータに上書きするか他の記憶媒体に記憶
   し、同様の処理をｎ個の全ブロックについて行ない、１
   画面分の信号処理を完了するように該フレームメモリ
   （２）または他の記憶媒体を制御し、処理結果の画像を
   出力する第３の制御を実行し、 前記信号遅延回路（４）は、前記フレームメモリ（２）
   から読み出されるデータ信号から１ライン遅延データ信
   号（６）〜ｍライン遅延データ信号（８）を生成し、 前記信号処理回路（９）は、前記信号遅延回路（４）で
   生成した各遅延データ信号から画像信号を生成すること
   を特徴とする画像信号処理装置。
2. 【請求項２】請求項１において、該画像信号処理装置は
   静止画処理モードと動画処理モードの２種の処理モード
   を切り替える手段を備え、 前記静止画処理モードにおいては、前記信号遅延回路
   （４）は、（１／ｎ）Ｈ分の容量のｍ個のラインメモリ
   で、フレームメモリ（２）から読み出したデータ信号
   （３）をｍライン分記憶することで、順次、現データ信
   号（５）〜ｍライン遅延データ信号（８）を生成し、 前記動画処理モードにおいては、前記入力データ信号
   （１）は、該フレームメモリ（２）を介在せず該信号遅
   延回路（４）に導びいて前記ｍ個のラインメモリをＨ分
   の記憶装置として使用することを特徴とする画像信号処
   理装置。
3. 【請求項３】請求項１において、前記メモリコントロー
   ル部（８３）は、入力データ信号（１）をフレームメモ
   リ（２）に記憶する際には水平方向にアドレスをオフセ
   ットした位置から書き込み、最初に処理したブロックの
   データ信号（７２）を再び該フレームメモリ（２）に記
   憶するときには水平方向のアドレスを０の位置から書き
   込むことで、次のブロックの処理をするときには水平方
   向に前記オフセット量に相当する画素分前から処理を行
   ない、両ブロックの境目部分において連続したデータ処
   理を行なうようにしたことを特徴とする画像信号処理装
   置。
4. 【請求項４】分光感度の異なる複数の色フィルタをも
   ち、１水平ラインにおいては、第１の色及び第２の色に
   対応する色フィルタをもつ光電変換素子から生成される
   データ信号を出力し、次の水平ラインにおいては、第３
   の色及び第４の色に対応する色フィルタをもつ光電変換
   素子から生成されるデータ信号を出力する撮像素子（１
   ８）と、フレームメモリ（２）と、メモリコントロール
   部（８３）と、信号遅延回路（４）と、信号処理回路
   （９）を備えた画像信号処理装置において、 この画像信号処理装置は、静止画処理モードと動画処理
   モードの２種の処理モードを切り替える手段を備え、 静止画処理モードにおいては、 前記撮像素子（１８）から出力したデータ信号（１）を
   フレームメモリ（２）に１フレーム分記憶し、記憶した
   データを左半画面ブロックと右半画面ブロックとに分け
   て各ブロック毎に前記データを１ラインづつライン順に
   出力するようにフレームメモリ（２）を制御するメモリ
   コントロール部（８２）と、 前記フレームメモリ（２）から出力した１／２Ｈ分の現
   データ信号（３）と、該現データ信号（３）を１ライン
   遅延した１ライン遅延データ信号（６）と、該１ライン
   遅延データ信号（６）を１ライン遅延した２ライン遅延
   データ信号（７）と、該２ライン遅延データ信号（７）
   を１ライン遅延した３ライン遅延データ信号（１９）
   と、該３ライン遅延データ信号（１９）を１ライン遅延
   した４ライン遅延データ信号（２０）とを生成する信号
   遅延回路（４）と、 前記信号遅延回路（４）で生成した前記現データ信号
   （５）と１ライン遅延データ信号（６）と２ライン遅延
   データ信号（７）と３ライン遅延データ信号（１９）と
   ４ライン遅延データ信号（２０）から映像の色信号（２
   １）と輝度信号（２２）を生成する信号処理回路（９）
   とを有効にして、 前記メモリコントロール部（８２）により前記フレーム
   メモリ（２）を制御し、前記信号処理回路（９）で生成
   した前記色信号（２１）と輝度信号（２１）を前記フレ
   ームメモリ（２）から読み出したデータ信号（３）上に
   上書きするか他の記憶媒体に出力することで静止画を
   得、 動画処理モードにおいては、 前記撮像素子（１８）から出力されたデータ信号（１）
   より、１Ｈ分の現データ信号（３）と、該現データ信号
   （３）を１ライン遅延した１ライン遅延データ信号（５
   ３）と、該１ライン遅延データ信号（５３）を１ライン
   遅延した２ライン遅延データ信号（５４）とを生成する
   信号遅延回路（４）と、 前記信号遅延回路（４）で生成した前記現データ信号
   （３）と１ライン遅延データ信号（５３）と２ライン遅
   延データ信号（５４）から映像の色信号（２１）と輝度
   信号（２２）を生成する信号処理回路（９）とを有効に
   して動画を得ることを特徴とする画像信号処理装置。
5. 【請求項５】請求項４において、前記信号遅延回路
   （４）は、（１／２）Ｈ分の容量をもつ第１のラインメ
   モリ（２３）と、（１／２）Ｈ分の容量をもつ第２のラ
   インメモリ（２４）と、（１／２）Ｈ分の容量をもつ第
   ３のラインメモリ（２５）と、（１／２）Ｈ分の容量を
   もつ第４のラインメモリ（２６）とを備え、該信号遅延
   回路（４）は静止画処理モードと動画処理モードの２種
   の処理モードとそれらを切り替える手段を備え、 静止画処理モードにおいては、 前記フレームメモリ（２）より出力される半画面分のデ
   ータ信号を前記第１のラインメモリ（２３）に１ライン
   （（１／２）Ｈ）分記憶して１ライン遅延データ信号
   （６）を生成し、第１のラインメモリ（２３）より出力
   されるデータ信号を前記第２のラインメモリ（２４）に
   １ライン分記憶して２ライン遅延データ信号（７）を生
   成し、 前記第２のラインメモリ（２４）より出力されるデータ
   信号を前記第３のラインメモリ（２５）に１ライン分記
   憶して３ライン遅延データ信号（１９）を生成し、 前記第３のラインメモリ（２５）より出力されるデータ
   信号を前記第４のラインメモリ（２５）に１ライン分記
   憶して４ライン遅延データ信号（２０）を生成し、 動画処理モードにおいては、 １Ｈづつ入力される入力データ信号（１）に対して、該
   入力データ信号（１）を、前記第１のラインメモリ（２
   ３）と第２のラインメモリ（２４）に記憶し、 前記第１のラインメモリ（２３）から読み出されるデー
   タ信号を前記第３のラインメモリ（２５）に記憶し、 前記第２のラインメモリ（２４）から読み出されるデー
   タ信号を前記第４のラインメモリ（２６）に記憶し、 前記第１のラインメモリ（２３）と第２のラインメモリ
   （２４）から出力されるデータ信号を第１の選択器（５
   ０）により切り換えることで１ライン遅延データ信号
   （６）をリアルタイムで生成し、 前記第３のラインメモリ（２５）と第４のラインメモリ
   （２６）から出力されるデータ信号を第２の選択器（５
   １）により切り換えることで２ライン遅延データ信号
   （７）をリアルタイムで生成することを特徴とする画像
   信号処理装置。
6. 【請求項６】入力データ信号（１）を１フレーム分記憶
   するフレームメモリ（２）と、該入力データ信号（１）
   と該フレームメモリ（２）から出力されるデータ（３）
   を切り換える第１の選択器（７５）と、 前記入力データ信号（１）を前記フレームメモリ（２）
   に１フレーム分記憶し、記憶したデータを左半画面ブロ
   ックと右半画面ブロックとに分けて各ブロック毎に読み
   出すように前記フレームメモリ（２）を制御するメモリ
   コントロール部（８２）と、 （１／２）Ｈ分の容量をもち、前記第１の選択器（７
   ５）から出力されるデータ信号を（１／２）Ｈ分記憶す
   る第１のラインメモリ（２３）と、 （１／２）Ｈ分の容量をもち、前記第１のラインメモリ
   （２３）から出力されるデータ信号（６）を（１／２）
   Ｈ分記憶する第２のラインメモリ（２５）と、 前記入力データ信号（１）とラインメモリ（２５）から
   出力されるデータ（１９）を切り換える第２の選択器
   （７６）と、 （１／２）Ｈ分の容量をもち、前記第２の選択器（７
   ６）から出力されるデータ信号を（１／２）Ｈ分記憶す
   る第３のラインメモリ（２４）と、 （１／２）Ｈ分の容量をもち、前記第３のラインメモリ
   （２４）から出力されるデータ信号を（１／２）Ｈ分記
   憶する第４のラインメモリ（２６）と、 前記第１のラインメモリ（２３）と第３のラインメモリ
   （２４）から出力されるデータ信号を切り換えて１ライ
   ン遅延データ信号を生成するする第３の選択器（５０）
   と、 前記第２のラインメモリ（２５）と第４のラインメモリ
   （２６）から出力されるデータ信号を切り換えて２ライ
   ン遅延データ信号を生成する第４の選択器（５１）と、 前記第１のラインメモリ（２３）から出力されるデータ
   信号（６）と第３の選択器（５０）から出力されるデー
   タ信号（５３）を切り換える第５の選択器（７８）と、 前記第２のラインメモリ（２５）から出力されるデータ
   信号（１９）と第４の選択器（５１）から出力されるデ
   ータ信号（５４）を切り換える第６の選択器（７９）と
   を備え、 前記第１の選択器（７５）と第２の選択器（７６）と第
   ５の選択器（７７）と第６の選択器（７９）を同時に切
   り換えることで、 静止画処理の場合は、前記フレームメモリ（２）から出
   力されるデータ信号（３）を前記ラインメモリ（２３）
   に記憶し、該ラインメモリ（２３）から出力されるデー
   タ信号は前記ラインメモリ（２５）に記憶し、前記ライ
   ンメモリ（２５）から出力されるデータ信号はラインメ
   モリ（２４）に記憶し、前記ラインメモリ（２４）から
   出力されるデータ信号はラインメモリ（２６）に記憶
   し、 前記フレームメモリ（２）から入力した現データ信号
   （３）と、該第１のラインメモリ（２３）で生成した１
   ライン遅延データ信号（６）と、該第２のラインメモリ
   （２４）で生成した２ライン遅延データ信号（７）と、
   該第３のラインメモリ（２５）で生成した３ライン遅延
   データ信号（１９）と、該第４のラインメモリ（２６）
   で生成した４ライン遅延データ信号（２０）とを出力
   し、 動画処理の場合は、入力データ信号（１）を第１のライ
   ンメモリ（２３）と第２のラインメモリ（２４）に記憶
   し、 前記第１のラインメモリ（２３）から読み出されるデー
   タ信号を第３のラインメモリ（２５）記憶し、前記第２
   のラインメモリ（２４）から読み出されるデータ信号を
   第４のラインメモリ（２６）に記憶し、 前記第１のラインメモリ（２３）と第２のラインメモリ
   （２４）から出力されるデータ信号から第１の選択器
   （５０）で１ライン遅延データ信号（６）を生成し、 前記第３のラインメモリ（２５）と第４のラインメモリ
   （２６）から出力されるデータ信号から第２の選択器
   （５１）で２ライン遅延データ信号（７）を生成するこ
   とを特徴とする画像信号処理装置。