JP2000092349A - 画像処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 画像データの解像度が高くなっても回路規模
を縮小しかつ生産コストを抑制することができる。 【解決手段】 メモリコントローラは、イメージメモリ
に記憶されている１画面分の画像データを、各ライン毎
にＮピクセルずつ垂直方向に読み出して解像度変換回路
に供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、静止画撮像装置に
用いて好適な画像処理装置に関し、特に回路規模を削減
した画像処理装置に関する。

【０００２】

【従来の技術】ディジタル・スチル・カメラは、ＣＣＤ
イメージセンサで得られた画像データをメモリや記録媒
体に取り込み、その後画像データをいわゆるパーソナル
・コンピュータ等に転送している。このようなディジタ
ル・スチル・カメラは、今までは、ＶＧＡ(Video Graph
ics Array)システム対応型のものがほとんどであった。

【０００３】例えば図１６に示すように、かかるディジ
タル・スチル・カメラ２００は、画像信号を生成するＣ
ＣＤイメージセンサ２０１と、入力処理／画像処理回路
２０２と、画像データの読み出し又は書き込みの処理を
行うメモリコントローラ２０３と、所定の方式の出力画
像に変換する出力処理回路２０４と、撮影時の被写体の
状況を表示するファインダ２０５と、ＣＰＵバス２０６
を介して、圧縮された画像データを記録する記録部２０
７と、画像データの圧縮又は伸張処理を行う圧縮／伸張
回路２０８と、画像データを記憶すべく例えばＤＲＡＭ
等からなるメモリ２０９と、装置全体を制御するＣＰＵ
２１０とを備える。

【０００４】被写体の撮影開始前においては、ユーザ
は、ファインダ２０５に表示される被写体像を確認する
必要がある（ファインダモード）。このとき、ＣＣＤイ
メージセンサ２０１は、被写体からの撮像光によって光
電変換して得られた画像信号を入力処理／画像処理回路
２０２に供給する。入力処理／画像処理回路２０２は、
例えば上記画像信号に相関二重サンプリング処理を行っ
てディジタル化し、さらにガンマ補正，ニー処理，カメ
ラ処理等の所定の信号処理を行って、メモリコントロー
ラ２０３に供給する。メモリコントローラ２０３は、Ｃ
ＰＵ２１０の制御に応じて、入力処理／画像処理回路２
０２からの画像データを出力処理回路２０４に供給す
る。出力処理回路２０４は、画像データを例えばＮＴＳ
Ｃ(NationalTelevision System Committee)方式にエン
コードし、さらにアナログ化してファインダ２０５に供
給する。これにより、ファインダ２０５には、撮影の対
象たる被写体が表示される。

【０００５】一方、ユーザが図示しないシャッタボタン
を押して記録モードに移行すると、メモリコントローラ
２０３は、入力処理／画像処理回路２０２から供給され
る画像データをメモリ２０９に書き込む。ＣＰＵ２１０
は、メモリ２０９から画像データを読み出し、当該画像
データを圧縮／伸張回路２０８において例えばＪＰＥＧ
(Joint Photographic Experts Group)圧縮処理を行っ
て、記録部２０７に記録する。

【０００６】また、ユーザの所定の操作によって再生モ
ードに移行すると、ＣＰＵ２１０は、記録部２０７から
画像データを読み出し、当該画像データを圧縮／伸張回
路２０８においてＪＰＥＧ伸張処理を行った後、メモリ
コントローラ２０３，出力処理回路２０４を介してファ
インダ２０５に供給する。かくして、ファインダ２０５
には、撮影された画像が表示されることになる。

【０００７】

【発明が解決しようとする課題】入力処理／画像処理回
路２０２は、水平方向及び垂直方向における画像処理機
能を有し、ＣＣＤイメージセンサ２０１から供給される
画像データの信号をＹ，Ｃｂ，Ｃｒの信号に変換する。
入力処理／画像処理回路２０２は、水平方向バッファ
と、水平方向画像処理回路と、垂直方向バッファと、垂
直方向画像処理回路とを備える。

【０００８】水平方向バッファは、画像データをバッフ
ァリングして、例えば１画素，２画素，３画素分遅延し
た画像データをそれぞれ上記水平方向画像処理回路に供
給する。水平方向画像処理回路は、上記各画像データに
所定の係数を乗じて合成することによって水平方向の画
像処理を行う。垂直方向バッファは、１ライン，２ライ
ン，３ライン分遅延した画像データを、それぞれ上記垂
直方向画像処理回路に供給する。垂直方向画像処理回路
は、垂直方向バッファからの各画像データに所定の係数
を乗じて合成することによって垂直方向の画像処理を行
う。

【０００９】ここで、例えば図１７に示すように、上記
垂直方向バッファ２０２ａは、垂直タップ数に対応した
数のラインバッファを備え、これらのラインバッファを
直列に接続して構成される。これらのラインバッファに
は、入力される画像データの水平サイズに対応した分の
画像データが記憶される。

【００１０】入力処理／画像処理回路２０２に供給され
る画像データが例えば図１８に示す画像Ａのサイズの場
合、図１７に示すように、画像Ａの画像データはライン
バッファの約１／２を占有する。同様に、画像Ｂの画像
データはラインバッファの約２／３を占有し、画像Ｃの
画像データはラインバッファの全部を占有する。

【００１１】このように、ラインバッファは、少なくと
も画像データの１ライン分を記憶することができる容量
を備えていなければならない。したがって、画像データ
のサイズが大きくなればなるほど垂直方向バッファの回
路規模が大きくなって、生産コストが高くなるという問
題が生じる。本発明は、このような実情を鑑みて提案さ
れたものであり、画像データのサイズ大きくなっても回
路規模を縮小しかつ生産コストを抑制することができる
画像処理装置を提供することを目的とする。

【００１２】

【課題を解決するための手段】上述の課題を解決するた
めに、本発明に係る画像処理装置は、少なくとも１枚の
画像データを記憶する記憶手段と、上記記憶手段から、
水平方向又は垂直方向にＮ画素分の画像データを１行毎
又は１列毎に繰り返し読み出すことによって水平方向又
は垂直方向におけるＮ画素分の画像データを垂直方向又
は水平方向に全て読み出すことを、上記１枚分の画像デ
ータ全体に対して行う読出し手段と、Ｎ画素分の画像デ
ータを記憶するバッファメモリが直列に接続され、上記
読出し手段によって読み出された画像データが上記直列
に接続されたバッファメモリの一方に入力されて、各バ
ッファメモリから遅延した画像データを出力する遅延手
段と、上記遅延手段の各バッファメモリが出力する画像
データに重み付けを行って合成することによって水平方
向又は垂直方向の画像データの画像処理を行う信号処理
手段とを備える。

【００１３】上記画像処理装置では、遅延手段を構成す
る各バッファメモリの記憶容量を少なくし、記憶手段か
ら、水平方向又は垂直方向にＮ画素分の画像データを１
行毎又は１列毎に繰り返し読み出すことによって水平方
向又は垂直方向におけるＮ画素分の画像データを垂直方
向又は水平方向に全て読み出すことを１枚分の画像デー
タ全体に対して行って上記遅延手段に供給することによ
って、上記画像処理手段において上記各バッファメモリ
からの画像データに基づいて画像処理を行う。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。

【００１５】本発明は、例えば図１に示す構成のディジ
タル・スチル・カメラ１に適用される。ディジタル・ス
チル・カメラ１は、画像信号を生成する画像生成部１０
と、画像データに所定の信号処理を行う信号処理部２０
と、ＳＤＲＡＭからなるイメージメモリ３２と、信号処
理部２０の制御を行う制御部４０とを備える。

【００１６】画像生成部１０は、画像信号を生成する個
体撮像素子、例えばＣＣＤイメージセンサ１１と、上記
画像信号にサンプルホールド処理及びディジタル化処理
を行って画像データを出力するサンプル／ホールド−ア
ナログ／ディジタル回路（以下、「Ｓ／Ｈ−Ａ／Ｄ回
路」という。）１２と、タイミング信号を発生するタイ
ミングジェネレータ１３とを備える。このタイミングジ
ェネレータ１３は、信号処理部２０から供給される同期
信号に基づいて、画像生成部１０の各回路を制御する水
平同期信号及び垂直同期信号を発生するものである。

【００１７】ＣＣＤイメージセンサ１１は、例えば８０
万画素からなるＸＧＡ（eXtendedGraphics Array：１０
２４×７６８）相当の画像データを生成する。ＣＣＤイ
メージセンサ１１は、タイミングジェネレータ１３から
の同期信号に基づいて駆動され、毎秒３０フレームの画
像信号を出力する。なお、ＣＣＤイメージセンサ１１
は、画像信号の間引き機能を有し、制御部４０の制御に
従って、画像信号の垂直方向成分を１／２，１／３，１
／４・・・に間引いて出力することができる。

【００１８】Ｓ／Ｈ−Ａ／Ｄ回路１２も、上記タイミン
グジェネレータ１３からの同期信号に基づき、所定のサ
ンプリング間隔でサンプルホールド及びＡ／Ｄ変換処理
を行い、この画像データを信号処理部２０に供給する。

【００１９】信号処理回路２０は、１個のＬＳＩ(Large
Scale Integrated circuit)によって構成される。信号
処理部２０は、画像生成部１０からの画像データに入力
処理とカメラ処理を行う入力処理回路２１と、イメージ
メモリ３２に対する画像データの読み出し／書き込みを
制御するメモリコントローラ２２と、ＮＴＳＣ／ＰＡＬ
(Phase Alternation by Line) エンコーダ２３と、画像
データをアナログ化して外部に出力するＤ／Ａコンバー
タ２４と、同期信号を発生してタイミングジェネレータ
１３に供給するシンク・ジェネレータ２６とを備える。

【００２０】また、信号処理部２０は、イメージメモリ
３２のインターフェースであるメモリインターフェース
２７と、画像データの解像度変換処理を行う解像度変換
回路２８と、画像データの圧縮／伸張処理を行うＪＰＥ
Ｇ(Joint Photographic Experts Group)エンコーダ／デ
コーダ２９と、ＪＰＥＧエンコーダ／デコーダ２９のイ
ンターフェースであるＪＰＥＧインターフェース３０
と、制御部４０の後述するＣＰＵとデータの送受信を行
うためのインターフェースであるホスト・インターフェ
ース３１とを備える。

【００２１】入力処理回路２１は、Ｓ／Ｈ−Ａ／Ｄ回路
１２からの画像データにディジタルクランプ，シェーデ
ィング補正，アパーチャ補正、ガンマ補正，色処理等を
行って、メモリコントローラ２２に供給する。入力処理
回路２１は、入力データを信号処理してＹ，Ｃｂ，Ｃｒ
に変換する機能を持つ。入力処理回路２１は、画像デー
タの解像度が例えばＶＧＡ(Video Graphics Array)フォ
ーマットよりも大きいときは、その解像度を低くする処
理も行うことができる。また、入力処理回路２１は、オ
ート・フォーカス，オート・アイリスの検波処理を行っ
て、そのデータを制御部４０に送り、フォーカス機構，
アイリス機構の自動調整を行う。さらに、入力処理回路
２１は、画像データを構成する３原色信号の信号レベル
を検出してオートホワイトバランス調整も行う。メモリ
コントローラ２２は、入力処理回路２１や他の回路から
供給される画像データをメモリインターフェース２７を
介してイメージメモリ３２に書き込み、また、イメージ
メモリ３２の画像データをメモリインターフェース２７
を介して読み出す制御を行う。このとき、メモリコント
ローラ２２は、イメージメモリ３２に記憶された画像デ
ータに基づいて、ＣＣＤイメージセンサ１１に欠陥画素
があるかを検出することも行う。

【００２２】メモリコントローラ２２は、イメージメモ
リ３２から読み出した画像データを例えばＮＴＳＣ／Ｐ
ＡＬエンコーダ２３に供給する。ＮＴＳＣ／ＰＡＬエン
コーダ２３は、メモリコントローラ２２から画像データ
供給されると、この画像データにＮＴＳＣ方式又はＰＡ
Ｌ方式のエンコードを行ってＤ／Ａコンバータ２４に供
給する。Ｄ／Ａコンバータ２４は、かかる画像データを
アナログ化して外部端子２５を介して出力する。

【００２３】メモリコントローラ２２は、メモリコント
ローラ２２から読み出した画像データを解像度変換回路
２８に供給して解像度変換処理を行わせ、また、解像度
変換回路２８が出力する解像度変換済みの画像データを
イメージメモリ３２に書き込む。

【００２４】メモリコントローラ２２は、ＪＰＥＧイン
ターフェース３０を介して画像データをＪＰＥＧエンコ
ーダ／デコーダ２９に供給して静止画の圧縮処理を行わ
せ、さらに、ＪＰＥＧエンコーダ／デコーダ２９で伸張
処理された画像データをイメージメモリ３２に書き込む
ことも行う。

【００２５】イメージメモリ３２は、上述のように画像
データを記憶するだけでなく、いわゆるキャラクタジェ
ネレータのデータであるＯＳＤ(On Screen Display) デ
ータも記憶する。ここにいうＯＳＤデータは、ビットマ
ップデータからなる。メモリコントローラ２２は、上記
ＯＳＤデータの読み出し／書き込みも制御している。な
お、画像データとＯＳＤデータとの合成は、ＮＴＳＣ／
ＰＡＬエンコーダ２３において行われる。

【００２６】上記制御部４０は、信号処理部２０の各回
路を制御するＣＰＵ(Central Processing Unit) ４１
と、画像データやその他の制御データを一時格納するＤ
ＲＡＭ(Dynamic Random Access Memory)４２と、ＣＰＵ
４１の制御プログラムが記憶されているＲＯＭ(Read On
ly Memory)４３と、例えばフラッシュメモリからなる記
録装置５１と画像データをやりとりするためのインター
フェースであるフラッシュメモリ・インターフェース４
４と、例えばIrLED からなる通信回路５２のインターフ
ェースであるIrDAインターフェース４５とを備える。

【００２７】例えば、ＣＰＵ４１は、ＪＰＥＧエンコー
ダ／デコーダ２９で圧縮された画像データを、フラッシ
ュメモリ・インターフェース４４を介してフラッシュメ
モリからなる記録装置５１に書き込み、また、この記録
装置５１から画像データを読み出してＪＰＥＧエンコー
ダ／デコーダ２９に供給する。また、ＣＰＵ４１は、Ｊ
ＰＥＧエンコーダ／デコーダ２９からの画像データや記
録装置５１から読み出した画像データを、IrDAインター
フェース４５，通信回路５２を介して赤外光として外部
に出力する。

【００２８】ここで、上記ディジタル・スチル・カメラ
１の簡略的な構成を図２に示す。

【００２９】入力処理回路２１は、ＣＣＤイメージセン
サ１１からの画像データを画像データバス３３を介して
イメージメモリ３２に供給する。ＮＴＳＣ／ＰＡＬエン
コーダ２３は、イメージメモリ３２からの画像データを
所定のエンコード処理を行ってファインダ３６に供給す
る。これにより、ファインダ３６には、被写体の映像が
表示される。なお、上記ファインダ３６は、ＶＧＡフォ
ーマットまでの画像データに対応して画像を表示するも
のである。

【００３０】また、メモリコントローラ２２は、イメー
ジメモリ３２と画像データバス３３につながる各信号処
理回路の間のデータ転送を行う。解像度変換回路２８
は、イメージメモリ３２からの画像データの解像度変換
処理を行い、結果をイメージメモリ３２に供給する。Ｊ
ＰＥＧエンコーダ／デコーダ２９は、イメージメモリ３
２からの画像データをＪＰＥＧ方式で圧縮し、ＣＰＵバ
ス３４を介してＣＰＵ４１に供給する。ＣＰＵ４１は、
かかる圧縮処理済みの画像データをＣＰＵバス３４を介
して記録装置５１に書き込む。また、ＣＰＵ４１は、圧
縮処理済みの画像データを、ＣＰＵバス３４，通信回路
５２を介して、外部に出力することもできる。

【００３１】このように、図２によると、信号処理部２
０では、各回路は画像データバス３３を介して接続され
ている。上記画像データバス３３は、仮想的なバスであ
り、上記各回路でやりとりする画像データの転送帯域に
限界があることを示すものである。

【００３２】信号処理部２０において、ＮＴＳＣ／ＰＡ
Ｌエンコーダ２３や解像度変換回路２８等その他各回路
は、画像データを処理を開始する前に、画像データを要
求することを示すリクエスト信号(request)をメモリコ
ントローラ２２に送信する。また、これらの各回路は、
画像データの処理が終了した後、上記画像データを出力
するときもリクエスト信号をメモリコントローラ２２に
送信する。

【００３３】一方、メモリコントローラ２２は、各回路
からのリクエスト信号を受信すると、各回路の中から優
先順位の高いものを選択し、選択した回路に対してアク
ノリッジ(acknowledge) 信号を送信する。ここで、アク
ノリッジ信号とは、当該信号を受信する回路に対して画
像データを供給すること又は当該信号を受信した回路が
出力する画像データを受け取る準備ができたことを示す
信号をいう。そして、メモリコントローラ２２は、イメ
ージメモリ３２から画像データを読み出し、上記アクノ
リッジ信号の送信先の回路に対して画像データバス３３
を介して供給する。また、メモリコントローラ２２は、
上記アクノリッジ信号の送信先の回路が出力した画像デ
ータを受け取って、この画像データをイメージメモリ３
２に書き込む処理を行う。

【００３４】なお、メモリコントローラ２２は、各回路
から同時にリクエスト信号を受信したときは、リアルタ
イムで処理することが必要な回路を優先的に選択するこ
とができる。例えば、メモリコントローラ２２は、ファ
インダ３６に被写体の映像を表示させるときは、入力処
理回路２１，ＮＴＳＣ／ＰＡＬエンコーダ２３を優先し
て選択する。また、メモリコントローラ２２は、画像デ
ータバス３３における画像データのバス占有使用率を判
断して、当該占有率に応じて各回路の優先順位を決定し
てもよい。

【００３５】なお、メモリコントローラ２２は、画像デ
ータバス３３の転送帯域制限内で各回路に画像データを
供給することができるのであれば、時分割で各回路にア
クノリッジ信号を送信して、各回路がそれぞれ所定の処
理を行うように制御してもよい。これにより、メモリコ
ントローラ２２は、事実上、各回路に対してリアルタイ
ムでデータアクセスして、各回路からの画像データをイ
メージメモリ３２に書き込んだり、イメージメモリ３２
の画像データを読み出して各回路に供給することができ
る。

【００３６】さらに、メモリコントローラ２２は、画像
データバス３３を介して図示しない外部回路とアクセス
する場合であっても、当該外部回路が上述したリクエス
ト信号を送信したりアクノリッジ信号を受信することが
できるものであれば、画像データバス３３の転送帯域制
限範囲内で、信号処理部２０内の各回路と同様に時分割
で同時にアクセスすることができる。すなわち、メモリ
コントローラ２２は、画像データバス３３の帯域の範囲
内であれば、信号処理部２０内の回路や外部回路の数を
問わず、これらの各回路に対して時分割で同時にアクセ
スすることができる。

【００３７】以上のように、メモリコントローラ２２
は、画像データバス３３の調停やイメージメモリ３２と
各回路間における画像データの書き込み／読み出しの制
御、さらに、ＣＰＵバス３４に対してデータ転送を行っ
ている。

【００３８】次に、上記信号処理部２０における画像デ
ータの具体的な流れについて、図３を用いて説明する。

【００３９】入力処理回路２１は、画像生成部１０から
の画像データに所定の信号処理を行うＣＣＤインターフ
ェース２１ａと、ＣＣＤインターフェース２１ａの処理
を行うために検波処理を行う検波回路２１ｂと、画像デ
ータの変換処理を行うカメラ・ディジタル・シグナル・
プロセッサ（以下、「カメラＤＳＰ」という。）２１ｃ
とを備える。

【００４０】ＣＣＤインターフェース２１ａは、図１に
示すＳ／Ｈ−Ａ／Ｄ回路１２からの赤信号，緑信号，青
信号（Ｒ，Ｇ，Ｂ）で構成される画像データに対してデ
ィジタルクランプ，ホワイトバランス調整，ガンマ補正
等の処理を行ったり、必要に応じて画像データの水平方
向成分の間引き処理も行う。ＣＣＤインターフェース２
１ａは、かかる処理を行った後、画像データをカメラＤ
ＳＰ２１ｃに供給したり、画像データバス３３を介して
メモリコントローラ２２に供給する。

【００４１】検波回路２１ｂは、ＣＣＤインターフェー
ス２１ａの画像データからオートフォーカス，オートア
イリス，ホワイトバランス調整のための検波処理を行
う。

【００４２】カメラＤＳＰ２１ｃは、ＣＣＤインターフ
ェース２１ａからのＲＧＢからなる画像データを、輝度
信号Ｙ及びクロマ信号（色差信号）Ｃｂ，Ｃｒからなる
画像データに変換する。また、カメラＤＳＰ２１ｃは、
かかる処理を行うとともに、画像データの解像度を簡易
的に変換する簡易解像度変換回路２１ｄを有する。

【００４３】簡易解像度変換回路２１ｄは、ＣＣＤイメ
ージセンサ１１が生成する画像データの解像度が例えば
ＶＧＡフォーマットより大きい場合に、画像データの解
像度を低く変換するものである。

【００４４】簡易解像度変換回路２１ｄは、具体的には
図４に示すように、色差信号の分離を行うＢ−Ｙ／Ｒ−
Ｙ分離回路６１と、水平方向の補間処理を行う水平方向
線形補間回路６２と、色差信号の合成を行うＢ−Ｙ／Ｒ
−Ｙ合成回路６３と、各信号に１水平走査期間（１Ｈ期
間）の遅延を与える１Ｈ遅延回路６４と、垂直方向線形
補間回路６５とを備える。

【００４５】Ｂ−Ｙ／Ｒ−Ｙ分離回路６１は、カメラＤ
ＳＰ２１ｃからの画像データからクロマ信号Ｃｂ，Ｃｒ
である色差信号Ｂ−Ｙ，Ｒ−Ｙをそれぞれ分離して水平
方向線形補間回路６２に供給する。水平方向線形補間回
路６２は、輝度信号Ｙ，色差信号Ｂ−Ｙ，Ｒ−Ｙにそれ
ぞれ水平方向の補間処理を行って水平方向の解像度を低
くして、補間処理済みの輝度信号Ｙ及び色差信号Ｂ−
Ｙ，Ｒ−ＹをＢ−Ｙ／Ｒ−Ｙ合成回路６３に供給する。

【００４６】Ｂ−Ｙ／Ｒ−Ｙ合成回路６３は、色差信号
Ｂ−Ｙ，Ｒ−Ｙを合成し、水平方向線形補間回路６２か
らの輝度信号Ｙ及び合成された色差信号Ｂ−Ｙ，Ｒ−Ｙ
を１Ｈ遅延回路６４及び垂直方向線形補間回路６５に供
給する。１Ｈ遅延回路６４は、輝度信号Ｙ及び色差信号
Ｂ−Ｙ，Ｒ−Ｙにそれぞれ１Ｈ期間の遅延を与えて垂直
方向線形補間回路６５に供給する。垂直方向線形補間回
路６５は、Ｂ−Ｙ／Ｒ−Ｙ合成回路６３及び１Ｈ遅延回
路６４からの輝度信号Ｙ及び色差信号Ｂ−Ｙ，Ｒ−Ｙに
基づいて垂直方向の線形補間処理を行い、この結果、水
平方向及び垂直方向の解像度が低くなった輝度信号Ｙ’
及び色差信号（Ｂ−Ｙ）’，（Ｒ−Ｙ）’からなる画像
データを出力する。

【００４７】また、解像度変換回路２８は、例えば［ｐ
×ｑ］の画像データを［ｍ×ｎ］の画像データに変換す
る解像度変換処理を行うものである。解像度変換回路２
８は、主に、ＣＣＤイメージセンサ１１で生成された画
像データが高解像度のときに所定の解像度に抑えるため
に行う処理であるが、低解像度の画像データを高解像度
になるように処理してもよい。

【００４８】解像度変換回路２８は、具体的には図５に
示すように、画像データバス３３から入力される画像デ
ータを記憶する入力バッファ７１と、入力バッファ７１
からの画像データを水平方向にバッファリングする水平
方向バッファ７２と、水平方向バッファ７２からの画像
データに水平方向の解像度変換処理を行う水平方向変換
処理回路７３と、水平方向変換処理回路７３からの画像
データを垂直方向にバッファリングする垂直方向バッフ
ァ７４と、垂直方向の解像度変換処理を行う垂直方向変
換処理回路７５と、出力の際にバッファリングをする出
力バッファ７６とを備える。

【００４９】なお、解像度変換回路２８は、画像データ
の解像度変換を行う準備ができたときは、イメージメモ
リ３２から画像データを読み出すようにメモリコントロ
ーラ２２に要求する（リード）リクエスト信号を出力
し、さらに、画像データの変換処理後に当該画像データ
をイメージメモリ３２に書き込むようにメモリコントロ
ーラ２２に要求する（ライト）リクエスト信号を出力す
る。また、解像度変換回路２８は、メモリコントローラ
２２が上記リクエスト信号に応答したことを示すアクノ
リッジ信号を受信する。

【００５０】一方、上記水平方向バッファ７２は、図６
に示すように、１画素分の遅延を与える第１の遅延回路
８１，第２の遅延回路８２，第３の遅延回路８３を直列
に接続して構成される。したがって、第１の遅延回路８
１は１画素分遅延した画像データを出力し、第２の遅延
回路８２は２画素分遅延した画像データを出力し、第３
の遅延回路８３は３画素分遅延した画像データを出力す
る。

【００５１】水平方向変換処理回路７３は、図６に示す
ように、第１から第４の乗算器８４，８５，８６，８７
と、第１から第３の加算器８８，８９，９０とを備え
る。場合によっては、加算器９０の後にデータを正規化
するための回路が付加される。

【００５２】第１の乗算器８４は、入力バッファ７１か
ら供給される画像データに所定の係数を乗じて加算器８
８に供給する。第２の乗算器８５は、第１の遅延回路８
１から供給される画像データに所定の係数を乗じて加算
器８８に供給する。第３の乗算器８６は、第２の遅延回
路８２から供給される画像データに所定の係数を乗じて
加算器８９に供給する。第４の乗算器８７は、第３の遅
延回路８３から供給される画像データに所定の係数を乗
じて加算器９０に供給する。第１の加算器８８は、各画
像データを合成して第２の加算器８９に供給する。第２
の加算器８９は、各画像データを合成して第３の加算器
９０に供給する。第３の加算器９０は、各画像データを
合成し、これを水平方向の解像度変換処理済みの画像デ
ータとして垂直方向バッファ７４に供給する。

【００５３】以上のように水平方向変換処理回路７３
は、１画素分ずつ遅延のある画像データにそれぞれ所定
の重み付けを行って合成することによって、水平方向の
画素間を補ったり又は間引く処理を行ったりして、水平
方向の解像度を変換する。

【００５４】垂直方向バッファ７４は、例えば図６に示
すように、１ライン分の遅延を与える第１から第３のバ
ッファメモリ９１，９２，９３を直列に接続して構成さ
れる。したがって、第１のバッファメモリ９１は１ライ
ン分遅延した画像データを出力し、第２のバッファメモ
リ９２は２ライン分遅延した画像データを出力し、第３
のバッファメモリ９３は３ライン分遅延した画像データ
を出力する。

【００５５】垂直方向変換処理回路７５は、図６に示す
ように、第５から第８の乗算器９４，９５，９６，９７
と、第４から第６の加算器９８，９９，１００とを備え
る。場合によっては、加算器９０の後にデータを正規化
するための回路が付加される。

【００５６】第５の乗算器９４は、水平方向変換回路７
３から供給される画像データに所定の係数を乗じて第４
の加算器９８に供給する。第６の乗算器９５は、第１の
ラインメモリ９１から供給される画像データに所定の係
数を乗じて第４の加算器９８に供給する。第７の乗算器
９６は、第２のラインメモリ９２から供給される画像デ
ータに所定の係数を乗じて第５の加算器９９に供給す
る。第８の乗算器９７は、第３のラインメモリ９３から
供給される画像データに所定の係数を乗じて第６の加算
器１００に供給する。第４の加算器９８は、各画像デー
タを合成して第５の加算器９９に供給する。第５の加算
器９９は、各画像データを合成して第６の加算器１００
に供給する。第６の加算器１００は、各画像データを合
成し、これを垂直方向の解像度変換処理済みの画像デー
タとして出力する。

【００５７】以上のように垂直方向変換処理回路７５
は、１ライン分ずつ遅延のある画像データにそれぞれ所
定の重み付けを行って合成することによって、垂直方向
の画素間を補う処理を行ったり又は間引く処理を行った
りして、垂直方向の解像度を変換する。

【００５８】なお、解像度変換回路２８は、図６におい
て、水平方向の解像度変換処理を行ってから垂直方向の
解像度変換処理を行っているが、図７に示すように、垂
直方向の解像度変換処理を行ってから水平方向の解像度
変換処理を行ってもよい。すなわち、解像度変換回路２
８は、入力バッファ７１からの画像データを垂直方向バ
ッファ７４に供給し、垂直方向バッファ７４，垂直方向
変換処理回路７５，水平方向バッファ７２，水平方向変
換処理回路７３の順に各処理を行うような構成にしても
よい。

【００５９】また、垂直方向バッファ７４における第１
から第３のバッファメモリ９１，９２，９３は、１ライ
ン（１Ｈ）分の画像データを記憶することができるとし
たが、図８に示すように、１ラインより少ない例えばＮ
ピクセル（ピクセル長Ｎ）の画像データを記憶すること
ができるものであってもよい。このとき、メモリコント
ローラ２２は、図９に示すように、イメージメモリ３２
に記憶されている画像データをＮピクセル毎に読み出す
必要がある。

【００６０】具体的には、メモリコントローラ２２は、
イメージメモリ３２に記憶されている１画面分の画像デ
ータを、各ライン毎にＮピクセルずつ垂直方向に読み出
す。ここで、図１０に示すように、１画面はｐ×ｑ［ピ
クセル］からなり、左上のピクセルの座標を（１，
１）、右上のピクセルの座標を（ｐ，１）、左下のピク
セルの座標を（１，ｑ）、右下のピクセルの座標を
（ｐ，ｑ）とする。

【００６１】メモリコントローラ２２は、図１１に示す
ように、最初に、水平方向にＮピクセル分の画像データ
を、１行目，２行目，・・・ｑ行目の順にライン毎に読
み出す。これにより、メモリコントローラ２２は、左端
からＮピクセル分の画像データ、すなわち（１，１）
（１，ｑ）（Ｎ，ｑ）（Ｎ，１）で囲まれる範囲（Ｎ×
ｑピクセル分）の画像データ（以下、「画像データ群
（１）」という。）を読み出す。

【００６２】メモリコントローラ２２は、次に、（Ｎ−
１，１）（Ｎ−１，ｑ）（Ｎ−２，ｑ）（Ｎ−２，１）
で囲まれる範囲の画像データ（以下、「画像データ群
（２）」という。以下同様。）を読み出す。ここで、メ
モリコントローラ２２は、列（１）及び画像データ群
（２）を読み出すと、（Ｎ−１）列目及びＮ列目の画像
データを２度読み出すことになる。

【００６３】この理由は、垂直方向変換処理回路７５
は、周辺のピクセルから補間処理を行うため、第１から
第３のバッファメモリ９１，９２，９３の最初と最後に
記憶されているピクセルについては処理結果の対象とし
ないからである。例えば、（Ｎ，１）のピクセルは、画
像データ群（１）が読み出されたときは、垂直方向の補
間処理結果の対象とならない。しかし、この（Ｎ，１）
のピクセルは、画像データ群（２）が読み出されるとき
にも読み出され、このときに補間処理結果の対象とな
る。

【００６４】同様にして、メモリコントローラ２２は、
直前の画像データ群のうち最後の２列目分の画像データ
を含むようにして水平方向にＮピクセル分の画像データ
を各ライン毎に読み出し、これにより、画像データ群を
解像度変換回路２８に供給する。

【００６５】解像度変換回路２８の垂直方向バッファ７
４には、第１から第３のバッファメモリ９１，９２，９
３の容量に合致した画像データが各ライン毎に供給され
る。したがって、第１から第３のバッファメモリ９１，
９２，９３には、それぞれ１ラインずつずれた画像デー
タが記憶されることになる。垂直方向変換処理回路７５
は、垂直方向バッファ７４の第１から第３のバッファメ
モリ９１，９２，９３からの各画像データに基づいて、
垂直方向の解像度変換処理を行うことができる。

【００６６】以上のように、メモリコントローラ２２
は、垂直方向画像度変換に必要なバッファメモリの容量
が１ライン分に満たなくても、バッファメモリの容量に
合わせて読み出しを行うことによって、解像度変換回路
２８に垂直方向の解像度変換を行わせることができる。

【００６７】なお、ここでは、画像データ群の間の読み
出し重複は２列となっているが重複が２列より大きい場
合や、重複がない場合も考えられる。また、解像度変換
に限らず、カメラ信号処理等の画像信号処理にも適用さ
れる。

【００６８】また、ここでは、バッファメモリが垂直方
向の補間処理に用いられている場合を例に挙げて説明し
たが、バッファメモリが水平方向の補間処理に用いられ
ている場合であっても同様である。

【００６９】すなわち、例えば図１２に示すように、解
像度変換回路２８がＮピクセル分の容量のバッファメモ
リからなる水平方向バッファ７２ａを用いて水平方向の
解像度変換を行う場合であってもよい。メモリコントロ
ーラ２２は、図１３に示すように、垂直方向にＮピクセ
ル分の画像データを、１列目，２列目，・・・ｐ行目の
順に各列毎に読み出せばよい。なお、メモリコントロー
ラ２２は、上述した垂直補間処理の場合と同様に、バッ
ファメモリの最初と最後に記憶される画像データに対し
ては、水平補間処理の対象になるように２度読み出す必
要がある。

【００７０】このように、メモリコントローラ２２は、
Ｎピクセル分のデータ容量からなる第１から第３のバッ
ファメモリ９１，９２，９３に対しても、水平方向及び
垂直方向の解像度変換処理が行われるように、イメージ
メモリ３２から画像データを読み出すことができる。こ
れにより、水平方向バッファ７２及び垂直方向バッファ
７４の回路規模を小さくして生産コストを削減すること
ができる。

【００７１】ＮＴＳＣ／ＰＡＬエンコーダ２３は、上述
したエンコードを行うだけでなく、エンコード処理を行
う前に必要に応じて画像データの解像度を高くする簡易
解像度変換回路２３ａを有する。

【００７２】簡易解像度変換回路２３ａは、イメージメ
モリ３２上の画像データが表示に必要な解像度より低い
場合に、ファインダ３６の表示規格に合うような解像度
変換を行う。

【００７３】簡易解像度変換回路２３ａは、具体的には
図１４に示すように、画像データバス３３からの画像デ
ータを記憶するラインメモリ１０１と、垂直方向に画像
データの補間処理を行う垂直方向線形補間回路（以下、
「Ｖ方向線形補間回路」という。）１０２と、水平方向
補間回路１０３とを備える。

【００７４】ラインメモリ８１は、入力端子inからの画
像データを１ライン分記憶し、かかる画像データを記憶
した順に垂直方向線形補間回路８２に供給する。垂直方
向線形補間回路８２は、上記入力端子inからの画像デー
タと垂直方向線形補間回路８２からの画像データに所定
の重み付けをすることにより垂直方向の線形補間をす
る。次に水平方向の補間として、Ｙは７次のフィルタ、
Ｃｂ，Ｃｒは３次のフィルタによる補間を行っており、
これは解像度を２倍に上げる補間のみである。そして、
画像データを出力端子outを介して出力する。

【００７５】例えば、上記入力端子inから入力される画
像データをａ、ラインメモリ１０１から読み出される画
像データをｂ、重み付けを行うための係数をｇ（０≦ｇ
≦１）、Ｖ方向線形補間回路１０２が出力する画像デー
タをｃとすると、Ｖ方向線形補間回路１０２は以下の演
算を行う。

【００７６】ｃ＝ｇ＊ａ＋（１−ｇ）＊ｂ なお、出力端子out から出力された画像データは、上述
したように、エンコード処理される。

【００７７】以上のように、ディジタル・スチル・カメ
ラ１は、信号処理系においては信号処理部２０とＣＰＵ
４１とのいわゆる２チップで構成されている。したがっ
て、各信号処理回路がそれぞれチップ構成となっている
複数チップの場合に比べて、基板面積を縮小することが
でき、さらに消費電力を削減することができる。

【００７８】また、信号処理部２０は、ＣＰＵを含めた
チップ構成となっていないので、ＣＰＵ４１に関わるア
プリケーションの変更が生じた場合でもそれに対応して
信号処理を行うことができる。すなわち、ＣＰＵを含め
たチップ構成の場合、当該ＣＰＵのアプリケーションの
変更が生じたときにはそれに対応してチップの再構成を
することは不可能である。しかし、上記信号処理部２０
は、アプリケーション毎に最適な構成のＣＰＵを用い
て、所定の信号処理を行うことができる。

【００７９】かかる構成のディジタル・スチル・カメラ
１は、撮影前に被写体の状態や位置等を確認するための
ファインダモード、確認した被写体の映像を撮影する記
録モード、撮影された被写体像の写りを確認するための
再生モードを有し、各モードに応じて処理を行う。

【００８０】ファインダモードでは、ユーザは、図示し
ないシャッタボタンを押圧して被写体を撮影する前に、
ファインダ３６に表示される被写体の様子を観察する必
要がある。このファインダモードでは、ＣＰＵ４１は、
メモリコントローラ２２やその他各回路を以下のように
制御する。なお、各モードの説明については主に図３を
用い、適宜図１５を参照するものとする。

【００８１】上記ファインダモードにおいて、ＣＣＤイ
メージセンサ１１は、垂直方向成分を１／３に間引いた
画像信号を生成し、Ｓ／Ｈ−Ａ／Ｄ回路１２を介してデ
ィジタル化された画像データをＣＣＤインターフェース
２１ａに供給する。

【００８２】ＣＣＤインターフェース２１ａは、図１５
（Ａ）に示すクロックに同期して、信号処理を行う。具
体的には、ＣＣＤインターフェース２１ａは、図１５
（Ｂ）に示すように、画像生成部１０から供給される画
像データの水平方向成分を１／３に間引く処理をし、さ
らに、ガンマ補正等を行ってカメラＤＳＰ２１ｃに供給
する。ＣＣＤインターフェース２１ａは、１／３間引き
の結果、３４０×２５６に変換した画像データをカメラ
ＤＳＰ２１ｃに供給する。

【００８３】カメラＤＳＰ２１ｃは、図１５（Ｃ）に示
すように、間引き処理後の画像データにデータ変換処理
を行って、ＹＣｒＣｂの画像データに変換する。カメラ
ＤＳＰ２１ｃは、さらに簡易解像度変換回路２１ｄにお
いて画像データの解像度を低くすべく解像度変換をして
（３４０×２５６→３２０×２４０）、かかる変換処理
後の画像データを画像データバス３３を介してメモリコ
ントローラ２２に供給する。

【００８４】ここで、簡易解像度変換回路２１ｄは、後
の処理に必要な程度に簡易的に解像度を低くしている。
これにより、ＣＣＤイメージセンサ１１で生成される画
像データが高解像度であっても、画像データバス３３に
おいて上記画像データが占める転送帯域を小さくするこ
とにより画像データバス３３の渋滞を回避し、ファイン
ダモードのリアルタイム性を維持することができる。

【００８５】メモリコントローラ２２は、上記画像デー
タをイメージメモリ３２に書き込み、さらに、図１５
（Ｄ）に示すように、イメージメモリ３２から画像デー
タを読み出し、画像データバス３３を介してＮＴＳＣ／
ＰＡＬエンコーダ２３に供給する。メモリコントローラ
２２は、同時に、図１５（Ｅ）に示すように、イメージ
メモリ３２に記憶されているＯＳＤデータも読み出し、
画像データバス３３を介してＮＴＳＣ／ＰＡＬエンコー
ダ２３に供給する。図１５（Ｆ）は上記のリアルタイム
処理を可能とする画像データバス３３上の転送の様子を
示す。

【００８６】ＮＴＳＣ／ＰＡＬエンコーダ２３は、画像
データバス３３から供給される画像データにＮＴＳＣ方
式の場合は３２０×２４０→６４０×２４０、ＰＡＬ方
式の場合は３２０×２４０→６４０×２８８の解像度変
換処理を行って、変換処理後の画像データをＮＴＳＣ／
ＰＡＬエンコーダ２３に供給する。ＮＴＳＣ／ＰＡＬエ
ンコーダ２３は、さらに、画像データをＮＴＳＣ方式あ
るいはＰＡＬ方式に変換してＯＳＤデータを合成し、こ
れを図２に示すファインダ３６に供給する。これによ
り、ファインダ３６には、被写体の画像及び字幕情報等
がリアルタイムで表示される。

【００８７】なお、ＮＴＳＣ／ＰＡＬエンコーダ２３
は、解像度が小さいものに対してはそれが大きくなるよ
うに解像度変換を行い、例えば３２０×２００の画像デ
ータが供給された場合にも、ＮＴＳＣ方式の場合６４０
×２４０、ＰＡＬ方式の場合６４０×２８８の画像デー
タに変換して出力する。

【００８８】以上のように、ディジタル・スチル・カメ
ラ１は、ファインダモードにおいては、図１５（Ｆ）に
示すタイミングで、ＣＣＤイメージセンサ１１で生成さ
れた画像データの解像度を簡易的に低くしてデータ量を
減らし、画像データが画像データバス３３の帯域制限内
に収まるようにして、さらに表示に必要なだけ出力段階
で解像度を高くしてファインダ３６に表示している。

【００８９】これにより、ディジタル・スチル・カメラ
１は、画像データが高解像度であっても、比較的処理時
間を要する大がかりな間引き処理を行うことなく画像デ
ータバス３３の帯域制限内に抑えることによって、リア
ルタイムで被写体の画像をファインダ３６に表示させる
ことができる。

【００９０】なお、ＣＰＵ４１は、予め優先して処理を
行う回路（ＣＣＤインターフェース２１ａ，カメラＤＳ
Ｐ２１ｃ，ＮＴＳＣ／ＰＡＬエンコーダ２３）を設定し
ておき、時分割で、これらの回路の他に他の回路でも信
号処理をしている場合には、画像データのデータ量に応
じて優先度の高い上記各回路の処理を優先して行うよう
にしてもよい。

【００９１】また、簡易解像度変換部２１ｄは、ＣＰＵ
４１の制御に基づいて、画像データのデータ量が大きい
ときは、リアルタイムで処理することを優先すべく、画
質を多少落として高速にデータ処理を行うようにするこ
ともできる。これにより、ファインダモードでは、画像
生成部１０で生成される画像データのデータ量が多くて
も、よりリアルタイムで処理を行うことができる。

【００９２】また、電子ズーム機能を備えるディジタル
・スチル・カメラ１の場合には、ＣＰＵ４１は、以下の
ようにして各回路を制御してもよい。

【００９３】メモリコントローラ２２は、ＣＣＤインタ
ーフェース２１ａ，カメラＤＳＰ２１ｃを介して供給さ
れる画像データをイメージメモリ３２に書き込み、そし
て、イメージメモリ３２から当該画像データを読み出し
て解像度変換回路２８に供給する。解像度変換回路２８
は、電子ズーム機能によって入力した画像の一部分を拡
大した画像データを作成し、イメージメモリ３２へ出力
する。この画像データをイメージメモリ３２から読み出
し、ＮＴＳＣ／ＰＡＬエンコーダ２３を介してファイン
ダ３６に出力する。これにより、電子的にズーム処理さ
れた画像データを生成することができる。

【００９４】上述したように、ファインダモードでは、
ＣＰＵ４１は、リアルタイム性を最優先するため、比較
的時間のかかる処理を各回路に行わせていない。しかし
ながら、ＣＰＵ４１は、画像データバス３３の転送帯域
の許す範囲内であれば、メモリコントローラ２２やその
他の回路に様々な処理を行わせてもよい。

【００９５】例えば、メモリコントローラ２２は、ＣＣ
Ｄインターフェース２１ａ等から供給された画像データ
を記憶するイメージメモリ３２から、当該画像データを
読み出し、画像データバス３３を介してＮＴＳＣ／ＰＡ
Ｌエンコーダ２３に供給するとともにＪＰＥＧエンコー
ダ／デコーダ２９にも供給してもよい。このとき、ファ
インダ３６はリアルタイムで被写体の映像を表示する一
方、ＪＰＥＧエンコーダ／デコーダ２９は画像データの
ＪＰＥＧ圧縮処理を行う。

【００９６】ＪＰＥＧエンコーダ／デコーダ２９は、静
止画像の圧縮／伸張処理を行うものであり、高画素の画
像をリアルタイムで処理をすることはできない。そこ
で、ＪＰＥＧエンコーダ／デコーダ２９は、画像データ
バス３３から供給される画像データのコマ数（フレーム
数又はフィールド数）を所定数ずつ間引いて圧縮処理を
行ったり、また、画像の一部を切り取って解像度を低く
して圧縮処理を行ってもよい。これにより、コマ落とし
の静止画像を連続して撮影したり、解像度の低い静止画
像を連続して撮影することができる。

【００９７】ユーザは、上述したファインダモードにお
いてファインダ３６に表示される被写体の様子を観察
し、被写体を撮影すると決定すると、次に図示しないシ
ャッタボタンを押圧する。

【００９８】ディジタル・スチル・カメラ１は、上記シ
ャッタボタンが押圧されると、記録モードに移行する。
記録モードになると、ＣＰＵ４１は、ファインダモード
の制御を行いながら、撮影された被写体の画像を記録装
置５１に記録すべく、メモリコントローラ２２やその他
各回路を以下のように制御する。

【００９９】ＣＣＤイメージセンサ１１は、シャッタボ
タンの押圧に同期して間引き処理を停止して、ＸＧＡフ
ォーマットの画像信号を生成し、Ｓ／Ｈ−Ａ／Ｄ回路１
２を介してディジタル化された画像データをＣＣＤイン
ターフェース２１ａに供給する。

【０１００】ＣＣＤインターフェース２１ａは、Ｓ／Ｈ
−Ａ／Ｄ回路１２から供給される画像データを、カメラ
ＤＳＰ２１ｃでなく、画像データバス３３を介してメモ
リコントローラ２２に供給する。メモリコントローラ２
２は、画像データをイメージメモリ３２に書き込んだ
後、当該画像データを読み出し、画像データバス３３を
介してカメラＤＳＰ２１ｃに供給する。カメラＤＳＰ２
１ｃは、ＲＧＢからなる画像データをＹ，Ｃｂ，Ｃｒか
らなる画像データに変換する。

【０１０１】ここで、カメラＤＳＰ２１ｃには、イメー
ジメモリ３２に一度書き込まれた画像データが供給され
る。すなわち、カメラＤＳＰ２１ｃは、ＣＣＤインター
フェース２１ａから直接供給される画像データではな
く、イメージメモリ３２からの画像データに対してデー
タ変換処理を行う。したがって、カメラＤＳＰ２１ｃ
は、高速にデータ変換処理を行う必要はなく、画像デー
タバス３３が空いているときにかかる処理を実行しても
よい。換言すると、記録モードでは、カメラＤＳＰ２１
ｃは、リアルタイムで処理する必要がないので、画像デ
ータに対して処理速度より画質の向上を優先してデータ
変換処理を行い、かかる変換処理済みの画像データを画
像データバス３３を介してメモリコントローラ２２に供
給する。メモリコントローラ２２は、この画像データを
イメージメモリ３２に書き込む。

【０１０２】メモリコントローラ２２は、イメージメモ
リ３２から上記画像データを読み出してＪＰＥＧエンコ
ーダ／デコーダ２９に供給する。ＪＰＥＧエンコーダ／
デコーダ２９は、画像データをＪＰＥＧ圧縮して、ＣＰ
Ｕバス３４を介して、図２に示す記録装置５１に書き込
む。

【０１０３】以上のように、ＣＰＵ４１は、記録モード
の時のように、リアルタイムで処理を行う必要のない場
合には、一度画像データをイメージメモリ３２に書き込
んでから所定の処理を行うことによって、回路規模の増
大を防ぎつつ画像データバス３３の転送帯域を有効に利
用して高画素の画像を処理することができる。

【０１０４】なお、ＣＰＵ４１は、上記記録モードにお
いて、ＸＧＡフォーマットの画像データをそのまま記録
装置５１に記録していたが、解像度変換回路２８で画像
データの解像度変換を行ってから記録装置５１に記録し
てもよい。具体的には、ＣＰＵ４１は、メモリコントロ
ーラ２２を介してイメージメモリ３２から読み出した画
像データを、解像度変換回路２８にＶＧＡに対応するよ
うに解像度変換を行わせて（１０２４×７６８→６４０
×４８０）、かかる画像データをＪＰＥＧエンコーダ／
デコーダ２９に圧縮させてから記録装置５１に記録して
もよい。

【０１０５】ユーザは、被写体の撮影後、撮影した画像
を確認したいときには、撮影した画像を再生すべく、図
示しない再生ボタンを押圧する。

【０１０６】ディジタル・スチル・カメラ１は、上記再
生ボタンが押圧されると、再生モードに移行する。そし
て、再生モードになると、ＣＰＵ４１は、撮影された被
写体の画像データを記録装置５１から読み出すべく、各
回路を以下のように制御する。

【０１０７】ＣＰＵ４１は、上記再生ボタンの押圧を検
出すると、記録装置５１から画像データを読み出して一
時ＤＲＡＭ４２に格納した後、ＣＰＵバス３４を介して
ＪＰＥＧエンコーダ／デコーダ２９に供給する。ＪＰＥ
Ｇエンコーダ／デコーダ２９は、記録装置５１から読み
出された画像データにＪＰＥＧ伸張処理を行ってＸＧＡ
フォーマットの画像データを得て、画像データバス３３
を介してメモリコントローラ２２に供給する。

【０１０８】メモリコントローラ２２は、上記画像デー
タをイメージメモリ３２に書き込み、さらに、当該画像
データをイメージメモリ３２から読み出して、画像デー
タバス３３を介して解像度変換回路２８に供給する。

【０１０９】解像度変換回路２８は、画像データがＶＧ
Ａフォーマットに対応するように解像度変換を行い（Ｎ
ＴＳＣ方式では１０２４×７６８→６４０×４８０、Ｐ
ＡＬ方式では１０２４×７６８→６４０×５７６）、画
像データバス３３を介してメモリコントローラ２２に供
給する。メモリコントローラ２２は、解像度変換処理済
みの画像データをイメージメモリ３２に書き込み、そし
て、当該画像データをイメージメモリ３２から読み出し
て、ＮＴＳＣ／ＰＡＬエンコーダ２３を介してファイン
ダ３６に供給する。これにより、ファインダ３６には、
記録装置５１に記録されていた画像データに基づく画像
が表示される。

【０１１０】すなわち、ＣＰＵ４１は、記録装置５１に
記録されいる画像データの解像度が高いので、この解像
度を低くしてから画像データをファインダ３６に供給し
ている。

【０１１１】また、ＣＰＵ４１は、ファインダモード，
記録モード，再生モードの各モードについてそれぞれ優
先して処理する回路の優先順位を決定しておき、いずれ
かのモードに移行した場合に上記優先順位に従って各回
路に処理を実行させてもよい。これにより、各モードの
処理内容に応じて画像データの信号処理を効率的に行う
ことができる。

【０１１２】上述した実施の形態では、ＸＧＡ相当の画
像データを処理する場合を例に挙げて説明したが、本発
明は、これに限定されず、例えば１００万画素以上から
なる画像データを処理する場合についても適用すること
ができるのは勿論である。

【０１１３】

【発明の効果】以上詳細に説明したように、本発明に係
る画像処理装置によれば、遅延手段を構成する各バッフ
ァメモリの記憶容量を少なくし、記憶手段から、水平方
向又は垂直方向にＮ画素分の画像データを１行毎又は１
列毎に繰り返し読み出すことによって水平方向又は垂直
方向におけるＮ画素分の画像データを垂直方向又は水平
方向に全て読み出すことを１枚分の画像データ全体に対
して行って上記遅延手段に供給することによって、上記
画像処理手段において上記各バッファメモリからの画像
データに基づいて画像処理を行うことができる。すなわ
ち、バッファメモリの記憶容量を少なくしても任意のサ
イズの画像データの信号処理を行うことができるので、
上記遅延手段の回路規模を縮小してコストを削減するこ
とができる。

【図面の簡単な説明】

【図１】本発明を適用したディジタル・スチル・カメラ
の構成を示すブロック図である。

【図２】上記ディジタル・スチル・カメラの概略構成を
示すブロック図である。

【図３】上記ディジタル・スチル・カメラの信号処理部
における画像データの流れを説明するためのブロック図
である。

【図４】上記信号処理部の入力処理回路における簡易解
像度変換回路の構成を示すブロック図である。

【図５】上記信号処理部の解像度変換回路の構成を示す
ブロック図である。

【図６】上記解像度変換回路の水平方向バッファ，水平
方向変換処理回路，垂直方向バッファ，垂直方向変換処
理回路の具体的な構成を示すブロック図である。

【図７】上記解像度変換回路の他の構成を示すブロック
図である。

【図８】上記解像度変換回路の垂直方向バッファの構成
を示すブロック図である。

【図９】メモリコントローラがイメージメモリから画像
データ読み出すときの手法について説明する図である。

【図１０】１画面を構成するピクセルの座標位置を説明
する図である。

【図１１】メモリコントローラがイメージメモリから画
像データ読み出すときの手法について説明する図であ
る。

【図１２】上記解像度変換回路の水平方向バッファがラ
インバッファから構成されているときの構成を示すブロ
ック図である。

【図１３】メモリコントローラがイメージメモリから画
像データ読み出すときの手法について説明する図であ
る。

【図１４】上記信号処理部のＮＴＳＣ／ＰＡＬエンコー
ダにおける簡易解像度変換回路の構成を示すブロック図
である。

【図１５】ファインダモードにおける各回路の信号処理
の内容を説明するタイミングチャートである。

【図１６】従来のディジタル・スチル・カメラの構成に
ついて説明するブロック図である。

【図１７】上記ディジタル・スチル・カメラの解像度変
換回路における垂直方向バッファの構成を示すブロック
図である。

【図１８】画像データの大きさを示す図である。

【符号の説明】

１ ディジタル・スチル・カメラ、２０ 信号処理部、
２１ 入力処理回路、２２ メモリコントローラ、２３
ＮＴＳＣ／ＰＡＬエンコーダ、２８ 解像度変換回
路、３２ イメージメモリ、３３ 画像データバス、３
４ ＣＰＵバス、４０ 制御部、４１ ＣＰＵ

フロントページの続き (72)発明者 松元 秀樹 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 中島 健 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 山本 敏久 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 少なくとも１枚の画像データを記憶する
   記憶手段と、 上記記憶手段から、水平方向又は垂直方向にＮ画素分の
   画像データを１行毎又は１列毎に繰り返し読み出すこと
   によって水平方向又は垂直方向におけるＮ画素分の画像
   データを垂直方向又は水平方向に全て読み出すことを、
   上記１枚分の画像データ全体に対して行う読出し手段
   と、 Ｎ画素分の画像データを記憶するバッファメモリが直列
   に接続され、上記読出し手段によって読み出された画像
   データが上記直列に接続されたバッファメモリの一方に
   入力されて、各バッファメモリから遅延した画像データ
   を出力する遅延手段と、 上記遅延手段の各バッファメモリが出力する画像データ
   に重み付けを行って合成することによって水平方向又は
   垂直方向の画像データの信号処理を行う手段とを備える
   画像処理装置。
2. 【請求項２】 上記遅延手段の各バッファメモリは、上
   記記憶手段に記憶される１枚の画像データの水平ライン
   のデータ量よりも少ない記憶容量からなることを特徴と
   する請求項１記載の画像処理装置。
3. 【請求項３】 上記読出し手段は、上記水平方向又は垂
   直方向におけるＮ画素分の画像データを垂直方向又は水
   平方向に全て読み出すことを、少なくとも水平方向２画
   素分又は少なくとも垂直方向２画素分の画像データを重
   複して読み出しながら上記１枚分の画像データ全体に対
   して行うことを特徴とする請求項１記載の画像処理装
   置。