JP3365103B2 - 映像表示装置 - Google Patents
映像表示装置Info
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- JP3365103B2 JP3365103B2 JP31977394A JP31977394A JP3365103B2 JP 3365103 B2 JP3365103 B2 JP 3365103B2 JP 31977394 A JP31977394 A JP 31977394A JP 31977394 A JP31977394 A JP 31977394A JP 3365103 B2 JP3365103 B2 JP 3365103B2
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- signal
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Description
【０００１】
【産業上の利用分野】本発明は、イ−・ダブリュ−・エ
ス（ＥＷＳ，Engineering Work Station）などの高精細
映像信号やエイチ・ディ−・ティ−・ブイ（ＨＤＴＶ，
HighDefinition Televison）やエヌ・ティ−・エス・シ
−（ＮＴＳＣ，NationalTelevision Systems Commite
e）などの映像信号を処理してディスプレイに表示する
画像処理装置に係り、特に、映像信号からデ−タを形成
するサンプリング回路において、複数あるサンプリング
方法を切り替えて、高精細静止画映像信号と動画映像信
号の両方を処理できる画像処理回路に関する。
ス（ＥＷＳ，Engineering Work Station）などの高精細
映像信号やエイチ・ディ−・ティ−・ブイ（ＨＤＴＶ，
HighDefinition Televison）やエヌ・ティ−・エス・シ
−（ＮＴＳＣ，NationalTelevision Systems Commite
e）などの映像信号を処理してディスプレイに表示する
画像処理装置に係り、特に、映像信号からデ−タを形成
するサンプリング回路において、複数あるサンプリング
方法を切り替えて、高精細静止画映像信号と動画映像信
号の両方を処理できる画像処理回路に関する。
【０００２】
【従来の技術】従来の画像処理回路は画素クロックを用
いて映像信号をＡＤ変換するために、映像信号の周波数
が高くなるにつれて、ＡＤコンバ−タやメモリ制御回路
などの動作速度は高速になっていた。従来は周波数の高
い信号をサンプリングする場合、ＡＤ変換器の動作速度
を下げるために、特開昭６１−１５７０２９号公報に開
示されたような複数のフィ−ルドで信号をサンプリング
する方法や、特開昭６３−１２５０２０号公報に開示さ
れたような複数個のＡＤコンバ−タを用いて信号をサン
プリングする方法などを使用する工夫がなされていた。
また高精細静止画映像の処理を可能にしたビデオプリン
タが、特開平２−６７８８３号公報に記載されている。
いて映像信号をＡＤ変換するために、映像信号の周波数
が高くなるにつれて、ＡＤコンバ−タやメモリ制御回路
などの動作速度は高速になっていた。従来は周波数の高
い信号をサンプリングする場合、ＡＤ変換器の動作速度
を下げるために、特開昭６１−１５７０２９号公報に開
示されたような複数のフィ−ルドで信号をサンプリング
する方法や、特開昭６３−１２５０２０号公報に開示さ
れたような複数個のＡＤコンバ−タを用いて信号をサン
プリングする方法などを使用する工夫がなされていた。
また高精細静止画映像の処理を可能にしたビデオプリン
タが、特開平２−６７８８３号公報に記載されている。
【０００３】また特開平４−３２３９７３号公報では、
ＴＶカメラ等の画像入力装置において、高精細静止画映
像と動画映像等のフォーマットの異なる画像信号を１つ
の機器で取り扱う装置が開示されているが、複数の映像
を取り扱う手段は撮像部分で動画と高精細静止画とを切
り替えるものである。
ＴＶカメラ等の画像入力装置において、高精細静止画映
像と動画映像等のフォーマットの異なる画像信号を１つ
の機器で取り扱う装置が開示されているが、複数の映像
を取り扱う手段は撮像部分で動画と高精細静止画とを切
り替えるものである。
【０００４】
【発明が解決しようとする課題】上記従来技術では、静
止画映像信号の入力を前提としているために、動画映像
信号の入力には対応できなかった。動画映像信号の入力
に対応するためには、周波数の高い高精細静止画映像信
号を入力するために、高速ＡＤコンバ−タや高速動作を
要する信号処理回路が必要であった。このため、高速動
作を行うための回路素子の消費電力の増大や、イ−・シ
−・エル（ＥＣＬ）のような高速デバイスの使用などに
伴う回路規模の増大などという問題があった。
止画映像信号の入力を前提としているために、動画映像
信号の入力には対応できなかった。動画映像信号の入力
に対応するためには、周波数の高い高精細静止画映像信
号を入力するために、高速ＡＤコンバ−タや高速動作を
要する信号処理回路が必要であった。このため、高速動
作を行うための回路素子の消費電力の増大や、イ−・シ
−・エル（ＥＣＬ）のような高速デバイスの使用などに
伴う回路規模の増大などという問題があった。
【０００５】従来の、画素クロックを直接ＡＤコンバ−
タのサンプリングクロックに用いて画素毎にサンプリン
グを行っていた方式では、周波数の高い高精細静止画映
像信号の場合、サンプリング回路は高速動作を要求され
た。また複数のフィ−ルドで信号をサンプリングする方
式や複数のＡＤコンバ−タを用いて信号をサンプリング
する方式の場合、周波数の高い高精細静止画映像信号を
処理できても、周波数の低い動画映像信号を処理するこ
とはできなかった。さらに複数のＡＤコンバ−タを用い
て信号をサンプリングする方式の場合には、それぞれの
ＡＤコンバ−タが異なる特性を有しているため、画像の
質の劣化を避けることができなかった。
タのサンプリングクロックに用いて画素毎にサンプリン
グを行っていた方式では、周波数の高い高精細静止画映
像信号の場合、サンプリング回路は高速動作を要求され
た。また複数のフィ−ルドで信号をサンプリングする方
式や複数のＡＤコンバ−タを用いて信号をサンプリング
する方式の場合、周波数の高い高精細静止画映像信号を
処理できても、周波数の低い動画映像信号を処理するこ
とはできなかった。さらに複数のＡＤコンバ−タを用い
て信号をサンプリングする方式の場合には、それぞれの
ＡＤコンバ−タが異なる特性を有しているため、画像の
質の劣化を避けることができなかった。
【０００６】本発明の目的は、動画映像用の比較的低速
なＡＤコンバ−タを用いて、動画映像信号のサンプリン
グ以外に周波数の高い高精細静止画映像信号をサンプリ
ングして画像処理が行なえる画像処理回路の提供と、動
作速度の低減による画像処理回路の低電力化にある。
なＡＤコンバ−タを用いて、動画映像信号のサンプリン
グ以外に周波数の高い高精細静止画映像信号をサンプリ
ングして画像処理が行なえる画像処理回路の提供と、動
作速度の低減による画像処理回路の低電力化にある。
【０００７】さらに、従来の画像処理装置と同様、メモ
リの動作可能周波数が映像信号の画素クロックの周波数
よりも低い場合も考慮し、ディジタル変換後の映像信号
を並列信号に変換してメモリの動作周波数を下げて処理
する場合においても、前記目的を達成することができる
画像処理回路を提供することである。
リの動作可能周波数が映像信号の画素クロックの周波数
よりも低い場合も考慮し、ディジタル変換後の映像信号
を並列信号に変換してメモリの動作周波数を下げて処理
する場合においても、前記目的を達成することができる
画像処理回路を提供することである。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明は 、 入力映像信号をＡＤ変換してメモリに記
録する手段を有する映像表示装置であって、前記入力映
像信号の水平同期信号に基づいて、画素クロックを生成
するＰＬＬ回路と、前記ＰＬＬ回路から出力された前記
画素クロックを分周する分周手段と、該分周したクロッ
クを垂直同期信号毎に所定量だけクロック位相をシフト
する位相シフト手段と、該シフトした分周クロックと前
記画素クロックの何れかをサンプリングクロックとして
ＡＤ変換部へ供給する切り替え手段とを備え 、 該切り替
え手段は、前記入力映像信号が周波数の低い動画映像信
号の場合に前記画素クロックを選択し、前記入力映像信
号が高精細静止画映像信号の場合に前記シフトされた分
周クロックを選択するように切り替え、前記動画映像信
号と前記高精細静止画映像信号の何れの入力映像信号に
対してもＡＤ変換してメモリに記録するように構成す
る。
に、本発明は 、 入力映像信号をＡＤ変換してメモリに記
録する手段を有する映像表示装置であって、前記入力映
像信号の水平同期信号に基づいて、画素クロックを生成
するＰＬＬ回路と、前記ＰＬＬ回路から出力された前記
画素クロックを分周する分周手段と、該分周したクロッ
クを垂直同期信号毎に所定量だけクロック位相をシフト
する位相シフト手段と、該シフトした分周クロックと前
記画素クロックの何れかをサンプリングクロックとして
ＡＤ変換部へ供給する切り替え手段とを備え 、 該切り替
え手段は、前記入力映像信号が周波数の低い動画映像信
号の場合に前記画素クロックを選択し、前記入力映像信
号が高精細静止画映像信号の場合に前記シフトされた分
周クロックを選択するように切り替え、前記動画映像信
号と前記高精細静止画映像信号の何れの入力映像信号に
対してもＡＤ変換してメモリに記録するように構成す
る。
【０００９】また、R、G、B3種類の入力映像信号をＡＤ
変換してメモリに記録する手段を有する映像表示装置で
あって、前記入力映像信号の水平同期信号に基づいて、
画素クロックを生成するＰＬＬ回路と、前記ＰＬＬ回路
から出力された前記画素クロックを３分周し、１２０度
ずつ位相の異なる３個の３分周クロックを生成する分周
クロック生成手段と、該３分周クロックのそれぞれを、
垂直同期信号の入力毎に１２０度ずつクロック位相をシ
フトする位相シフト手段と、位相シフトされたそれぞれ
の分周クロックと前記画素クロックの何れかをサンプリ
ングクロックとしてＲＧＢ用の３種類のＡＤ変換部へそ
れぞれ供給する切り替え手段とを備え、該切り替え手段
は、前記入力映像信号が周波数の低い動画ＲＧＢ映像信
号の場合に前記画素クロックを選択し、前記入力映像信
号が高精細静止画ＲＧＢ映像信号の場合に前記シフトさ
れた分周クロックを選択するように切り替え、前記ＲＧ
Ｂ用の３種類のＡＤ変換部は、各フィールド毎に同一色
の映像信号をサンプリングし、垂直同期信号毎にサンプ
リングする色信号を逐次循環的に切り替えて、３フィー
ルド期間でＲＧＢ３色分の映像信号をサンプリングする
ように処理し 、 前記動画ＲＧＢ映像信号と前記高精細静
止画ＲＧＢ映像信号の何れの入力ＲＧＢ映像信号に対し
てもＡＤ変換してメモリに記録するように構成する。
変換してメモリに記録する手段を有する映像表示装置で
あって、前記入力映像信号の水平同期信号に基づいて、
画素クロックを生成するＰＬＬ回路と、前記ＰＬＬ回路
から出力された前記画素クロックを３分周し、１２０度
ずつ位相の異なる３個の３分周クロックを生成する分周
クロック生成手段と、該３分周クロックのそれぞれを、
垂直同期信号の入力毎に１２０度ずつクロック位相をシ
フトする位相シフト手段と、位相シフトされたそれぞれ
の分周クロックと前記画素クロックの何れかをサンプリ
ングクロックとしてＲＧＢ用の３種類のＡＤ変換部へそ
れぞれ供給する切り替え手段とを備え、該切り替え手段
は、前記入力映像信号が周波数の低い動画ＲＧＢ映像信
号の場合に前記画素クロックを選択し、前記入力映像信
号が高精細静止画ＲＧＢ映像信号の場合に前記シフトさ
れた分周クロックを選択するように切り替え、前記ＲＧ
Ｂ用の３種類のＡＤ変換部は、各フィールド毎に同一色
の映像信号をサンプリングし、垂直同期信号毎にサンプ
リングする色信号を逐次循環的に切り替えて、３フィー
ルド期間でＲＧＢ３色分の映像信号をサンプリングする
ように処理し 、 前記動画ＲＧＢ映像信号と前記高精細静
止画ＲＧＢ映像信号の何れの入力ＲＧＢ映像信号に対し
てもＡＤ変換してメモリに記録するように構成する。
【００１０】
【００１１】
【作用】本発明では、映像信号の周波数の高低に応じて
映像信号を画素毎にサンプリングする手段と、画素クロ
ックを分周して用い、一定画素間隔でサンプリングする
手段との両方の手段を設けたため、周波数が低い動画映
像信号の入力の場合には、従来と同様に画像毎にサンプ
リング処理を行い、周波数が高い高精細静止画映像信号
の入力の場合でも、サンプリング回路を高速動作させる
ことなくサンプリング処理が可能となる。すなわち、高
精細静止画映像信号の入力の場合、ＰＬＬ回路からの画
素クロックを分周し、その分周クロックをサンプリング
クロックにすることでＡＤコンバ−タの動作速度を遅く
できるのである。その結果、ＥＣＬ等の高速デバイスの
使用頻度が少なくなり、回路の低電力化にもつながる。
さらに垂直同期信号毎にサンプリング周波数の位相をず
らす機能のはたらきにより、フィ−ルド毎に映像信号の
サンプリング位置をずらせるため、複数フィ−ルドで全
画素のサンプリングが可能となる。また元の画像の映像
順になるようにメモリから読み出されたデ−タを並び変
え、入力信号の周波数で動作できるＤＡコンバ−タを用
いることで、入力画像に対し画質を劣化させることなく
出力することが可能となる。
映像信号を画素毎にサンプリングする手段と、画素クロ
ックを分周して用い、一定画素間隔でサンプリングする
手段との両方の手段を設けたため、周波数が低い動画映
像信号の入力の場合には、従来と同様に画像毎にサンプ
リング処理を行い、周波数が高い高精細静止画映像信号
の入力の場合でも、サンプリング回路を高速動作させる
ことなくサンプリング処理が可能となる。すなわち、高
精細静止画映像信号の入力の場合、ＰＬＬ回路からの画
素クロックを分周し、その分周クロックをサンプリング
クロックにすることでＡＤコンバ−タの動作速度を遅く
できるのである。その結果、ＥＣＬ等の高速デバイスの
使用頻度が少なくなり、回路の低電力化にもつながる。
さらに垂直同期信号毎にサンプリング周波数の位相をず
らす機能のはたらきにより、フィ−ルド毎に映像信号の
サンプリング位置をずらせるため、複数フィ−ルドで全
画素のサンプリングが可能となる。また元の画像の映像
順になるようにメモリから読み出されたデ−タを並び変
え、入力信号の周波数で動作できるＤＡコンバ−タを用
いることで、入力画像に対し画質を劣化させることなく
出力することが可能となる。
【００１２】
【００１３】
【実施例】本発明の第１の実施例を図１を用いて説明す
る。
る。
【００１４】図１は実施例を説明するための信号処理を
行なう映像表示装置のブロック図である。映像表示装置
１は、アナログ信号をディジタル信号に変換するＡＤ変
換部２と、映像信号のメモリへの書き込みを選択するメ
モリ選択スイッチ３と、N個の複数のメモリからなるメ
モリ部４と、並列信号を直列信号に変換する並直列変換
部５と、ディジタル信号をアナログ信号に変換するＤＡ
変換部６と、映像信号２０から水平同期信号２１及び垂
直同期信号２２を取り出す同期分離回路７と、入力映像
信号の全ての画素をサンプリング可能とする周波数のク
ロックである画素クロック２３を生成するＰＬＬ回路８
と、水平同期信号２１に基づいて生成した画素クロック
２３をｎ分周（ｎは整数）する分周器１７と、分周器１
７からの分周クロックの位相を３６０度／ｎだけシフト
して位相シフトした分周クロック２４を生成する移相器
１８と、画素クロック２３の周波数に従ってサンプリン
グクロックを切り替えるスイッチ１２と、ＰＬＬ回路８
と分周器１７と移相器１８とスイッチ１２とからなる入
力側クロック生成回路９と、メモリへのデータの書き込
みを制御する書込制御回路１０と、メモリの画像データ
の読み出しを制御する読出制御回路１１と、出力側水平
同期信号２７から出力用画素クロック２９を再生するＰ
ＬＬ回路１４と、出力用画素クロック２９をｎ分周する
分周器１５と、出力用画素クロック２９の周波数に従っ
てサンプリングクロックを切り替えるスイッチ１３と、
ＰＬＬ回路１４と分周器１５とスイッチ１３とからなる
出力側クロック生成回路１９と、各部制御回路の命令を
行なうシステムコントローラ１６とから構成される。こ
こで、スイッチ１２と１３は、入力映像信号の画素クロ
ックの周波数がＡＤコンバータの動作可能なクロック周
波数よりも低い場合に端子ａを、動作可能周波数よりも
高い場合に端子ｂを選択するものである。例えば、NTSC
信号等の比較的に画素クロック周波数が低い動画像信号
の場合には端子aを、NTSC信号の2倍以上の画素クロック
周波数を有するHDTV等の静止画像の場合には端子bを選
択するように構成されている。また、入力信号は、映像
信号２０、映像出力用ディスプレイの水平同期信号２７
及び垂直同期信号２８である。
行なう映像表示装置のブロック図である。映像表示装置
１は、アナログ信号をディジタル信号に変換するＡＤ変
換部２と、映像信号のメモリへの書き込みを選択するメ
モリ選択スイッチ３と、N個の複数のメモリからなるメ
モリ部４と、並列信号を直列信号に変換する並直列変換
部５と、ディジタル信号をアナログ信号に変換するＤＡ
変換部６と、映像信号２０から水平同期信号２１及び垂
直同期信号２２を取り出す同期分離回路７と、入力映像
信号の全ての画素をサンプリング可能とする周波数のク
ロックである画素クロック２３を生成するＰＬＬ回路８
と、水平同期信号２１に基づいて生成した画素クロック
２３をｎ分周（ｎは整数）する分周器１７と、分周器１
７からの分周クロックの位相を３６０度／ｎだけシフト
して位相シフトした分周クロック２４を生成する移相器
１８と、画素クロック２３の周波数に従ってサンプリン
グクロックを切り替えるスイッチ１２と、ＰＬＬ回路８
と分周器１７と移相器１８とスイッチ１２とからなる入
力側クロック生成回路９と、メモリへのデータの書き込
みを制御する書込制御回路１０と、メモリの画像データ
の読み出しを制御する読出制御回路１１と、出力側水平
同期信号２７から出力用画素クロック２９を再生するＰ
ＬＬ回路１４と、出力用画素クロック２９をｎ分周する
分周器１５と、出力用画素クロック２９の周波数に従っ
てサンプリングクロックを切り替えるスイッチ１３と、
ＰＬＬ回路１４と分周器１５とスイッチ１３とからなる
出力側クロック生成回路１９と、各部制御回路の命令を
行なうシステムコントローラ１６とから構成される。こ
こで、スイッチ１２と１３は、入力映像信号の画素クロ
ックの周波数がＡＤコンバータの動作可能なクロック周
波数よりも低い場合に端子ａを、動作可能周波数よりも
高い場合に端子ｂを選択するものである。例えば、NTSC
信号等の比較的に画素クロック周波数が低い動画像信号
の場合には端子aを、NTSC信号の2倍以上の画素クロック
周波数を有するHDTV等の静止画像の場合には端子bを選
択するように構成されている。また、入力信号は、映像
信号２０、映像出力用ディスプレイの水平同期信号２７
及び垂直同期信号２８である。
【００１５】次に図１の動作について説明する。
【００１６】まず、入力映像信号から同期分離回路７で
同期分離された水平同期信号２１から、ＰＬＬ回路８に
おいて映像信号の画素クロック２３を生成する。この画
素クロック２３は、直接スイッチ１２に供給するもの
と、分周器１７と移相器１８とを介してスイッチ１２に
供給するものとに分かれる。ここで分周器１７は画素ク
ロック２３をｎ分周（ただしｎは整数）し、垂直同期信
号２２毎に位相を３６０度／ｎずつシフトする処理を行
なう。切り替えスイッチ１２は、入力映像信号の画素ク
ロック２３の周波数がＡＤコンバータの動作可能周波数
よりも低い場合、端子ａを選択して画素クロック２３
を、入力映像信号の画素クロック２３の周波数がＡＤコ
ンバータの動作可能周波数よりも高い場合、端子ｂを選
択して分周クロック２４を出力する。スイッチ１２で選
択されたサンプリングクロック２５はＡＤ変換部２のサ
ンプリングクロック及び書込制御回路１０の動作クロッ
クとして用いられる。ＡＤ変換部２でサンプリングした
画像データ２６は、スイッチ３でフィールド毎にメモリ
１、メモリ２、・・・、メモリＮの順にメモリ部４のメ
モリを選択し、書き込まれる。
同期分離された水平同期信号２１から、ＰＬＬ回路８に
おいて映像信号の画素クロック２３を生成する。この画
素クロック２３は、直接スイッチ１２に供給するもの
と、分周器１７と移相器１８とを介してスイッチ１２に
供給するものとに分かれる。ここで分周器１７は画素ク
ロック２３をｎ分周（ただしｎは整数）し、垂直同期信
号２２毎に位相を３６０度／ｎずつシフトする処理を行
なう。切り替えスイッチ１２は、入力映像信号の画素ク
ロック２３の周波数がＡＤコンバータの動作可能周波数
よりも低い場合、端子ａを選択して画素クロック２３
を、入力映像信号の画素クロック２３の周波数がＡＤコ
ンバータの動作可能周波数よりも高い場合、端子ｂを選
択して分周クロック２４を出力する。スイッチ１２で選
択されたサンプリングクロック２５はＡＤ変換部２のサ
ンプリングクロック及び書込制御回路１０の動作クロッ
クとして用いられる。ＡＤ変換部２でサンプリングした
画像データ２６は、スイッチ３でフィールド毎にメモリ
１、メモリ２、・・・、メモリＮの順にメモリ部４のメ
モリを選択し、書き込まれる。
【００１７】ＰＬＬ回路８により生成された入力映像信
号の画素クロック２３の周波数がＡＤコンバータ２の動
作可能周波数よりも高い場合には、サンプリングクロッ
ク２５は画素クロック２３を分周した分周クロック２４
であるため、図２に示すように、画面３６ではメモリに
取り込まれる画像データ、すなわちサンプリングされる
画素３４は、サンプリングされない画素３５に対してｎ
画素置きになる。しかし、図３に示すように、フィール
ド毎に分周クロック２４の位相をシフトしているので、
ｎフィールド後には１画面分の画像データがサンプリン
グされるわけである。
号の画素クロック２３の周波数がＡＤコンバータ２の動
作可能周波数よりも高い場合には、サンプリングクロッ
ク２５は画素クロック２３を分周した分周クロック２４
であるため、図２に示すように、画面３６ではメモリに
取り込まれる画像データ、すなわちサンプリングされる
画素３４は、サンプリングされない画素３５に対してｎ
画素置きになる。しかし、図３に示すように、フィール
ド毎に分周クロック２４の位相をシフトしているので、
ｎフィールド後には１画面分の画像データがサンプリン
グされるわけである。
【００１８】一方、出力側動作については、出力側水平
同期信号２７からＰＬＬ回路１４によって生成される出
力用画素クロック２９は、ＤＡ変換部６のクロック及び
並直列変換部５の動作クロックとして用いられる。ま
た、出力用画素クロック２９はスイッチ１３に直接供給
するものと、分周器１５を介してスイッチ１３に供給す
るものとに分かれる。ここで、分周器１５は出力用画素
クロック２９をｎ分周するものである。またスイッチ１
３ではスイッチ１２と同様に、入力映像信号の画素クロ
ック２３の周波数がＡＤコンバータ２の動作可能周波数
よりも低い場合、端子ａを選択して出力用画素クロック
２９を、逆に高い場合は端子ｂを選択して分周クロック
３０を出力する。スイッチ１３から出力されたクロック
をメモリの読出クロック３１として用い、読出クロック
３１は読出制御回路１１に入力される。
同期信号２７からＰＬＬ回路１４によって生成される出
力用画素クロック２９は、ＤＡ変換部６のクロック及び
並直列変換部５の動作クロックとして用いられる。ま
た、出力用画素クロック２９はスイッチ１３に直接供給
するものと、分周器１５を介してスイッチ１３に供給す
るものとに分かれる。ここで、分周器１５は出力用画素
クロック２９をｎ分周するものである。またスイッチ１
３ではスイッチ１２と同様に、入力映像信号の画素クロ
ック２３の周波数がＡＤコンバータ２の動作可能周波数
よりも低い場合、端子ａを選択して出力用画素クロック
２９を、逆に高い場合は端子ｂを選択して分周クロック
３０を出力する。スイッチ１３から出力されたクロック
をメモリの読出クロック３１として用い、読出クロック
３１は読出制御回路１１に入力される。
【００１９】メモリ部４からのデータの読み出しの際に
は、入力映像信号２０の画素クロック周波数の高低に応
じて、以下のような２通りの読出方法を使い分けて読出
制御が行なわれる。
は、入力映像信号２０の画素クロック周波数の高低に応
じて、以下のような２通りの読出方法を使い分けて読出
制御が行なわれる。
【００２０】入力映像信号２０の画素クロック周波数が
ＡＤコンバータ２の動作可能周波数よりも低い場合、メ
モリ部４からのメモリの読み出しはメモリにデータが書
き込まれた順に、つまり、メモリ１、メモリ２、・・
・、メモリNと出力用垂直同期信号毎に順々に行われ
る。読み出された画像データ３２はＤＡ変換部６でアナ
ログ信号に変換されて出力される。ここで画像データ３
２を読み出すときの読出クロック３１は画素クロック２
９である。
ＡＤコンバータ２の動作可能周波数よりも低い場合、メ
モリ部４からのメモリの読み出しはメモリにデータが書
き込まれた順に、つまり、メモリ１、メモリ２、・・
・、メモリNと出力用垂直同期信号毎に順々に行われ
る。読み出された画像データ３２はＤＡ変換部６でアナ
ログ信号に変換されて出力される。ここで画像データ３
２を読み出すときの読出クロック３１は画素クロック２
９である。
【００２１】一方、入力映像信号２０の画素クロック周
波数がＡＤコンバータ２の動作可能周波数よりも高い場
合には、Ｎ個のメモリを読出クロック３１に同期して読
み出し、読み出された画像データは並直列変換部５に入
力される。この際、各メモリに複数画素置きに取り込ま
れた画素を入力映像信号の画素の順に並び替える処理を
する。並直列変換部５で並び替えられた画像データをＤ
Ａ変換部６でアナログ信号に変換して出力信号３３とし
て出力する。ここで、ＤＡ変換部６は入力映像信号２０
の画素クロックで動作可能なものを用い、入力映像信号
と同等の映像出力を可能とする。
波数がＡＤコンバータ２の動作可能周波数よりも高い場
合には、Ｎ個のメモリを読出クロック３１に同期して読
み出し、読み出された画像データは並直列変換部５に入
力される。この際、各メモリに複数画素置きに取り込ま
れた画素を入力映像信号の画素の順に並び替える処理を
する。並直列変換部５で並び替えられた画像データをＤ
Ａ変換部６でアナログ信号に変換して出力信号３３とし
て出力する。ここで、ＤＡ変換部６は入力映像信号２０
の画素クロックで動作可能なものを用い、入力映像信号
と同等の映像出力を可能とする。
【００２２】以上の実施例の流れをまとめると図４のよ
うになる。
うになる。
【００２３】原画像３７の映像信号の画素クロックの周
波数がＡDコンバータ２の動作可能な周波数よりも低い
場合は、画素クロックを直接ＡＤコンバータ２のサンプ
リングクロックに用いる（ダイレクトサンプリング）の
で、メモリ内の画素データ３８のように順次データが書
き込まれる。一方、原画像３７の映像信号の画素クロッ
クの周波数がＡDコンバータ２の動作可能な周波数より
も高い場合は、複数画素置きにサンプリングする方法
（サブサンプリング）を取り、各メモリ内の画素データ
３９から４２のように間引かれたものになる。したがっ
て、前者の場合はメモリから順次直接データを読み出し
て表示映像４３を表示するが、後者の場合ではメモリか
ら複数のデータを同時に読み出し、並直列変換を行なう
ことで画像データを元の映像信号の順序に変換して、表
示映像４３を表示する。
波数がＡDコンバータ２の動作可能な周波数よりも低い
場合は、画素クロックを直接ＡＤコンバータ２のサンプ
リングクロックに用いる（ダイレクトサンプリング）の
で、メモリ内の画素データ３８のように順次データが書
き込まれる。一方、原画像３７の映像信号の画素クロッ
クの周波数がＡDコンバータ２の動作可能な周波数より
も高い場合は、複数画素置きにサンプリングする方法
（サブサンプリング）を取り、各メモリ内の画素データ
３９から４２のように間引かれたものになる。したがっ
て、前者の場合はメモリから順次直接データを読み出し
て表示映像４３を表示するが、後者の場合ではメモリか
ら複数のデータを同時に読み出し、並直列変換を行なう
ことで画像データを元の映像信号の順序に変換して、表
示映像４３を表示する。
【００２４】次に第２の実施例を図５を用いて説明す
る。
る。
【００２５】図５はＲＧＢ３色の映像信号を１色ずつ３
フィ−ルドでサンプリングする画像処理回路のブロック
図、図６は図５の各ＡＤ変換部の回路図、図７は図５の
メモリ部の回路図である。
フィ−ルドでサンプリングする画像処理回路のブロック
図、図６は図５の各ＡＤ変換部の回路図、図７は図５の
メモリ部の回路図である。
【００２６】本実施例の映像表示装置１は、水平同期信
号２１から映像信号の画素クロック２３を生成するＰＬ
Ｌ回路８と、ＲＧＢ（赤、緑、青）３色用の映像信号を
切り替えるスイッチャ４４Ｒ、４４Ｇ、４４Ｂと、スイ
ッチャ４４Ｒ、４４Ｇ、４４Ｂで選択された映像信号を
サンプリングするＲＧＢ３色用のＡＤ変換部４５Ｒ、４
５Ｇ、４５Ｂと、ＡＤ変換部４５Ｒ、４５Ｇ、４５Ｂで
サンプリングされた画像データのメモリへの書き込みを
メモリ４７Ｒ、４７Ｇ、４７Ｂから選択するスイッチャ
４６と、画像データを取り込むメモリ部４７Ｒ、４７
Ｇ、４７Ｂと、メモリ部４７Ｒ、４７Ｂ、４７Ｂの書き
込みを制御する書込制御回路１０と、メモリ部４７Ｒ、
４７Ｇ、４７Ｂからの読み出しを制御する読出制御回路
１１と、出力用水平同期信号２７から出力用画素クロッ
ク２９を生成するＰＬＬ回路１４と、ＰＬＬ回路１４で
生成された画素クロック２９を３分周する分周器１５−
１と、ＰＬＬ回路１４からの画素クロック２９か分周器
１５−１からの分周クロック３０かを選択するスイッチ
１３と、ＰＬＬ回路１４で生成された画素クロック２９
でメモリから読み出された画像データをアナログ信号に
変換するＲＧＢ３色用のＤＡ変換部６Ｒ、６Ｇ、６Ｂ
と、各ブロックの制御を行なうシステムコントローラ１
６とから構成される。また、図６はＡＤ変換部４５Ｒ、
４５Ｇ、４５Ｂを示し、クロックを３分周する分周器５
０と、分周器５０で３分周された画素クロックの位相を
１２０度ずつシフトする制御を行なう移相器５１と、画
素クロック２３と分周ロック２４−１とを切り替えるス
イッチャ４９と、ＡＤコンバータ４８とからなる。図７
はメモリ部４７Ｒ、Ｇ、Ｂの内部の構成図を示し、３系
統のメモリ４７−１、４７−２、４７−３と、３相の並
列データを直列に変換する並直列変換部５２とから構成
される。
号２１から映像信号の画素クロック２３を生成するＰＬ
Ｌ回路８と、ＲＧＢ（赤、緑、青）３色用の映像信号を
切り替えるスイッチャ４４Ｒ、４４Ｇ、４４Ｂと、スイ
ッチャ４４Ｒ、４４Ｇ、４４Ｂで選択された映像信号を
サンプリングするＲＧＢ３色用のＡＤ変換部４５Ｒ、４
５Ｇ、４５Ｂと、ＡＤ変換部４５Ｒ、４５Ｇ、４５Ｂで
サンプリングされた画像データのメモリへの書き込みを
メモリ４７Ｒ、４７Ｇ、４７Ｂから選択するスイッチャ
４６と、画像データを取り込むメモリ部４７Ｒ、４７
Ｇ、４７Ｂと、メモリ部４７Ｒ、４７Ｂ、４７Ｂの書き
込みを制御する書込制御回路１０と、メモリ部４７Ｒ、
４７Ｇ、４７Ｂからの読み出しを制御する読出制御回路
１１と、出力用水平同期信号２７から出力用画素クロッ
ク２９を生成するＰＬＬ回路１４と、ＰＬＬ回路１４で
生成された画素クロック２９を３分周する分周器１５−
１と、ＰＬＬ回路１４からの画素クロック２９か分周器
１５−１からの分周クロック３０かを選択するスイッチ
１３と、ＰＬＬ回路１４で生成された画素クロック２９
でメモリから読み出された画像データをアナログ信号に
変換するＲＧＢ３色用のＤＡ変換部６Ｒ、６Ｇ、６Ｂ
と、各ブロックの制御を行なうシステムコントローラ１
６とから構成される。また、図６はＡＤ変換部４５Ｒ、
４５Ｇ、４５Ｂを示し、クロックを３分周する分周器５
０と、分周器５０で３分周された画素クロックの位相を
１２０度ずつシフトする制御を行なう移相器５１と、画
素クロック２３と分周ロック２４−１とを切り替えるス
イッチャ４９と、ＡＤコンバータ４８とからなる。図７
はメモリ部４７Ｒ、Ｇ、Ｂの内部の構成図を示し、３系
統のメモリ４７−１、４７−２、４７−３と、３相の並
列データを直列に変換する並直列変換部５２とから構成
される。
【００２７】次に、動作について説明する。
【００２８】本映像表示装置１においても前記した実施
例と同様に、入力映像信号の画素クロック２３の周波数
とＡＤコンバータ４８の動作可能周波数との関係で画像
データのサンプリング方法が異なる。
例と同様に、入力映像信号の画素クロック２３の周波数
とＡＤコンバータ４８の動作可能周波数との関係で画像
データのサンプリング方法が異なる。
【００２９】入力映像信号の画素クロック２３の周波数
がＡＤコンバータ４８の動作可能周波数よりも高い場
合、スイッチャ４４Ｒ、４４Ｇ、４４ＢはＲＧＢ３色の
うち同じ１色を選択し、各ＡＤ変換部４５Ｒ、４５Ｇ、
４５Ｂにその色の映像信号を出力する。また、映像信号
の水平同期信号２１を基にＰＬＬ回路８により再生され
た画素クロック２３は、各ＡＤ変換部に入力される。そ
の際、各ＡＤ変換部のスイッチャ４９では端子ｂを選択
し、画素クロック２３を分周器５０で３分周し、分周器
５０で分周された３分周クロックを、例えばＡＤ変換部
４５Ｒでは０度、ＡＤ変換部４５Ｇでは１２０度、ＡＤ
変換部４５Ｂでは２４０度と異なる位相にずらして、各
ＡＤコンバータ４８のサンプリングクロックとして用い
ている。ここで図８に示すように、各ＡＤ変換部のＡＤ
コンバータ４８でのサンプリングクロック２５は２５−
Ｒ、２５−Ｇ、２５−Ｂとそれぞれずらした位相を有し
ているため、全体として各ＡＤコンバータの３倍の動作
速度とすることができる。ただし、本サンプリング方法
では１フィールド時間内にＲＧＢのうち１色分のサンプ
リングを行うため、３色分入力するのに３フィールド分
の時間かかる。画像データのメモリへの書き込みについ
ては、各ＡＤコンバータの後段にあるスイッチャ４６に
より垂直同期信号毎に４７Ｒ、４７Ｇ、４７Ｂと順々に
選択し、各ＡＤコンバータ４８でサンプリングしたデー
タを選択されたメモリ部内の複数のメモリに別々に記録
する。たとえば、スイッチャ４６がメモリ部４７Ｒを選
択した場合を図７において説明すると、ＡＤ変換部４５
Ｒのデータ２５−１はメモリ４７−１に、ＡＤ変換部４
５Ｇのデータ２５−２はメモリ４７−２に、ＡＤ変換部
４５Ｂのデータ２５−３はメモリ４７−３にそれぞれ書
き込まれる。すなわち、１つのメモリ部には同一色のデ
ータが入る。そして、メモリに３色分の映像データが揃
った時点で、メモリ部４７Ｒ、４７Ｇ、４７Ｂの画像デ
ータを同時に読み出す。その際、メモリに書き込まれた
データをアドレス順に取り出し、並直列変換部５２で直
列の映像信号の順序に並べ換える。このようにして読み
出されたＲＧＢの画像データはＲＧＢそれぞれのＤＡ変
換部６Ｒ、６Ｇ、６Ｂでアナログ変換され、映像出力さ
れる。
がＡＤコンバータ４８の動作可能周波数よりも高い場
合、スイッチャ４４Ｒ、４４Ｇ、４４ＢはＲＧＢ３色の
うち同じ１色を選択し、各ＡＤ変換部４５Ｒ、４５Ｇ、
４５Ｂにその色の映像信号を出力する。また、映像信号
の水平同期信号２１を基にＰＬＬ回路８により再生され
た画素クロック２３は、各ＡＤ変換部に入力される。そ
の際、各ＡＤ変換部のスイッチャ４９では端子ｂを選択
し、画素クロック２３を分周器５０で３分周し、分周器
５０で分周された３分周クロックを、例えばＡＤ変換部
４５Ｒでは０度、ＡＤ変換部４５Ｇでは１２０度、ＡＤ
変換部４５Ｂでは２４０度と異なる位相にずらして、各
ＡＤコンバータ４８のサンプリングクロックとして用い
ている。ここで図８に示すように、各ＡＤ変換部のＡＤ
コンバータ４８でのサンプリングクロック２５は２５−
Ｒ、２５−Ｇ、２５−Ｂとそれぞれずらした位相を有し
ているため、全体として各ＡＤコンバータの３倍の動作
速度とすることができる。ただし、本サンプリング方法
では１フィールド時間内にＲＧＢのうち１色分のサンプ
リングを行うため、３色分入力するのに３フィールド分
の時間かかる。画像データのメモリへの書き込みについ
ては、各ＡＤコンバータの後段にあるスイッチャ４６に
より垂直同期信号毎に４７Ｒ、４７Ｇ、４７Ｂと順々に
選択し、各ＡＤコンバータ４８でサンプリングしたデー
タを選択されたメモリ部内の複数のメモリに別々に記録
する。たとえば、スイッチャ４６がメモリ部４７Ｒを選
択した場合を図７において説明すると、ＡＤ変換部４５
Ｒのデータ２５−１はメモリ４７−１に、ＡＤ変換部４
５Ｇのデータ２５−２はメモリ４７−２に、ＡＤ変換部
４５Ｂのデータ２５−３はメモリ４７−３にそれぞれ書
き込まれる。すなわち、１つのメモリ部には同一色のデ
ータが入る。そして、メモリに３色分の映像データが揃
った時点で、メモリ部４７Ｒ、４７Ｇ、４７Ｂの画像デ
ータを同時に読み出す。その際、メモリに書き込まれた
データをアドレス順に取り出し、並直列変換部５２で直
列の映像信号の順序に並べ換える。このようにして読み
出されたＲＧＢの画像データはＲＧＢそれぞれのＤＡ変
換部６Ｒ、６Ｇ、６Ｂでアナログ変換され、映像出力さ
れる。
【００３０】一方、入力映像信号の画素クロック２３の
周波数がＡＤ変換部４５の動作周波数よりも低い場合
は、各スイッチャ４４Ｒ、４４Ｇ、４４Ｂは各ＡＤ変換
部４５Ｒ、４５Ｇ、４５Ｂに入力される映像信号の色成
分がそれぞれ異なる色成分となるように映像信号のＲＧ
Ｂを選択し、各映像信号はそれぞれ各ＡＤ変換部に入力
される。また、各ＡＤ変換部内のスイッチャ４９は端子
ａを選択し、ＡＤコンバータ４８のサンプリングクロッ
クに映像信号の画素クロック２３を使用し、映像信号の
サンプリング、ＡＤ変換を行なう。このように３色同時
にサンプリングされた画像データは、スイッチャ４６で
ＲＧＢ用のそれぞれのメモリ部４７Ｒ、４７Ｇ、４７Ｂ
が選択され書き込まれる。すなわち、ＡＤ変換部４５Ｒ
でサンプリングされた画像データはメモリ部４７Ｒに、
ＡＤ変換部４５Ｇでサンプリングされた画像データはメ
モリ部４７Ｇに、ＡＤ変換部４５Ｂでサンプリングされ
た画像データはメモリ部４７Ｂにそれぞれ書き込まれ
る。メモリからの読み出しでは各メモリ部から同時に画
像データが読み出され、各ＤＡコンバータ６Ｒ、６Ｇ、
６Ｂでアナログ信号に変換され出力される。
周波数がＡＤ変換部４５の動作周波数よりも低い場合
は、各スイッチャ４４Ｒ、４４Ｇ、４４Ｂは各ＡＤ変換
部４５Ｒ、４５Ｇ、４５Ｂに入力される映像信号の色成
分がそれぞれ異なる色成分となるように映像信号のＲＧ
Ｂを選択し、各映像信号はそれぞれ各ＡＤ変換部に入力
される。また、各ＡＤ変換部内のスイッチャ４９は端子
ａを選択し、ＡＤコンバータ４８のサンプリングクロッ
クに映像信号の画素クロック２３を使用し、映像信号の
サンプリング、ＡＤ変換を行なう。このように３色同時
にサンプリングされた画像データは、スイッチャ４６で
ＲＧＢ用のそれぞれのメモリ部４７Ｒ、４７Ｇ、４７Ｂ
が選択され書き込まれる。すなわち、ＡＤ変換部４５Ｒ
でサンプリングされた画像データはメモリ部４７Ｒに、
ＡＤ変換部４５Ｇでサンプリングされた画像データはメ
モリ部４７Ｇに、ＡＤ変換部４５Ｂでサンプリングされ
た画像データはメモリ部４７Ｂにそれぞれ書き込まれ
る。メモリからの読み出しでは各メモリ部から同時に画
像データが読み出され、各ＤＡコンバータ６Ｒ、６Ｇ、
６Ｂでアナログ信号に変換され出力される。
【００３１】以上二つの実施例に加えて、ＡＤ変換後に
直並列変換順回路を設けてメモリへの書き込みクロック
をさらに遅くする処理や、メモリ書き込み後に拡大縮小
等の画像処理を行なう回路を設けて処理してもよい。
直並列変換順回路を設けてメモリへの書き込みクロック
をさらに遅くする処理や、メモリ書き込み後に拡大縮小
等の画像処理を行なう回路を設けて処理してもよい。
【００３２】
【００３３】
【００３４】
【００３５】
【００３６】
【００３７】
【００３８】
【００３９】
【００４０】
【００４１】
【００４２】
【００４３】
【００４４】
【００４５】
【００４６】次に第3の実施例を図９を用いて説明す
る。第３の実施例の映像表示装置は、ＡＤ変換部２と、
入力側クロック生成回路９と、メモリ部６３と、ＤＡ変
換部６と、読み出し側ＰＬＬ回路１４（図示せず）と、
メモリの書き込みを制御する書き込み制御回路１０と、
メモリの読み出しを制御する読出制御回路１１とから構
成されており、メモリ部６３、書込制御回路１０、読出
制御回路１１以外の各部分の動作は前述の実施例と同じ
である。本実施例は、メモリ内部の制御に特徴を有す
る。
る。第３の実施例の映像表示装置は、ＡＤ変換部２と、
入力側クロック生成回路９と、メモリ部６３と、ＤＡ変
換部６と、読み出し側ＰＬＬ回路１４（図示せず）と、
メモリの書き込みを制御する書き込み制御回路１０と、
メモリの読み出しを制御する読出制御回路１１とから構
成されており、メモリ部６３、書込制御回路１０、読出
制御回路１１以外の各部分の動作は前述の実施例と同じ
である。本実施例は、メモリ内部の制御に特徴を有す
る。
【００４７】本実施例のメモリ部６３の動作について説
明する。本実施例では、実施例１の第１の手段、すなわ
ち画素毎に画像データを取り込む場合であるが、図１０
の３８に示す実施例１と同様にしてメモリに順次画像デ
ータを書き込む。一方、第２の手段、すなわち複数画素
置きに複数のフィールドで画像データを取り込む場合で
は、メモリへの画像データの書き込み制御によって複数
アドレス置きになるようにしてデータを書き込み、結果
としてフィールド毎に書き込みアドレスを変えて画像デ
ータが書き込まれるようにする。すなわち、図１０には
４フィールドで１画面を取り込む場合のメモリ内の画素
データ６４を示しているが、このように書き込みアドレ
スをフィールド毎にずらすことによって、メモリに書き
込まれた画像データをメモリのアドレス順に読み出すこ
とができるので、メモリのアドレス上で画像データを原
画に復元することができる。
明する。本実施例では、実施例１の第１の手段、すなわ
ち画素毎に画像データを取り込む場合であるが、図１０
の３８に示す実施例１と同様にしてメモリに順次画像デ
ータを書き込む。一方、第２の手段、すなわち複数画素
置きに複数のフィールドで画像データを取り込む場合で
は、メモリへの画像データの書き込み制御によって複数
アドレス置きになるようにしてデータを書き込み、結果
としてフィールド毎に書き込みアドレスを変えて画像デ
ータが書き込まれるようにする。すなわち、図１０には
４フィールドで１画面を取り込む場合のメモリ内の画素
データ６４を示しているが、このように書き込みアドレ
スをフィールド毎にずらすことによって、メモリに書き
込まれた画像データをメモリのアドレス順に読み出すこ
とができるので、メモリのアドレス上で画像データを原
画に復元することができる。
【００４８】さらに第１から第３の実施例において、映
像信号の周波数の判別回路や、動画静止画の判別回路を
設けて、１フィールドで画像を取り込む手段にするか、
複数フィールドかけて画像を取り込む手段にするかを自
動的に選択する方法もある。動画静止画判別回路及び映
像信号の周波数判別回路については本発明には特に関わ
る部分がないので、ここでは割愛する。
像信号の周波数の判別回路や、動画静止画の判別回路を
設けて、１フィールドで画像を取り込む手段にするか、
複数フィールドかけて画像を取り込む手段にするかを自
動的に選択する方法もある。動画静止画判別回路及び映
像信号の周波数判別回路については本発明には特に関わ
る部分がないので、ここでは割愛する。
【００４９】
【発明の効果】本発明によれば、映像表示装置において
映像信号をディジタル変換する際に、映像信号の画素ク
ロックでサンプリングする方法と、映像信号を複数画素
置きに間引いてサンプリングし、複数のフィールドで１
画面分のデータをサンプリングする方法とを、入力映像
信号の画素クロックの周波数の高低に応じて切り替える
手段を設けたことで、高価な高速ＡＤＣを用いずに、Ａ
Ｄコンバータの動作可能周波数よりも高い画素クロック
周波数を有する高精細静止映像信号の画像処理とを可能
にする。
映像信号をディジタル変換する際に、映像信号の画素ク
ロックでサンプリングする方法と、映像信号を複数画素
置きに間引いてサンプリングし、複数のフィールドで１
画面分のデータをサンプリングする方法とを、入力映像
信号の画素クロックの周波数の高低に応じて切り替える
手段を設けたことで、高価な高速ＡＤＣを用いずに、Ａ
Ｄコンバータの動作可能周波数よりも高い画素クロック
周波数を有する高精細静止映像信号の画像処理とを可能
にする。
【図１】本発明の第１の実施例を示す回路ブロック図で
ある。
ある。
【図２】第１の実施例の第２のサンプリング方法の説明
図である。
図である。
【図３】第１の実施例の第２のサンプリング方法におけ
るクロック位相の説明図である。
るクロック位相の説明図である。
【図４】第１の実施例の画像データの処理フローを表す
図である。
図である。
【図５】本発明の第２の実施例を示す回路ブロック図で
ある。
ある。
【図６】図５のＡＤ変換部４５Ｒ、４５Ｇ、４５Ｂの詳
細説明図である。
細説明図である。
【図７】図５のメモリ部４７Ｒ、４７Ｇ、４７Ｂの詳細
説明図である。
説明図である。
【図８】第２の実施例の第２のサンプリング方法におけ
るクロック位相の説明図である。
るクロック位相の説明図である。
【図９】本発明の第３の実施例の信号処理回路の構成図
である。
である。
【図１０】第３の実施例のメモリの動作説明図である。
１…映像表示装置、２…ＡＤ変換部、４…メモリ部、５
…並直列変換部、６…ＤＡ変換部、８…ＰＬＬ回路、９
…入力側クロック生成回路、１０…書込制御回路、１１
…読出制御回路、１２、１３…クロック選択用スイッ
チ、１５…出力側分周器、１６…システムコントロー
ラ、１７…入力側クロック分周器、１８…移相器、１９
…出力側クロック生成回路、２０…入力映像信号、２１
…入力側水平同期信号、２２…入力側垂直同期信号、２
３…画素クロック、２４…分周クロック、２５…サンプ
リングクロック、２５−１…１フィールド目のサンプリ
ングクロック、２５−２…２フィールド目のサンプリン
グクロック、２５−３…３フィールド目のサンプリング
クロック、２５−４…４フィールド目のサンプリングク
ロック、２５−Ｒ…Ｒ(赤)用のＡＤコンバータのサンプ
リングクロック、２５−Ｇ…Ｇ(緑)用のＡＤコンバータ
のサンプリングクロック、２５−Ｂ…Ｂ(青)用のＡＤコ
ンバータのサンプリングクロック、２６…サンプリング
データ、２７…出力側水平同期信号、２８…出力側垂直
同期信号、２９…出力用画素クロック、３０…出力用分
周クロック、３１…読み出しクロック、３２…出力デー
タ、３３…出力映像信号、３４…サンプリングされる画
素、３５…サンプリングされない画素、３６…画面、３
７…原画像、３８、３９、４０、４１、４２…メモリ内
の画素デ−タ、４３…表示映像、４４Ｒ,Ｇ,Ｂ…スイッ
チャ、４５Ｒ,Ｇ,Ｂ…ＡＤ変換部、４６…スイッチャ、
４７Ｒ,Ｇ,Ｂ…メモリ部、４７−１, ４７−２,４７−
３…メモリ、４９…クロック選択用スイッチ、５２…３
相の並列データを直列にする並直列変換部。
…並直列変換部、６…ＤＡ変換部、８…ＰＬＬ回路、９
…入力側クロック生成回路、１０…書込制御回路、１１
…読出制御回路、１２、１３…クロック選択用スイッ
チ、１５…出力側分周器、１６…システムコントロー
ラ、１７…入力側クロック分周器、１８…移相器、１９
…出力側クロック生成回路、２０…入力映像信号、２１
…入力側水平同期信号、２２…入力側垂直同期信号、２
３…画素クロック、２４…分周クロック、２５…サンプ
リングクロック、２５−１…１フィールド目のサンプリ
ングクロック、２５−２…２フィールド目のサンプリン
グクロック、２５−３…３フィールド目のサンプリング
クロック、２５−４…４フィールド目のサンプリングク
ロック、２５−Ｒ…Ｒ(赤)用のＡＤコンバータのサンプ
リングクロック、２５−Ｇ…Ｇ(緑)用のＡＤコンバータ
のサンプリングクロック、２５−Ｂ…Ｂ(青)用のＡＤコ
ンバータのサンプリングクロック、２６…サンプリング
データ、２７…出力側水平同期信号、２８…出力側垂直
同期信号、２９…出力用画素クロック、３０…出力用分
周クロック、３１…読み出しクロック、３２…出力デー
タ、３３…出力映像信号、３４…サンプリングされる画
素、３５…サンプリングされない画素、３６…画面、３
７…原画像、３８、３９、４０、４１、４２…メモリ内
の画素デ−タ、４３…表示映像、４４Ｒ,Ｇ,Ｂ…スイッ
チャ、４５Ｒ,Ｇ,Ｂ…ＡＤ変換部、４６…スイッチャ、
４７Ｒ,Ｇ,Ｂ…メモリ部、４７−１, ４７−２,４７−
３…メモリ、４９…クロック選択用スイッチ、５２…３
相の並列データを直列にする並直列変換部。
フロントページの続き
(72)発明者 井上 文夫
神奈川県横浜市戸塚区吉田町292番地株
式会社日立製作所生産技術研究所内
(72)発明者 荻野 正規
神奈川県横浜市戸塚区戸塚町216番地株
式会社日立製作所情報映像事業部内
(72)発明者 岩永 正朗
神奈川県横浜市戸塚区戸塚町216番地株
式会社日立製作所情報映像事業部内
(72)発明者 山本 清
神奈川県横浜市戸塚区戸塚町216番地株
式会社日立製作所情報映像事業部内
(72)発明者 江渡 正容
千葉県茂原市早野3300番地株式会社日立
製作所電子デバイス事業部内
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04N 5/68
Claims (5)
- 【請求項１】入力映像信号をＡＤ変換してメモリに記録
する手段を有する映像表示装置であって、 前記入力映像信号の水平同期信号に基づいて、画素クロ
ックを生成するＰＬＬ回路と、 前記ＰＬＬ回路から出力された前記画素クロックを分周
する分周手段と、 該分周したクロックを垂直同期信号毎に所定量だけクロ
ック位相をシフトする位相シフト手段と、 該シフトした分周クロックと前記画素クロックの何れか
をサンプリングクロックとしてＡＤ変換部へ供給する切
り替え手段とを備え、 該切り替え手段は、前記入力映像信号が周波数の低い動
画映像信号の場合に前記画素クロックを選択し、前記入
力映像信号が高精細静止画映像信号の場合に前記シフト
された分周クロックを選択するように切り替え、前記動
画映像信号と前記高精細静止画映像信号の何れの入力映
像信号に対してもＡＤ変換してメモリに記録するように
構成した ことを特徴とする映像表示装置。 - 【請求項２】R、G、B3種類の入力映像信号をＡＤ変換し
てメモリに記録する手段を有する映像表示装置であっ
て、 前記入力映像信号の水平同期信号に基づいて、画素クロ
ックを生成するＰＬＬ回路と、 前記ＰＬＬ回路から出力された前記画素クロックを３分
周し、１２０度ずつ位相の異なる３個の３分周クロック
を生成する分周クロック生成手段と、 該３分周クロックのそれぞれを、垂直同期信号の入力毎
に１２０度ずつクロック位相をシフトする位相シフト手
段と、 位相シフトされたそれぞれの分周クロックと前記画素ク
ロックの何れかをサンプリングクロックとしてＲＧＢ用
の３種類のＡＤ変換部へそれぞれ供給する切り替え手段
とを備え、該切り替え手段は、前記入力映像信号が周波数の低い動
画ＲＧＢ映像信号の場 合に前記画素クロックを選択し、 前記入力映像信号が高精細静止画ＲＧＢ映像信号の場合
に前記シフトされた分周クロックを選択するように切り
替え、 前記ＲＧＢ用の３種類のＡＤ変換部は、各フィー
ルド毎に同一色の映像信号をサンプリングし、垂直同期
信号毎にサンプリングする色信号を逐次循環的に切り替
えて、３フィールド期間でＲＧＢ３色分の映像信号をサ
ンプリングするように処理し 、 前記動画ＲＧＢ映像信号
と前記高精細静止画ＲＧＢ映像信号の何れの入力ＲＧＢ
映像信号に対してもＡＤ変換してメモリに記録するよう
に構成したことを特徴とする映像表示装置。 - 【請求項３】前記ＡＤ変換部の後段に複数のメモリを有
し、サンプリングした画像データを垂直同期信号毎に別
々のメモリに書き込む手段と、 前記切り替え手段が前記画素クロックを選択した場合
に、前記複数のメモリから読み出されたデータを直接出
力する第1の出力手段と、 前記切り替え手段が前記シフトされた分周クロックを選
択した場合に、前記複数のメモリから読み出されたデー
タを並直列変換して元の映像信号の順に並べ替えて出力
する第２の出力手段とを備えることを特徴とする請求項
１記載の映像表示装置。 - 【請求項４】前記切り替え手段が前記分周クロックを選
択した場合に、ＡＤ変換部でサンプリングした画像デー
タをメモリ内に複数アドレス置きに書き込む手段と、 該書き込みアドレスを垂直同期信号ごとにシフトしてデ
ータを取り込む手段とを備えることを特徴とする請求項
１記載の映像表示装置。 - 【請求項５】入力映像信号をＡＤ変換してメモリに記録
する手段を有する映像表示装置であって、 前記入力映像信号の水平同期信号に基づいて、画素クロ
ックを生成する第1のＰＬＬ回路と、 前記第1のＰＬＬ回路から出力された前記画素クロック
を分周する分周手段と、 該分周したクロックを垂直同期信号毎に３６０／分周値
だけクロック位相をシフトする位相シフト手段と、 該シフトした分周クロックと前記画素クロックとを、前
記画素クロックの周波数値に基づいて切り替えて、サン
プリングクロックとしてＡＤ変換部へ供給する第1の切
り替え手段と、 前記ＡＤ変換部の後段に、サンプリングした画像データ
を直並列変換する手段と、 出力する映像信号の水平同期信号に基づいて、出力画素
クロックを生成する出力画素用の第2のＰＬＬ回路と、 該第2のＰＬＬ回路で生成する出力用画素クロックと該
出力用画素クロックを分周したクロックの何れかを切り
替えて、前記ＤＡ変換部にクロックとして供給する第２
の切り替え手段とを備えることを特徴とする映像表示装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31977394A JP3365103B2 (ja) | 1993-12-24 | 1994-12-22 | 映像表示装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32690793 | 1993-12-24 | ||
| JP5-326907 | 1993-12-24 | ||
| JP31977394A JP3365103B2 (ja) | 1993-12-24 | 1994-12-22 | 映像表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07231417A JPH07231417A (ja) | 1995-08-29 |
| JP3365103B2 true JP3365103B2 (ja) | 2003-01-08 |
Family
ID=26569824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31977394A Expired - Fee Related JP3365103B2 (ja) | 1993-12-24 | 1994-12-22 | 映像表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3365103B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100354073B1 (ko) * | 2001-01-09 | 2002-09-28 | 삼성전자 주식회사 | 이미지 데이터 처리장치 |
-
1994
- 1994-12-22 JP JP31977394A patent/JP3365103B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07231417A (ja) | 1995-08-29 |
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