JP3180624B2 - テレビジョンカメラ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はテレビジョンカメラ装置
に係り、特に被写体を撮像して標準方式映像信号よりも
高精細度のハイビジョン方式の映像信号を生成出力する
テレビジョンカメラ装置に関する。

【０００２】

【従来の技術】近年、マルチメディアなる発想からテレ
ビジョンとコンピュータの融合、テレビジョンのワイド
化やコンピュータディスプレイの高画質化などにより映
像信号の走査線数やモニタ装置の画面の縦横比の種類が
非常に多くなってきた。

【０００３】そこで、従来より内部に方式変換装置（ス
キャンコンバータ）を用いて縦横比変換などの方式変換
して所望の方式の映像信号を生成出力するテレビジョン
カメラ装置が知られている。この方式変換装置として
は、例えば各種のコンピュータで製作されたコンピュー
タグラフィックス画像やＣＡＤ画像を縦横比が例えば
４：３に調整して、ＮＴＳＣ方式あるいはＰＡＬ方式の
標準方式映像信号に変換したり、ＨＤＴＶ（ハイビジョ
ン）画像を上記の標準方式映像信号に変換したり、ま
た、走査方式がインターレース方式でもノンインターレ
ース方式であっても自動的に走査方式を判定して高品位
のＮＴＳＣ方式又はＰＡＬ方式フォーマットの映像信号
に変換したり、更には複合映像信号、コンポーネント映
像信号、三原色信号、輝度信号と搬送色信号などの各種
の映像信号出力に変換できる機能を有する。

【０００４】また、標準方式映像信号よりも高精細度の
ハイビジョン方式の映像信号を生成出力するテレビジョ
ンカメラ装置も従来より知られているが、このものはハ
イビジョン方式専用の撮像素子を用いた構成であるた
め、走査線数変換が不要で前記方式変換回路を有しない
ために、上記の方式変換回路を備えた従来のテレビジョ
ンカメラ装置よりも低価格にできる。

【０００５】

【発明が解決しようとする課題】しかるに、上記の従来
のテレビジョンカメラ装置のうち前者のテレビジョンカ
メラ装置では、内部に設けられている、映像信号を取り
込みハイビジョン方式を含む所望の方式の映像信号に方
式変換する方式変換装置が、信号取り込み回路その他の
汎用性を高めるための各種回路など多くの機能を盛り込
んでいるために装置全体が極めて高価であるという問題
がある。

【０００６】ところで、ハイビジョン規格は、周知のよ
うにディジタル画像処理や電荷結合素子（ＣＣＤ）撮像
素子を用いて撮像するなどの現状から走査線数のみなら
ず、水平画素数やサンプリングレート迄定められてお
り、走査線数は１１２５本（有効走査線数は１０３５
本）、画面の縦横比は９：１６で、輝度信号や三原色信
号の有効水平画素数は１９２０であるため、画素の形状
が正方形ではない。

【０００７】しかし、画素を正方形にした方がコントア
（画のエッジ強調）処理等で有利な点があるため、有効
水平画素数１９２０である各画素を正方形とするため
に、有効走査線数を１０３５本から１０８０（＝１９２
０×９／１６）本とする提案もある。

【０００８】しかるに、上記の従来のテレビジョンカメ
ラ装置のうち後者のテレビジョンカメラ装置では、上記
のハイビジョン規格に適合した専用の撮像素子及び内部
回路を有しているため、有効走査線数１０８０本方式に
対応できないという問題がある。

【０００９】本発明は上記の点に鑑みなされたもので、
多くの種類の方式の映像信号を安価な構成で生成出力し
得るテレビジョンカメラ装置を提供することを目的とす
る。

【００１０】

【課題を解決するための手段】本発明は上記の目的を達
成するため、被写体を撮像して得たＲ、Ｇ、Ｂの各動画
像信号を、有効走査線数が標準方式映像信号よりも多く
かつこの有効走査線数が互いに異なる２つの高精細方式
映像信号としてそれぞれ選択出力可能とし、かつ２つの
高精細方式映像信号のうちの有効走査線数が多い一方の
高精細方式映像信号から有効走査線数が少ない他方の高
精細方式映像信号を生成する際には、他方の高精細方式
映像信号を再生した再生画像の縦伸びを除去可能な構成
を有するテレビジョンカメラ装置であって、前記Ｒ、
Ｇ、Ｂの各動画像信号のうちの少なくとも２の動画像信
号が互いに１／２画素のずれを有するように前記Ｒ、
Ｇ、Ｂの各動画像信号を出力する撮像手段と、前記撮像
手段からそれぞれ出力する複数の前記Ｒ、Ｇ、Ｂの各動
画像信号に応じた複数の映像信号を書き込むメモリ手段
と 、 前記メモリ手段からそれぞれ読み出され、かつ互
いに１／２画素のずれを有する複数の映像信号を用い
て、所定のタイミングで１の高精細方式映像信号を生成
出力する出力手段と、前記メモリ手段への書込みタイミ
ングである第１のタイミング信号と、前記メモリ手段か
らの読出しタイミングであると共に前記出力手段の前記
所定のタイミングである第２のタイミング信号とを、前
記他方の高精細方式映像信号を再生した再生画像の縦伸
びを除去するように、それぞれ独立した周波数に設定し
て出力するタイミング発生手段とを有する構成としたも
のである。

【００１１】更に、本発明では、再生すべき前記他方の
高精細方式映像信号を有効走査線数Ｎ本、有効水平画素
数Ｍ画素（Ｍは偶数）、画面の縦横比をａ：ｂとしたと
き、前記各撮像素子はそれぞれ、有効走査線数が（Ｍ×
ａ／ｂ）本、有効水平画素数がＭ／２画素であり、前記
タイミング発生手段が設定する前記第２のタイミング信
号の周波数は、前記第１のタイミング信号の周波数を
｛Ｎ／（Ｍ×ａ／ｂ）｝倍した値に最も近い水平走査周
波数の自然数倍である構成としたものである。

【００１２】

【００１３】

【００１４】

【００１５】

【００１６】

【００１７】

【実施例】次に、本発明の実施例について図面と共に説
明する。図１は本発明になるテレビジョンカメラ装置の
第１実施例のブロック図を示す。本実施例はハイビジョ
ン規格に準拠した映像信号を生成出力するテレビジョン
カメラ装置である。ここで、ハイビジョン規格は、前記
したように走査線数は１１２５本（有効走査線数は１０
３５本）、画面の縦横比は９：１６で、輝度信号及び三
原色信号の有効水平画素数は１９２０、色差信号の有効
水平画素数は９６０、フィールド周波数６０Ｈｚ、水平
走査周波数３３．７５ｋＨｚであり、画素の形状は正方
形ではない。

【００１８】本実施例は各画素の形状が正方形の方がコ
ントア処理等で有利であることに鑑み、汎用のＣＣＤを
使用して各画素の形状が正方形であるハイビジョン映像
信号を生成出力するものである。ここで、有効水平画素
数は規格と同一のままとして、有効水平画素数１９２０
である各画素を正方形とするためには、図２に示すよう
に、有効走査線数を１０３５本から１０８０（＝１９２
０×９／１６）本とする必要がある。また、有効走査線
数は規格の１０３５本と同一のままとして、有効水平画
素数１９２０である各画素を正方形とするためには、有
効水平画素数は１９２０から１８４０（＝１０３５×１
６／９）に変更する必要がある。

【００１９】そこで、本実施例は、上記の有効走査線数
の両方式に対応できるように設計すると共に、有効走査
線数１０８０本で有効水平画素数が１９２０画素、ある
いは有効走査線数１０３５本で有効水平画素数が１８４
０画素であるハイビジョン映像信号を生成出力するもの
である。

【００２０】また、規格では有効走査線数の差はそのま
ま垂直ブランキング期間の差となるが、有効水平時間は
上記の有効走査線数１０８０本方式と１０３５本方式と
もに同一である。そこで、有効走査線数１０３５本方式
では、水平画素読み出しレートを（１８４０／１９２
０）に変更しなければならないが、本発明ではこれをＣ
ＣＤ読み出しクロックでは行わないで、その後の処理で
行うことを特徴とする。

【００２１】次に、図１の第１実施例の構成及び動作に
ついて説明する。同図中、図示しない被写体からの映像
は、レンズ（図示せず）を介してプリズム１１により青
（Ｂ）、緑（Ｇ）及び赤（Ｒ）の３原色に分離されて、
それぞれの原色信号がＣＣＤ１２ａ、１２ｂ及び１２ｃ
に入射されて像を結ぶ。

【００２２】ここで、本実施例で用いられるＣＣＤ１２
ａ、１２ｂ及び１２ｃは、水平画素数がハイビジョン規
格と同一の１９２０画素ある極めて高価なハイビジョン
方式専用のものではなく、ハイビジョン規格の水平画素
数の１／２倍の９６０画素である、公知の画素ずらし処
理技術を応用した、安価なＣＣＤが用いられている（例
えば、μｐＤ３６２１）。ただし、本実施例ではＣＣＤ
１２ａ、１２ｂ及び１２ｃに結ばれる像が、有効走査線
数１０８０本、有効水平画素数１９２０（ＣＣＤ単品で
は９６０）、画面の縦横比が９：１６であるように設計
されている。

【００２３】ここで、本実施例で用いる有効水平画素数
９６０、有効水平走査線数１０８０本のＣＣＤ１２ａ、
１２ｂ及び１２ｃで、ハイビジョン方式と同一の有効水
平走査線数１０３５本で円を撮像すると、この場合の画
面の縦横比が図１０（Ａ）に示すように８．６２５：１
６であり、これを画面の縦横比が９：１６のハイビジョ
ン方式のディスプレイでそのまま表示すると、同図
（Ｂ）に示すように、縦方向に長軸を有する縦伸び楕円
となる。そこで、本実施例装置内の信号処理により、図
１０（Ｃ）に示すように水平画素を画面両サイドで略２
０画素ずつ合わせて４０画素切り捨て、その分画像を水
平方向に引き伸ばして画面の縦横比が９：１６の真円の
像が得られるようにしている。

【００２４】ＣＣＤ１２ａ、１２ｂ及び１２ｃからそれ
ぞれ出力された水平画素数９６０のＢ、Ｇ及びＲの各原
色信号には、映像信号成分以外の信号が含まれているの
で、これらの各原色信号はサンプル及びホールド回路
（Ｓ＆Ｈ回路）１３ａ、１３ｂ及び１３ｃに別々に供給
されて映像信号成分のみがサンプル及びホールドされて
出力された後、前処理回路１４ａ、１４ｂ及び１４ｃに
それぞれ供給される。

【００２５】前処理回路１４ａ、１４ｂ及び１４ｃはそ
れぞれ次段の８ビットＡＤ変換器（ＡＤＣ）１５ａ、１
５ｂ及び１５ｃのダイナミックレンジを補うために、入
力された映像信号成分（原色信号）に対して、ガンマ処
理、ニー処理、ＣＣＤ出力とＡＤＣ入力レベルの整合等
の処理を施してＡＤＣ１５ａ、１５ｂ及び１５ｃに供給
して８ビットのディジタル信号に変換させる。

【００２６】一方、位相比較器１６、電圧制御型水晶発
振器（ＶＣＸＯ）１７、タイミングパルス発生回路１８
及びタイミング発生器２０からなる第１のフェーズ・ロ
ックド・ループ（ＰＬＬ）回路により、上記の各回路の
クロックが生成される。ＶＣＸＯ１７は基本となる７
４．２５ＭＨｚで自走発振する。タイミングパルス発生
回路１８はカウンタと論理回路とからなる回路で、水平
レートのタイミングパルスと垂直レートのタイミングパ
ルスを生成する。

【００２７】カメラの外部同期（ＧＥＮ ＬＯＣＫ）機
能のために、外部複合同期信号を同期分離回路（図示せ
ず）により水平同期信号と垂直同期信号（フレーム検出
信号）とに分離し、そのうち水平同期信号が位相比較器
１６に供給され、ここでタイミングパルス発生回路１８
よりの水平レートのタイミングパルスと位相比較され
て、それらの位相誤差に応じた位相誤差電圧に変換され
た後、ＶＣＸＯ１７に制御電圧として供給されてその出
力発振周波数を可変制御する。

【００２８】このＶＣＸＯ１７の出力信号はタイミング
パルス発生回路１８に供給される。この位相比較器１
６、ＶＣＸＯ１７、タイミング発生器２０及びタイミン
グパルス発生回路１８からなる第１のＰＬＬ回路は、位
相比較器１６での位相誤差が零となるように動作する。
垂直については、垂直タイミングでタイミングパルス発
生回路１８と同期信号発生器（ＳＳＧ）１９とをリセッ
トして同期をとるようにしている。同期信号発生器（Ｓ
ＳＧ）１９はタイミングパルス発生回路１８と実質一体
となって水平同期信号、垂直同期信号及びブランキング
信号を生成する。

【００２９】また、ＶＣＸＯ１７の出力信号はタイミン
グ発生器２０にも供給される。タイミング発生器２０
は、タイミング発生部（ＴＧ）と第１及び第２の位相調
整器（いずれも図示せず）より構成されており、ＶＣＸ
Ｏ１７の出力信号がそのタイミング発生部に供給され
（タイミングパルス発生回路１８から同期用パルスも入
力されているが省略）、ここでＣＣＤ１２ａ、１２ｂ及
び１２ｃを駆動するのに必要な駆動信号を生成し、その
駆動信号を駆動回路２１に供給して電力増幅させた後Ｃ
ＣＤ１２ａ、１２ｂ及び１２ｃに供給する一方、サンプ
リングパルスをタイミング発生部で生成し、上記第１の
位相調整器を通してサンプル及びホールド回路１３ａ、
１３ｂ及び１３ｃにそれぞれ供給する。

【００３０】また、これと同時に、タイミング発生器２
０内のタイミング発生部はＶＣＸＯ１７からの出力信号
周波数７４．２５ＭＨｚを３７．１２５ＭＨｚに１／２
分周し、この分周パルスを内部の第２の位相調整器を通
してタイミングパルス発生回路１８に供給する。これに
より、位相比較器１６、ＶＣＸＯ１７、タイミング発生
器２０及びタイミングパルス発生回路１８はＰＬＬ回路
を構成し、外部入力水平同期信号に同期した、ＣＣＤ駆
動信号とタイミングパルス発生回路１８の出力タイミン
グパルスとを生成させ、それらを一定に管理する。ま
た、タイミング発生器２０内のタイミング発生部により
生成されたパルスは、内部の第２の位相調整器により位
相調整できるようにしたことにより、ＡＤＣ１５ａ、１
５ｂ及び１５ｃの取り込みタイミングの微調整を行って
いる。

【００３１】一方、タイミングパルス発生回路１８から
は前処理回路１４ａ、１４ｂ及び１４ｃにブラックレベ
ルクランプパルスが、ＡＤＣ１５ａ、１５ｂ及び１５ｃ
にストローブ信号がそれぞれ供給される。プロセッサ２
３ａ、２３ｂ及び２３ｃは、ＡＤＣ１５ａ、１５ｂ及び
１５ｃからのディジタル原色信号がデータ入力端子に入
力され、また、タイミングパルス発生回路１８から書き
込みクロックが端子ＳＷＣＫに、書き込み開始タイミン
グを制御する信号がライトイネーブル端子ＷＥに、更に
マスタクロックが端子ＭＣＫに入力される。プロセッサ
２３ａ、２３ｂ及び２３ｃの動作は後述する。

【００３２】更に、タイミングパルス発生回路１８の出
力パルスは、位相比較器２４に供給され、ここでタイミ
ングパルス発生回路２６よりのパルスと位相比較され、
それらの位相差に応じた位相誤差電圧とされた後、ＶＣ
ＸＯ２５に供給されてその出力発振周波数を可変制御す
る。ＶＣＸＯ２５の出力信号はタイミングパルス発生回
路２６に供給される。この位相比較器２４、ＶＣＸＯ２
５及びタイミングパルス発生回路２６からなる第２のＰ
ＬＬ回路により、タイミングパルスが生成される。

【００３３】ここで、ＶＣＸＯ２５の出力発振周波数は
書き込み側のＶＣＸＯ１７の出力発振周波数とテレビジ
ョン方式の有効走査線数との積にＣＣＤの有効走査線数
を除算した値７１．５６２ＭＨｚ（＝７４．２５ＭＨｚ
×１０３５／１０８０）としたいところであるが、水平
走査周波数３３．７５ｋＨｚの整数倍にしないとＰＬＬ
回路が構成できないので、本実施例では上記の７１．５
６２ＭＨｚに最も近い水平走査周波数の整数倍の周波数
に設定されている。

【００３４】すなわち、ＶＣＸＯ１７の出力発振周波数
７４．２５ＭＨｚは水平走査周波数３３．７５ｋＨｚの
２２００倍の周波数であり、これを１０３５／１０８０
倍すると水平走査周波数の２１０８．３３３倍となるの
で、ＶＣＸＯ２５の出力発振周波数は水平走査周波数の
２１０８倍の周波数である７１．１４５ＭＨｚに設定さ
れている。

【００３５】タイミングパルス発生回路２６はカウンタ
と論理回路より構成された回路で、水平レートのタイミ
ングパルスと垂直レートのタイミングパルスとを作り出
している。このタイミングパルス発生回路２６で生成さ
れるタイミングパルスと、前記タイミングパルス発生回
路１８で生成されるタイミングパルスとの関係を制御す
るのが位相比較器２４であり、タイミングパルス発生回
路１８で生成された水平レートのタイミングパルスとタ
イミングパルス発生回路２６で生成された水平レートの
タイミングパルスを位相比較して誤差電圧を出力し、Ｖ
ＣＸＯ２５の発振周波数を可変制御することにより位相
誤差を零にするように動作している。これにより、プロ
セッサ２３ａ、２３ｂ及び２３ｃの書き込み側のタイミ
ングと読み出し側のタイミングとが管理されている。

【００３６】ここで、本実施例では水平画素を２倍にす
る処理を行う。この処理のキーは、Ｇ信号を出力するＣ
ＣＤに対してＢ信号、Ｒ信号を出力する他の２つのＣＣ
Ｄを１／２画素水平方向にずらして取り付けてあるとこ
ろで、Ｇ信号の処理はＧ信号の画素に隣接する画素の中
間を補完するデータを作るに当たり、２つのＣＣＤから
出力されたＢ信号及びＲ信号を活用し、Ｂ信号とＲ信号
の処理はＧ信号を出力するＣＣＤの出力Ｇ信号を活用し
て隣接する画素と画素の間のデータを作り出すところに
あり、３原色を撮像した場合を除き実用上問題の無い補
完データが得られる。

【００３７】このいわゆる画素ずらし処理を行うため
に、ディジタル信号処理を行うプロセッサ２３ａにはＡ
ＤＣ１５ａ、１５ｂ及び１５ｃよりそれぞれ出力された
Ｂ、Ｇ及びＲの３つの原色信号が入力され、プロセッサ
２３ｂにはＢ及びＧの２つの原色信号が入力され、プロ
セッサ２３ｃにはＲ及びＧの２つの原色信号が入力され
る。このようにして、プロセッサ２３ａ、２３ｂ及び２
３ｃのそれぞれからは、ＣＣＤ１２ａ、１２ｂ及び１２
ｃの出力画素データとこれらの画素と画素の間を補完す
る画素データに関する２系統のディジタル信号が取り出
される。

【００３８】プロセッサ２３ａ、２３ｂ及び２３ｃから
読み出された各２系統のディジタル信号（画素データ）
は、ＢＬＫ付加回路２８ａ、２８ｂ及び２８ｃに並列に
供給されてＳＳＧ１９からのブランキング信号ＢＬＫが
付加された後、ＤＡ変換器（ＤＡＣ）２９ａ、２９ｂ及
び２９ｃにそれぞれ供給されてアナログ映像信号（原色
信号）に変換される。これら各２系統のアナログ映像信
号は、マルチプレクサ（ＭＰＸ）３０ａ、３０ｂ及び３
０ｃにそれぞれ並列に入力され、ここでタイミングパル
ス発生回路２６よりのタイミングパルスに基づいて交互
に切り換えられて直列に並び換えられて２倍のレートの
アナログ映像信号とされ、有効水平画素数１９２０画素
に相当したアナログ映像信号が得られることになる。

【００３９】ＭＰＸ３０ａ、３０ｂ及び３０ｃからそれ
ぞれ直列に取り出されたアナログ原色信号は、同期付加
回路３１ａ、３１ｂ及び３１ｃにそれぞれ供給されてＳ
ＳＧ１９からの同期信号が付加されてアナログ信号であ
るＢ、Ｇ及びＲの原色信号とされて出力される。この原
色信号は図示しない後段のマトリクス回路により輝度信
号Ｙと２種類の色差信号Ｐｂ及びＰｒとに生成されて切
換出力できるようにされている。

【００４０】マイクロコンピュータ２７は、マン・マシ
ンインターフェースで人の操作によりプロセッサ２３
ａ、２３ｂ及び２３ｃで行われる処理の効果量を制御す
るもので、本実施例の要旨とは直接関係しない。

【００４１】次に、本実施例の要部を構成するプロセッ
サ２３ａ、２３ｂ及び２３ｃの機能について図３と共に
説明する。プロセッサ２３ａ、２３ｂ及び２３ｃはそれ
ぞれ図３に示すように、データインプットレジスタ（Ｄ
ＩＲ）と称され、８ビット並列入力ポートを備えた８ビ
ット×９６０段の１ワード直列入力９６０ワード並列出
力シフトレジスタ２３１，２３２，２３３と、９６０ワ
ードの並列入出力ポートを備えたレジスタファイル（Ｒ
Ｆ）２３４と、データアウトプットレジスタ（ＤＯＲ）
と称され、９６０ワード並列入力１ワード直列出力の８
ビット×９６０段構成のシフトレジスタ２３５，２３６
とから本実施例の機能を実現する構成とされている。

【００４２】なお、ＤＩＲ２３１〜２３３は画素データ
が２入力の場合は２つでよい。また、レジスタファイル
２３４は、単なるレジスタではなく、プロセッサとして
の機能も利用され画素と画素の間の補完データ作成を行
っている。

【００４３】次に、図３に示すプロセッサの動作につい
て説明する。前記したようにＣＣＤ１２ａ、１２ｂ及び
１２ｃより読み出され、更にＡＤＣ１５ａ、１５ｂ及び
１５ｃでアナログ・ディジタル変換されて得られたディ
ジタル原色信号が、映像データとして対応するプロセッ
サ２３ａ、２３ｂ又は２３ｃのＤＩＲ２３１のデータ入
力端子ＤＩＮに８ビット並列に入力され、この映像デー
タはライトイネーブル端子ＷＥが所定論理値のときに直
列書き込みクロック端子ＳＷＣＫに直列に印加される直
列転送クロックに同期して次々と書き込まれていき、１
ライン分書き込まれると９６０ワードすべてが同時にＲ
Ｆ２３２へ転送される。

【００４４】ＲＦ２３２にはプロセッシングエレメント
（ＰＥ）があり、プログラムにより信号処理が可能であ
るが、ここではファーストインファーストアウト（ＦＩ
ＦＯ）の記憶機能が使用され、９６０並列入力データを
一時記憶してから入力された順に９６０ワード並列にＤ
ＯＲ２３３へ出力する。

【００４５】ＤＯＲ２３３は、リードイネーブル端子Ｒ
Ｅが所定論理値のときに並列に書き込まれた９６０ワー
ドの映像データを、直列読み出しクロック端子ＳＲＣＫ
に直列に印加される直列転送クロックに同期して次々と
直列に読み出し、ＤＩＲ２３１に入力されたときと同じ
順序で映像データとして送り出す。

【００４６】このように、本実施例では書き込みレジス
タであるＤＩＲ２３１と読み出しレジスタであるＤＯＲ
２３３が独立しているために、書き込みクロックレート
と読み出しクロックレートを互いに独立した異なるレー
トに設定できる。ここで、上記の書き込み用直列転送ク
ロックと読み出し用直列転送クロックとは、有効走査線
数１０３５本で有効水平画素数が１８４０画素であるハ
イビジョン映像信号を生成出力するときには、書き込み
用直列転送クロックは７４．２５ＭＨｚであるが、読み
出し用直列転送クロックは前記したように７１．１４５
ＭＨｚとされる。

【００４７】なお、本実施例で重要な機能はＤＩＲ２３
１及びＤＯＲ２３３であり、ＲＦ２３２は付録的なもの
であるので省略することも可能である。また、有効走査
線数１０８０本で有効水平画素数が１９２０画素のハイ
ビジョン映像信号出力時には、上記のプロセッサ２３
ａ、２３ｂ及び２３ｃの書き込み用直列転送クロックと
読み出し用直列転送クロックとは、それぞれ同一の７
４．２５ＭＨｚに設定される。

【００４８】また、書き込み側タイミングと読み出し側
タイミングとの関係は、ＳＳＧ１９で発生した同期信号
等とプロセッサ２３ａ、２３ｂ及び２３ｃからそれぞれ
読み出された映像データの位相関係より決定されてお
り、双方の位相を安定に保持するためには、位相比較器
２４、ＶＣＸＯ２５及びタイミングパルス発生回路２６
からなるＰＬＬ回路には直流ゲインを大きくし、安定度
を高くする工夫が必要である。

【００４９】図４はこのＰＬＬ回路の一実施例の具体的
回路図を示す。同図中、集積回路（ＩＣ）４１は位相比
較器２４を構成しているＩＣで、例えば日本モトローラ
株式会社の型名ＭＣ１４０４６Ｂが用いられる。このＩ
Ｃ４１は入力端子ＰＣＡｉとＰＣＢｉにそれぞれ図５に
示す如きパルスが入力された場合、出力端子ＬＤ及びＰ
Ｃ２／ｏから図５に示す如き位相誤差信号を出力する。

【００５０】ここでは、入力端子ＰＣＡｉには書き込み
側水平タイミングパルスがタイミングパルス発生回路１
８より入力され、入力端子ＰＣＢｉにはタイミングパル
ス発生回路２６を構成しているタイミングパルス発生回
路４４から水平同期パルスＨＤが入力され、これらの位
相差に応じた幅の３ステートのパルスが位相誤差電圧と
して出力端子ＰＣ２／ｏから出力される。

【００５１】この位相誤差電圧は図４のコンデンサ、抵
抗及びボルテージフォロワを構成している演算増幅器か
らなるループフィルタ４２により不要高域周波数成分を
除去されて図５にＶＣＯｉｎで示すような波形とされて
ＶＣＸＯ２５を構成しているＩＣ４３に入力され、その
出力発振周波数を可変制御する。

【００５２】ＶＣＸＯ４３の出力発振信号は小振幅であ
るので、カウンタ及び論理回路からなる前記タイミング
パルス発生回路２６を構成しているタイミングパルス発
生回路４４内のＩＣ４４１により増幅されＣＭＯＳレベ
ルの矩形波信号の整形され、以後の回路へ送り出され
る。なお、ＬＣ１及びＬＣ２は電磁波妨害対策用ライン
フィルタで高周波信号が他の回路や外部に漏れるのを防
止している。更に、電源とＧＮＤ間に挿入した電界コン
デンサも電源のノイズを除去するために挿入されてい
る。

【００５３】ＩＣ４４１の出力矩形波は、フリップフロ
ップ４４２により１／２分周されて繰り返し周波数が３
５．５７２５ＭＨｚのクロックに変換された後、フリッ
プフロップ４４３で更に１／２分周されて１７．８７Ｍ
Ｈｚにされてフリップフロップ４４４、ＩＣ４４５及び
フリップフロップ４４６の各クロック端子に入力され
る。フリップフロップ４４４は、入力クロックとＩＣ４
４５よりの出力パルスに基づいて前記プロセッサ２３
ａ、２３ｂ及び２３ｃのリードイネーブル端子ＲＥへ出
力するパルスを出力する。

【００５４】ＩＣ４４５はディジタルＩＣで、カウンタ
とコンパレータから構成されていて、１／５２７分周し
て水平走査周波数の前記水平同期パルスＨＤとプロセッ
サのＤＯＲ読み出し開始制御信号をそれぞれフリップフ
ロップ４４６及び４４４のデータ入力端子へ出力する。
フリップフロップ４４６及び４４４はそれぞれ共にＩＣ
４４５の出力信号の安定化のためタイミングを取り直す
機能をもたせている回路で、フリップフロップ４４２及
び４４３と異なる動作をさせている。

【００５５】かかる構成のＰＬＬ回路により、ＩＣ４１
の検出位相誤差電圧が蓄積されたようになり、位相誤差
が零になるようなフィードバック動作が行われ、ＶＣＸ
Ｏ４３（２５）より７１．１４５ＭＨｚ（＝５２７×２
×２×Ｆｈ＝２１０８×Ｆｈ：Ｆｈは水平走査周波数）
のタイミングパルスが生成される。

【００５６】なお、図１のタイミングパルス発生回路２
６からＤＡＣ２９ａ〜２９ｃ及びＭＰＸ３０ａ〜３０ｃ
にそれぞれ出力される信号は、図４のフリップフロップ
４４２の出力端子から抵抗Ｒ１及びＲ２で選択出力され
る信号ＳＲＣＫより図１のプロセッサ２３ａ、２３ｂ及
び２３ｃが置かれている基板内でインバータとディレイ
ラインによってタイミング調整して作られている。

【００５７】このように、本実施例によれば、一種類の
汎用のＣＣＤを用いて２種類のハイビジョン方式の映像
信号の一方を専用の多画素ＣＣＤを用いることなく、ま
た内部には最低限必要な方式変換回路のみを備えた安価
な構成により生成出力することができる。

【００５８】次に、本発明の第２実施例について説明す
る。図６は本発明になるテレビジョンカメラ装置の第２
実施例のブロック図を示す。同図中、図１と同一構成部
分には同一符号を付し、その説明を省略する。図６に示
す第２実施例は図１に示した第１実施例のプロセッサ２
３ａ、２３ｂ及び２３ｃの前段に、一対のレジスタ５３
ａ及び５４ａ、５３ｂ及び５４ｂ並びに５３ｃ及び５４
ｃと、第１のスイッチ５１ａ、５１ｂ及び５１ｃと、第
２のスイッチ５２ａ、５２ｂ及び５２ｃと、第３のスイ
ッチ５５ａ、５５ｂ及び５５ｃとを設けたものである。

【００５９】第１及び第２のスイッチ５１ａ〜５１ｃ及
び５２ａ〜５２ｃはそれぞれレジスタ５３ａ〜５３ｃと
５４ａ〜５４ｃの直列転送クロックを書き込み側タイミ
ング発生器の出力パルスを使うか読み出し側タイミング
発生器の出力パルスを使うかを切り換えるスイッチであ
る。レジスタ５３ａ〜５３ｃ及び５４ａ〜５４ｃは８ビ
ット９６０段のシフトレジスタ機能を構成したラインメ
モリである。第３のスイッチ５５ａ〜５５ｃはレジスタ
５３ａ〜５３ｃ及び５４ａ〜５４ｃをの出力を切り換え
るスイッチである。

【００６０】次に、本実施例の動作について説明する。
ＡＤＣ１５ａ、１５ｂ及び１５ｃによりそれぞれアナロ
グ・ディジタル変換されて得られたディジタル原色信号
は、対応して設けられた一方のレジスタ５３ａ、５３ｂ
及び５３ｃの８ビット並列入力端子に供給され、かつ、
他方のレジスタ５４ａ、５４ｂ及び５４ｃの８ビット並
列入力端子に供給される。

【００６１】この時、第１のスイッチ５１ａ、５１ｂ及
び５１ｃがそれぞれ図６中、上側の端子に接続されてい
るときには、タイミングパルス発生回路１８よりの書き
込み側シフトパルスが第１のスイッチ５１ａ、５１ｂ及
び５１ｃを通してレジスタ５３ａ、５３ｂ及び５３ｃに
供給され、これによりレジスタ５３ａ、５３ｂ及び５３
ｃに１ライン分の９６０画素のディジタル原色信号が書
き込まれた後書き込み側シフトパルスが停止する。

【００６２】続いて、第１のスイッチ５１ａ、５１ｂ及
び５１ｃがそれぞれ図６に示すように下側の端子に切り
換え接続され、かつ、第２のスイッチ５２ａ、５２ｂ及
び５２ｃと、第３のスイッチ５５ａ、５５ｂ及び５５ｃ
がそれぞれ図６に示すように、上側の端子に接続され
る。これにより、レジスタ５３ａ、５３ｂ及び５３ｃに
書き込まれている１ライン分の９６０画素のディジタル
原色信号はタイミング発生回路２６よりの読み出し側シ
フトパルスにより読み出される状態となり、読み出され
たディジタル原色信号はそれぞれ第３のスイッチ５５
ａ、５５ｂ及び５５ｃを通してプロセッサ２３ａ、２３
ｂ及び２３ｃにそれぞれ供給される。

【００６３】一方、レジスタ５４ａ、５４ｂ及び５４ｃ
にはタイミングパルス発生回路１８よりの書き込み側シ
フトパルスが第２のスイッチ５２ａ、５２ｂ及び５２ｃ
を通して供給されるため、ディジタル原色信号が書き込
める状態になる。レジスタ５４ａ、５４ｂ及び５４ｃに
よる書き込みは、ＣＣＤ１２ａ〜１２ｃの読み出しタイ
ミングに合わせてタイミングパルス発生回路１８で制御
される。

【００６４】ここで、有効走査線数１０３５本で有効水
平画素数が１８４０画素であるハイビジョン映像信号を
生成出力するときには、書き込み用直列転送クロックは
７４．２５ＭＨｚであるが、読み出し用直列転送クロッ
クは前記したように７１．１４５ＭＨｚであるため、書
き込み側と読み出し側の伝送レートは異なるが、その分
読み出し側のデータの一部を捨て、ブランキング期間に
置き換えられる。また、書き込み側と読み出し側の水平
走査周期は同一であるから、ブランキング期間内に上記
の第１乃至第３のスイッチ５１ａ〜５１ｃ、５２ａ〜５
２ｃ及び５５ａ〜５５ｃの切り換えを行っている。

【００６５】従って、次のブランキング期間で今度は第
１のスイッチ５１ａ、５１ｂ及び５１ｃがそれぞれ図
中、上側の端子に切り換え接続され、かつ、第２のスイ
ッチ５２ａ、５２ｂ及び５２ｃと、第３のスイッチ５５
ａ、５５ｂ及び５５ｃがそれぞれ図中、下側の端子に切
り換え接続され、レジスタ５３ａ、５３ｂ及び５３ｃに
はタイミングパルス発生回路１８よりの書き込み側シフ
トパルスが供給されて、ディジタル原色信号が書き込め
る状態になり、レジスタ５４ａ、５４ｂ及び５４ｃには
タイミングパルス発生回路２６よりの読み出し側シフト
パルスが供給されて、ディジタル原色信号が読み出せる
状態になる。以下、上記の動作が繰り返される。

【００６６】本実施例は画素ずらしによる画素の補完処
理まで含めると第１実施例に比べてやや複雑になるが、
画面の縦横比変換と画素の補完処理を独立して行う方式
であり、その分機能が明確に分離できる。図６の第２実
施例によれば、画面の縦横比変換部では第１のＰＬＬ回
路（１６，１７，１８，２０）と第２のＰＬＬ回路（２
４，２５，２６）で作られた信号を使っているが、縦横
比変換後の信号処理では第２のＰＬＬ回路の出力信号し
か使っていない点が第１実施例と異なる。

【００６７】この実施例では、タイミングパルス発生回
路２６の出力クロックパルスＳＲＣＫの位相を遅延回路
でシフトすることにより、プロセッサ２３ａ、２３ｂ及
び２３ｃの書き込みクロックパルスＳＷＣＫを生成し、
書き込みイネーブル信号ＷＥはリードイネーブル信号Ｒ
Ｅと同様の方法でカウンタの値を監視して作り出し、マ
スタークロックＭＣＫはクロックパルスＳＲＣＫを１／
２以下に分周して生成している。

【００６８】これにより、本実施例も第１実施例と同様
に安価な構成で各画素が正方形であるハイビジョン映像
信号を生成出力することができる。

【００６９】次に、本発明の第３実施例について説明す
る。図７は本発明になるテレビジョンカメラ装置の第３
実施例のブロック図を示す。同図中、図１と同一構成部
分には同一符号を付し、その説明を省略する。

【００７０】図７に示す第３実施例は図１に示した第１
実施例の同期信号発生器（ＳＳＧ）１９の代わりに、読
み出し側のタイミングパルスを発生するＰＬＬ回路を構
成するＶＣＸＯ２５の出力信号に基づいて水平同期信
号、垂直同期信号及びブランキング信号を生成する同期
信号発生器（ＳＳＧ）６１を設けたものである。なお、
ＳＳＧ６１は、外部同期信号中の垂直同期信号によりリ
セットされる。本実施例も上記の各実施例と同様の動作
を行う。

【００７１】次に、本発明の第４実施例について説明す
る。図８は本発明になるテレビジョンカメラ装置の第４
実施例のブロック図を示す。同図中、図１と同一構成部
分には同一符号を付し、その説明を省略する。

【００７２】図８に示す第４実施例は図１に示した第１
実施例の２つのＰＬＬ回路の順番を逆にした実施例であ
る。すなわち、位相比較器６７、ＶＣＸＯ６８及びタイ
ミングパルス発生回路６９からなる読み出し側ＰＬＬ回
路の位相比較器６７とタイミングパルス発生回路６９に
それぞれ外部同期信号から分離した水平同期信号あるい
は垂直同期信号が入力され、タイミングパルス発生回路
６９の出力タイミングパルスがＤＡＣ２９ａ〜２９ｃに
供給される一方、位相比較器６４及び６７とタイミング
パルス発生回路６６に供給される。

【００７３】位相比較器６４はＶＣＸＯ６５及びタイミ
ングパルス発生回路６６と共に書き込み側のＰＬＬ回路
を構成しており、タイミングパルス発生回路６６からは
サンプル及びホールド回路１３ａ、１３ｂ及び１３ｃ、
前処理回路１４ａ、１４ｂ及び１４ｃ、ＡＤＣ１５ａ、
１５ｂ及び１５ｃにそれぞれタイミングパルスが供給さ
れると共に、プロセッサ２３ａ、２３ｂ及び２３ｃに書
き込みクロック、ライトイネーブル信号及びマスタクロ
ックが供給される。

【００７４】また、同期信号発生器（ＳＳＧ）６３はＶ
ＣＸＯ６８の出力信号に基づいて水平同期信号、垂直同
期信号及びブランキング信号を生成する。本実施例は外
部同期信号に対して先に同期をかけるＰＬＬ回路を逆に
しただけで本質的に前記各実施例と変わるものではな
く、上記の各実施例と同様の特長を有する。

【００７５】図９（Ａ），（Ｂ）は、画面の縦横比を
３：４とする場合の前記第２のＰＬＬ回路に相当するＰ
ＬＬ回路の実施例で、同図（Ａ）は画面垂直方向の読み
出しを１０３５走査線とした場合、同図（Ｂ）は１０８
０走査線とした場合の回路図で、図４と同一構成部分に
は同一符号を付し、その説明を省略する。

【００７６】同図（Ａ）に示す回路では、有効水平走査
線数１０３５本のときには有効水平画素数を６９０（＝
１０３５×４／３／２）画素とするため、ＣＣＤの出力
水平画素数９６０画素のうち画面両端より合わせて２７
０画素を切り捨て、残りを時間伸長する処理を行うため
の各種タイミングパルスを発生する。

【００７７】この場合、第１のＰＬＬ回路が２２００×
Ｆｈで発振しているので、図９（Ａ）に示す第２のＰＬ
Ｌ回路のＶＣＸＯ７１は水平走査周波数Ｆｈの１５８
１．２５（＝２２００×１３８０／１９２０）倍に近い
整数１５８２倍で発振させる。そのため、ＶＣＸＯ７１
の出力発振周波数は１／２分周器４４２、１／７分周器
７２、及びＩＣ７３及び７４からなる１／１１３分周器
により全体として１／１５８２分周されて水平走査周波
数Ｆｈとされて位相比較器ＩＣ４１に入力される。この
ようにして、ＶＣＸＯ７１から５３．３９２５ＭＨｚ
（＝１５８２×Ｆｈ）のパルスが出力される。

【００７８】図９（Ｂ）に示す回路では、有効水平走査
線数１０８０本のときには有効水平画素数を７２０（＝
１０８０×４／３／２）画素とするため、ＣＣＤの出力
水平画素数９６０画素のうち画面両端より合わせて２４
０画素を切り捨て、残りを時間伸長する処理を行うため
の各種タイミングパルスを発生する。

【００７９】この場合、第１のＰＬＬ回路が２２００×
Ｆｈで発振しているので、図９（Ｂ）に示す第２のＰＬ
Ｌ回路のＶＣＸＯ８１は水平走査周波数Ｆｈの１６５０
（＝２２００×１４４０／１９２０）倍で発振させる。
そのため、ＶＣＸＯ８１の出力発振周波数は１／２分周
器４４２、１／５分周器８２、及びＩＣ８３及び８４か
らなる１／１６５分周器により全体として１／１６５０
分周されて水平走査周波数Ｆｈとされて位相比較器ＩＣ
４１に入力される。このようにして、ＶＣＸＯ８１より
５５．６８７５ＭＨｚ（＝１６５０×Ｆｈ）のパルスが
出力される。

【００８０】

【発明の効果】以上説明したように、本発明によれば、
ディジタル映像信号の書き込みと読み出しが独立して行
い、撮像素子が目的とする映像信号の有効水平画素数よ
りも少なくても、所望の有効水平画素数で所望の有効走
査線数の映像信号を生成出力するようにしたため、目的
とするテレビジョン規格を有効走査線数Ｎ本、有効水平
画素数Ｍ画素（Ｍは偶数）、画面の縦横比がａ：ｂとし
たとき、一種類の撮像素子（ＣＣＤ）により有効水平画
素数Ｍ画素で有効走査線数が（Ｍ×ａ／ｂ）本である、
あるいは有効走査線数Ｎ本で有効水平画素（Ｎ×ｂ／
ａ）画素であるような各画素の形状が正方形である有効
走査線数や有効水平画素数が複数の種類のハイビジョン
方式の映像信号を生成出力できる。

【００８１】また、本発明によれば、ディジタル信号変
換回路により必要な方式変換を行うだけであるため各種
の方式変換を行う方式変換回路を備えた従来装置に比べ
て安価な構成にでき、様々な映像文化の発展に寄与する
ところ大である。

【図面の簡単な説明】

【図１】本発明の第１実施例のブロック図である。

【図２】本発明の有効水平画素数及び有効水平走査線数
との関係を説明する図である。

【図３】図１のプロセッサの機能を説明するブロック図
である。

【図４】図１の要部のＰＬＬ回路の一実施例の具体的回
路図である。

【図５】図４の要部の動作説明用タイミングチャートで
ある。

【図６】本発明の第２実施例のブロック図である。

【図７】本発明の第３実施例のブロック図である。

【図８】本発明の第４実施例のブロック図である。

【図９】本発明の要部の第２のＰＬＬ回路の各実施例の
具体的回路図である。

【図１０】本発明の一実施例におけるＣＣＤ撮像例と画
面表示例との関係を説明する図である。

【符号の説明】

１１ プリズム １２ａ、１２ｂ、１２ｃ 電荷結合素子（ＣＣＤ）（撮
像素子） １３ａ、１３ｂ、１３ｃ サンプル及びホールド（Ｓ＆
Ｈ）回路 １５ａ、１５ｂ、１５ｃ ＡＤ変換器（ＡＤＣ）（ＡＤ
変換手段） １６、６４ 第１の位相比較器（第１のタイミングパル
ス発生手段） １７、６５ 電圧制御型水晶発振器（ＶＣＸＯ）（第１
の可変周波数発振器） １８、６６ 第１のタイミングパルス発生回路（第１の
タイミングパルス発生手段） １９、６１、６３ 同期信号発生器（ＳＳＧ）（アナロ
グ映像信号出力手段） ２０ タイミング発生器（第１のタイミングパルス発生
手段） ２１ 駆動回路（駆動手段） ２３ａ、２３ｂ、２３ｃ プロセッサ（ディジタル信号
処理手段） ２４、６７ 第２の位相比較器（第２のタイミングパル
ス発生手段） ２５、６８ 電圧制御型水晶発振器（ＶＣＸＯ）（第２
の可変周波数発振器） ２６、６９ 第２のタイミングパルス発生回路（第２の
タイミングパルス発生手段） ２９ａ、２９ｂ、２９ｃ ＤＡ変換器（ＤＡＣ）（アナ
ログ映像信号出力手段） ３０ａ、３０ｂ、３０ｃ マルチプレクサ（ＭＰＸ）
（アナログ映像信号出力手段） ３１ａ、３１ｂ、３１ｃ 同期信号付加回路（アナログ
映像信号出力手段） ５１ａ、５１ｂ、５１ｃ 第１のスイッチ（ディジタル
信号処理手段） ５２ａ、５２ｂ、５２ｃ 第２のスイッチ（ディジタル
信号処理手段） ５３ａ、５３ｂ、５３ｃ、５４ａ、５４ｂ、５４ｃ レ
ジスタ（ディジタル信号処理手段） ５５ａ、５５ｂ、５５ｃ 第３のスイッチ（ディジタル
信号処理手段） ２３１、２３２、２３３ データインプットレジスタ
（ＤＩＲ） ２３４ レジスタファイル（ＲＦ） ２３５、２３６ データアウトプットレジスタ（ＤＯ
Ｒ）

フロントページの続き (56)参考文献 特開 平７−30788（ＪＰ，Ａ) 特開 平４−54081（ＪＰ，Ａ) 特開 平３−66277（ＪＰ，Ａ) 特開 平６−245137（ＪＰ，Ａ) 特開 平４−151994（ＪＰ，Ａ) 特開 平５−183884（ＪＰ，Ａ) 特開 平４−291587（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 5/232 H04N 5/262 H04N 7/01

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】被写体を撮像して得たＲ、Ｇ、Ｂの各動画
   像信号を、有効走査線数が標準方式映像信号よりも多く
   かつこの有効走査線数が互いに異なる２つの高精細方式
   映像信号としてそれぞれ選択出力可能とし、かつ２つの
   高精細方式映像信号のうちの有効走査線数が多い一方の
   高精細方式映像信号から有効走査線数が少ない他方の高
   精細方式映像信号を生成する際には、他方の高精細方式
   映像信号を再生した再生画像の縦伸びを除去可能な構成
   を有するテレビジョンカメラ装置であって、前記Ｒ、Ｇ、Ｂの各動画像信号のうちの少なくとも２の
   動画像信号が互いに１／２画素のずれを有するように前
   記Ｒ、Ｇ、Ｂの各動画像信号を出力する撮像手段と 、前記撮像手段からそれぞれ出力する複数の前記Ｒ、Ｇ、
   Ｂの各動画像信号に応じた複数の映像信号を書き込むメ
   モリ手段と、前記メモリ手段からそれぞれ読み出され、かつ互いに１
   ／２画素のずれを有する複数の映像信号を用いて、所定
   のタイミングで１の高精細方式映像信号を生成出力する
   出力手段と、前記メモリ手段への書込みタイミングである第１のタイ
   ミング信号と、前記メモリ手段からの読出しタイミング
   であると共に前記出力手段の前記所定のタイミングであ
   る第２のタイミング信号とを、前記他方の高精細方式映
   像信号を再生した再生画像の縦伸びを除去するように、
   それぞれ独立した周波数に設定して出力するタイミング
   発生手段とを備えた ことを特徴とするテレビジョンカメ
   ラ装置。
2. 【請求項２】再生すべき前記他方の高精細方式映像信号
   を有効走査線数Ｎ本、有効水平画素数Ｍ画素（Ｍは偶
   数）、画面の縦横比をａ：ｂとしたとき、前記各撮像素子はそれぞれ、有効走査線数が（Ｍ×ａ／
   ｂ）本、有効水平画素数がＭ／２画素であり 、前記タイミング発生手段が設定する前記第２のタイミン
   グ信号の周波数は、前記第１のタイミング信号の周波数
   を｛Ｎ／（Ｍ×ａ／ｂ）｝倍した値に最も近い水平走査
   周波数の自然数倍である ことを特徴とする請求項１記載
   のテレビジョンカメラ装置。