JP2006157720A - デジタルカメラ装置 - Google Patents
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Abstract
【課題】 簡単な回路構成で、位相同期した複数のクロックを得る。
【解決手段】 CCD101で撮像した信号をA/Dコンバータ102デジタル信号に変換して、DSP103で処理した後、映像変換部104,106で変換するように構成されたデジタルカメラにおいて、映像変換部104,106での映像変換処理の際に必要な複数種のクロックを、DSP103に内蔵されたPLL回路によって生成することで、互いに位相同期したクロックを適用することが可能となり、ビート妨害による画質の劣化を除去することができる。
【選択図】図1
【解決手段】 CCD101で撮像した信号をA/Dコンバータ102デジタル信号に変換して、DSP103で処理した後、映像変換部104,106で変換するように構成されたデジタルカメラにおいて、映像変換部104,106での映像変換処理の際に必要な複数種のクロックを、DSP103に内蔵されたPLL回路によって生成することで、互いに位相同期したクロックを適用することが可能となり、ビート妨害による画質の劣化を除去することができる。
【選択図】図1
Description
この発明は、デジタルカメラ装置に関し、特にデジタル信号処理の過程で発生するビート妨害に基づく画質劣化を抑制することが可能なデジタルカメラ装置に関する。
一般にデジタルカメラ装置は、撮像素子として例えばCCD(Charge Coupled Device)が用いられる。CCDで光学像を電気信号に変換して撮像信号として取得し、取得した撮像信号をデジタル信号に変換して、圧縮等の処理を施してメモリカード等の記録媒体に記録する他、標準テレビジョン信号に変換して表示手段で画像としてモニタするという使い方がされる。
デジタル信号の処理に関しては、DSP(Digital Signal Processor)による処理が実行され、さらにテレビジョン信号のフォーマット変換が行われる。デジタル信号処理においては、当然ながら、クロック信号が用いられるが、各回路部分において、異なった周波数のクロックを必要とするため、通常、各周波数毎に発振器を設けて、必要な周波数のクロックを供給するようにしている。
そのように、周波数毎に発振器を設けてクロックを得るように構成した場合、各クロックは互いに非同期状態にあるため、回路の電源あるいは接地点で干渉を起こすことがあり、それが映像信号のビートとなって現れ、モニタ画面上に縞模様が、縦、横、あるいは斜め方向に流れるように出現するようになり画質を著しく劣化させるという問題があった。
異なる周波数のクロックを、唯一のPLL発振器の出力を分周して得るようにした提案が特許文献1に示されているが、PLL回路を他の回路から独立させて構築するものであり回路構成が複雑になるという問題を備えている。
特開2004−104726号公報
以上のように、従来デジタルカメラにおいて、デジタル信号処理回路で使用する異なる周波数の複数のクロックを、PLL回路出力を分周して得るようにした提案はなされているが、回路構成が複雑になるという問題があった。
本発明は、以上の点に鑑みてなされたもので、DSP回路内部に存在するPLL回路を利用して、互いに同期した異なる周波数の複数のクロックを得るように構成することで、簡単な回路構成で、高い品位の画像信号を出力することができるデジタルカメラ装置を提供することを目的とする。
この発明に係るデジタルカメラ装置は、固体撮像素子、この固体撮像素子で撮像した信号をデジタル信号に変換するアナログ/デジタル変換手段、デジタル信号に変換された撮像信号を処理して映像信号を得る処理手段及び処理手段から出力される映像信号の走査方式あるいは解像度を変換して出力する映像変換手段を備えたデジタルカメラ装置において、前記映像変換手段で使用する複数種のクロックを、前記処理手段に内蔵されたPLL回路によって、当該処理手段で使用するクロックと互いに位相同期するように生成したことを特徴とする。
発明によれば、DSP回路内のPLL回路を利用することで、簡単にかつ確実に、互いに同期した異なる周波数のクロックを得ることができるため、ビート妨害による画質劣化を防止することができるものである。
以下、この発明の実施の形態について図面を参照して詳細に説明する。図1は、この実施の形態で説明するデジタルカメラ装置100の回路ブロック図である。
まず、映像信号系について説明する。図1において、デジタルカメラ装置100は、CCD101から出力される撮像信号をA/D(Analog Digital)コンバータ102でデジタル信号に変換してDSP103に導出する。
DSP103では、デジタル信号に対してカメラ本来の機能に関する処理を施してデジタル映像信号として出力する。例えば、ホワイトバランス調整処理、ガンマ補正処理、色変換処理、画像サイズ(画素数)の設定処理、電子ズーム処理等である。
DSP103から出力されるデジタル映像信号は、第1映像変換部104に供給され、ここで、必要に応じて映像信号の走査方式の変換処理が行われる。例えばインターレース走査からプログレッシブ走査への変換である。この変換処理は、第1映像変換部104に接続された第1メモリ105を用いて実行される。
第1映像変換部104の出力は、第2映像変換部106に供給される。第2映像変換部106は、必要に応じて映像信号の解像度(XGA,SXGA等)を変換して出力する。この変換処理は、第2映像変換部106に接続された第2メモリ107を用いて実行される。
第2映像変換部106の出力は、デジタル出力部108とD/A(Digital Analog)コンバータ109に供給される。デジタル出力部108は、デジタル映像信号として出力するもので、例えば液晶モニタに供給される。D/Aコンバータ109は、デジタル映像信号をアナログ信号に変換するものであり、変換されたアナログ映像信号は、例えば陰極線管モニタに供給される。
次に制御系について説明する。制御部110は、例えばMPU(Micro Processing Unit)で構成され、後述するタイミングゼネレータ、DSP103、第1映像変換部104及び第2映像変換部106に対して一点鎖線で示す制御信号を送って、各機能を制御する。
次にクロック系について説明する。なお、クロック供給線路を点線で示す。タイミングゼネレータ111は、制御部110の制御の下、第1発振器112からの信号を受け、CCD101に対して駆動パルスを供給する。さらに、タイミングゼネレータ111は、A/Dコンバータ102に対して、第1の周波数のクロックAを供給すると共に、DSP103に対してクロックAと第2の周波数のクロックBを供給する。
DSP103は、PLD(Programmable Logic Device)として開発製造されており、内部機能としてPLL発振回路を含み、タイミングゼネレータ111から供給されるパルス信号に同期した、第3の周波数のクロックCを生成して出力する。また、クロックBをそのまま、あるいはPLLの出力として導出する。
クロックCは、第1映像変換部104、第1メモリ105、第2映像変換部106及び第2メモリ107に供給され、クロックBは第1映像変換部104に供給される。
さらに、デジタルカメラ装置100は、発振周波数が第4の周波数である第2発振器113を備え、その出力をD/Aコンバータ109にクロックDとして供給すると共に、1/2分周器114で分周して、クロックEとして第2映像変換部106とデジタル出力部108に供給する。
図2は、DSP103の内部に、PLL回路が構成された状態を模式的に示すものであり、DSP103は、DSP信号処理部201と、第1PLL回路202と第2PLL回路203を含む。
タイミングゼネレータ111からのクロックBが、第1PLL回路202と第2PLL回路203に供給されて、クロックBとクロックCを出力する。
なお、図2において、DSP信号処理部201はその入力端が、A/Dコンバータ102の出力端に接続され、出力端は第1映像変換部104に接続されている。
図3は、PLL回路202,203の具体的回路構成の一実施の形態を示すもので、基準周波数信号源301と、位相比較器302と、ループフィルタ303と、電圧制御発振器304と、1/N分周器305と、1/M分周器306とで構成される。
基準周波数信号源301は、この場合、例えばタイミングゼネレータ111と同一であるとすることができる。位相比較器302は、基準周波数信号源301の出力と、電圧制御発振器304の発振出力を1/Nに分周した信号との位相を比較する。位相比較器302の出力は、ループフィルタ203で直流電圧に変換され、制御電圧として電圧制御発振器304に供給されてその周波数を制御する。その結果、電圧制御発振器304は、基準周波数信号に同期してN倍の周波数で発振することになる。電圧制御発振器304の発振出力は、1/M分周器で必要に応じて、1/Mに分周されて出力される。
本発明のデジタルカメラ装置は、以上説明したように、DSPに内蔵されているPLL回路で、互いに位相同期した複数のクロックを生成するようにしたので、PLL回路を新たに構築する必要がなく、位相同期した複数のクロックを簡単に生成することができるものである。それによって、ビートの発生を防止することができるため、モニタの表示画像の品位を高く保つことができるものである。
本発明は、その趣旨を逸脱しない範囲で種々実施可能である。
100…デジタルカメラ装置
101…CCD
102…A/Dコンバータ
103…DSP
104…第1映像変換部
105…第1メモリ
106…第2映像変換部
107…第2メモリ
108…デジタル出力部
109…D/Aコンバータ
110…制御部
111…タイミングゼネレータ
112…第1発振器
113…第2発振器
114…1/2分周器
101…CCD
102…A/Dコンバータ
103…DSP
104…第1映像変換部
105…第1メモリ
106…第2映像変換部
107…第2メモリ
108…デジタル出力部
109…D/Aコンバータ
110…制御部
111…タイミングゼネレータ
112…第1発振器
113…第2発振器
114…1/2分周器
Claims (2)
- 固体撮像素子、この固体撮像素子で撮像した信号をデジタル信号に変換するアナログ/デジタル変換手段、デジタル信号に変換された撮像信号を処理して映像信号を得る処理手段及び処理手段から出力される映像信号の走査方式あるいは解像度を変換して出力する映像変換手段を備えたデジタルカメラ装置において、
前記映像変換手段で使用する複数種のクロックを、前記処理手段に内蔵されたPLL回路によって、当該処理手段で使用するクロックと互いに位相同期するように生成したことを特徴とするデジタルカメラ装置。 - 前記処理手段は、プログラマブル・ロジック・デバイスとして構築されたデジタル・プロセッシング・デバイスであることを特徴とする請求項1に記載のデジタルカメラ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004347600A JP2006157720A (ja) | 2004-11-30 | 2004-11-30 | デジタルカメラ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2004347600A JP2006157720A (ja) | 2004-11-30 | 2004-11-30 | デジタルカメラ装置 |
Publications (1)
Publication Number | Publication Date |
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JP2006157720A true JP2006157720A (ja) | 2006-06-15 |
Family
ID=36635423
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2004347600A Pending JP2006157720A (ja) | 2004-11-30 | 2004-11-30 | デジタルカメラ装置 |
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JP (1) | JP2006157720A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009044729A (ja) * | 2007-08-08 | 2009-02-26 | Meitai Kagi Kofun Yugenkoshi | インターフェース変換回路 |
JP2013228848A (ja) * | 2012-04-25 | 2013-11-07 | Fuji Xerox Co Ltd | 情報処理装置及びプログラム |
-
2004
- 2004-11-30 JP JP2004347600A patent/JP2006157720A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2009044729A (ja) * | 2007-08-08 | 2009-02-26 | Meitai Kagi Kofun Yugenkoshi | インターフェース変換回路 |
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