JP2009044729A

JP2009044729A - インターフェース変換回路

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Publication number: JP2009044729A
Application number: JP2008178393A
Authority: JP
Inventors: Chung-Ming Lo; 羅忠明
Original assignee: MEITAI KAGI KOFUN YUGENKOSHI
Current assignee: MEITAI KAGI KOFUN YUGENKOSHI
Priority date: 2007-08-08
Filing date: 2008-07-08
Publication date: 2009-02-26
Anticipated expiration: 2028-07-08
Also published as: JP4756060B2; TW200908555A; US8212886B2; US20090040373A1; TWI348821B

Abstract

【課題】３Ｄインターレース解除チップとリアエンド画像圧縮チップとの間に適用されるインターフェース変換回路を提供する。
【解決手段】インターフェース変換回路は、第１の垂直同期信号を第２の垂直同期信号を生成するために分周し、第１の水平同期信号を第２の垂直同期信号に従ってマスキングすることにより、第１の水平同期信号を第２の水平同期信号に変換するためのフレーム率低下回路、第１の画素クロック信号を第２の画素クロック信号を生成するために逓倍するための画素クロック逓倍器、及び３Ｄインターレース解除チップによって、第１の画素クロック信号の周波数で送信される、Ｍビットのデータ幅を有する入力信号を、第２の画素クロック信号の周波数で送信されるＭ／２ビットのデータ幅を有する出力信号に変換するためのデータ幅変換器を有する。
【選択図】図５

Description

本発明は、インターフェース変換回路に関し、特に、３Ｄ（３次元）インターレース解除チップとリアエンド画像圧縮チップとの間に適用されるインターフェース変換回路に関する。

図１は、従来のネットワークカメラの画像処理システムを示すブロック図である。ネットワークカメラの画像処理システムは、画像取得モジュール１０及びリアエンド画像圧縮チップ１４を備える。画像取得モジュール１０は、さらに電荷結合素子（ＣＣＤ）及びデジタル信号処理装置（図示せず）を備える。

画像取得モジュール１０のＣＣＤが対象物を取得すると、ＣＣＤによって生成された取得信号がデジタル信号処理装置に送信される。そして、取得信号は、デジタル信号処理装置によって画素形式信号（すなわち解像度７２０×４８０）に変換される。そして、デジタル信号処理装置は、奇数フィールド信号（解像度７２０×２４０）及び偶数フィールド信号（解像度７２０×２４０）を、変換された画素形式信号に応じて順次出力する。ここで、奇数フィールド信号は、デジタル信号処理装置に送信されるＣＣＤの奇数走査線と定義され、偶数フィールド信号は、デジタル信号処理装置に送信されるＣＣＤの偶数走査線と定義される。そして、画像取得モジュール１０から得られた奇数フィールド信号及び偶数フィールド信号は、リアエンド画像圧縮チップ１４（すなわちＭＰＥＧ−４／Ｈ．２６４エンコーダ）によって受信され、完全なフレーム（解像度７２０×４８０）に混合される。そして、生成されたフレームは、リアエンド画像圧縮チップ１４によって符号化され、圧縮される。

画像処理システムにおける上記の処理について、画像取得モジュール１０が図２に示す静止物（解像度１０×８）を取得する様子を通じて、さらに詳しく説明する。ｔ１の時点で、ＣＣＤによって送信された取得信号は、デジタル信号処理装置によって画素形式信号に変換され、奇数フィールド信号がデジタル信号処理装置によって生成される。ｔ２の時点で、ＣＣＤによって送信された取得信号は、デジタル信号処理装置によって画素形式信号に変換され、偶数フィールド信号がデジタル信号処理装置によって生成される。図３Ａは、奇数走査線（走査線１、３、５、及び７）で構成される奇数フィールド信号（解像度１０×４）を示す。図３Ｂは、偶数走査線（走査線２、４、６、及び８）で構成される偶数フィールド信号（解像度１０×４）を示す。

図３Ａに示す奇数フィールド信号（解像度１０×４）及び図３Ｂに示す偶数フィールド信号（解像度１０×４）は、順次リアエンド画像圧縮チップ１４によってｔ１及びｔ２の時点でそれぞれ受信され、そして奇数フィールド信号及び偶数フィールド信号は、図３Ｃに示す完全なフレーム（解像度１０×８）に混合され、リアエンド画像圧縮チップ１４は、完全なフレームをさらに符号化し、圧縮する。一般的に、画像取得モジュール１０は、奇数フィールド信号及び偶数フィールド信号を毎秒３０フレーム（３０ＦＰＳ）の同じフレーム率で出力する。

しかしながら、図２に示す対象物が比較的高速で動き、画像取得モジュール１０によって取得されると、それぞれの完全なフレームが二つのフィールド信号によって混合されるために鋸歯状の端の歪みが生じることがある。例えば、図４Ａに示す奇数フィールド信号（解像度１０×４）が画像取得モジュール１０からｔ１の時点で得られ、図４Ｂに示す偶数フィールド信号（解像度１０×４）が画像取得モジュール１０からｔ２の時点で得られる。図４Ａに示す奇数フィールド信号及び図４Ｂに示す偶数フィールド信号が完全なフレームに混合（又はインターレース）されると、明らかに、鋸歯状の端の歪みが完全なフレームに生じる。

高速で動く対象物のインターレースＣＣＤ走査による鋸歯状の端の歪みは、画像処理システムに３Ｄインターレース解除チップを取り入れることにより、回避できる。３Ｄインターレース解除チップを有する画像処理システムは、奇数フィールド信号及び偶数フィールド信号を混合せずに、奇数フィールド信号及び偶数フィールド信号のそれぞれに動的予測補正を行い、完全なフレームを生成する。言い換えると、奇数フィールド信号（解像度７２０×２４０）がｔ１の時点で生成されると、３Ｄインターレース解除チップは、奇数フィールド信号に対して動的予測補正を行い、完全なフレーム（解像度７２０×４８０）を生成する。従って、偶数フィールド信号（解像度７２０×２４０）がｔ２の時点で生成されると、３Ｄインターレース解除チップは、偶数フィールド信号に対して動的予測補正を行い、別の完全なフレーム（解像度７２０×４８０）を生成する。３Ｄインターレース解除チップを有する画像処理システムにおいて、混合処理による鋸歯状の端の歪みは回避できるものの、生成されたフレーム数が二倍になるのは明らかである。

３Ｄインターレース解除チップは、本来ネットワークカメラではなく、ＬＣＤＴＶ（ＬｉｑｕｉｄＣｒｙｓｔａｌＤｉｓｐｌａｙＴＶ、液晶テレビ）に適用するよう設計されているため、３Ｄインターレース解除チップの出力仕様は、ＬＣＤＴＶの入力仕様に適合する必要がある。言い換えると、３Ｄインターレース解除チップは、１６ビットのデータ幅のデータを出力し、毎秒６０フレーム（６０ＦＰＳ）のフレーム率のデータを出力するように設計される。しかしながら、リアエンド画像圧縮チップ（すなわちＭＰＥＧ−４／Ｈ．２６４エンコーダ）の入力仕様は、８ビットのデータ幅のデータを受信し、毎秒３０フレーム（３０ＦＰＳ）のフレーム率のデータを受信するように設計されている。そのため、本発明の主要な目的は、３Ｄインターレース解除チップとリアエンド画像圧縮チップとの間の適合性があるインターフェース変換回路を設計することである。

本発明の目的は、３Ｄインターレース解除チップとリアエンド画像圧縮チップとの間の適合性があるインターフェース変換回路を提供することである。

本発明は、３Ｄインターレース解除チップとリアエンド画像圧縮チップとの間に適用されるインターフェース変換回路を提供し、第１の垂直同期信号を分周して第２の垂直同期信号を生成し、第１の水平同期信号を前記第２の垂直同期信号に従ってマスキングすることにより、前記第１の水平同期信号を第２の水平同期信号に変換するためのフレーム率低下回路と、第１の画素クロック信号を逓倍して第２の画素クロック信号を生成するための画素クロック逓倍器と、及び前記３Ｄインターレース解除チップによって、前記第１の画素クロック信号の周波数で送信される、Ｍビットのデータ幅を有する入力信号を、前記第２の画素クロック信号の周波数で送信されるＭ／２ビットのデータ幅を有する出力信号に変換するためのデータ幅変換器と、を備える。

本発明の上記の内容については、下記の詳細な説明及び図を見れば、通常、当業者にとってより分かりやすいものになる。

図５は、画像処理システムを示すブロック図である。画像処理システムは、本発明の３Ｄインターレース解除チップ１６（ＣＣＩＲ６０１仕様）、リアエンド画像圧縮チップ１４（すなわちＭＰＥＧ−４／Ｈ．２６４エンコーダ）、及びインターフェース変換回路１８を備える。インターフェース変換回路１８は、さらにフレーム率低下回路１８２、画素クロック逓倍器１８４、及びデータ幅変換器１８６を備える。

図５に示すように、３Ｄインターレース解除チップ１６が画像取得モジュール１０から得られた奇数フィールド信号及び偶数フィールド信号を毎秒３０フレーム（３０ＦＰＳ）のフレーム率で受信すると、３Ｄインターレース解除チップ１６は、それぞれの奇数フィールド信号及びそれぞれの偶数フィールド信号に動的予測補正を行い、毎秒６０フレーム（６０フレーム）のフレーム率でフレームを生成し、Ｙ信号、Ｃｂ信号、及びＣｒ信号から構成されるこれらのフレームは、さらに本発明のインターフェース変換回路１８に１６ビットのデータ幅で送信される。ここで、Ｙ信号のデータ幅：Ｃｂ信号のデータ幅：Ｃｒ信号のデータ幅は４：２：２となる。本発明の実施例では、ＣｂＣｒ信号は、下位８ビット[Ｄ０：Ｄ７]から送信され、Ｙ信号は、上位８ビット[Ｄ８：Ｄ１５]から送信される。また、３Ｄインターレース解除チップ１６（ＣＣＩＲ６０１仕様）の出力仕様に従って、入力垂直同期信号（Ｖｓｙｎｃ＿ｉｎ）、入力水平同期信号（Ｈｓｙｎｃ＿ｉｎ）、及び入力画素クロック信号（ＰｉｘｅｌＣｌｏｃｋ＿ｉｎ）もまた、３Ｄインターレース解除チップ１６から得られる。入力垂直同期信号（Ｖｓｙｎｃ＿ｉｎ）の周波数は、６０Ｈｚであり、３Ｄインターレース解除チップ１６が毎秒６０フレーム（６０ＦＰＳ）を送信することを示す。入力水平同期信号（Ｈｓｙｎｃ＿ｉｎ）は、それぞれの画像に含まれる水平走査線の数を示す。例えば、画像の解像度が７２０×４８０の時、水平同期信号（Ｈｓｙｎｃ＿ｉｎ）の周波数は２８８００（６０×４８０）Ｈｚである。入力画素クロック信号（ＰｉｘｅｌＣｌｏｃｋ＿ｉｎ）は、それぞれの走査線のサンプル数である。実施例では、入力画素クロック信号（ＰｉｘｅｌＣｌｏｃｋ＿ｉｎ）の周波数は、２７ＭＨｚである。

３Ｄインターレース解除チップ１６（ＣＣＩＲ６０１仕様）が６０ＦＰＳのフレーム率でフレームを出力できるのに対し、リアエンド画像圧縮チップ１４（ＭＰＥＧ−４／Ｈ．２６４エンコーダ）は３０ＦＰＳのフレーム率でしかフレームを受信できないため、本発明のインターフェース変換回路１８のフレーム率低下回路１８２の主な機能は、３Ｄインターレース解除チップ１６（ＣＣＩＲ６０１仕様）のフレーム率を６０ＦＰＳから３０ＦＰＳに低下することである。

図６は、本発明のインターフェース変換回路１８のフレーム率低下回路１８２の回路構成を示す概略図である。フレーム率低下回路１８２は、Ｔ型フリップフロップ（ＦＴＣ）及びＡＮＤゲート（ＡＮＤ＿Ｇ）を備える。フレーム率低下回路１８２において、Ｔ型フリップフロップ（ＦＴＣ）のデータ入力端子（Ｔ）は、電源（Ｖｃｃ）に接続され、Ｔ型フリップフロップ（ＦＴＣ）のクロック端子（Ｃ）は、３Ｄインターレース解除チップ１６から得られた、入力垂直同期信号（Ｖｓｙｎｃ＿ｉｎ）を受信する機能を持ち、Ｔ型フリップフロップ（ＦＴＣ）のクリア端子（ＣＬＲ）は、グランド（ＧＮＤ）に接続され、ＡＮＤゲート（ＡＮＤ＿Ｇ）の第１の入力端子は、Ｔ型フリップフロップ（ＦＴＣ）のデータ出力端子（Ｑ）に接続され、ＡＮＤゲート（ＡＮＤ＿Ｇ）の第２の入力端子は、３Ｄインターレース解除チップ１６から得られた、入力水平同期信号（Ｈｓｙｎｃ＿ｉｎ）を受信する機能を持つ。

図６に示すように、Ｔ型フリップフロップ（ＦＴＣ）のデータ入力端子（Ｔ）は、ハイレベル（Ｖｃｃ）に接続され、Ｔ型フリップフロップ（ＦＴＣ）のクリア端子（ＣＬＲ）は、ローレベル（ＧＮＤ）に接続されているため、Ｔ型フリップフロップ（ＦＴＣ）の出力端子（Ｑ）は、入力垂直同期信号（Ｖｓｙｎｃ＿ｉｎ）の立ち上がりエッジでそのレベルを変更することができる。これは、入力垂直同期信号（Ｖｓｙｎｃ＿ｉｎ）が、出力垂直同期信号（Ｖｓｙｎｃ＿ｏｕｔ）を生成するために２分周されることを示す。

図７Ａは、入力垂直同期信号（Ｖｓｙｎｃ＿ｉｎ）及び出力垂直同期信号（Ｖｓｙｎｃ＿ｏｕｔ）の関係を示すタイミング図である。入力垂直同期信号（Ｖｓｙｎｃ＿ｉｎ）の周波数は６０Ｈｚであり、出力垂直同期信号（Ｖｓｙｎｃ＿ｏｕｔ）の周波数は３０Ｈｚである。

図７Ｂは、出力垂直同期信号（Ｖｓｙｎｃ＿ｏｕｔ）、入力水平同期信号（Ｈｓｙｎｃ＿ｉｎ）、及び出力水平同期信号（Ｈｓｙｎｃ＿ｏｕｔ）の関係を示すタイミング図である。出力垂直同期信号（Ｖｓｙｎｃ＿ｏｕｔ）及び入力水平同期信号（Ｈｓｙｎｃ＿ｉｎ）はＡＮＤゲート（ＡＮＤ＿Ｇ）によって受信されるため、出力水平同期信号（Ｈｓｙｎｃ＿ｏｕｔ）が入力水平同期信号（Ｈｓｙｎｃ＿ｉｎ）の半パルスをマスキングすることによって生成され、ＡＮＤゲート（ＡＮＤ＿Ｇ）の出力端子から得られる。

さらに、３Ｄインターレース解除チップ１６（ＣＣＩＲ６０１仕様）において、画素クロックは２７ＭＨｚであり、出力データ幅は１６ビットである。しかしながら、リアエンド画像圧縮チップ１４（すなわちＭＰＥＧ−４／Ｈ．２６４エンコーダ）は、８ビット幅のデータしか受信することができない。そのため、実時間性能を実現するために、画素クロック逓倍器１８４は、画素クロック（５４ＭＨｚ）を増大させる必要があり、データ幅変換器１８６は、１６ビットデータ幅を８ビットデータ幅に減少させる必要があり、そうすれば３Ｄインターレース解除チップ１６（ＣＣＩＲ６０１仕様）から得られたデータはリアエンド圧縮チップ１４（すなわちＭＰＥＧ−４／Ｈ．２６４エンコーダ）によって時間内に完全に処理することができる。

図８は、本発明のインターフェース変換回路１８の画素クロック逓倍器１８４の回路構成を示す概略図である。画素クロック逓倍器１８４は、ＸＯＲゲート（ＸＯＲ＿Ｇ）及び遅延コンポーネント１８８を備える。画素クロック逓倍器１８４において、３Ｄインターレース解除チップ１６から得られた２７ＭＨｚの入力画素クロック信号（ＰｉｘｅｌＣｌｏｃｋ＿ｉｎ）は、ＸＯＲゲート（ＸＯＲ＿Ｇ）の第１の入力端子及び遅延コンポーネント１８８の入力端子に得られ、遅延コンポーネント１８８の出力端子はＸＯＲゲート（ＸＯＲ＿Ｇ）の第２の入力端子に接続され、直列に結合した複数のバッファ（ＢＵＦ）で構成される遅延コンポーネント１８８は、入力画素クロック信号（ＰｉｘｅｌＣｌｏｃｋ＿ｉｎ）を１／４クロック周期遅延させる機能を持つ。図９は、入力画素クロック信号（ＰｉｘｅｌＣｌｏｃｋ＿ｉｎ）、遅延画素クロック信号、及びＸＯＲゲート（ＸＯＲ＿Ｇ）から得られた出力画素クロック信号（ＰｉｘｅｌＣｌｏｃｋ＿ｏｕｔ）の関連を示すタイミング図である。図９に示すように、画素クロック逓倍器１８４に得られた画素クロック信号の周波数（２７ＭＨｚ）は、５４ＭＨｚへ２倍にされ、ＸＯＲゲート（ＸＯＲ＿Ｇ）の出力端子から得られる。

図１０は、データ幅変換器１８６の回路構成を示す概略図である。データ幅変換器１８６は、第１のＤ型フリップフロップ（ＦＤ＿１）、第２のＤ型フリップフロップ（ＦＤ＿２）、第３のＤ型フリップフロップ（ＦＤ＿３）、及びマルチプレクサ（Ｍ２＿１）を備える。データ幅変換器１８６において、第１のＤ型フリップフロップ（ＦＤ＿１）のデータ入力端子（Ｄ）は、下位８ビットデータ（８ビットＣｂＣｒ信号[Ｄ０：Ｄ７]）を受信する機能を持ち、第１のＤ型フリップフロップ（ＦＤ＿１）のクロック端子（Ｃ）は、入力画素クロック信号（ＰｉｘｅｌＣｌｏｃｋ＿ｉｎ、２７ＭＨｚ）を受信する機能を持ち、第２のＤ型フリップフロップ（ＦＤ＿２）のデータ入力端子は、上位８ビットデータ（８ビットＹ信号[Ｄ８：Ｄ１５]）を受信する機能を持ち、第２のＤ型フリップフロップ（ＦＤ＿２）のクロック端子（Ｃ）は、入力画素クロック信号（ＰｉｘｅｌＣｌｏｃｋ＿ｉｎ、２７ＭＨｚ）を受信する機能を持ち、マルチプレクサ（Ｍ２＿１）の第１の入力端子は、第１のＤ型フリップフロップ（ＦＤ＿１）の出力端子（Ｑ）に接続され、マルチプレクサ（Ｍ２＿１）の第２の入力端子は、第２のＤ型フリップフロップ（ＦＤ＿２）の出力端子（Ｑ）に接続され、マルチプレクサ（Ｃ）の選択端子は、入力画素クロック信号（ＰｉｘｅｌＣｌｏｃｋ＿ｉｎ、２７ＭＨｚ）を受信する機能を持ち、第３のＤ型フリップフロップ（ＦＤ＿３）のデータ入力端子（Ｄ）は、マルチプレクサ（Ｍ２＿１）の出力端子（Ｑ）に接続され、第３のＤ型フリップフロップ（ＦＤ＿３）のクロック端子（Ｃ）は、出力画素クロック信号（ＰｉｘｅｌＣｌｏｃｋ＿ｏｕｔ、５４ＭＨｚ）を受信する機能を持つ。

まず、入力画素クロック信号（ＰｉｘｅｌＣｌｏｃｋ＿ｉｎ、２７ＭＨｚ）がローレベルからハイレベルに変換すると（立ち上がりエッジ）、下位８ビットデータ（８ビットＣｂＣｒ信号[Ｄ０：Ｄ７]）及び上位８ビットデータ（８ビットＹ信号[Ｄ８：Ｄ１５]）は、第１のＤ型フリップフロップ（ＦＤ＿１）の出力端子（Ｑ）及び第２のＤ型フリップフロップ（ＦＤ＿２）の出力端子（Ｑ）にそれぞれ送信される。本発明の実施例では、入力画素クロック信号（ＰｉｘｅｌＣｌｏｃｋ＿ｉｎ、２７ＭＨｚ）がハイレベルの時、下位８ビットデータ（８ビットＣｂＣｒ信号[Ｄ０：Ｄ７]）は、さらにマルチプレクサ（Ｍ２＿１）の出力端子に送信され、第３のＤ型フリップフロップ（ＦＤ＿３）によって受信される。また、入力画素クロック信号（ＰｉｘｅｌＣｌｏｃｋ＿ｉｎ、２７ＭＨｚ）がローレベルの時、上位８ビットデータ（８ビットＹ信号[Ｄ８：Ｄ１５]）は、さらにマルチプレクサ（Ｍ２＿１）の出力端子に送信され、第３のＤ型フリップフロップ（ＦＤ＿３）によって受信される。言い換えると、下位８ビットデータ（８ビットＣｂＣｒ信号[Ｄ０：Ｄ７]）及び上位８ビットデータ（８ビットＹ信号[Ｄ０：Ｄ７]）は、入力画素クロック信号（ＰｉｘｅｌＣｌｏｃｋ＿ｉｎ）の一周期の第３のフリップフロップ（ＦＤ＿３）のデータ入力端子（Ｄ）に順次得られる。下位８ビットデータ（８ビットＣｂＣｒ信号[Ｄ０：Ｄ７]）は、さらに出力画素クロック信号（ＰｉｘｅｌＣｌｏｃｋ＿ｏｕｔ、５４ＭＨｚ）の第１の立ち上がりエッジで、第３のフリップフロップ（ＦＤ＿３）の出力端子（Ｑ）から得られる。従って、上位８ビットデータ（８ビットＹ信号[Ｄ８：Ｄ１５]）は、さらに出力画素クロック信号（ＰｉｘｅｌＣｌｏｃｋ＿ｏｕｔ、５４ＭＨｚ）の第２の立ち上がりエッジで、第３のフリップフロップ（ＦＤ＿３）の出力端子（Ｑ）から得られる。このように、下位８ビットデータ（８ビットＣｂＣｒ信号[Ｄ０：Ｄ７]）及び上位８ビットデータ（８ビットＹ信号[Ｄ０：Ｄ７]）は、出力画素クロック信号（ＰｉｘｅｌＣｌｏｃｋ＿ｏｕｔ）の二周期の第３のフリップフロップ（ＦＤ＿３）の出力端子（Ｑ）から順次得られる。明らかに、３Ｄインターレース解除チップ１６から得られたデータの全てを、時間内にリアエンド画像圧縮チップ１４（すなわちＭＰＥＧ−４／Ｈ．２６４エンコーダ）に確実に送ることが可能であり、実時間性能が実現できる。

そのため、３Ｄインターレース解除チップ１６（１６ビットデータ幅、６０ＦＰＳ）から得られた信号と、リアエンド画像圧縮チップ１４（８ビットデータ幅、３０ＦＰＳ）から得られた信号との互換性がない問題は、本発明のインターフェース変換回路１８によって解決することができる。

本発明は、現在最も実用的で好ましい実施形態と考えられる観点で説明されたが、本発明は開示した実施形態に限られるものではないと了解されるべきである。むしろ、添付の請求項の精神とその範囲に含まれる多様な変更および同様の配置を網羅するように意図され、請求項は、そのような変更および同様の構造を全て網羅する最も幅広い解釈と一致するものとする。

従来のネットワークカメラの画像処理システムを示すブロック図。ＣＣＤによって取得された静止物を示す図。図２の奇数フィールド信号を示す図。図２の偶数フィールド信号を示す図。完全なフレームを示す図。動く対象物の奇数フィールド信号を示す図。動く対象物の偶数フィールド信号を示す図。奇数フィールド信号及び偶数フィールド信号を組み合わせたフレームを示す図。画像処理システムを示すブロック図。フレーム率低下回路の回路構成を示す概略図。入力垂直同期信号及び出力垂直同期信号の関係を示すタイミング図。出力垂直同期信号、入力水平同期信号、及び出力水平同期信号の関係を示すタイミング図。画素クロック逓倍器の回路構成を示す概略図。入力画素クロック信号、遅延画素クロック信号、及び出力画素クロック信号の関連を示すタイミング図。データ幅変換器の回路構成を示す概略図。

符号の説明

１０画像取得モジュール
１４リアエンド画像圧縮チップ
１６３Ｄインターレース解除チップ
１８インターフェース変換回路
１８２フレーム率低下回路
１８４画素クロック逓倍器
１８６データ幅変換器
１８８遅延コンポーネント

Claims

３Ｄインターレース解除チップとリアエンド画像圧縮チップとの間に適用されるインターフェース変換回路であって、
第１の垂直同期信号を分周して第２の垂直同期信号を生成し、第１の水平同期信号を前記第２の垂直同期信号に従ってマスキングすることにより、前記第１の水平同期信号を第２の水平同期信号に変換するためのフレーム率低下回路と、
第１の画素クロック信号を逓倍して第２の画素クロック信号を生成するための画素クロック逓倍器と、
前記３Ｄインターレース解除チップによって、前記第１の画素クロック信号の周波数で送信される、Ｍビットのデータ幅を有する入力信号を、前記第２の画素クロック信号の周波数で送信されるＭ／２ビットのデータ幅を有する出力信号に変換するためのデータ幅変換器と、を備えるインターフェース変換回路。
前記フレーム率低下回路は、さらにＴ型フリップフロップ及びＡＮＤゲートを備え、前記Ｔ型フリップフロップのデータ入力端子は、電源に接続され、前記Ｔ型フリップフロップのクロック端子は、前記第１の垂直同期信号を受信し、前記Ｔ型フリップフロップのデータ出力端子は、前記第２の垂直同期信号を出力し、前記Ｔ型フリップフロップのクリア端子は、グランドに接続され、前記ＡＮＤゲートの第１の入力端子は、前記Ｔ型フリップフロップのデータ出力端子に接続され、前記ＡＮＤゲートの第２の入力端子は、前記第１の水平同期信号を受信し、前記ＡＮＤゲートの出力端子は、前記第２の水平同期信号を出力する、請求項１に記載のインターフェース変換回路。
前記画素クロック逓倍器は、さらにＸＯＲゲート及び遅延コンポーネントを備え、前記ＸＯＲゲートの第１の入力端子は、前記第１の画素クロック信号を受信し、前記ＸＯＲゲートの出力端子は、前記第２の画素クロック信号を出力し、前記遅延コンポーネントの入力端子は、前記第１の画素クロック信号を受信し、前記遅延コンポーネントの出力端子は、前記ＸＯＲゲートの第２の入力端子に接続され、及び遅延コンポーネントによって出力される信号を、前記第１の画素クロック信号の１／４クロック周期だけ遅延させる、請求項１に記載のインターフェース変換回路。
前記データ幅変換器は、さらに第１のＤ型フリップフロップ、第２のＤ型フリップフロップ、第３のＤ型フリップフロップ、及びマルチプレクサを備え、前記第１のＤ型フリップフロップのデータ入力端子は、Ｍビットデータの下位部を受信し、前記第１のＤ型フリップフロップのクロック端子は、前記第１の画素クロック信号を受信し、前記第２のＤ型フリップフロップのデータ入力端子は、Ｍビットデータの上位部を受信し、前記第２のＤ型フリップフロップのクロック端子は、前記第１の画素クロック信号を受信し、前記マルチプレクサの第１の入力端子は、前記第１のＤ型フリップフロップの出力端子に接続され、前記マルチプレクサの第２の入力端子は、前記第２のＤ型フリップフロップの出力端子に接続され、前記マルチプレクサの選択端子は、前記第１の画素クロック信号を受信し、前記第３のＤ型フリップフロップのデータ入力端子は、前記マルチプレクサの出力端子に接続され、前記第３のＤ型フリップフロップのクロック端子は、前記第２の画素クロック信号を受信し、及び前記第３のＤ型フリップフロップの出力端子は、前記出力信号を出力する機能を持つ、請求項１に記載のインターフェース変換回路。
前記第２の垂直同期信号及び前記第１の水平同期信号が、それぞれＡＮＤゲートの二つの入力端子に接続され、それによって前記第２の水平同期信号は、前記ＡＮＤゲートの前記出力端子から得られ、前記第２の垂直同期信号が有効な時、前記第２の水平同期信号が作動する、請求項１に記載のインターフェース変換回路。
前記Ｍビットのデータ幅を有する入力データが、Ｍ／２ビットデータの下位部とＭ／２ビットデータの上位部に分割される、請求項１に記載のインターフェース変換回路。
前記第１の垂直同期信号及び前記第１の水平同期信号は、前記３Ｄインターレース解除チップから前記フレーム率低下回路に得られ、前記第２の垂直同期信号及び前記第２の水平同期信号は、前記フレーム率低下回路から前記リアエンド画像圧縮チップに得られる、請求項１に記載のインターフェース変換回路。
前記第１の画素クロック信号は、前記３Ｄインターレース解除チップから前記画素クロック逓倍器に得られ、前記第２の画素クロック信号は、前記画素クロック逓倍器から前記リアエンド画像圧縮チップに得られる、請求項１に記載のインターフェース変換回路。
前記Ｍビットのデータ幅を有する入力データは、前記３Ｄインターレース解除チップから前記データ幅変換器に得られ、前記Ｍ／２ビットデータ幅を有する出力データは、前記データ幅変換器から前記リアエンド画像圧縮チップに得られる、請求項１に記載のインターフェース変換回路。