JPH07118787B2 - ビデオ信号処理装置 - Google Patents

ビデオ信号処理装置

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JPH07118787B2
JPH07118787B2 JP61064281A JP6428186A JPH07118787B2 JP H07118787 B2 JPH07118787 B2 JP H07118787B2 JP 61064281 A JP61064281 A JP 61064281A JP 6428186 A JP6428186 A JP 6428186A JP H07118787 B2 JPH07118787 B2 JP H07118787B2
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は、解像度の低下した表面を行なうために、サブ
サンプリングされるビデオ信号を処理するビデオ信号処
理装置に関する。
発明の背景 ピクチャーインピクチャー（以下、PinPという。）表示
において、副信号から発生される縮少されたサイズの画
像、すなわち解像度の低下した画像が主信号から発生さ
れる画像の一部に挿入される。
PinP表示機能を有するテレビジョン受像機は、例えば、
“テレビジョン受像機”という名称の米国特許第4,298,
891号明細書に開示されている。
典型的なPinPテレビジョン受像機は、別々のチューナ、
中間周波増幅器およびビデオ信号復調器を使用し、ルミ
ナンス信号および色差信号を２組発生させる。１組は主
画像用であり、もう１組は副画像用である。典型的に
は、副信号は耐折返しフィルタを介して処理され、水平
および垂直方向にサブサンプリングされ、縮少されたサ
イズの画像を発生する。
耐折返しフィルタは水平および垂直方向において信号の
帯域幅を減少させ、サブサンプリングにより生じる歪み
成分を減少させる。これらの歪み成分は折返し成分とも
呼ばれる。折返し成分は、よく知られているナイキスト
（Nyquist）のサンプリング基準により設定される周波
数以下の周波数で信号がサンプリングされる時に生じ
る。折返し成分は、サブサンプリングされた信号の周波
数スペクトル外にあって、サブサンプリング処理により
サブサンプリングされた信号の周波数スペクトル内にあ
る別の周波数に変換される元の信号中の周波数成分であ
る。耐折返しフィルタは、サブサンプリング・システム
において望ましいものであるが、再生画像において遷移
に不鮮明にするという望ましくない副次的作用を持って
いる。
典型的なPinPテレビジョン受像機は、標準の単一画像の
受像機に比べてかなり多い回路を含んでおり、従って製
造コストが高くなる。この余分の回路の大部分は、サブ
サンプリングされた画像の１フィールドもしくはそれよ
り多いフィールドを貯える電荷結合装置もしくはランダ
ム・アクセス・メモリ（以下、RAMという。）のような
メモリである。このメモリは副信号と主信号とを適当に
同期させ、安定した副画像を再生する。
副サンプルは副信号に同期してメモリに書き込まれ、表
示させるために同期してメモリから読み出される。主信
号および副信号は相関がないので、同時に、サンプルを
メモリに書き込み、サンプルをメモリから読み出す必要
がある。このような読出し−書込むを避けるように設計
されたメモリ構成は高価なものになり易い。
メモリのコストのもう１つの要因は比較的多数のピクセ
ル（pixel）メモリ・セルが副画像を保持するために必
要なことである。例えば、色副搬送波周波数の４倍のサ
ンプリング周波数を有するNTSC方式のディジタル・テレ
ビジョン受像機は水平ライン当り910個のサンプルを発
生する。ビデオ信号の１フィールドには262.5ラインが
含まれている。画像が、水平および垂直方向に、１対３
の割合でサブサンプリングされ、70％のラインおよび各
ラインの75％のサンプルだけが処理されるならば、各フ
ィールドについて13,935個のピクセルが発生される。各
ピクセルは８ビットのルミナンス情報および６ビットの
クロミナンス情報を含んでいるので、このようなPinPシ
ステムでは縮少されたサイズの副信号の１フィールドを
貯えるために195,090ビットのメモリが必要である。
本発明は、比較的鮮鋭な画像の再生が行なわれるPinP型
式のテレビジョン受像機のような、解像度の低下した表
示装置に使われるビデオ信号処理装置を提供するもので
ある。
発明の概要 本発明は、挿入画像を発生する、サブサンプリングされ
た信号中のサンプリング歪み成分を減少させる耐折返し
フィルタを含んでいるPinP型式のテレビジョン信号表示
装置において具体化される。本発明による装置は、濾波
され、サブサンプリングされた信号を処理し、再生画像
における高周波遷移を強調するピーキング・フィルタを
含んでいる。
実施例 図中、太い矢印は多ビットの並列ディジタル信号のため
のバスを表わし、細い矢印はアナログ信号もしくは単一
ビットのディジタル信号を伝達する結線を表わす。各装
置の処理速度の違いにより信号経路のある箇所に補償用
遅延要素が必要となる。特定のシステムにおいて、この
ような遅延要素がどこに必要であるかということはディ
ジタル回路の設計分野の当業者には容易に分る。
第１図は、PinPの処理回路の主要素をブロック形式で示
したものである。第一のすなわち主画像を表わすビデオ
信号は主信号源40から発生する信号源40は、放送ビデオ
信号を受信する受信用アンテナ、通常のテレビジョン受
像機を含んでいる、赤色、Ｒ、緑色、Ｇ、青色、Ｂなる
カラー信号を発生して表示装置（図示せず）を駆動する
ために必要なすべての処理回路を含んでいる。主信号源
40はマルチプレクサ38の信号入力端子の第１セットに主
のRGB信号を供給する。また、主信号源40は、PinPサブ
サンプリングおよび同期回路11に供給される主水平同期
信号、MAIN HSYNC、および主垂直同期信号、MAIN VSYNC
を発生する。
例えば、通常のディジタル・テレビジョン受像機が含ん
でいるチューナ、中間周波（以下、IFという。）増幅
器、ビデオ検波器、同期分離回路、およびルミナンス／
クロミナンス信号分離回路を含んでいる副信号源10は、
８ビットの副ルミナンス信号YAおよび副クロミナンス信
号CAをそれぞれ供給する。副信号源10は副水平同期パル
スAUX VSYNC、副水平同期パルスAUX HSYNCおよびクロッ
ク信号4FSCも発生する。クロック信号は副信号のカラー
同期バースト成分に位相固定され、色副搬送波周波数
SCの４倍の周波数４SCを有する。
副ルミナンス信号YAおよび副クロミナンス信号CAはPinP
サブサンプリングおよび同期回路11に供給される。副信
号が縮少されたサイズの画像として再生されるから、サ
ブサンプリングおよび同期回路11は副ルミナンス信号YA
および副クロミナンス信号CAの両方の情報成分を減少さ
せる。また、サブサンプリングおよび同期回路11は、副
信号成分が主信号の所定数の逐次ラインの所定部分に挿
入されるように条件付ける。
サブサンプリングおよび同期回路11からの副ルミナンス
・サンプルと副クロミナンス・サンプルはディジタル・
アナログ変換器（以下、DA変換器という。）およびマト
リックス回路36に供給される。DA変換器およびマトリッ
クス回路36は副ディジタル・ルミナンス信号および副デ
ィジタル・クロミナンス信号をそれぞれアナログ信号に
変換し、それらを適当な割合いで合成し表示装置（図示
せず。）を駆動するための赤色Ｒ、緑色Ｇ、青色Ｂのカ
ラー信号を発生する。これらのRGBのカラー信号はマル
チプレクサ38の入力端子の中の第２セットに結合され
る。回路11からの信号、マルチプレクサ制御信号、MUX
CONTROLに応答するマルチプレクサ38は、主信号源40か
らの主カラー信号およびDA変換器およびマトリックス回
路36から副カラー信号を選択的に、また交互に表示装置
に供給してPinP表示を発生させる。
副信号源10からの信号YAおよびCAはサブサンプリングお
よび同期回路11の水平ライン信号処理回路14に供給され
る。視聴者により制御されるピーキングのレベル源12
は、例えば、４つの位置を有するスイッチで構成され、
ディジタルのピーキング信号PLを水平ライン処理回路14
に供給する。ピーキング信号PLは０、1/4、1/2、１の値
をとる。以下に説明するメモリ入力アドレスおよびクロ
ック信号発生器20はバスCS1を介して処理回路14に4
FSC、2FSC、4FSC/5、FSC/5のクロック信号を供給する。
クロック信号4FSC、2FSC、4FSC/5、FSC/5は色副搬送波
周波数の４倍、２倍、4/5倍、1/5倍の各周波数を有す
る。
第2A図および第2B図は、水平ライン処理回路14のルミナ
ンス部とクロミナンス部をそれぞれ示すブロック図であ
る。第2A図において、副ルミナンス信号YAおよびクロッ
ク信号4FSCが有限インパルス応答（以下、FIRとい
う。）低域通過フィルタ210に供給される。低域フィル
タ210は通常設計のものであり、次式で定義される伝達
関数Ｈ（Yh）を有する。
Ｈ（Yh）＝（１＋Z-2）２＊（１＋Z-3）2/16 ここで、Ｚは通常のＺ−変換表示法を表わし、Z-iは4F
SCのクロック信号のｉ周期に等しい遅延期間を表わす。
フィルタ210は耐折返し雑音フィルタである。フィルタ2
10は、副ルミナンス信号がサブサンプリングされる時、
副ルミナンス信号YAの高周波成分を低周波成分に比べて
減衰させて折返し歪みを減少させる。
フィルタ210の出力サンプルはメモリ入力アドレスおよ
びクロック信号発生器20から発生される4FSC/5のクロッ
ク信号によりクロック制御されるラッチ212に供給され
る。従って、ラッチ212は濾波済みルミナンス信号をサ
ブサンプリングし、その入力に供給されるサンプルの４
SCなるサンプル周波数を1/5だけ減少させた４SC/5
の周波数でルミナンス・サンプルを発生する。約14.32M
Hzで生じるNTSC方式のサンプルの場合、低域フィルタ21
0の周波数応答は約750kHzで3dBポイントで、約2.3MHzの
ところで遮断する。ナイキストのサンプリング基準によ
ると、周波数が４SC/5のNTSC方式の信号をサブサンプ
リングするための最大信号周波数は1.43MHzである。従
って、低域フィルタ210は折返し成分を部分的にしか除
去しないが、所望の信号スペクトルに折り返される折返
し成分は非常に減少される。
4FSC/5のクロック信号は、帰線消去情報が処理されない
ようにするために、各水平ラインの有効部分の約80％の
期間のみ有効である。副信号のビデオ・サンプルの各ラ
インの場合、128個のルミナンス・サンプルが得られる
だけである。
ラッチ212からのサブサンプリングされた副ルミナンス
信号はピーキング・フィルタ220に供給される。4FSC/5
のクロック信号および視聴者により制御されるピーキン
グ・レベルPLもピーキング・フィルタ220に供給され
る。ディジタル・フィルタの設計分野の当業者には、こ
のフィルタの伝達関数TpがＺ−変換表示法で次式のよう
に表わされることが図から分る。
Tp＝Z-1＋PL（−１＋2Z-1−Z-2） ピーキング・フィルタ220は、濾波され、サブサンプリ
ングされたルミナンス信号の低周波成分に比べて高周波
成分を増幅する。このフィルタ220は再生画像の垂直エ
ッジを鮮鋭化する。ピーキング・フィルタ220は、折返
し成分が折返される、サブサンプリングされた副信号の
部分を増幅する。折返し成分を含んでいる周波数スペク
トルを増幅することは逆効果のように考えられる。しか
しながら、低域フィルタ210およびピーキング・フィル
タ220を含んでいるシステムにより再生される画像は、
ピーキング・フィルタ220を含んでいないシステムによ
り再生される画像よりも画質が好ましいものであること
が実験により確認されている。また、ピーキング・レベ
ル（すなわち、増幅レベル）PLを、取り得る４つの値の
中で調整することにより、視聴者は高周波成分をピーキ
ング（すなわち、増幅）する量を増減させて、主観的に
最も画質の好ましい画像を精製することができる。ピー
キング・レベルPLが零の値のとき、折返し成分に因る歪
みは最小となるが、高空間分解能の画像成分の輝度もし
くはコントラストは低い。ピーキング・レベルを増加さ
せると、高空間分解能の画像成分の輝度が増加され、歪
みがわずかに増加するが、より画質の一様な画像が得ら
れる。実験によれば、歪みが生じるがこれらの成分の輝
度を増大させる方が、その逆の場合よりも画像品質の好
ましいことが分った。
ピーキング・フィルタ220から発生するサンプルは８ビ
ット幅である。これらのサンプルをメモリに書込む前
に、ルミナンス・サンプルのビット幅を８ビットから５
ビットに短縮することがコスト上望ましい。本実施例で
は、この短縮は３つのステップで行なわれる。
第１のステップは、フィルタ220から発生する各サンプ
ルから黒レベルのバイアスにほぼ等しい値を引き算する
ことである。黒レベルのバイアスは再生画像中の黒色を
表わす一定値であると考えることができる。この値は、
水平および垂直同期パルスのような制御情報が黒レベル
の画像情報より低いレベルの画像情報を表わす信号と結
合されるように零より大きい。黒レベルのバイアスは画
像情報と一緒にメモリに貯える必要がない。というの
は、この制御情報は貯えられた画像に関係がないからで
ある。
ビット幅短縮の第２と第３のステップは、各サンプルを
４の因数で割りどのサンプルの最大値も31の値に制限す
ることである。
このビット値の短縮を実行する実際のハードウエアにお
いて、８ビットの副ルミナンス・サンプルは減算器230
の被減数入力ポートに供給される。減算器230の減数入
力ポートは加算器236からの黒レベルのバイアスを表わ
すディザ化された値を受け取るように結合される。ディ
ジタル値の源234は28の値を加算器236の第１の入力ポー
トに供給し、ディザ発生器232は擬似ランダムの２ビッ
トのディザ信号を加算器236の第２の入力ポートに供給
する。ディザ発生器232は、例えば、反転器を介してそ
の入力端子に結合される出力端子を有する通常の２ビッ
トのシフトレジスタである。
減算器230から発生されるサンプルは除算器238に供給さ
れる。除算器238は最下位２ビットを切捨てることによ
りサンプルを８ビットから６ビットに打切る。サンプル
の打切りにより失われた量子化レベルは黒レベルのバイ
アス値のディザ化により一部保持される。ディザ信号を
使用することにより量子化レベルを復元させる概念は当
該技術分野において公知であるから、ここでは説明しな
い。
除算器238からの６ビットのサンプルはリミッター回路2
40により５ビットのサンプルに短縮される。リミッター
回路240は31より大きいディジタル値は31に変え、31よ
り小さいか31に等しい値はそのまま通過させる。リミッ
ター回路240は当業者により通常の要素を使って構成す
ることができる。この回路構成は本発明の一部であると
考えられないから説明しない。
第2B図において、副信号源10からの８ビットのクロミナ
ンス・サンプルおよび4FSCのクロック信号はクロミナン
ス復調器250に供給される。当該技術分野で公知のよう
に、NTSC方式によるクロミナンス信号が、色同期バース
ト基準成分に位相固定され、４SCの周波数を有するク
ロック信号により適当にサンプリングされると、クロミ
ナンス・サンプルは、（Ｒ−Ｙ）、（Ｂ−Ｙ）、−（Ｒ
−Ｙ）、−（Ｂ−Ｙ）、（Ｒ−Ｙ）等のシーケンスで表
わされる。ここで、符号はサンプリングの位相を表わ
し、サンプルの極性を示すものではない。クロミナンス
復調器250は、例えば、このシーケンスを（Ｒ−Ｙ）の
サンプルのシーケンスと（Ｂ−Ｙ）のサンプルのシーケ
ンスに分離し、各シーケンスにおける一つ置きの極性を
反転させる。復調器250から供給されるサンプルの２つ
のシーケンスはベースバンドの（Ｒ−Ｙ）と（Ｂ−Ｙ）
の色差信号をそれぞれ表わす。クロミナンス復調器250
は通常の設計によるものである。
復調器250から供給される（Ｒ−Ｙ）と（Ｂ−Ｙ）のサ
ンプルは、２つの同一の耐折返しフィルタ260および270
により処理され、同一のラッチ262および272により２
SCの周波数からSC/5の周波数にサブサンプリングされ
る。
復調器250は８ビットの（Ｒ−Ｙ）サンプルをFIR低域フ
ィルタ260の入力ポートに供給する。アドレスおよびク
ロック信号発生器20からの2FSCのクロック信号がフィル
タ260のクロック入力信号に供給される。このフィルタ
の伝達関数T260はＺ−変換表示法で次のように表わされ
る。
T260＝（１＋Z-1）（１＋Z-8）/16 フィルタ260は（Ｒ−Ｙ）サンプルの低周波成分に比べ
て高周波成分を減衰させ、その出力ポートに６ビットの
サンプルを発生する。フィルタ260からのディジタルの
（Ｒ−Ｙ）信号は、SC/5で信号をサブサンプリングす
るラッチ262に供給される。クロック信号FSC/5はラッチ
262のクロック入力端子に供給される。ラッチ262はFSC/
5のクロック信号に応答して低域フィルタ260から発生さ
れるサンプルを10個置きに抽出し、サブサンプリングさ
れた信号（Ｒ−Ｙ）として出力する。水平帰線消去信号
が処理されないようにするために、このクロック信号は
各水平ラインの有効部分の約80％の間だけ有効である。
従って、ビデオ・サンプルの各ラインについて、32個だ
け（Ｒ−Ｙ）サンプルが得られる。
耐折返しフィルタ270およびラッチ272はフィルタ260お
よびラッチ262と同じであり、サブサンプリングされた
信号（Ｂ−Ｙ）を発生する。
再び第１図を参照すると、水平ライン処理回路14からの
Ｙ、（Ｒ−Ｙ）、（Ｂ−Ｙ）の副信号とバスCS1を介し
て結合されるアドレスおよびクロック信号発生器20から
の制御信号は垂直信号処理回路16に供給される。第3A図
および第3B図は垂直信号処理回路16のルミナンス信号処
理部とクロミナンス信号処理部のブロック図をそれぞれ
示す。垂直信号処理回路16は、垂直ラインが１対３の割
合でサブサンプリングされる時、垂直方向の折返し歪み
を低減させる無限インパルス応答（以下、IIRとい
う。）特性の低域フィルタである。
低域フィルタ16は機能的に３つの部分から成り、第１の
部分は副ルミナンス信号に対するものであり、残りの部
分は２個の副色差信号の各々に対するものである。これ
らの各部分はサブサンプリングされたビデオ信号の３つ
の水平画像ラインからの信号を以下の方法で平均化す
る。第１番目のラインは変更されないままシフトレジス
タに貯えられる。第２番目のラインの各サンプルがフィ
ルタ16に供給されると、第１番目のラインからの対応す
るサンプルがそれから引き算され、サンプル値の差に1/
2が掛けられる。次に、第１番目のラインからの対応す
るサンプルが、1/2を掛けることによりスケール化され
た差の値に加算され、複合サンプルがシフトレジスタに
貯えられる。第３番目のラインのサンプルがフィルタ16
に供給されると、対応する複合サンプルが第３番目のラ
インのサンプルから引き算され、これらのサンプル値の
差は3/8でスケール化される。次に、対応する複合サン
プルが、このスケール化された差の値に加算され、平均
化されたサンプルが発生され、平均サンプルがシフトレ
ジスタに貯えられる。この平均化方法は平均化するサン
プルと同じビット幅を有するシフトレジスタを使用する
が、それぞれに1/3が掛けられた３つのサンプルライン
の合計が累積する簡単な平均化フィルタよりも打切り誤
差が小さい。さらに、この方法で使用するスケール係
数、1,1/2,3/8は簡単なシフトおよび加算方法によりサ
ンプルに供給することができる。この方法は３つのサン
プル・ラインの精確な平均を発生するものではないが、
この方法で発生される近似値に主観的に望ましいもので
あることが分っている。
フィルタ16の３つの各部分は交互に機能を変える２つの
シフトレジスタを使用する。２つのシフトレジスタの一
方が平均サンプルを発生する間に、他方のシフトレジス
タは以下に説明するように副画像フィールドメモリ22に
サンプルを出力するために使用される。
第3A図は垂直信号処理回路16のルミナンス信号処理部の
ブロック図である。水平ライン信号処理回路14からの５
ビットのルミナンス・サンプルが減算器310の被減数入
力ポートに供給される。信号平均化モードで動作するよ
うに条件付けられているシフトレジスタ328もしくはシ
フトレジスタ330からの５ビットのサンプルがマルチプ
レクサ334を介して減算器310の減数入力ポートに結合さ
れる。減算器310は入力サンプルとシフトレジスタから
供給されるサンプルとの差を発生し、サンプルの差をサ
ンプル・スケーラー320に供給する。サンプル・スケー
ラー320は各サンプル差に適当なスケール係数Ｋを掛け
る。スケール係数Ｋはアドレスおよびクロック信号発生
器20から発生する。シフトレジスタ328もしくは330から
供給されるサンプルは３つのライン平均化処理の第１番
目のライン区間の間は零の値のサンプルであり、前ライ
ンと平均化処理は第２番目および第３番目のライン区間
の間の２つの前ラインからの垂直方向に整合するピクセ
ルに対応する。先に述べたように、スケール係数は、サ
ンプルが垂直信号処理回路16に供給されつつある３つの
ライン群の第１番目、第２番目、第３番目のラインの中
のどれから得られたものであるかにより、1,1/2,3/8の
値をとる。サンプル・スケーラー320からのサンプルは
加算器322の第１の入力ポートに供給される。シフトレ
ジスタ328もしくは330からのサンプルはマルチプレクサ
334および遅延要素323を介して加算器322の第２の入力
ポートに結合される。遅延要素323は減算器310およびサ
ンプル・スケーラー320による処理時間を補償する。加
算器322はスケール化されたサンプルと遅延されたサン
プルを合成し、これらのサンプルの和をデマルチプレク
サ324に供給する。デマルチプレクサ324は、水平ライン
走査周波数Ｈの1/6の周波数H/6と50％のデューティ
サイクルを有する信号により制御される。
FH/6の制御信号が高い論理状態にある時の３つの水平ラ
イン期間について、デマルチプレクサ324は５ビットの
ルミナンス・サンプルをシフトレジスタ328に供給す
る。次の３つの水平ライン期間の間、制御信号は低い論
理状態にあり、デマルチプレクサ324はルミナンス・サ
ンプルをシフトレジスタ330に供給する。FH/6の制御信
号は、アドレスおよびクロック信号発生器20により発生
されるFH/3のパルス信号を分周器326に供給することに
より発生される。
シフトレジスタ328および330は同じものであり、それぞ
れ128個の５ビットのメモリ・ロケーションを有する。
シフトレジスタ328および330へのクロック信号はスイッ
チ332から供給される。4FSC/5のクロック信号およびメ
モリ書込みクロック信号WCLKがスイッチ332の入力端子
に供給される。FH/3の信号は、デマルチプレクサ324か
らデータを受け取るシフトレジスタに4FSC/5のクロック
信号を供給し、もう一方のシフトレジスタにWCLK信号が
供給するようにスイッチ332を制御する。
シフトレジスタ328および330の両方の出力ポートは２つ
のマルチプレクサ334および336の各々は２つの入力ポー
トに接続される。分周器326から発生されるFH/6の信号
はマルチプレクサ336の制御入力端子と反転器338に供給
される。反転器338の出力信号はマルチプレクサ334の制
御入力端子に供給される。マルチプレクサ334は、デマ
ルチプレクサ324からデータを受け取っているシフトレ
ジスタを減算器310と遅延要素323に接続するように制御
される。同時に、マルチプレクサ336はもう一方のシフ
トレジスタをデータ・エンコーダ18に接続するように制
御される。
第3B図は、（Ｒ−Ｙ）および（Ｂ−Ｙ）の色差信号につ
いての垂直信号処理回路のブロック図である。（Ｒ−
Ｙ）および（Ｂ−Ｙ）の処理回路はルミナンス信号の処
理回路と同様なものである。前ラインからの対応する蓄
積（Ｒ−Ｙ）サンプルが入力（Ｒ−Ｙ）サンプルから減
算器350で引き算され、前ラインからの対応する蓄積
（Ｂ−Ｙ）サンプルは入力（Ｂ−Ｙ）サンプルから減算
器360で引き算される。サンプル・スケーラー352は（Ｒ
−Ｙ）の差の値にスケール係数Ｋを掛け、サンプル・ス
ケーラー362は（Ｂ−Ｙ）の差の値にスケール係数Ｋを
掛ける。スケール係数Ｋは第3A図でスケーリング回路32
0に供給されるスケール係数と同じである。（Ｒ−Ｙ）
および（Ｂ−Ｙ）サンプルのスケール化された差の値は
加算器354および364により対応する蓄積サンプルにそれ
ぞれ加算される。
この時点で、色差信号処理回路はルミナンス信号処理回
路から離れる。システムのコストを下げるために、一対
のシフトレジスタ374および376だけが（Ｒ−Ｙ）および
（Ｂ−Ｙ）の色差信号を貯えるために使用される。これ
らのシフトレジスタのビット幅を小さく保つために、加
算器354および34からの６ビットの（Ｒ−Ｙ）および
（Ｂ−Ｙ）サンプルは、デマルチプレクサ356および366
により６ビットのサンプル・シーケンスの周波数の２倍
の３ビットのサンプル・シーケンスにそれぞれ分離さる
れ。デマルチプレクサ356および366からの３ビットのシ
ーケンスの各々において対応するサンプルは連結され、
デマルチプレクサ370に供給される６ビットのシーケン
スを形成する。
シフトレジスタ374および376からマルチプレクサ380お
よび382を介して供給されるサンプルは単一の色差信号
のサンプルではなく、最上位３ビットが（Ｒ−Ｙ）サン
プルの半分であり、最下位３ビットは（Ｂ−Ｙ）サンプ
ルの半分である組み合わせサンプルである。
マルチプレクサ382からの６ビットのサンプルの最上位
３ビットはマルチプレクサ358に供給される。マルチプ
レクサ358はFSC/5のクロック信号の制御の下に最上位３
ビットのサンプルの順次の対を合成し、減算器350およ
び補償用遅延要素355を介して加算器354に供給される６
ビットの（Ｒ−Ｙ）サンプルを再生する。同様に、マル
チプレクサ382からの６ビットのサンプルの最下位３ビ
ットは、信号FSC/5の制御の下に、最下位３ビットの順
次の対から６ビットの（Ｂ−Ｙ）サンプルを再生し、減
算器360および遅延要素365を介して加算器364に供給す
るマルチプレクサ368に供給される。
デマルチプレクサ370、シフトレジスタ374と376、およ
びマルチプレクサ380と382は、シフトレジスタ374およ
び376の各々が64個の６ビットのメモリセルしか含んで
おらず、クロック信号2FSC/5およびWCLK/2により交互に
クロック制御されることを除けば、第3A図の対応するデ
マルチプレクサ324、シフトレジスタ328と330、および
マルチプレクサ336と334と同じ機能を実行する。分周器
372、スイッチ378、反転器384を含んでいるサポート回
路は第3A図を参照して説明した、分周器326、スイッチ3
32、反転器338を含む回路と同じ機能を実行する。
マルチプレクサ380から供給される６ビットのサンプル
は３ビットの（Ｒ−Ｙ）成分と（Ｂ−Ｙ）成分に分割さ
れ、第１図のデータ・エンコーダ18に供給される。
データ・エンコーダ18は５ビットのルミナンス・サンプ
ルと３ビットの色差信号サンプルを合成し、副画像フィ
ールドメモリ22に供給される８ビットのサンプルを発生
する。またデータ・エンコーダ18は、画像の各水平ライ
ンに対して、追加の制御情報と信号データを結合する。
追加の制御情報は次の理由によりメモリに貯えられた副
信号と結合される。ブロック11で囲まれたシステムは集
積回路を使って実現することが考えられる。この回路は
３つの回路に分割され、その中の１つは市販され入手可
能なメモリ装置である。第２番目の回路は、水平ライン
信号処理回路14、垂直信号処理回路16、データ・エンコ
ーダ18、メモリ入力アドレスおよびクロック信号発生器
20を含むものである。第３番目の回路は、データ・デコ
ーダ34、メモリ出力アドレスおよびクロック信号発生器
26、および第１図には図示されず、本発明の一部でない
何かの追加の回路を含むだろう。この最後の追加の回路
を含める場合、必要な制御情報を第３番目の集積回路に
供給するための入力／出力結線が集積回路上で十分に得
られないことが予想される。従って、制御情報はメモリ
装置を介して第３番目の集積回路に供給される。また、
第３番目の集積回路で使われる制御情報を取り出すため
にメモリを特別にアドレス指定する必要のないように、
制御情報は信号情報と同様に符号化される。
第４図はデータ・エンコーダ18のブロック図である。垂
直信号処理回路16からの３ビットの（Ｒ−Ｙ）サンプル
および（Ｂ−Ｙ）サンプルは、マルチプレクサ410の２
つのデータ入力端子に供給され、マルチプレクサ410の
制御入力端子はWCLK/2のクロック信号に結合される。こ
のような構成により、マルチプレクサ410はWCLK信号の
各パルスについて１つの（Ｒ−Ｙ）および（Ｂ−Ｙ）の
色差信号のサンプルを交互に発生する。マルチプレクサ
410からの３ビットの色差サンプルは垂直信号処理回路1
6から供給される５ビットのルミナンス・サンプルと連
結され、マルチプレクサ412の第１の入力ポートに供給
される８ビットの複合サンプルを形成する。マルチプレ
クサ412に供給される４つの連続するサンプル毎に、５
ビットのルミナンス・サンプルが４つ、６ビットの（Ｒ
−Ｙ）サンプルが１つ、６ビットの（Ｂ−Ｙ）サンプル
が１つ含まれている。マルチプレクサ412に供給される
サンプルは、Ｙ＆（Ｒ−Ｙ）1MSB、Y2＆（Ｂ−
Ｙ）1MSB、Y3＆（Ｒ−Ｙ）1LSB、Y4＆（Ｂ−Ｙ）1LSBの
ような４つのサンプル・シーケンスの形式で表わされ
る。ここで、“＆”の記号は５ビットのルミナンス・サ
ンプルＹと３ビットの色差サンプルとの連結を示す。
マイクロプロセッサ414は、例えば、視聴者による制御
回路413からの輝度レベルと挿入画像の位置についての
視聴者の好みに関する情報およびWCLKとWCLK/2信号か
ら、貯える第１のクロミナンス・サンプルの位相に関す
る情報を受け取るように結合される。マイクロプロセッ
サ414は、これらのデータから先に述べたメモリ出力処
理回路に対する制御情報を発生する。H START、V STAR
T、BRTの値が視聴者による制御回路413から得られる値
により発生され、WCLK信号の第１番目のパルスがサンプ
ルの各ラインについて受け取られた時、WCLK/2が低いか
高いかにより０もしくは２の値がPHASEレジスタ416に貯
えられる。制御情報の４つのサンプルは、マイクロプロ
セッサ414から発生されるクロック信号に同期して４段
のシフトレジスタ416に書き込まれる。このクロック信
号はオアゲート424を介してシフトレジスタ416に供給さ
れる。オアゲート424に供給される第２番目のクロック
信号はシフトレジスタ416からマルチプレクサ412の第２
のデータ入力ポートへのデータ転送を制御する。このク
ロック信号はアンドゲート422、カウンタ418、反転器42
0により発生される。
アドレスおよびクロック信号発生器20から発生されるFH
/3の信号がパスCS1を介してカウンタ418のリセット入力
端子に結合される。カウンタ418の出力端子はマルチプ
レクサ412の制御入力端子および反転器420に接続され
る。反転器420の出力端子はアンドゲート422の第１の入
力端子に接続される。アドレスおよびクロック信号発生
器20からの書込みクロック信号WCLKはアンドゲート422
の第２の入力端子に結合される。アンドゲート422の出
力はカウンタ418の入力端子およびオアゲート424の第１
の入力端子に接続される。
FH/3の信号がカウンタ418をリセットすると、データの
新しいラインが副フィールドメモリ22に書き込まれるよ
うに垂直信号処理回路16から得られる。カウンタ418が
リセットされると、低い論理信号がマルチプレクサ412
の制御入力端子に供給され、マルチプレクサ412はシフ
トレジスタ416からのデータを３状態バッファ426に通過
させる。カウンタ418からの低い論理信号は反転器420に
より補数化されて高い論理信号になり、この信号により
アンドゲート422はクロック信号パルスWCLKをカウンタ4
18およびオアゲート424に通過させる。WCLK信号の中の
最初の４つのパルスは、シフトレジスタ416からの４つ
の制御情報サンプルをマルチプレクサ412のデータ入力
に転送する。この制御情報は挿入画像の輝度、挿入画像
の垂直および水平開始位置を表わす３つの８ビット値、
および現ライン（Ｒ−ＹもしくはＢ−Ｙ）における第１
番目の色差信号サンプルの位相を示す第４番目の値を含
んでいる。WCLK信号の第５番目のパルスにより、カウン
タ418の出力が高い論理状態に変えられる。この信号に
よりアンドゲート422はアンドがとれず、マルチプレク
サ412は垂直信号処理回路16からの画像サンプルを３状
態バッファ426に通過させる。３状態バッファ426は、メ
モリ出力アドレスおよびクロック信号発生器26から発生
され、アドレスおよびクロック信号発生器20からパスCS
1を介してデータ・エンコーダ18に供給されるMEM FREE
信号により制御される。MEM FREE信号は、データをメモ
リに書き込んでよい時に高い論理状態になる。MEM FREE
信号が高い論理状態にあると、バッファ426は、その入
力ポートに供給されるデータをメモリ22のデータパスに
供給する。しかしながら、MEM FREE信号が低い論理状態
にあると、バッファ426の出力ポートはデータバスに対
して高インピーダンスを示す。
第５図はメモリ入力アドレスおよびクロック信号発生器
20のブロック図である。副信号源10からの副水平同期信
号AUX HSYNCおよび副垂直同期信号AUX VSYNCがカウンタ
510の入力端子およびリセット端子にそれぞれ供給され
る。AUX VSYNC信号は副信号の各フィールドの開始時に
カウンタ510をリセットする。各フィールドについて、
カウンタ510は副水平同期パルスを３つのグループで計
数する。カウンタ510は副フィールドの現ラインのライ
ン数、モジュロ３に等しい２ビットの出力信号を発生す
る。本実施例では、この２ビットの信号は読出し専用メ
モリ（以下、ROMという。）511に供給される。ROM511
は、先に述べたように、３つのライン数を、垂直信号処
理回路16に供給される信号Ｋの３つの値（1,1/2,3/8）
に変換する。カウンタ510はAUX HSYNC信号の1/3の周波
数に等しい。H/3の周波数を有する出力パルス信号も
発生する。この出力パルス信号は遅延要素512およびＤ
型フリップフロップ514のクロック信号入力端子に供給
される。フリップフロップ514のＤ入力端子は高い論理
信号に接続される。遅延要素512の出力端子はフリップ
フロップ514のリセット入力端子に接続される。このよ
うな構成のフリップフロップ514は遅延要素512による遅
延量にほぼ等しいパルス幅を有する狭いパルスを発生す
る。このパルスはカウンタ510の出力パルス信号の前縁
で発生する。フリップフロップ514から発生される信号
は先に説明したFH/3の信号である。
カウンタ510からの出力パルス信号はアンドゲート516の
第１の入力にも供給される。反転器520はアンドゲート5
16の第２の入力端子に供給される信号を発生する。アン
ドゲート516の出力端子はカウンタ518の入力端子に接続
され、カウンタ518の出力端子は反転器520の入力端子に
接続される。カウンタ518はそのリセット端子に供給さ
れるAUX VSYNC信号により各フィールドの開始時にリセ
ットされる。
カウンタ518がリセットされると、その出力信号は低い
論理状態になり、反転器520の出力信号は高い論理状態
となる。この信号によりアンドゲート516のアンドがと
れ、カウンタ510から供給される出力パルス信号がカウ
ンタ518の入力に送られる。このパルスが16個カウンタ1
8に供給されると、カウンタ18の出力信号が高い論理状
態になり、アンドゲート516のアンドがとれず、カウン
タ518の入力端子に信号が送られない。従って、カウン
タ518が次のAUX VSYNCパルスによりリセットされるま
で、カウンタ518の出力信号は高い論理状態のままであ
る。
カウンタ518の出力信号はアンドゲート522の第１の入力
端子に供給される。フリップフロップ514からのFH/3の
信号が第２の入力端子に供給され、反転器526の出力信
号がアンドゲート522の第３の入力端子に供給される。
アンドゲート522はカウンタ524への入力信号を発生す
る。カウンタ524は７ビットの出力信号を発生する。こ
の信号の最上位ビットは反転器526の入力端子に供給さ
れる。
カウンタ524は、そのリセット端子に供給されるAUX VSY
NC信号により各副フィールドの開始時にリセットされ
る。カウンタ524がリセットされると、その出力信号の
最上位ビットが低い論理状態になり、反転器526から高
い論理信号がアンドゲート522に供給される。FH/3の信
号が16個供給された後、カウンタ518の出力信号が高い
論理状態になると、アンドゲート522はFH/3の信号をカ
ウンタ524に供給する。カウンタ524は、その出力信号の
最上位ビットが高い論理状態になり、アンドゲート522
のアンドがとれず、FH/3の信号が送られなくなる前にFH
/3の信号のパルスを64個計数する。カウンタ524から発
生される信号の最下位６ビットはフィールドメモリ22の
行アドレスである。これらのアドレスはMEM FREE信号に
より制御される３状態バッファ528に供給される。バッ
ファ528は、MEM FREE信号が高い論理状態にあると、メ
モリ・アドレス・バスにアドレスを供給し、MEM FREE信
号が低い論理状態にあると、アドレス・バスに対して高
いインピーダンスを示す。これらの行アドレスの各々
は、副画像の平均化された１水平ライン、すなわち副信
号源10から供給される信号の３水平ラインに相当する。
先に述べたように、副画像は垂直帰線消去情報を除去す
るために垂直方向に約20％だけ縮少され、次いで、表示
画像の各ラインが元の信号の３つのラインに相当するよ
うにサブサンプリングされる。フリップフロップ514か
ら発生されるFH/3の信号は垂直方向の副信号をサブサン
プリングする垂直信号処理回路16に供給される。カウン
タ524から発生され、３状態バッファ528によりフィール
ドメモリ22に供給される行アドレスは、各フィールドに
ついて、貯えられるラインの数を64、すなわち副信号の
各フィールドについて垂直信号処理回路16により供給さ
れる80本の有効ラインの約80％に制限する。カウンタ51
8は垂直方向に副画像を中心付けするために垂直信号処
理回路16から供給される最初の16本のラインを除去す
る。この16という数は構成を簡単にするために選定され
たものである。しかしながら、他の値を使うことも考え
られる。
フィールドメモリの行は副画像のラインに対応し、列は
各ラインのピクセルに対応する。以下に説明する装置
は、ピクセルを処理してメモリ22に書き込むための列ア
ドレスおよびメモリ書込みクロック信号WCLKとWCLK/2を
発生する。副信号のカラー基準バースト成分に同期して
いる、副信号源からの4FSCのクロック信号が4FSCのクロ
ック信号の1/2の周波数を有するクロック信号2FSCを発
生する分周器530に供給される。4FSCの信号および2FSC
の信号は両方とも制御信号バスCS1を介して水平信号処
理回路14に供給される。2FSCの信号はアンドゲート532
の第１の入力端子にも供給される。アンドゲート532へ
の他の２つの入力信号はMEM FREE信号と反転器542から
供給される信号である。アンドゲート532の出力端子は
分周器534の入力端子に接続される。分周器534は、その
入力信号の周波数の1/3の周波数を有する出力信号を発
生する。分周器534の出力端子はカウンタ538および分周
器536の入力端子に接続される。カウンタ538はその入力
端子に供給されるクロック・パルスを計数し、その計数
値を８ビットの出力信号として発生する。この出力信号
の最上位ビットは反転器542の入力端子に接続される。
分周器534と536および538はFH/3の信号によりリセット
される。カウンタ538がリセットされると、その出力信
号の最上位ビットが低い論理状態になり、反転器542に
より高い論理信号がアンドゲート532に供給される。MEM
FREE信号も高い論理状態であって、メモリにデータを
書き込んでもよいことを示すと、アンドゲート532は分
周器530からの2FSCのクロック信号を分周器534に送る。
分周器534は２SC/3の周波数を有するクロック信号WCL
Kを発生する。この信号はフィールドメモリ22に対する
書込みクロック信号である。カウンタ538はWCLK信号の
パルスを計数し、フィールドメモリ22に対する７ビット
の列アドレス信号を発生する。このアドレス信号の各ビ
ットは別々のアンドゲート540に供給される。各々のア
ンドゲート540の他の入力信号はカウンタ518の出力信号
および反転器526の出力信号である。各々のアンドゲー
ト540は３状態の出力を有する。アンドゲート540は、ME
M FREE信号により制御され、MEM FREE信号が高い論理状
態の時、カウンタ538からの列アドレスを副フィールド
メモリ22のアドレスバスに供給し、MEM FREE信号が低い
論理状態の時、データバスに対して高インピーダンス状
態になる。
FH/3の信号によりリセットされる分周器536はWCLK信号
の周波数を1/2にし、このWCLK/2の信号をバスCS1を介し
て垂直信号処理回路16およびデータ・エンコーダ18に供
給する。
アンドゲート550は、副フィールドメモリ22に対して書
込みエネーブル信号WEを発生する。アンドゲート550に
供給される信号は、カウンタ518の出力信号、反転器526
と542の出力信号およびMEM FREE信号である。カウンタ5
18および反転器526から供給される信号は、垂直方向に
サブサンプリングされた画像の中央の64ラインがメモリ
に供給されている時のみ両方が高い論理状態にある。反
転器542の出力は、データ・エンコーダ18からの128個の
値がメモリに供給されている間のみ高い論理状態にあ
る。副フィールドメモリ22にデータを書き込むべきでな
い時、MEM FREE信号によりアンドゲート550のアンドが
とれないようにしWE信号を低い論理状態にする。
MEM FREE信号は、以下に説明するメモリ出力アドレスお
よびクロック信号発生器26から発生される。簡単に言う
と、この信号はデータがメモリ22から読み出されている
と低い論理状態にあり、さもなければ高い論理状態にあ
る。先に述べたように、MEM FREE信号が低い論理状態に
あれば、３状態バッファ528およびアンドゲート540はメ
モリ22のアドレスバスに対して高インピーダンス状態に
なる。また、３状態バッファ426もメモリ22のデータバ
スに対して高インピーダンス状態になる。さらに、MEM
FREE信号が低い論理状態にあれば、アンドゲート532の
アンドがとれず、従って、WCLKとWCLK/2が発生されず、
列アドレスも進まない。従って、MEM FREE信号が低い論
理状態にあれば、垂直信号処理回路16からデータ・エン
コーダ18へのデータ転送とデータ・エンコーダ18から副
フィールドメモリ22へのデータ転送が中断する。MEM FR
EE信号が高い論理状態になると、データが失われること
なく動作が再開される。メモリ22へのデータの書き込み
とメモリ22からのデータの読み出しに関する装置の同期
化については第８図を参照して以下に説明する。
メモリ入力アドレスおよびクロック信号発生器20の最後
の部分は、水平信号処理回路14および垂直信号処理回路
16により使われる、4FSC/5、2FSC/5およびFSC/5のクロ
ック信号を発生する。アンドゲート560の第１の入力端
子には副信号源10からの4FSCのクロック信号が供給さ
れ、その第２の入力端子は反転器564の出力端子に接続
される。アンドゲート560の出力端子は、その出力端子
が反転器564の入力端子に接続されるカウンタ562の入力
端子に接続される。カウンタ562はAUX HSYNC信号により
副信号の各水平ラインの開始時にリセットされる。カウ
ンタ562がリセットされると、その出力信号は低くな
り、反転器564の出力信号が高くなり、アンドゲート560
のアンドがとれ、4FSCのクロック信号がカウンタ562の
入力端子に供給される。カウンタ562は128個のクロック
・パルスを計数すると高い論理出力信号を発生する。カ
ウンタ562の出力端子における高い論理状態は反転器564
により反転され、アンドゲート560のアンドがとれず、4
FSCのクロック信号がカウンタ562に供給されない。従っ
て、カウンタ562が次に副水平同期パルスによりリセッ
トされるまで、カウンタ562の出力信号は高いままであ
る。
カウンタ562の出力端子はアンドゲート566の第１の入力
端子に接続される。アンドゲート566の第２の入力端子
は反転器576の出力端子に接続され、第３の入力端子は4
FSCのクロック信号に接続される。アンドゲート566のア
ンドがとれると、4FSCのクロック信号が直列接続の分周
器568,569,570および572に結合される。これらの分周器
のすべてとカウンタ574は副信号の各水平ラインの開始
時にAUX HSYNC信号によりリセットされる。カウンタ574
がリセットされると、低い論理状態が反転器576に供給
され、高い論理信号がアンドゲート566に供給される。
カウンタ562が高い論理出力信号を発生すると、アンド
ゲート566は4FSCのクロック信号を分周器568に供給す
る。分周器568は4FSCのクロック信号を５で割って4FSC/
5の信号を発生する。4FSC/5のクロック信号は、この信
号を２で割って2FSC/5のクロック信号を発生する分周器
569に供給される。分周器569は、2FSC/5のクロック信号
を２で割ってFSC/5のクロック信号を発生する分周器570
に供給する。FSC/5のクロック信号は、FSC/5のクロック
信号の周波数を32で割る分周器572に供給される。分周
器572の出力信号は、4FSCのクロック信号の640個のパル
スが分周器チェーンに供給されると、低い論理状態から
高い論理状態に変わる。各640個のパルスは水平信号処
理回路14および垂直信号処理回路16により処理される副
信号の１つのサンプルに対応する。分周器572の出力信
号はアンドゲート573の第１の入力端子に供給される。
アンドゲート573の第２の入力端子は分周器568の出力端
子に接続される。分周器572の出力端子の高い論理信号
によりアンドゲート573は4FSC/5のクロック信号を処理
遅延用カウンタ574に供給する。カウンタ574は4FSC/5の
クロック信号を予め定められる数だけ計数し、その出力
信号を高い状態に保持する。この高い信号は反転器576
により低い信号に変えられてアンドゲート566に供給さ
れ、4FSCのクロック信号が分周器568に供給されなくな
くなる。従って、4FSC/5、2FSC/5、FSC/5の各クロック
信号も発生されない。
先に述べたように、副画像の各ラインは副信号の１ライ
ンの有効部分のサンプルの中の約80％から発生され、す
なわち910サンプルの中の640個が4FSCで抽出される。分
周器568,569,570および572は640個のサンプルを処理す
るのに十分な数のクロック・パルスを発生し、処理遅延
用カウンタ574は各ラインの最後のサンプルが水平およ
び垂直信号処理回路を通過するのに十分な時間だけクロ
ック信号を遅延させる。カウンタ574で与えられる遅延
量は使用される装置の処理速度によって決まる。ディジ
タル設計技術分野の当業者には特定のシステムにおい
て、どれ位の遅延が必要であるかは容易に分る。
カウンタ562は水平同期パルスに対してクロック信号の
開始を遅延させ、640個のサンプルを副画像の有効領域
の中心に置く。128個のサンプルの遅延は構成を簡単に
するように選定される。しかしながら、他の遅延を使う
ことも考えられる。
副フィールドメモリ22は書込みクロック信号WCLKのパル
スと同期して、データ・エンコーダ18から副画像を表わ
すサンプルを受け取り、要求があると、読出しクロック
信号RCLKのパルスと同期してデータ・エンコーダ34にサ
ンプルを供給する。WCLK信号はメモリ入力アドレスおよ
びクロック信号発生器20から３状態バッファ24を介して
メモリ22に供給される。バッファ24は、MEM FREE信号に
より制御され、MEM FREE信号が低いと高インピーダンス
を示す。
同様に、読出しクロック信号RCLKはメモリ出力アドレス
およびクロック信号発生器26から３状態バッファ30を介
してメモリ22のクロック入力端子に供給される。バッフ
ァ30は反転器28から供給される反転MEM FREE信号により
制御される。従って、バッファ30は、MEM FREE信号が低
いとメモリ22にRCLK信号を供給し、MEM FREE信号が高い
と高インピーダンスを示す。
一般に、ぎざぎざの付いたエッジのない副画像が表示さ
れるように、メモリ読出し動作が、主水平ラインの十分
に制御された部分の間で行なわれることが望ましい。従
って、本実施例では、メモリの読出し動作は、主信号の
水平ライン同期パルスに周波数と位相が固定されている
クロックにより制御される。副画像データの１ラインに
対するメモリ書込み動作は、データがメモリ22から読出
されていない時の時間区間における主水平ライン区間の
３つの間に実行される。メモリ出力アドレスおよびクロ
ック信号発生器26は、データをメモリ22に書き込んでも
よいことを示すMEM FREE信号を発生する。MEM FREE信号
が高から低になると、メモリ入力アドレスおよびクロッ
ク信号発生器20は書込みクロック信号WCLKとWCLK/2の発
生を中止し、書込みエネーブル信号WEを変えメモリ22か
らデータを読み出すことができる。メモリ読出し動作が
完了すると、MEM FREE信号は低から高に変り、書込み動
作が中断した時処理していたピクセルとアドレスの値の
ところから書込み動作が再開する。このようにして、１
ラインに対する制御データおよび副画像ピクセルを表わ
す128個のすべてのサンプルがメモリ22に書き込まれる
まで書込み動作が続く。
副フィールドメモリ22は通常の８ビット構成の8Kランダ
ム・アクセス・メモリで構成することができる。メモリ
22がクロック制御され、書込みエネーブル信号WEが高い
時、サンプルがデータバスからメモリ22に書き込まれ
る。本実施例においては、メモリ書込みクロックは2FSC
/3の周波数を有する。NTSC方式の場合、この書込みクロ
ック周波数により各サンプルをメモリに書き込むために
約420ナソセカンド（以下、nsという。）が与えられ
る。本実施例で使われる読出しクロック12FSC/5の周波
数で動作し、この周波数により各サンプルをメモリから
読み出すために約115nsが与えられる。これらの読出し
と書込みのタイミング信号は、市販されており、入手可
能なランダム・アクセス・メモリの範囲内で十分に間に
合う。
サンプル当り420nsで、128個のサンプルをメモリに書き
込むためには、約54マイクロセカンド（以下、μｓとい
う。）すなわち0.85Hが必要である。しかしながら、サ
ンプル当り115nsで、128個のサンプルをメモリから読み
出すためには約14μｓすなわち返0.23Hしか必要でな
い。第８図は、副信号のラインがどのようにサブサンプ
リングされて副フィールドメモリに貯えられるかを示す
タイミング図である。
副信号の１フィールドの連続する３つのラインは濾波さ
れ、サブサンプリングされ、副ビデオ信号の１ラインの
有効部分における情報の約80％を表わす128個のサンプ
ルになる。124個のサンプルと制御情報を含む４個のサ
ンプルはメモリ読出し動作の間の時間区間の間にメモリ
に書き込まれる。第８図に示す例において、メモリ読出
し動作が主信号の水平ライン区間の中央の1/4間で生じ
るように、副画像は主画像内において水平方向の中心に
置かれる。
第８図を参照すると、これらの読出し動作の１つは時間
T1で始まり、時間T2で終る。時間T2において未処理の書
込み動作がないので、メモリは時間T3まで遊びの状態に
ある。時間T3において、メモリ22に書き込まなければな
らないサンプルの新しいラインが生じる。進行中、読出
し動作がないので、サンプルは時間T3とT4の間にメモリ
に書き込まれる。時間T4において、読出し動作が発生
し、書込み動作は中止される。時間T5において、読出し
動作が終る。残りのサンプルの時間T5とT6の間にメモリ
に書き込まれる。メモリは時間T6から読出し動作が始ま
る時間T7まで遊びの状態にある。
本実施例において、副信号の各ラインをメモリ22に書き
込むために、約143μｓすなわち2.25Hが与えられる。こ
の時間は、副信号の与えられた３つの水平ライン区間の
間に、副信号の１ラインがメモリに書き込まれ、一方、
主と副の信号の相対的タイミングに関係なく、主信号に
同期して表示されるようにデータがメモリから読み出さ
れるのに十分な時間である。
先に述べたように、データは読出しクロック（RCLK）と
メモリ読出しアドレスを選択的に与えることによりメモ
リから出力される。このデータはデータ・デコーダ34に
供給される。
データ・デコーダ34はメモリ22から符号化された信号デ
ータを受け取り、各蓄積副画像ラインの始まりから制御
情報を抽出し、ルミナンス信号と色差信号を分離し、ス
ケール化されたルミナンス信号と色差信号を発生する。
第６図は、データ・デコーダ34の一回路例を示す。第６
図において、メモリ出力アドレスおよびクロック信号発
生器26から供給されるサンプル周波数クロックPCLKと制
御信号MEM READおよび制御データH STARTとV STARTがバ
スCS2（第１図参照。）発生器26に供給される。サンプ
ル周波数クロックPCLKはメモリ読出し区間の間だけパル
スを含んでいる。
メモリ22から読み出されたデータは、メモリ読出し信号
MEM READ信号により選択的に作動状態にされるアンドゲ
ート610に供給される。データがメモリ22から読み出さ
れていない時、データバスDATAの負荷を減少させ、擬似
データがマルチプレクサ612に供給されないようにする
ためにアンドゲート610が設けられる。アンドゲート610
の出力はマルチプレクサ612の入力ポートに供給され
る。マルチプレクサ612は、カウンタ616からの出力によ
り条件付けられ、データの各画像ラインからの最初の４
つのデータ・サンプルをレジスタ622に結合させ、また
データの各画像ラインからの残りのサンプルをラッチ63
2とデマルチプレクサ626に結合させる。
先に述べたように、各画像ラインの最初の４つのサンプ
ルはメモリ出力アドレスおよびクロック信号発生器26を
制御するための情報を含んでいる。これら４つのサンプ
ルは各ラインの開始時にアンドゲート614から発生され
る４つのクロック・パルスにより４段の直列入力並列出
力のレジスタ622にクロック制御されて入力される。レ
ジスタ622の各段はそれぞれの制御サンプルのすべての
ビットを貯える並列ビット段である。それぞれの制御サ
ンプルは、メモリから読み出し中の現副信号画像ライン
の残りの部分の期間に対してH START、V STBRTおよびBR
Tのバス上に得られる。各副信号フィールドの最後のラ
インからレジスタ622に入力された制御データは、次の
副信号フィールドの最初のラインがデータ・デコーダ34
に読み込まれるまで保持される。１フィールドの最後の
ラインからの制御データは次のフィールドから副信号の
最初のラインを読み出すタイミングを制御する。
例示されたシステムが最初に開始する時、データ・デコ
ーダ34は副画像の最初のフィールドを表示するのに適当
なH STARTとV STARTのパラメータを受け取っていないだ
ろう。しかしながら、レジスタ622はある値を含んでい
る。これらの値がすべて零であっても、その後そのシス
テムを適切に参照するために、メモリに貯えられた画像
データの少なくとも１ラインからの制御データを十分入
力することができる。通常、この設定は受像機が副画像
を表示するように条件付けられる前に行なわれる。
カウンタ616からマルチプレクサ612に供給される制御信
号は主信号の水平同期パルスMAIN HSYNCおよびサンプル
・クロックPCLKから発生される。MAIN HSYNC信号は各水
平画像ラインの開始時にカウンタ616をリセットする。
このリセット操作によりカウンタ616は低い論理信号を
発生する。マルチプレクサ612は、低い論理信号が供給
されると、入力信号をレジスタ622に送り、高い論理信
号が供給されると、入力信号をデマルチプレクサ626に
送る。
カウンタ616からの出力信号は論理反転器618で補数化さ
れ、アンドゲート614の第１の入力端子に供給される。
カウンタ616からの低い論理出力により、アンドゲート6
14はサンプル周波性クロックPCLKをカウンタ616のクロ
ック入力端子に結合させる。カウンタ616は、メモリ読
出しサイクルが始まり、PCLK結線上にパルスが生じるま
でリセット状態のままである。カウンタ616は最初の４
つのPCLKパルスを計数し、それから高い論理信号を出力
する。高い論理出力によりアンドゲート614のアンドが
とれず、PCLKパルスがカウンタ616に送られなくなり、M
AIN HSYNC信号が次に発生するまで、その出力を高い論
理状態に保持する。
アンドゲート614の出力はレジスタ622のクロック入力端
子にも結合される。最初に発生する４つのPCLKパルスが
レジスタ622に結合され、最初の４つのデータ・サンプ
ルをレジスタ622の入力に結合させるマルチプレクサ612
と同時にシフトレジスタ中のデータをシフトさせる。
最初に発生する４つのPCLKパルスの後、メモリ22のデー
タバスから入力されるサンプルはデマルチプレクサ626
および非同期ラッチ632に結合される。各サンプルのル
ミナンス成分とクロミナンス成分は、各サンプルの最上
位５ビットをラッチ632に送り、各サンプルの最下位３
ビットをデマルチプレクサ626に送ることにより分離さ
れる。ラッチ632は８ビットのラッチであって、５ビッ
トのルミナンス・サンプルはラッチの最上位の５ビット
位置に結合される。零の値が８ビットのラッチ632の最
下位３ビット位置に供給される。ラッチ632から供給さ
れる８ビットの出力サンプルは８の係数でスケール化さ
れた入力ルミナンス成分に対応する。
ルミナンス・サンプルは加算器633に供給される。レジ
スタ622からの副信号の輝度データBRTは加算器633の第
２の入力に結合される。加算器633の出力Ｙ″は、PCLK
の周波数で生じ、輝度制御データにより変更されるルミ
ナンス・サンプルから成る。出力信号Ｙ″は第１図のD/
A変換器およびマトリックス回路のルミナンス信号入力
に結合される。
データ・デコーダ34への入力データが、Yn＆（Ｒ−Ｙ）
nMSB、Yn+1＆（Ｂ−Ｙ）nMSB、Yn+2＆（Ｒ−Ｙ）nLSB、
Yn+3＆（Ｂ−Ｙ）nLSBという４つのサンプルのシーケン
ス形式であることを思い起すと、デマルチプレクサ626
に供給されるデータは、（Ｒ−Ｙ）nMSB、（Ｂ−Ｙ）
nMSB、（Ｒ−Ｙ）nLSB、（Ｂ−Ｙ）nLSBという３ビット
構成の４つのサンプルのシーケンスから成る。デマルチ
プレクサ626は各シーケンスの第１番目のサンプルと第
３番目のサンプルを合成し、（Ｒ−Ｙ）色差サンプルを
再構成し、また各シーケンスの第２番目のサンプルと第
４番目のサンプルを合成し、（Ｂ−Ｙ）の色差サンプル
を再構成する。デマルチプレクサ626において、３ビッ
トのサンプル信号データはラッチ626A−626Dのデータ入
力端子に結合される。４組のクロック発生器624から発
生する４相のクロック信号はラッチ626A−626Dの各クロ
ック入力端子に供給される。４相の各々はPCLKパルス周
波数の1/4のパルス周波数を有する。（Ｒ−Ｙ）MSB、
（Ｒ−Ｙ）LSB、（Ｂ−Ｙ）MSB、（Ｂ−Ｙ）LSBのサン
プルが、ラッチ626A,626B,626C,626Dにそれぞれ入力さ
れるようにクロックの位相は構成される。
ラッチ626Aからの最上位３ビットの（Ｒ−Ｙ）サンプル
は、ラッチ626Bからの最下位３ビットの（Ｒ−Ｙ）サン
プルと合成され、６ビットの（Ｒ−Ｙ）サンプルを形成
する。これらのサンプルは８ビットのラッチ626Eの最上
位６ビットのデータ入力結線に結合される。ラッチ626E
の最下位２ビットのデータ入力結線は零の値に結合され
る。４つのサンプルの各シーケンスがラッチ626A−626D
に入力された後、ラッチ626Eはその入力に供給される合
成の（Ｒ−Ｙ）サンプルを取り入れるようにクロック制
御される。同様に、ラッチ626Cおよびラッチ626Dからの
合成の（Ｂ−Ｙ）サンプルはラッチ626Fに入力される。
第６図に示すように、クロック位相φ４は各４つのサン
プル・シーケンスの最後のサンプル（Ｂ−Ｙ）LSBをラ
ッチ626Dに入力する。この時点においては、ある特定の
シーケンスの４つのサンプルは各ラッチ626A−626Dに保
持されている。クロック位相φ４が低くなると、ラッチ
626Aと626Bからのデータをラッチ626Eに入力するように
クロック制御し、同時に、ラッチ626Cと626Dからのデー
タをラッチ626Fに入力するようにクロック制御される。
ラッチ626Eおよび626Fからの出力信号はPCLKの周波数の
1/4の周波数で生じる各々８ビットのサンプルである。
これらの信号は、８ビットのラッチ626Eおよび626Fの最
上位６ビットの位置にある６ビットの合成サンプルを移
動させることにより４の係数によりそれぞれスケール化
された（Ｒ−Ｙ）および（Ｂ−Ｙ）の色差信号に対応す
る。
４相のクロック発生器624は予めセット可能であって、
普通の設計のものである。プリセットの値はレジスタ62
2からのPHASE制御データにより与えられる。この位相デ
ータは、高い論理状態にある反転器618の出力信号に応
じてクロック発生器624に入力される。従って、制御デ
ータがシフトレジスタ622に入力される４つのクロック
周期の終りに、クロック発生器624はラインに対する位
相値にプリセットされる。クロック発生器624は読出し
クロックPCLKのパルスによりクロック制御され、PCLKの
パルスの発生とほど同時にクロック位相パルスを発生す
る。データの各ラインにおける第１番目の色差サンプル
が（Ｒ−Ｙ）MSBのサンプルもしくは（Ｂ−Ｙ）MSBのサ
ンプルであるから、クロック発生器624をプリセットす
る必要がある。位相制御データは、第１番目のサンプル
がどのサンプルであるかを示すために符号化される。こ
の位相制御データはクロック発生器624をプリセット
し、現画像ラインに対して、φ１、φ２、φ３、φ４の
クロック位相と（Ｒ−Ｙ）MSB、（Ｂ−Ｙ）MSB、（Ｒ−
Ｙ）LSB、（Ｂ−Ｙ）LSBのサンプルとをそれぞれ整合さ
せる。
加算器633からのルミナンス・サンプルＹ″およびラッ
チ626Eと626Fからの（Ｒ−Ｙ）″と（Ｂ−Ｙ）″の色差
サンプルはD/A変換器およびマトリックス回路36のそれ
ぞれの入力ポートに結合される。回路36において、それ
ぞれのディジタル・サンプルは、アナログ、ルミナンス
および色差信号に変換される。これらのアナログ信号は
適当な割合いで合成され、表示装置（図示せず。）を駆
動するための赤色Ｒ、緑色Ｇ、青色Ｂの色信号を発生す
る。
RGB信号はマルチプレクサ38の第１セットの各入力端子
に結合される。主のビデオ信号源40からのRGB信号はマ
ルチプレクサ38の第２セットの各入力端子に結合され
る。メモリ出力アドレスおよびクロック信号発生器26か
らの結線MUX CONTROL上に与えられる信号により制御さ
れるマルチプレクサ38は、その出力端子に生じる主RGB
信号の代りに副RGB信号を選択的に使う。
第７図は、メモリ22からのデータを出力するために、読
出しクロックと読出しアドレスのコードを発生する回路
の一例を示す。
第７図において、位相固定ループ（以下、PLLとい
う。）710は主のビデオ信号の水平同期に同期したクロ
ック周波数を発生する。本実施例においては、クロック
周波数は主信号の水平周波数の1092倍である。この周波
数は、除算器712により２で割り算され、主信号の水平
同期周波数の546倍の周波数を発生する。周波数546H
は、サンプルがメモリから読み出され、再生画像上に表
示される周波数である。ライン当りの蓄積副信号サンプ
ルを、この周波数で走査すると、水平線信号処理回路14
によりサンプリングされた元の画像のその部分の1/3の
サイズに縮少された副画像が発生される。従って、副画
像は垂直および水平方向に等しく圧縮される。
除算器712からの546Hのクロックはアンドゲート718およ
び720に供給される。アンドゲート718と720は、アンド
ゲート742からのメモリ読出しエネーブル信号MEM READ
により作動される。アンドゲート720は読出しクロックR
CLKをメモリ22に供給し、供給された読出しアドレスに
よりメモリをシーケンス制御する。読出しクロックのパ
ルス周波数は常に546Hである。アンドゲート718はサン
プル周波数クロックPCLKをデータ・デコーダ34に供給す
る。システムによっては、PCLK信号がRCLK信号の周波数
の２倍であることが望ましいことが予想されるから、PC
LKの回路はRCLKの回路とは別々に作られる。その場合、
アンドゲート718は、除算器712からの２で割った出力で
はなくてPLL710の出力に直接結合される。
546Hのクロック信号はカウンタ714および比較器726から
成る水平位置検出器に結合される。カウンタ714は主信
号の各フィールドの開始時に主信号の垂直同期信号MAIN
VSYNCによりリセットされ、それから546Hのクロック・
パルスの計数を開始する。カウンタ714は、比較器726の
第１の入力に２進出力を供給する。この２進出力は、最
後のリセット・パルス以後カウンタ714の入力に供給さ
れる546Hのパルスの累算計数値に相当する。546Hのクロ
ック信号の順次の各パルスは、現主画面の画像ライン上
の順次の水平ピクセル位置に相当する。副画面の左端が
始まる水平ピクセル位置H STARTが比較器726の第２の入
力に供給される。カウンタ714の累積計数値がH STARTの
値になると、比較器726は高い論理出力を発生する。カ
ウンタ714が次のラインでリセットされるまで、比較器7
26の出力は高い論理状態のままである。
比較器726の出力はアンドゲート734の第１の入力に供給
される。546Hのクロック信号はアンドゲート734の第２
の入力に供給され、ナンドゲート740の出力がアンドゲ
ート734の第３の入力に供給される。ナンドゲート740の
入力端子は２進カウンタ736のそれぞれの出力ビットラ
インに接続される。２進カウンタ736から供給される２
進出力値は０から127（10進）までの範囲である。ナン
ドゲート740の出力は、ナンドゲート740から低い論理出
力を発生させる値127（10進）を除いて、２進カウンタ7
36のすべての出力値に対して高い論理状態にある。
アンドゲート734は、カウンタ736の出力の値が127以下
であって、比較器726からの高い論理信号により水平の
開始位置の発生したことが示される時は常に、アンドゲ
ート734は２進カウンタ736のクロック入力に546Hの信号
を結合させるように作動される。
２進カウンタ736は各画像ラインの開始時にMAIN HSYNC
信号により零にリセットされる。比較器726の出力が高
くなると、２進カウンタ736は計数を開始し、０から127
までの出力値を逐次発生する。２進カウンタ736の出力
値が127の値になると、低い論理状態になるナンドゲー
ト740の出力により他の状態に変化しない。
２進カウンタ736からの２進出力値は３状態ゲート744に
結合される。３状態ゲート744の出力はメモリ22のアド
レス入力ポートに結合される。３状態ゲート744がアン
ドゲート742により作動させると、２進カウンタ736から
の出力値はメモリ22からデータを読み出すための列アド
レス語に相当する。
カウンタ714は結線715上に第２の出力信号を発生する。
この出力信号は546Hのクロック周期以下のパルスであっ
て、カウンタ714が546個のパルスを計数すると発生す
る。546個のパルスの計数値は主表示の１水平ラインに
相当する。内部的には、パルスが結線715上に生じる
と、カウンタ714は零にリセットされる。
カウンタ714からの第２の出力は２進カウンタ716のクロ
ック入力端子に供給される。カウンタ716は、０の値か
ら262（10進）まで計数し、それから次のMAIN VSYNCパ
ルスによりリセットされるまで停止するように構成され
る。従って、カウンタ716は、最後のMAIN VSYNCパルス
後に生じる水平画像ラインの現累算値、すなわち現水平
ライン数（引く１）に相当する２進出力を発生する。カ
ウンタ716からの２進出力は減算器728の第１の入力ポー
トおよび比較器732の第１の入力ポートに結合される。
データ・デコーダ34から供給され、副画像の表示が始ま
る上側の水平画像ラインに相当するV STARTの値は比較
器732の第２の入力ポートおよび減算器728の減数入力ポ
ートに供給される。
カウンタ716からの累算値がV STARTの値に等しい時、比
較器732は高い論理出力を発生する。比較器732の出力
は、２進カウンタ716が次のMAIN VSYNCパルスによりリ
セットされるまで高い状態のままである。
減算器728から供給される出力値は３状態ゲート730に結
合される。ゲート730の出力はメモリ22のアドレス入力
ポートの行アドレス結線に結合される。減算器728から
の値は現ライン数からV STARTの値を引いたものに等し
い。データを読み出すようにメモリ22が作動される周
期、すなわち、３状態ゲート730が作動される周期の
間、０から63までの値が順次供給される。
副信号データは64個の行アドレス符号語によりアドレス
指定されるメモリ・ロケーションに含まれており、主画
面の連続する64本の画像ラインで表示される。従って、
垂直開始ラインを含めて、それから64本のラインを計数
し、垂直開始位置の発生直後の64本の水平ラインの間の
み３状態ゲート730と744を作動させるために使用される
信号を発生する必要がある。カウンタ750、アンドゲー
ト746および反転器748は64個のライン周期を計数するよ
うに構成される。カウンタ750はアンドゲート746を介し
て供給されるカウンタ714の出力結線715からの水平パル
スを係数する。アンドゲート746は比較器732の出力およ
び反転器748の出力にそれぞれ結合される入力端子を有
する。反転器748の入力はカウンタ750の出力に接続され
る。カウンタ750はMAIN VSYNCからの垂直パルスにより
リセットされその出力が低い論理状態になるように条件
付けられる。このとき、反転器748の出力は高い論理状
態になる。これらの条件下では、比較器732が始まりの
水平ラインを検出した後、水平ライン・パルスをカウン
タ750に通過させるようにアンドゲート746が作動され
る。64本のライン・パルスがカウンタ750に結合される
と、カウンタ750は高い論理出力信号を発生する。これ
により反転器748の出力が低くなり、アンドゲート746の
アンドがとれなくなる。このように、反転器748の出力
は各フィールド期間の始まりから高く、副画像の最後の
ラインの後低くなる。
３状態ゲート730,744およびアンドゲート718と720を作
動させる制御信号は、メモリ22が新しいデータを書き込
むのに最大限の時間の間自由となるように、副画像信号
が実際に表示されている区間の間だけ高い論理状態にあ
る。従って、アンドゲート742の出力は、比較器732が高
くなった後、すなわち、垂直開始ラインから、64本のラ
インがメモリから読み出されるまで、すなわち、カウン
タ750が出力パルスを発生するまで水平ラインの読出し
位置の間高い論理状態にある。従って、比較器726、ナ
ンドゲート740、比較器732および反転器748からの出力
信号はアンドゲート742のそれぞれの入力端子に結合さ
れる。
アンドゲート742から発生される出力信号によりメモリ
の読出し期間が決まる。従って、この信号の補数はメモ
リに新しいデータを自由に書き込める期間を決める。ア
ンドゲート742の出力に結合された反転器752はMEM READ
信号の補数であるMEM FREE信号を発生する。
しかしながら、主画像の各水平ラインの一部の間にメモ
リからデータを読み出すことも考えられる。この場合に
は、メモリから読み出されるデータは副画像が表示され
る時だけ処理され、表示される。メモリの読出し操作に
より蓄積データを周期的に書き直すと、メモリ22として
高価でないダイナミックRAMを使用することができる。
マルチプレクサ38は、副信号がメモリから読み出されて
いる期間の間、主ビデオ（RGB）信号の代りに副のビデ
オ（RGB）信号を発生する。これらの期間はMEM READ信
号の論理信号の高い期間に相当する。しかしながら、メ
モリから読み出されるライン当りの最初の４つのサンプ
ルは制御情報を含んでいることを考慮してみる。これら
４つのサンプルにより占有される時間を補償するため
に、MEM READ信号の高い論理信号の各期間は４つのサン
プル周期により予め短縮され、マルチプレクサ38用の制
御信号MUX CONTROLを発生する。これは、MEM READ信号
をアンドゲート724の第１の入力端子に結合させること
により実現できる。MEM READ信号は遅延要素722により
４つのサンプル期間だけ遅延され、MUX CONTROL信号を
発生するアンドゲート724の第２の入力端子に供給され
る。
【図面の簡単な説明】
第１図は、本発明の一実施例を含むPinPテレビジョン受
像機の一般化されたブロック図である。 第2A図および第2B図は、第１図に示す受像機で使うのに
適したルミナンスおよびクロミナンスの水平ライン信号
処理回路のブロック図をそれぞれ示す。 第3A図および第3B図は、第１図に示す受像機で使うのに
適したルミナンスおよびクロミナンスの垂直信号処理回
路のブロック図をそれぞれ示す。 第４図は、第１図に示す受像機に使われるデータ・エン
コーダのブロック図である。 第５図は、第１図に示す受像機で使うのに適したメモリ
入力アドレスおよびクロック信号発生器のブロック図で
ある。 第６図は、第１図に示す受像機に使われるデータ・デコ
ーダのブロック図である。 第７図は、第１図に示す受像機に使うのに適したメモリ
出力アドレスおよびクロック信号発生器のブロック図で
ある。 第８図は、第１図に示す受像機の動作を説明するのに有
用なタイミング図である。 10……副信号源、210……有限インパルス応答（FIR）低
域通過フィルタ、212……ラッチ、220……ピーキング・
フィルタ。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】画像を表わすベースバンドのビデオ信号を
    処理し、解像度の低下した画像を表わすビデオ信号を発
    生するビデオ信号処理装置であって、 前記ベースバンドのビデオ信号を供給するビデオ信号供
    給手段と、 前記ビデオ信号供給手段に結合され、前記ベースバンド
    のビデオ信号の帯域幅を減少させ、かつ最高周波数成分
    Fmaxを有するビデオ信号を発生する、低域フィルタ手段
    と、 前記低域フィルタ手段に結合され、2Fmaxよりも低いサ
    ブサンプリング周波数で最高周波数成分Fmaxを有する前
    記ビデオ信号をサブサンプリングして、折返し成分を含
    んでいるサブサンプリングされた信号を発生する、サブ
    サンプリング手段と、 前記サブサンプリング手段に結合され、前記サブサンプ
    リングされた信号の高域周波数成分を増幅する信号ピー
    キング手段とを具え、 前記折返し成分が前記信号ピーキング手段により増幅さ
    れる、前記ビデオ信号処理装置。
JP61064281A 1985-03-25 1986-03-24 ビデオ信号処理装置 Expired - Lifetime JPH07118787B2 (ja)

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US715819 1985-03-25
US06/715,819 US4652908A (en) 1985-03-25 1985-03-25 Filtering system for processing a reduced-resolution video image

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