JP3652009B2 - クロックジェネレータ - Google Patents
クロックジェネレータ Download PDFInfo
- Publication number
- JP3652009B2 JP3652009B2 JP14536396A JP14536396A JP3652009B2 JP 3652009 B2 JP3652009 B2 JP 3652009B2 JP 14536396 A JP14536396 A JP 14536396A JP 14536396 A JP14536396 A JP 14536396A JP 3652009 B2 JP3652009 B2 JP 3652009B2
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- ntsc
- pal
- signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/64—Circuits for processing colour signals
- H04N9/642—Multi-standard receivers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/06—Generation of synchronising signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/06—Generation of synchronising signals
- H04N5/067—Arrangements or circuits at the transmitter end
- H04N5/073—Arrangements or circuits at the transmitter end for mutually locking plural sources of synchronising signals, e.g. studios or relay stations
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
- H04N5/46—Receiver circuitry for the reception of television signals according to analogue transmission standards for receiving on more than one standard at will
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/64—Circuits for processing colour signals
- H04N9/641—Multi-purpose receivers, e.g. for auxiliary information
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G1/00—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data
- G09G1/06—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data using single beam tubes, e.g. three-dimensional or perspective representation, rotation or translation of display pattern, hidden lines, shadows
- G09G1/14—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data using single beam tubes, e.g. three-dimensional or perspective representation, rotation or translation of display pattern, hidden lines, shadows the beam tracing a pattern independent of the information to be displayed, this latter determining the parts of the pattern rendered respectively visible and invisible
- G09G1/16—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data using single beam tubes, e.g. three-dimensional or perspective representation, rotation or translation of display pattern, hidden lines, shadows the beam tracing a pattern independent of the information to be displayed, this latter determining the parts of the pattern rendered respectively visible and invisible the pattern of rectangular co-ordinates extending over the whole area of the screen, i.e. television type raster
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/18—Timing circuits for raster scan displays
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/12—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising
- H04N5/126—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising whereby the synchronisation signal indirectly commands a frequency generator
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Processing Of Color Television Signals (AREA)
- Synchronizing For Television (AREA)
- Television Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Color Television Systems (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明はＮＴＳＣ（National Television System Committee）方式、ＰＡＬ（phase alternation by line）方式の信号を扱う画像処理装置に使用される画素（ピクセル）の走査速度に応じたクロック（以下、「ピクセルクロック」という）を発生させるクロックジェネレータに関する。
【０００２】
【従来の技術】
画像処理装置として、例えば画像を走査する装置を考える。画像を走査するとき、画像が画素に分割され、各画素の信号値が所定の方法で取り出される。このような走査を行う画像処理装置にクロックジェネレータが設けられ、クロックジェネレータから発生されるピクセルクロックに同期して各画素の信号値が取り出される。ところが、テレビジョン信号はＮＴＳＣ方式やＰＡＬ方式等があり、規格が統一されていない。したがって、ＮＴＳＣ方式とＰＡＬ方式ではピクセルクロックの繰り返し周波数が異なる。そのため、従来、図４（ａ）、（ｂ）に示すように、画像処理装置が両方式に対応していても、各方式のピクセルクロックを発生させるクロックジェネレータが別個に必要であった。
【０００３】
図４（ａ）はＮＴＳＣ方式に対応したクロックジェネレータのブロック図である。発振器３ａに水晶振動子２ａが接続される。発振器３ａの発振周波数ＦＮＴＳＣは、水晶振動子２ａによって決まり、例えば、１２．２７２７ＭＨｚである。一方、図４（ｂ）はＰＡＬ方式に対応したクロックジェネレータのブロック図である。発振器３ｂの発振周波数ＦＰＡＬは、水晶振動子２ｂによって決まり、例えば、１４．７５００ＭＨｚである。
【０００４】
図４（ａ）に示すようにＮＴＳＣ方式に対応したクロックジェネレータの場合、発振周波数ＦＮＴＳＣ（１２．２７２７ＭＨｚ）はＮＴＳＣ方式の水平同期周波数（１５７３４．２６４Ｈｚ）を７８０倍した周波数である。これは１本の走査線を水平方向に７８０画素に分割することを意味する。一方、図４（ｂ）に示すようにＰＡＬ方式の場合、発振周波数ＦＰＡＬ（１４．７５００ＭＨｚ）はＰＡＬ方式の水平同期周波数（１５６２５Ｈｚ）を９４４倍した周波数である。これは１本の走査線を水平方向に９４４画素に分割することを意味する。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来のクロックジェネレータ（図４）では、ＮＴＳＣ方式、ＰＡＬ方式で、別個に水晶振動子２ａ、２ｂ及び発振器３ａ、３ｂを使用しなければならなかった。このように、ＮＴＳＣ方式とＰＡＬ方式で走査を行うには２つの水晶振動子２ａ、２ｂが必要となり、コストアップとなっていた。
【０００６】
本発明はこのような課題を解決し、１つの水晶振動子でＮＴＳＣ方式又はＰＡＬ方式のどちらのピクセルクロックでも発生することのできるクロックジェネレータを提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の構成では、ＮＴＳＣ方式とＰＡＬ方式の信号を扱う画像処理装置に使用され、画素の走査速度に応じたクロックを発生するクロックジェネレータにおいて、
ＰＬＬ回路を用いることにより、単一の水晶振動子の基準周波数（ｆｘ）を
ｆｘ×Ｍ／Ｎ／Ｐ （ただし、Ｍ、Ｎ、Ｐは整数）
に変換し、前記ＰＬＬ回路の分周器の分周比をＮＴＳＣ方式とＰＡＬ方式に応じて切り換えることにより、Ｍ、Ｎ及びＰが切り換わり、ＮＴＳＣ方式、ＰＡＬ方式のそれぞれに対応した前記クロックを前記単一の水晶振動子の基準周波数に基づいて発生するようにしている。
【０００８】
このような構成では、画像処理装置はピクセルクロックに同期して各画素の信号を処理する。このピクセルクロックはクロックジェネレータより発生される。画像処理装置はＮＴＳＣ方式、ＰＡＬ方式の信号に対応しており、それに伴い、ピクセルクロックの繰り返し周波数が異なる。ＮＴＳＣ方式とＰＡＬ方式応じて、クロックジェネレータはＰＬＬ回路の分周器の分周比を切り換える。これにより、基準周波数（ｆｘ）はｆｘ×Ｍ／Ｎ／Ｐの周波数に変換され、クロックジェネレータよりＮＴＳＣ方式、ＰＡＬ方式それぞれに対応した周波数のピクセルクロックが発生される。画像処理装置はピクセルクロックに同期してＮＴＳＣ方式、ＰＡＬ方式の信号を扱うことができるようになる。
【０００９】
従来では、ＮＴＳＣ方式、ＰＡＬ方式のピクセルクロックを発生させるために別個にクロックジェネレータが必要であったが、本構成のクロックジェネレータにより、１つのクロックジェネレータからＮＴＳＣ方式、ＰＡＬ方式のピクセルクロックが発生するので低コストになる。
【００１０】
本発明の第２の構成では、上記第１の構成において、前記画像処理装置は、コンピュータから出力されるアナログのＲ、Ｇ、Ｂ信号をテレビジョン受像機に映し出すためのテレビジョン信号に変換するスキャンコンバータであり、前記スキャンコンバータには、前記アナログのＲ、Ｇ、Ｂ信号をデジタル信号に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力を一時的に記憶するラインバッファと、前記ラインバッファの出力をアナログ信号に変換するＤ／Ａ変換器と、前記コンピュータより出力される水平同期信号の周波数を半減する分周器が設けられ、更に前記Ｄ／Ａ変換器の出力、前記水平同期信号の周波数を半減する分周器の出力、前記コンピュータより出力される垂直同期信号及び前記クロックを入力することにより、前記ＮＴＳＣ方式とＰＡＬ方式の切り換えに応答して、ＮＴＳＣ方式又はＰＡＬ方式のテレビジョン信号に変換するエンコーダが設けられている。
【００１１】
このような構成では、クロックジェネレータはＮＴＳＣ方式、ＰＡＬ方式でのピクセルクロックを切り換えて発生させることができる。スキャンコンバータではコンピュータより出力されるＲ、Ｇ、Ｂ信号がテレビジョン受像機に映し出す信号に変換される。ＮＴＳＣ方式とＰＡＬ方式に応じて分周器の分周比を切り換えることにより、クロックジェネレータで各方式に対応したピクセルクロックが発生し、これに同期してスキャンコンバータはＮＴＳＣ方式又はＰＡＬに変換する。このように、１つのクロックジェネレータによってスキャンコンバータでＲ、Ｇ、Ｂ信号がＮＴＳＣ方式、ＰＡＬ方式のどちらの信号にも変換されるようになる。このように、ＮＴＳＣ方式、ＰＡＬ方式に対応したスキャンコンバータでも、１つのクロックジェネレータを用いるだけでよいので、低コストである。
【００１２】
【発明の実施の形態】
＜第１の実施形態＞
本発明の第１の実施形態を図１を用いて説明する。図１は本発明のクロックジェネレータのブロック図である。クロックジェネレータは１つの水晶振動子２と汎用のＰＬＬ用集積回路１を用いてＮＴＳＣ方式又はＰＡＬ方式のいずれにも対応したピクセルクロックを発生させる。このとき、ＮＴＳＣ方式のピクセルクロックの繰り返し周波数ｆｏは１２．２７２７ＭＨｚとする。一方は、ＰＡＬ方式のピクセルクロックの繰り返し周波数ｆｏは１４．７５００ＭＨｚとする。ＰＬＬ用集積回路１に、発振器３、分周器４、８、位相比較器（Ｐ／Ｃ）５、低域通過フィルタ（ＬＰＦ）６、電圧制御発振器（ＶＣＯ）７が設けられている。
【００１３】
発振器３に水晶振動子２が接続される。発振器３より、水晶振動子２に固有の基準周波数ｆｘ（後述するように、例えば、ｆｘ＝１５ＭＨｚ）でパルス波形の信号が出力される。この信号は分周器４に入力される。分周器４で信号は基準周波数ｆｘから周波数ｆｘ／Ｎ（但し、Ｎは整数）の信号に変換される。尚、整数Ｎは集積回路１の外部に設けられたコントローラ３０によって設定される。次段の位相比較器５で分周器４より出力される周波数ｆｘ／Ｎの信号と分周器８より出力される周波数ｆｏ／Ｍの信号の位相差を比較する。尚、周波数ｆｏ／Ｍについては後述する。
【００１４】
入力される２つの信号の位相差に比例した誤差信号Ｖｅが位相比較器５より出力される。誤差信号Ｖｅは低域通過フィルタ６で高周波成分を除去した制御電圧Ｖｄに変換される。制御電圧Ｖｄは電圧制御発振器７に入力される。
【００１５】
電圧制御発振器７は入力される電圧により繰り返し周波数を制御することのできるパルス発振器である。今、制御電圧Ｖｄによって電圧制御発振器７の発振周波数がｆｏであるとする。発振周波数ｆｏの信号は分周器８によって周波数がｆｏ／Ｍ（但し、Ｍは整数）に変換され、位相比較器５に入力される。尚、整数Ｍは集積回路１の外部に設けられたコントローラ３０によって設定される。このような閉回路により、電圧制御発振器７の発振周波数ｆｏはｆｏ／Ｍがｆｘ／Ｎに一致するように制御され、ｆｏ＝ｆｘ×Ｍ／Ｎで安定する。この発振周波数ｆｏでピクセルクロックがＰＬＬ用集積回路１より出力される。
【００１６】
ＮＴＳＣ方式、ＰＡＬ方式のピクセルクロックを出力するために、例えば、基準周波数ｆｘを１５ＭＨｚとする。ＰＬＬ用集積回路１の外部に設けられたコントローラ３０により、整数Ｎ及びＭが設定される。ＮＴＳＣ方式のピクセルクロックを発生させるとき、Ｎ＝１１、Ｍ＝９に設定する。これにより、発振周波数ｆｏは１２．２７２７ＭＨｚとなる。一方、ＰＡＬ方式のとき、Ｎ＝６０、Ｍ＝５９に設定する。これにより、発振周波数ｆｏは１４．７５００ＭＨｚとなる。
【００１７】
このように、１つの水晶振動子２を用いて、ＮＴＳＣ方式又はＰＡＬ方式のどちらのピクセルクロックでも発生することができる。上記従来のクロックジェネレータ（図４）のように別個に水晶振動子を必要とせず、１つの水晶振動子２でＮＴＳＣ方式、ＰＡＬ方式のピクセルクロックが発生できる。これにより、従来の場合と比較すると低コストになる。
【００１８】
＜第２の実施形態＞
本発明の第２の実施形態を図２を用いて説明する。尚、本実施形態では上記第１の実施形態とほぼ同じブロック構成となっており、図２において図１と同一の部分については同一の符号を付し、説明を省略する。分周器９で電圧制御発振器７の発振周波数ｆｏから周波数ｆｏ／Ｐ（但し、Ｐは整数）に変換され、周波数ｆｏｕｔのピクセルクロックが発生する。尚、整数Ｐはコントローラ３０によって設定される。
【００１９】
前述した第１の実施形態で説明したように、ｆｏ＝ｆｘ×Ｍ／Ｎとなる。したがって、ｆｏｕｔ＝ｆｏ／Ｐ＝ｆｘ×Ｍ／Ｎ／Ｐとなる。基準周波数ｆｘ、整数Ｎ、Ｍ及びＰの組み合わせによって周波数ｆｏｕｔが決定される。
【００２０】
また、ＮＴＳＣ方式のピクセルクロックの周波数ｆｏｕｔは１２．２７２７ＭＨｚだけでなく、その整数倍の周波数でも同期がとれるのでよい。同様に、ＰＡＬ方式のピクセルクロックの周波数ｆｏｕｔは１４．７５００ＭＨｚだけでなく、その整数倍の周波数でもよい。周波数ｆｏｕｔが１２．２７２７ＭＨｚ又はその整数倍となり、或いは周波数ｆｏｕｔが１４．７５００ＭＨｚ又はその整数倍となるような基準周波数ｆｘ、整数Ｎ、Ｍ及びＰの組み合わせの一例は次のようになる。
【００２１】
ｆｘ Ｎ Ｍ Ｐ ｆｏｕｔ
９ＭＨｚ １１ １５ １ １２．２７２７ＭＨｚ
９ＭＨｚ １１ ３０ １ １２．２７２７×２ＭＨｚ
９ＭＨｚ １８ ５９ ２ １４．７５００ＭＨｚ
９ＭＨｚ １８ ５９ １ １４．７５００×２ＭＨｚ
１０ＭＨｚ １１ ２７ １ １２．２７２７×２ＭＨｚ
１０ＭＨｚ ２０ ５９ １ １４．７５００×２ＭＨｚ
１８ＭＨｚ １１ １５ １ １２．２７２７×２ＭＨｚ
１８ＭＨｚ １８ ５９ ２ １４．７５００×２ＭＨｚ
１８ＭＨｚ １１ ３０ １ １２．２７２７×４ＭＨｚ
１８ＭＨｚ １８ ５９ １ １４．７５００×４ＭＨｚ
【００２２】
例えば、基準周波数ｆｘが９ＭＨｚのとき、Ｎ＝１１、Ｍ＝１５及びＰ＝１とすることにより、ｆｏｕｔ＝１２．２７２７ＭＨｚとなる。ところで、Ｍ／Ｎ／Ｐが１５／１１であれば、ｆｏｕｔ＝１２．２７２７ＭＨｚとなるので、Ｍ／Ｎ／Ｐ＝１５／１１となる他のＮ、Ｍ及びＰの組み合わせにしてもよい。例えば、Ｎ＝１１、Ｍ＝３０、Ｐ＝２でも、ｆｏｕｔ＝１２．２７２７ＭＨｚとなる。発振周波数ｆｘが異なっていても、また、ｆｏｕｔ＝１４．７５００ＭＨｚとするときも同様に、Ｎ、Ｍ及びＰの組み合わせを様々に設定してもよい。
【００２３】
また、発振器３の発振周波数ｆｘは上記周波数の他に、３ＭＨｚ、４．５ＭＨｚ又は５ＭＨｚでも、Ｎ、Ｍ及びＰを適当に設定することにより、ＮＴＳＣ方式又はＰＡＬ方式に対応したピクセルクロックが発生する。言うまでもなく、基準周波数ｆｘは上記値以外でもＮ、Ｍ及びＰの値を適当に設定すればよい。
【００２４】
更に、本実施形態では、ＮＴＳＣ方式では周波数ｆｏｕｔは１２．２７２７ＭＨｚとし、ＰＡＬ方式では周波数ｆｏｕｔは１４．７５００ＭＨｚとして、ピクセルクロックを発生させている。しかし、各方式においてピクセルクロックの周波数がこれらとは異なる周波数であるときも、同様に、基準周波数ｆｘ、Ｎ、Ｍ及びＰを適当に設定し、ＮＴＳＣ方式とＰＡＬ方式で切り換えるようにする。このときも、１つの水晶振動子２でＮＴＳＣ方式、ＰＡＬ方式のピクセルクロックが発生できるので、２つの水晶振動子を必要とせず、低コストになる。
【００２５】
＜第３の実施形態＞
本発明の第３の実施形態を図３を用いて説明する。図３は本発明のクロックジェネレータを利用したスキャンコンバータの一例のブロック図である。尚、後述するように、スキャンコンバータは、Ａ／Ｄ変換器１１と、ラインバッファ１２と、Ｄ／Ａ変換器１３と、エンコーダ１４と、分周器１５と、クロックジェネレータ１０より構成される。本発明のクロックジェネレータ１０から発生される周波数ｆｏｕｔのピクセルクロックがエンコーダ１４に、グラフィックエンジンとしてのパーソナルコンピュータ（ＰＣ）１６のピクセルクロックとして入力される。尚、通常、クロックジェネレータ１０はエンコーダ１４に内蔵されるが、本実施形態では見やすくするため、別ブロックで示す。スキャンコンバータはＰＣ１６より出力されるＲ、Ｇ、Ｂ信号と、水平同期信号ＦＨと、垂直同期信号ＦＶから成る信号をテレビジョン信号Video OUTに変換するものである。ただし、Ｒ、Ｇ、Ｂ信号はアナログ信号であり、水平同期信号ＦＨ、垂直同期信号ＦＶは各所定の周波数で繰り返すパルス波形の信号である。このとき、ＰＣ１６の出力画素数は例えば、水平方向に６４０、垂直方向に４８０画素となっている。
【００２６】
通常、ＰＣ１６より出力される画像は専用のディスプレイ２０にＲ、Ｇ、Ｂ信号、水平同期信号ＦＨ及び垂直同期信号ＦＶをそのまま入力することにより、ディスプレイ２０に映し出されるが、スキャンコンバータではＰＣ１６より出力される信号をテレビジョン信号Video OUTに変換してテレビジョン（ＴＶ）１７に映し出す。
【００２７】
エンコーダ１４によって変換されるテレビジョン信号Video OUTはＮＴＳＣ方式又はＰＡＬ方式の信号である。ＮＴＳＣ方式かＰＡＬ方式のどちらのテレビジョン信号Video OUTとするかは、例えば、キーボード１９から信号をＰＣ１６に入力することにより、ＮＴＳＣ方式かＰＡＬ方式か選択する。これにより、エンコーダ１４によって制御されて、クロックジェネレータ１０より発生されるピクセルクロックの周波数ｆｏｕｔは、ＮＴＳＣ方式では１２．２７２７ＭＨｚ、ＰＡＬ方式では１４．２５００ＭＨｚとなる。ＮＴＳＣ方式の場合、走査線が５２５本で飛び越し走査を行い、２回のフィールド走査で１回のフレーム走査となる信号である。テレビジョン信号Video OUTには水平同期信号と垂直同期信号が各所定の周波数で付加されており、水平同期信号の周波数は１５．７３４ｋＨｚ、垂直同期信号の周波数は５９．９４Ｈｚである。
【００２８】
エンコーダ１４でＲ、Ｇ、Ｂ信号がＮＴＳＣ方式のテレビジョン信号Video OUTに変換される場合、ＰＣ１６より出力される垂直同期信号ＦＶの周波数はテレビジョン信号Video OUTの垂直同期信号の周波数と等しく、５９．９４Ｈｚとする。この周波数もＦＶということにする。水平同期信号ＦＨの周波数は信号Video OUTの水平同期信号の周波数１５．７３４ｋＨｚの２倍の周波数３１．４６８ｋＨｚとする。この周波数もＦＨということにする。水平同期信号ＦＨを３１．４６８ｋＨｚとするのは、ＰＣ１６より出力される信号が、飛び越し走査を行わない順次走査の信号であるためである。
【００２９】
ＰＣ１６より出力されるアナログのＲ、Ｇ、Ｂ信号はアナログ／デジタル変換器（Ａ／Ｄ変換器）１１でそれぞれデジタル信号に変換される。これらのデジタル信号はラインバッファ１２に一時的に記憶される。ラインバッファ１２に記憶されたデジタル信号はデジタル／アナログ変換器（Ｄ／Ａ変換器）１３によってそれぞれアナログ信号に変換され、エンコーダ１４に入力される。
【００３０】
更に、エンコーダ１４にＰＣ１６より出力される垂直同期信号ＦＶがそのまま入力される。水平同期信号ＦＨは分周器（１／２）１５で半分の周波数Ｆｈに変換されてから、エンコーダ１４に入力される。即ち、周波数ＦｈはＮＴＳＣ方式の水平同期信号の周波数１５．７３４ｋＨｚになる。尚、分周器１５はパルス波形の信号が２回入力されるとパルス波形の信号を１回出力する。
【００３１】
エンコーダ１４において、まず、周波数ｆｏｕｔが１２．２７２７ＭＨｚのピクセルクロックに同期して、アナログのＲ、Ｇ、Ｂ信号が１走査線毎に飛び越されながら読み込まれる。読み込まれたＲ、Ｇ、Ｂ信号は輝度信号と色差信号に変換される。エンコーダ１４ではクロックジェネレータ１０で発生するピクセルクロックによって、ＮＴＳＣ方式のテレビジョン信号Video OUTに変換する。クロックジェネレータ１０より発生されるピクセルクロックの周波数ｆｏｕｔが１２．２７２７ＭＨｚであるので、１本の走査線を７８０画素に分割したようにテレビジョン信号Video OUTに変換する。
【００３２】
コンピュータより出力される画素数は水平方向に６４０画素であるが、６４０画素のまま走査してテレビジョン信号Video OUTに変換すると、ＴＶ１７で画像を表示するとき、帰線期間があるために全ての画素を表示することができないので、水平方向に６４０より大きくなるように７８０画素としている。そして、エンコーダ１４に入力される水平同期信号Ｆｈと垂直同期信号ＦＶを輝度信号に付加する。色差信号を所定の周波数で変調して、カラーバーストと共に輝度信号に加える。これにより、エンコーダ１４からＮＴＳＣ方式のテレビジョン信号Video OUTが出力される。
【００３３】
一方、エンコーダ１４でＰＡＬ方式のテレビジョン信号Video OUTに変換する場合、ＰＡＬ方式では走査線が６２５本であり、飛び越し走査を行い、２回のフィールド走査で１回のフレーム走査となる信号である。テレビジョン信号Video OUTには水平同期信号と垂直同期信号が各所定の周波数で付加されており、水平同期信号の周波数は１５．６２５ｋＨｚ、垂直同期信号の周波数は５０Ｈｚである。ＰＣ１６より出力される水平同期信号ＦＨの周波数は３１２５０Ｈｚとし、垂直同期信号Ｖの周波数は５０Ｈｚとする。これにより、エンコーダ１４でＲ、Ｇ、Ｂ信号が所定の変換により、ＰＡＬ方式のテレビジョン信号Video OUTに変換される。
【００３４】
ピクセルクロックの周波数ｆｏｕｔを１４．７５００ＭＨｚであるので、エンコーダ１４でＲ、Ｇ、Ｂ信号は１走査線を９４４画素に分割したようにテレビジョン信号Video OUTに変換される。縦横比の関係等でＮＴＳＣ方式の場合に比べて、水平方向の画素数が増加する。このように、ＰＣ１６より出力されるＲ、Ｇ、Ｂ信号はスキャンコンバータによって、ＮＴＳＣ方式、ＰＡＬ方式のいずれにも変換することができる。本発明のクロックジェネレータはスキャンコンバータだけでなく、ＮＴＳＣ方式又はＰＡＬ方式の信号を扱う様々な画像処理装置に利用することができる。
【００３５】
【発明の効果】
＜請求項１の効果＞
画像処理装置はクロックジェネレータより発生されるピクセルクロックに同期してＮＴＳＣ方式又はＰＡＬ方式で各画素の信号を処理する。ピクセルクロックを発生するクロックジェネレータはＰＬＬ回路を用いている。ＮＴＳＣ方式とＰＡＬ方式に応じて、ＰＬＬ回路の分周器の分周比を切り換える。これにより、ＮＴＳＣ方式、ＰＡＬ方式にそれぞれ対応したピクセルクロックがクロックジェネレータより発生する。これにより、画像処理装置はＮＴＳＣ方式、ＰＡＬ方式でも信号を扱うことができるようになる。従来では、ＮＴＳＣ方式とＰＡＬ方式で別個にクロックジェネレータが必要であったが、本発明のクロックジェネレータでは１つだけでよいので、低コストとなる。
【００３６】
＜請求項２の効果＞
スキャンコンバータはコンピュータより出力されるＲ、Ｇ、Ｂ信号をテレビジョン受像機に映し出す信号に変換する。この信号にはＮＴＳＣ方式とＰＡＬ方式があり、変換する信号の方式に応じて、スキャンコンバータは変換する方式を切り換える。クロックジェネレータが周波数を切り換えてピクセルクロックを発生させるので、このクロックジェネレータによってスキャンコンバータでコンピュータより出力されるＲ、Ｇ、Ｂ信号は各方式に対応した信号に変換される。従来では、ＮＴＳＣ方式とＰＡＬ方式に応じて別個にクロックジェネレータが必要であったが、本発明により、クロックジェネレータが１つだけでよいので低コストとなる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態のクロックジェネレータのブロック図。
【図２】 本発明の第２の実施形態のクロックジェネレータのブロック図。
【図３】 本発明のクロックジェネレータを利用したスキャンコンバータのブロック図。
【図４】 従来のクロックジェネレータのブロック図。
【符号の説明】
１ ＰＬＬ用集積回路
２ 水晶振動子
３ 発振器
４ 分周器
５ 位相比較器
６ 低域通過フィルタ
７ 電圧制御発振器
８ 分周器
９ 分周器
１４ エンコーダ
１６ パーソナルコンピュータ
１７ テレビジョン
【発明の属する技術分野】
本発明はＮＴＳＣ（National Television System Committee）方式、ＰＡＬ（phase alternation by line）方式の信号を扱う画像処理装置に使用される画素（ピクセル）の走査速度に応じたクロック（以下、「ピクセルクロック」という）を発生させるクロックジェネレータに関する。
【０００２】
【従来の技術】
画像処理装置として、例えば画像を走査する装置を考える。画像を走査するとき、画像が画素に分割され、各画素の信号値が所定の方法で取り出される。このような走査を行う画像処理装置にクロックジェネレータが設けられ、クロックジェネレータから発生されるピクセルクロックに同期して各画素の信号値が取り出される。ところが、テレビジョン信号はＮＴＳＣ方式やＰＡＬ方式等があり、規格が統一されていない。したがって、ＮＴＳＣ方式とＰＡＬ方式ではピクセルクロックの繰り返し周波数が異なる。そのため、従来、図４（ａ）、（ｂ）に示すように、画像処理装置が両方式に対応していても、各方式のピクセルクロックを発生させるクロックジェネレータが別個に必要であった。
【０００３】
図４（ａ）はＮＴＳＣ方式に対応したクロックジェネレータのブロック図である。発振器３ａに水晶振動子２ａが接続される。発振器３ａの発振周波数ＦＮＴＳＣは、水晶振動子２ａによって決まり、例えば、１２．２７２７ＭＨｚである。一方、図４（ｂ）はＰＡＬ方式に対応したクロックジェネレータのブロック図である。発振器３ｂの発振周波数ＦＰＡＬは、水晶振動子２ｂによって決まり、例えば、１４．７５００ＭＨｚである。
【０００４】
図４（ａ）に示すようにＮＴＳＣ方式に対応したクロックジェネレータの場合、発振周波数ＦＮＴＳＣ（１２．２７２７ＭＨｚ）はＮＴＳＣ方式の水平同期周波数（１５７３４．２６４Ｈｚ）を７８０倍した周波数である。これは１本の走査線を水平方向に７８０画素に分割することを意味する。一方、図４（ｂ）に示すようにＰＡＬ方式の場合、発振周波数ＦＰＡＬ（１４．７５００ＭＨｚ）はＰＡＬ方式の水平同期周波数（１５６２５Ｈｚ）を９４４倍した周波数である。これは１本の走査線を水平方向に９４４画素に分割することを意味する。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来のクロックジェネレータ（図４）では、ＮＴＳＣ方式、ＰＡＬ方式で、別個に水晶振動子２ａ、２ｂ及び発振器３ａ、３ｂを使用しなければならなかった。このように、ＮＴＳＣ方式とＰＡＬ方式で走査を行うには２つの水晶振動子２ａ、２ｂが必要となり、コストアップとなっていた。
【０００６】
本発明はこのような課題を解決し、１つの水晶振動子でＮＴＳＣ方式又はＰＡＬ方式のどちらのピクセルクロックでも発生することのできるクロックジェネレータを提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の構成では、ＮＴＳＣ方式とＰＡＬ方式の信号を扱う画像処理装置に使用され、画素の走査速度に応じたクロックを発生するクロックジェネレータにおいて、
ＰＬＬ回路を用いることにより、単一の水晶振動子の基準周波数（ｆｘ）を
ｆｘ×Ｍ／Ｎ／Ｐ （ただし、Ｍ、Ｎ、Ｐは整数）
に変換し、前記ＰＬＬ回路の分周器の分周比をＮＴＳＣ方式とＰＡＬ方式に応じて切り換えることにより、Ｍ、Ｎ及びＰが切り換わり、ＮＴＳＣ方式、ＰＡＬ方式のそれぞれに対応した前記クロックを前記単一の水晶振動子の基準周波数に基づいて発生するようにしている。
【０００８】
このような構成では、画像処理装置はピクセルクロックに同期して各画素の信号を処理する。このピクセルクロックはクロックジェネレータより発生される。画像処理装置はＮＴＳＣ方式、ＰＡＬ方式の信号に対応しており、それに伴い、ピクセルクロックの繰り返し周波数が異なる。ＮＴＳＣ方式とＰＡＬ方式応じて、クロックジェネレータはＰＬＬ回路の分周器の分周比を切り換える。これにより、基準周波数（ｆｘ）はｆｘ×Ｍ／Ｎ／Ｐの周波数に変換され、クロックジェネレータよりＮＴＳＣ方式、ＰＡＬ方式それぞれに対応した周波数のピクセルクロックが発生される。画像処理装置はピクセルクロックに同期してＮＴＳＣ方式、ＰＡＬ方式の信号を扱うことができるようになる。
【０００９】
従来では、ＮＴＳＣ方式、ＰＡＬ方式のピクセルクロックを発生させるために別個にクロックジェネレータが必要であったが、本構成のクロックジェネレータにより、１つのクロックジェネレータからＮＴＳＣ方式、ＰＡＬ方式のピクセルクロックが発生するので低コストになる。
【００１０】
本発明の第２の構成では、上記第１の構成において、前記画像処理装置は、コンピュータから出力されるアナログのＲ、Ｇ、Ｂ信号をテレビジョン受像機に映し出すためのテレビジョン信号に変換するスキャンコンバータであり、前記スキャンコンバータには、前記アナログのＲ、Ｇ、Ｂ信号をデジタル信号に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力を一時的に記憶するラインバッファと、前記ラインバッファの出力をアナログ信号に変換するＤ／Ａ変換器と、前記コンピュータより出力される水平同期信号の周波数を半減する分周器が設けられ、更に前記Ｄ／Ａ変換器の出力、前記水平同期信号の周波数を半減する分周器の出力、前記コンピュータより出力される垂直同期信号及び前記クロックを入力することにより、前記ＮＴＳＣ方式とＰＡＬ方式の切り換えに応答して、ＮＴＳＣ方式又はＰＡＬ方式のテレビジョン信号に変換するエンコーダが設けられている。
【００１１】
このような構成では、クロックジェネレータはＮＴＳＣ方式、ＰＡＬ方式でのピクセルクロックを切り換えて発生させることができる。スキャンコンバータではコンピュータより出力されるＲ、Ｇ、Ｂ信号がテレビジョン受像機に映し出す信号に変換される。ＮＴＳＣ方式とＰＡＬ方式に応じて分周器の分周比を切り換えることにより、クロックジェネレータで各方式に対応したピクセルクロックが発生し、これに同期してスキャンコンバータはＮＴＳＣ方式又はＰＡＬに変換する。このように、１つのクロックジェネレータによってスキャンコンバータでＲ、Ｇ、Ｂ信号がＮＴＳＣ方式、ＰＡＬ方式のどちらの信号にも変換されるようになる。このように、ＮＴＳＣ方式、ＰＡＬ方式に対応したスキャンコンバータでも、１つのクロックジェネレータを用いるだけでよいので、低コストである。
【００１２】
【発明の実施の形態】
＜第１の実施形態＞
本発明の第１の実施形態を図１を用いて説明する。図１は本発明のクロックジェネレータのブロック図である。クロックジェネレータは１つの水晶振動子２と汎用のＰＬＬ用集積回路１を用いてＮＴＳＣ方式又はＰＡＬ方式のいずれにも対応したピクセルクロックを発生させる。このとき、ＮＴＳＣ方式のピクセルクロックの繰り返し周波数ｆｏは１２．２７２７ＭＨｚとする。一方は、ＰＡＬ方式のピクセルクロックの繰り返し周波数ｆｏは１４．７５００ＭＨｚとする。ＰＬＬ用集積回路１に、発振器３、分周器４、８、位相比較器（Ｐ／Ｃ）５、低域通過フィルタ（ＬＰＦ）６、電圧制御発振器（ＶＣＯ）７が設けられている。
【００１３】
発振器３に水晶振動子２が接続される。発振器３より、水晶振動子２に固有の基準周波数ｆｘ（後述するように、例えば、ｆｘ＝１５ＭＨｚ）でパルス波形の信号が出力される。この信号は分周器４に入力される。分周器４で信号は基準周波数ｆｘから周波数ｆｘ／Ｎ（但し、Ｎは整数）の信号に変換される。尚、整数Ｎは集積回路１の外部に設けられたコントローラ３０によって設定される。次段の位相比較器５で分周器４より出力される周波数ｆｘ／Ｎの信号と分周器８より出力される周波数ｆｏ／Ｍの信号の位相差を比較する。尚、周波数ｆｏ／Ｍについては後述する。
【００１４】
入力される２つの信号の位相差に比例した誤差信号Ｖｅが位相比較器５より出力される。誤差信号Ｖｅは低域通過フィルタ６で高周波成分を除去した制御電圧Ｖｄに変換される。制御電圧Ｖｄは電圧制御発振器７に入力される。
【００１５】
電圧制御発振器７は入力される電圧により繰り返し周波数を制御することのできるパルス発振器である。今、制御電圧Ｖｄによって電圧制御発振器７の発振周波数がｆｏであるとする。発振周波数ｆｏの信号は分周器８によって周波数がｆｏ／Ｍ（但し、Ｍは整数）に変換され、位相比較器５に入力される。尚、整数Ｍは集積回路１の外部に設けられたコントローラ３０によって設定される。このような閉回路により、電圧制御発振器７の発振周波数ｆｏはｆｏ／Ｍがｆｘ／Ｎに一致するように制御され、ｆｏ＝ｆｘ×Ｍ／Ｎで安定する。この発振周波数ｆｏでピクセルクロックがＰＬＬ用集積回路１より出力される。
【００１６】
ＮＴＳＣ方式、ＰＡＬ方式のピクセルクロックを出力するために、例えば、基準周波数ｆｘを１５ＭＨｚとする。ＰＬＬ用集積回路１の外部に設けられたコントローラ３０により、整数Ｎ及びＭが設定される。ＮＴＳＣ方式のピクセルクロックを発生させるとき、Ｎ＝１１、Ｍ＝９に設定する。これにより、発振周波数ｆｏは１２．２７２７ＭＨｚとなる。一方、ＰＡＬ方式のとき、Ｎ＝６０、Ｍ＝５９に設定する。これにより、発振周波数ｆｏは１４．７５００ＭＨｚとなる。
【００１７】
このように、１つの水晶振動子２を用いて、ＮＴＳＣ方式又はＰＡＬ方式のどちらのピクセルクロックでも発生することができる。上記従来のクロックジェネレータ（図４）のように別個に水晶振動子を必要とせず、１つの水晶振動子２でＮＴＳＣ方式、ＰＡＬ方式のピクセルクロックが発生できる。これにより、従来の場合と比較すると低コストになる。
【００１８】
＜第２の実施形態＞
本発明の第２の実施形態を図２を用いて説明する。尚、本実施形態では上記第１の実施形態とほぼ同じブロック構成となっており、図２において図１と同一の部分については同一の符号を付し、説明を省略する。分周器９で電圧制御発振器７の発振周波数ｆｏから周波数ｆｏ／Ｐ（但し、Ｐは整数）に変換され、周波数ｆｏｕｔのピクセルクロックが発生する。尚、整数Ｐはコントローラ３０によって設定される。
【００１９】
前述した第１の実施形態で説明したように、ｆｏ＝ｆｘ×Ｍ／Ｎとなる。したがって、ｆｏｕｔ＝ｆｏ／Ｐ＝ｆｘ×Ｍ／Ｎ／Ｐとなる。基準周波数ｆｘ、整数Ｎ、Ｍ及びＰの組み合わせによって周波数ｆｏｕｔが決定される。
【００２０】
また、ＮＴＳＣ方式のピクセルクロックの周波数ｆｏｕｔは１２．２７２７ＭＨｚだけでなく、その整数倍の周波数でも同期がとれるのでよい。同様に、ＰＡＬ方式のピクセルクロックの周波数ｆｏｕｔは１４．７５００ＭＨｚだけでなく、その整数倍の周波数でもよい。周波数ｆｏｕｔが１２．２７２７ＭＨｚ又はその整数倍となり、或いは周波数ｆｏｕｔが１４．７５００ＭＨｚ又はその整数倍となるような基準周波数ｆｘ、整数Ｎ、Ｍ及びＰの組み合わせの一例は次のようになる。
【００２１】
ｆｘ Ｎ Ｍ Ｐ ｆｏｕｔ
９ＭＨｚ １１ １５ １ １２．２７２７ＭＨｚ
９ＭＨｚ １１ ３０ １ １２．２７２７×２ＭＨｚ
９ＭＨｚ １８ ５９ ２ １４．７５００ＭＨｚ
９ＭＨｚ １８ ５９ １ １４．７５００×２ＭＨｚ
１０ＭＨｚ １１ ２７ １ １２．２７２７×２ＭＨｚ
１０ＭＨｚ ２０ ５９ １ １４．７５００×２ＭＨｚ
１８ＭＨｚ １１ １５ １ １２．２７２７×２ＭＨｚ
１８ＭＨｚ １８ ５９ ２ １４．７５００×２ＭＨｚ
１８ＭＨｚ １１ ３０ １ １２．２７２７×４ＭＨｚ
１８ＭＨｚ １８ ５９ １ １４．７５００×４ＭＨｚ
【００２２】
例えば、基準周波数ｆｘが９ＭＨｚのとき、Ｎ＝１１、Ｍ＝１５及びＰ＝１とすることにより、ｆｏｕｔ＝１２．２７２７ＭＨｚとなる。ところで、Ｍ／Ｎ／Ｐが１５／１１であれば、ｆｏｕｔ＝１２．２７２７ＭＨｚとなるので、Ｍ／Ｎ／Ｐ＝１５／１１となる他のＮ、Ｍ及びＰの組み合わせにしてもよい。例えば、Ｎ＝１１、Ｍ＝３０、Ｐ＝２でも、ｆｏｕｔ＝１２．２７２７ＭＨｚとなる。発振周波数ｆｘが異なっていても、また、ｆｏｕｔ＝１４．７５００ＭＨｚとするときも同様に、Ｎ、Ｍ及びＰの組み合わせを様々に設定してもよい。
【００２３】
また、発振器３の発振周波数ｆｘは上記周波数の他に、３ＭＨｚ、４．５ＭＨｚ又は５ＭＨｚでも、Ｎ、Ｍ及びＰを適当に設定することにより、ＮＴＳＣ方式又はＰＡＬ方式に対応したピクセルクロックが発生する。言うまでもなく、基準周波数ｆｘは上記値以外でもＮ、Ｍ及びＰの値を適当に設定すればよい。
【００２４】
更に、本実施形態では、ＮＴＳＣ方式では周波数ｆｏｕｔは１２．２７２７ＭＨｚとし、ＰＡＬ方式では周波数ｆｏｕｔは１４．７５００ＭＨｚとして、ピクセルクロックを発生させている。しかし、各方式においてピクセルクロックの周波数がこれらとは異なる周波数であるときも、同様に、基準周波数ｆｘ、Ｎ、Ｍ及びＰを適当に設定し、ＮＴＳＣ方式とＰＡＬ方式で切り換えるようにする。このときも、１つの水晶振動子２でＮＴＳＣ方式、ＰＡＬ方式のピクセルクロックが発生できるので、２つの水晶振動子を必要とせず、低コストになる。
【００２５】
＜第３の実施形態＞
本発明の第３の実施形態を図３を用いて説明する。図３は本発明のクロックジェネレータを利用したスキャンコンバータの一例のブロック図である。尚、後述するように、スキャンコンバータは、Ａ／Ｄ変換器１１と、ラインバッファ１２と、Ｄ／Ａ変換器１３と、エンコーダ１４と、分周器１５と、クロックジェネレータ１０より構成される。本発明のクロックジェネレータ１０から発生される周波数ｆｏｕｔのピクセルクロックがエンコーダ１４に、グラフィックエンジンとしてのパーソナルコンピュータ（ＰＣ）１６のピクセルクロックとして入力される。尚、通常、クロックジェネレータ１０はエンコーダ１４に内蔵されるが、本実施形態では見やすくするため、別ブロックで示す。スキャンコンバータはＰＣ１６より出力されるＲ、Ｇ、Ｂ信号と、水平同期信号ＦＨと、垂直同期信号ＦＶから成る信号をテレビジョン信号Video OUTに変換するものである。ただし、Ｒ、Ｇ、Ｂ信号はアナログ信号であり、水平同期信号ＦＨ、垂直同期信号ＦＶは各所定の周波数で繰り返すパルス波形の信号である。このとき、ＰＣ１６の出力画素数は例えば、水平方向に６４０、垂直方向に４８０画素となっている。
【００２６】
通常、ＰＣ１６より出力される画像は専用のディスプレイ２０にＲ、Ｇ、Ｂ信号、水平同期信号ＦＨ及び垂直同期信号ＦＶをそのまま入力することにより、ディスプレイ２０に映し出されるが、スキャンコンバータではＰＣ１６より出力される信号をテレビジョン信号Video OUTに変換してテレビジョン（ＴＶ）１７に映し出す。
【００２７】
エンコーダ１４によって変換されるテレビジョン信号Video OUTはＮＴＳＣ方式又はＰＡＬ方式の信号である。ＮＴＳＣ方式かＰＡＬ方式のどちらのテレビジョン信号Video OUTとするかは、例えば、キーボード１９から信号をＰＣ１６に入力することにより、ＮＴＳＣ方式かＰＡＬ方式か選択する。これにより、エンコーダ１４によって制御されて、クロックジェネレータ１０より発生されるピクセルクロックの周波数ｆｏｕｔは、ＮＴＳＣ方式では１２．２７２７ＭＨｚ、ＰＡＬ方式では１４．２５００ＭＨｚとなる。ＮＴＳＣ方式の場合、走査線が５２５本で飛び越し走査を行い、２回のフィールド走査で１回のフレーム走査となる信号である。テレビジョン信号Video OUTには水平同期信号と垂直同期信号が各所定の周波数で付加されており、水平同期信号の周波数は１５．７３４ｋＨｚ、垂直同期信号の周波数は５９．９４Ｈｚである。
【００２８】
エンコーダ１４でＲ、Ｇ、Ｂ信号がＮＴＳＣ方式のテレビジョン信号Video OUTに変換される場合、ＰＣ１６より出力される垂直同期信号ＦＶの周波数はテレビジョン信号Video OUTの垂直同期信号の周波数と等しく、５９．９４Ｈｚとする。この周波数もＦＶということにする。水平同期信号ＦＨの周波数は信号Video OUTの水平同期信号の周波数１５．７３４ｋＨｚの２倍の周波数３１．４６８ｋＨｚとする。この周波数もＦＨということにする。水平同期信号ＦＨを３１．４６８ｋＨｚとするのは、ＰＣ１６より出力される信号が、飛び越し走査を行わない順次走査の信号であるためである。
【００２９】
ＰＣ１６より出力されるアナログのＲ、Ｇ、Ｂ信号はアナログ／デジタル変換器（Ａ／Ｄ変換器）１１でそれぞれデジタル信号に変換される。これらのデジタル信号はラインバッファ１２に一時的に記憶される。ラインバッファ１２に記憶されたデジタル信号はデジタル／アナログ変換器（Ｄ／Ａ変換器）１３によってそれぞれアナログ信号に変換され、エンコーダ１４に入力される。
【００３０】
更に、エンコーダ１４にＰＣ１６より出力される垂直同期信号ＦＶがそのまま入力される。水平同期信号ＦＨは分周器（１／２）１５で半分の周波数Ｆｈに変換されてから、エンコーダ１４に入力される。即ち、周波数ＦｈはＮＴＳＣ方式の水平同期信号の周波数１５．７３４ｋＨｚになる。尚、分周器１５はパルス波形の信号が２回入力されるとパルス波形の信号を１回出力する。
【００３１】
エンコーダ１４において、まず、周波数ｆｏｕｔが１２．２７２７ＭＨｚのピクセルクロックに同期して、アナログのＲ、Ｇ、Ｂ信号が１走査線毎に飛び越されながら読み込まれる。読み込まれたＲ、Ｇ、Ｂ信号は輝度信号と色差信号に変換される。エンコーダ１４ではクロックジェネレータ１０で発生するピクセルクロックによって、ＮＴＳＣ方式のテレビジョン信号Video OUTに変換する。クロックジェネレータ１０より発生されるピクセルクロックの周波数ｆｏｕｔが１２．２７２７ＭＨｚであるので、１本の走査線を７８０画素に分割したようにテレビジョン信号Video OUTに変換する。
【００３２】
コンピュータより出力される画素数は水平方向に６４０画素であるが、６４０画素のまま走査してテレビジョン信号Video OUTに変換すると、ＴＶ１７で画像を表示するとき、帰線期間があるために全ての画素を表示することができないので、水平方向に６４０より大きくなるように７８０画素としている。そして、エンコーダ１４に入力される水平同期信号Ｆｈと垂直同期信号ＦＶを輝度信号に付加する。色差信号を所定の周波数で変調して、カラーバーストと共に輝度信号に加える。これにより、エンコーダ１４からＮＴＳＣ方式のテレビジョン信号Video OUTが出力される。
【００３３】
一方、エンコーダ１４でＰＡＬ方式のテレビジョン信号Video OUTに変換する場合、ＰＡＬ方式では走査線が６２５本であり、飛び越し走査を行い、２回のフィールド走査で１回のフレーム走査となる信号である。テレビジョン信号Video OUTには水平同期信号と垂直同期信号が各所定の周波数で付加されており、水平同期信号の周波数は１５．６２５ｋＨｚ、垂直同期信号の周波数は５０Ｈｚである。ＰＣ１６より出力される水平同期信号ＦＨの周波数は３１２５０Ｈｚとし、垂直同期信号Ｖの周波数は５０Ｈｚとする。これにより、エンコーダ１４でＲ、Ｇ、Ｂ信号が所定の変換により、ＰＡＬ方式のテレビジョン信号Video OUTに変換される。
【００３４】
ピクセルクロックの周波数ｆｏｕｔを１４．７５００ＭＨｚであるので、エンコーダ１４でＲ、Ｇ、Ｂ信号は１走査線を９４４画素に分割したようにテレビジョン信号Video OUTに変換される。縦横比の関係等でＮＴＳＣ方式の場合に比べて、水平方向の画素数が増加する。このように、ＰＣ１６より出力されるＲ、Ｇ、Ｂ信号はスキャンコンバータによって、ＮＴＳＣ方式、ＰＡＬ方式のいずれにも変換することができる。本発明のクロックジェネレータはスキャンコンバータだけでなく、ＮＴＳＣ方式又はＰＡＬ方式の信号を扱う様々な画像処理装置に利用することができる。
【００３５】
【発明の効果】
＜請求項１の効果＞
画像処理装置はクロックジェネレータより発生されるピクセルクロックに同期してＮＴＳＣ方式又はＰＡＬ方式で各画素の信号を処理する。ピクセルクロックを発生するクロックジェネレータはＰＬＬ回路を用いている。ＮＴＳＣ方式とＰＡＬ方式に応じて、ＰＬＬ回路の分周器の分周比を切り換える。これにより、ＮＴＳＣ方式、ＰＡＬ方式にそれぞれ対応したピクセルクロックがクロックジェネレータより発生する。これにより、画像処理装置はＮＴＳＣ方式、ＰＡＬ方式でも信号を扱うことができるようになる。従来では、ＮＴＳＣ方式とＰＡＬ方式で別個にクロックジェネレータが必要であったが、本発明のクロックジェネレータでは１つだけでよいので、低コストとなる。
【００３６】
＜請求項２の効果＞
スキャンコンバータはコンピュータより出力されるＲ、Ｇ、Ｂ信号をテレビジョン受像機に映し出す信号に変換する。この信号にはＮＴＳＣ方式とＰＡＬ方式があり、変換する信号の方式に応じて、スキャンコンバータは変換する方式を切り換える。クロックジェネレータが周波数を切り換えてピクセルクロックを発生させるので、このクロックジェネレータによってスキャンコンバータでコンピュータより出力されるＲ、Ｇ、Ｂ信号は各方式に対応した信号に変換される。従来では、ＮＴＳＣ方式とＰＡＬ方式に応じて別個にクロックジェネレータが必要であったが、本発明により、クロックジェネレータが１つだけでよいので低コストとなる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態のクロックジェネレータのブロック図。
【図２】 本発明の第２の実施形態のクロックジェネレータのブロック図。
【図３】 本発明のクロックジェネレータを利用したスキャンコンバータのブロック図。
【図４】 従来のクロックジェネレータのブロック図。
【符号の説明】
１ ＰＬＬ用集積回路
２ 水晶振動子
３ 発振器
４ 分周器
５ 位相比較器
６ 低域通過フィルタ
７ 電圧制御発振器
８ 分周器
９ 分周器
１４ エンコーダ
１６ パーソナルコンピュータ
１７ テレビジョン
Claims (2)
- ＮＴＳＣ方式とＰＡＬ方式の信号を扱う画像処理装置に使用され、画素の走査速度に応じたクロックを発生するクロックジェネレータにおいて、
ＰＬＬ回路を用いることにより、単一の水晶振動子の基準周波数（ｆｘ）を
ｆｘ×Ｍ／Ｎ／Ｐ （ただし、Ｍ、Ｎ、Ｐは整数）
に変換し、前記ＰＬＬ回路の分周器の分周比をＮＴＳＣ方式とＰＡＬ方式に応じて切り換えることにより、Ｍ、Ｎ及びＰが切り換わり、ＮＴＳＣ方式、ＰＡＬ方式のそれぞれに対応した前記クロックを前記単一の水晶振動子の基準周波数に基づいて発生することを特徴とするクロックジェネレータ。 - 前記画像処理装置は、コンピュータから出力されるアナログのＲ、Ｇ、Ｂ信号をテレビジョン受像機に映し出すためのテレビジョン信号に変換するスキャンコンバータであり、前記スキャンコンバータには、前記アナログのＲ、Ｇ、Ｂ信号をデジタル信号に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力を一時的に記憶するラインバッファと、前記ラインバッファの出力をアナログ信号に変換するＤ／Ａ変換器と、前記コンピュータより出力される水平同期信号の周波数を半減する分周器が設けられ、更に前記スキャンコンバータには、前記Ｄ／Ａ変換器の出力、前記水平同期信号の周波数を半減する分周器の出力、前記コンピュータより出力される垂直同期信号及び前記クロックを入力することにより、前記ＮＴＳＣ方式とＰＡＬ方式の切り換えに応答して、ＮＴＳＣ方式又はＰＡＬ方式のテレビジョン信号に変換するエンコーダが設けられていることを特徴とする請求項１に記載のクロックジェネレータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14536396A JP3652009B2 (ja) | 1996-06-07 | 1996-06-07 | クロックジェネレータ |
| US08/869,211 US5912714A (en) | 1996-06-07 | 1997-06-04 | Clock generator for a video signal processing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14536396A JP3652009B2 (ja) | 1996-06-07 | 1996-06-07 | クロックジェネレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09327030A JPH09327030A (ja) | 1997-12-16 |
| JP3652009B2 true JP3652009B2 (ja) | 2005-05-25 |
Family
ID=15383481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14536396A Expired - Fee Related JP3652009B2 (ja) | 1996-06-07 | 1996-06-07 | クロックジェネレータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5912714A (ja) |
| JP (1) | JP3652009B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW563353B (en) * | 2002-03-12 | 2003-11-21 | Via Tech Inc | Clock signal synthesizer with multiple frequency outputs and method for synthesizing clock signal |
| TW561783B (en) * | 2002-03-12 | 2003-11-11 | Via Tech Inc | Image processing method and device |
| TW527824B (en) * | 2002-03-12 | 2003-04-11 | Via Tech Inc | Adative-deflicker processing method and adaptive deflicker filter |
| JP3922252B2 (ja) * | 2003-03-04 | 2007-05-30 | ソニー株式会社 | 映像信号処理回路、映像信号処理方法 |
| US7388618B2 (en) * | 2004-07-22 | 2008-06-17 | Microsoft Corporation | Video synchronization by adjusting video parameters |
| JP2006128860A (ja) * | 2004-10-27 | 2006-05-18 | Oki Electric Ind Co Ltd | 映像信号生成回路 |
| WO2014107625A1 (en) * | 2013-01-04 | 2014-07-10 | USS Technologies, LLC | Public view monitor with tamper deterrent and security systems |
| KR102101835B1 (ko) * | 2013-08-30 | 2020-04-20 | 삼성전자 주식회사 | 픽셀 클럭 발생기, 이를 포함하는 디지털 티브이, 및 픽셀 클럭 발생 방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3342181C2 (de) * | 1983-11-23 | 1986-03-06 | Deutsche Thomson-Brandt Gmbh, 7730 Villingen-Schwenningen | Integrierte Schaltung für den Farbdecoder eines Fernsehempfängers |
| US5111160A (en) * | 1991-04-30 | 1992-05-05 | The Grass Valley Group | Clock generation circuit for multistandard serial digital video with automatic format identification |
| JPH0529932A (ja) * | 1991-07-24 | 1993-02-05 | Matsushita Electric Ind Co Ltd | クロツク切り換え装置 |
| EP0581936B1 (en) * | 1992-02-20 | 1996-12-04 | Motorola, Inc. | A modulator circuit |
| US5334952A (en) * | 1993-03-29 | 1994-08-02 | Spectralink Corporation | Fast settling phase locked loop |
| US5473386A (en) * | 1994-03-08 | 1995-12-05 | Thomson Consumer Electronics, Inc. | video display device employing two SYNC generators |
-
1996
- 1996-06-07 JP JP14536396A patent/JP3652009B2/ja not_active Expired - Fee Related
-
1997
- 1997-06-04 US US08/869,211 patent/US5912714A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5912714A (en) | 1999-06-15 |
| JPH09327030A (ja) | 1997-12-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6107984A (en) | Processor of video signal and display unit using the same | |
| JP3652009B2 (ja) | クロックジェネレータ | |
| KR100662219B1 (ko) | 클록 생성 회로, 화상 표시 장치 및 방법 | |
| JP2974301B2 (ja) | トリガ生成回路及び波形表示装置 | |
| JP3695861B2 (ja) | スキャンコンバータ | |
| JP3009206B2 (ja) | ビデオカメラ装置 | |
| JP2004533130A (ja) | ラインロックデジタルビデオ装置における色副搬送波発生の安定化方法 | |
| JP3052682U (ja) | 映像装置 | |
| JP3217820B2 (ja) | 映像合成方法および外部同期表示装置 | |
| KR930009180B1 (ko) | 텔레비젼 방식 변환기 | |
| KR100243364B1 (ko) | 동기 발생 ic를 이용한 더블 스캔 컨버터 회로 | |
| KR0182066B1 (ko) | 디지탈 방식의 영상신호 변환장치 | |
| KR100196845B1 (ko) | 컴퓨터와텔레비젼의영상신호인터페이스장치 | |
| JP3180624B2 (ja) | テレビジョンカメラ装置 | |
| KR200142695Y1 (ko) | 티브이 수상기의 퍼스널 컴퓨터 동기신호 처리장치 | |
| JP2911133B2 (ja) | ハイビジョン受信機の時間圧縮装置 | |
| JP2001358969A (ja) | ディジタルテレビジョン受信機の水平同期 | |
| JP3638443B2 (ja) | ディジタル放送用テレビジョン受信機 | |
| JP2565191B2 (ja) | マルチスキヤン受像機用偏向回路 | |
| JPH07312699A (ja) | ディジタル映像再生装置 | |
| JPH04288778A (ja) | ゲンロック装置 | |
| JPH04288783A (ja) | 映像装置のクロック発生回路 | |
| JPH01101781A (ja) | スーパーインポーズ装置 | |
| JPH089420A (ja) | カラー映像信号生成方法及びカラー映像信号生成装置 | |
| JPH08237675A (ja) | 発振信号発生器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040213 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040302 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040506 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050222 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050222 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110304 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |