JP2990169B1

JP2990169B1 - スキャンコンバータ

Info

Publication number: JP2990169B1
Application number: JP10228755A
Authority: JP
Inventors: 勝夫友常
Original assignee: NIPPON DENKI AISHII MAIKON SHISUTEMU KK
Current assignee: NIPPON DENKI AISHII MAIKON SHISUTEMU KK
Priority date: 1998-08-13
Filing date: 1998-08-13
Publication date: 1999-12-13
Anticipated expiration: 2018-08-13
Also published as: JP2000059737A

Abstract

【要約】【課題】従来は、大容量（０．９Ｍワード）、高速
（２５ＭＨｚ）のビデオメモリが必要で、また複雑な動
作をするタイミングジェネレータも必要とする。【解決手段】ＶＧＡ信号のピクセルデータがクロック
ＣＬＫ１に同期してシフトレジスタ１０でシフトされ、
そのシフトレジスタ１０に格納された１ライン分のピク
セルデータが、ＶＧＡ信号の水平走査周波数の１／２倍
の、テレビ映像信号の水平走査周波数と等しいクロック
に同期してパラレルーシリアル変換器１１にロードされ
てＣＬＫ２に同期して読み出し出力する。これにより、
変換器１１にはＶＧＡ信号の１ライン分のピクセルデー
タを、変換器１１に１ラインおき毎に書き込み、ある１
垂直走査期間はＶＧＡ信号の第１フレームの奇数ライン
のピクセルデータのみが変換器１１から取り出され、か
つ、次の１垂直走査期間はＶＧＡ信号の第２フレームの
偶数ラインのピクセルデータのみが取り出される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はスキャンコンバータ
に係り、特にパーソナルコンピュータから出力される映
像信号をテレビ用映像信号に変換するスキャンコンバー
タに関する。

【０００２】

【従来の技術】パーソナルコンピュータから出力される
映像信号は、コンピュータのディスプレイにてノンイン
ターレース方式で表示される。この表示方式の一例とし
て、縦方向４８０画素、横方向６４０画素、垂直走査周
波数５９．９４Ｈｚ、水平走査周波数３１．４６９ｋＨ
ｚのＶＧＡ（Video Graphic Array ）方式が知られてい
る。一方、ＮＴＳＣ方式テレビジョン放送の映像信号
は、走査線数５２５本（有効水平走査線数４８０本）、
垂直走査周波数５９．９４Ｈｚ、水平走査周波数１５．
７３４ｋＨｚで、２：１のインタレース方式でテレビジ
ョン受像機で表示される。

【０００３】従って、パーソナルコンピュータから出力
されるＶＧＡ方式の映像信号（以下、ＶＧＡ信号とい
う）を、現在広く普及している上記のテレビジョン受像
機で表示するためには、水平走査周波数を１／２倍と
し、ピクセルクロックに同期して変化する映像データ
をピクセルクロックの１／２倍の周波数に同期した映像
データに変換し、出力タイミングをノンインタレース
方式からインタレース方式に変換する処理を行うスキャ
ンコンバータが必要になる。

【０００４】図３は従来のスキャンコンバータの一例の
ブロック図を示す。同図に示すように、スキャンコンバ
ータは、３つの変換部３６、３７及び３８と、ＰＬＬ
（Phase Locked Loop ）回路４５と、タイミングジェネ
レータ５０とよりなる。変換部３６、３７及び３８は、
パーソナルコンピュータより出力されて入力端子３１、
３２及び３３を介して入力された、ＶＧＡ信号を構成す
る赤色（Ｒ）信号、緑色（Ｇ）信号及び青色（Ｂ）信号
に対して、前記の及びの変換処理を行って、出力端
子５１、５２及び５３へＮＴＳＣ方式のテレビ映像信号
となる、赤色（Ｒ）信号、緑色（Ｇ）信号及び青色
（Ｂ）信号を出力する。

【０００５】変換部３６、３７及び３８はそれぞれ同一
回路構成であるので、変換部３８について代表してその
構成を説明するに、変換部３８はＡ／Ｄ変換器３９、ス
イッチ回路４０、フレームメモリ４１及び４２、スイッ
チ回路４３並びにＤ／Ａ変換器４４より構成されてい
る。また、ＰＬＬ回路４５は、位相比較器（ＰＣ）４
６、低域フィルタ（ＬＰＦ）４７、電圧制御発振器（Ｖ
ＣＯ）４８及び分周器４９よりなるフィードバックルー
プ回路からなる。

【０００６】次に、この従来のスキャンコンバータの動
作について説明する。入力端子３４を介してＶＧＡ信号
の水平同期信号Ｈ１がＰＬＬ回路４５内のＰＣ４６に基
準クロックとして入力される一方、タイミングジェネレ
ータ５０に供給される。また、入力端子３５を介してＶ
ＧＡ信号の垂直同期信号Ｖ１がタイミングジェネレータ
５０に供給される一方、テレビ映像信号の垂直同期信号
Ｖ２として出力端子５５へそのまま出力される。

【０００７】ＰＬＬ回路４５では、ＰＣ４６でＶＧＡ信
号の水平同期信号Ｈ１と分周器４９よりの信号とが位相
比較され、それらの位相誤差に応じた位相誤差電圧がＬ
ＰＦ４７を通してＶＣＯ４８に制御電圧として印加さ
れ、これより基準クロック（Ｈ１）の８００倍の周波数
のクロック信号を出力させる。このＶＣＯ４８の出力ク
ロック信号は分周器４９で１／８００分周される一方、
タイミングジェネレータ５０に供給されると共にＡ／Ｄ
変換器３９にサンプリングクロックとして供給され、入
力端子３３よりのＶＧＡ信号のＢ信号Ｂ１を映像データ
に変換する。

【０００８】Ａ／Ｄ変換器３９の出力映像データは、タ
イミングジェネレータ５０から出力されるライン信号に
よって、１ライン毎にスイッチ回路４０でフレームメモ
リ４１及び４２に交互に切り換え入力されて書き込まれ
る。フレームメモリ４１及び４２はＶＧＡ信号の各１フ
レームの容量を持ち、タイミングジェネレータ５０から
出力されるフレーム信号によって、１フレーム毎に切り
換わるスイッチ回路４３を通してフレームメモリ４１及
び４２から１フレーム毎に交互に読み出された、インタ
レース方式に変換された映像データがＤ／Ａ変換器４４
に供給され、ここでアナログ信号であるテレビ映像信号
に変換された後出力端子５３へ出力される。タイミング
ジェネレータ５０からは、テレビ映像信号の水平同期信
号Ｈ２が出力端子５４へ出力される。

【０００９】

【発明が解決しようとする課題】しかるに、上記の従来
のスキャンコンバータは、フレームメモリ４１及び４２
として、それぞれ大容量（０．９Ｍワード）、高速（２
５ＭＨｚ）のビデオメモリが必要であるという問題があ
る。更に、タイミングジェネレータ５０もライン信号、
フレーム信号をインタレースして出力しなければならな
いため、複雑になるという問題もある。

【００１０】本発明は以上の点に鑑みなされたもので、
大容量、高速なビデオメモリを用いることなく安価な構
成のスキャンコンバータを提供することを目的とする。

【００１１】

【課題を解決するための手段】上記の目的を達成するた
め、本発明はノンインタレース方式の第１の映像信号
を、水平走査周波数が１／２倍で、垂直走査周波数が同
じであるインタレース方式の第２の映像信号に変換する
スキャンコンバータにおいて、第１の映像信号の水平同
期信号の周波数を１／２倍に分周して第２の映像信号の
水平同期信号を出力する第１の分周器と、第１の分周器
の出力信号を基準クロックとして受け、第１の映像信号
の１ライン分のピクセル周波数と同じ周波数の第１のク
ロックと、第１のクロックの１／２倍の周波数の第２の
クロックと、第２のクロックを分周して第１の分周器の
出力信号と同じ周波数の第３のクロックを生成するクロ
ック生成回路と、第１のクロックに同期して第１の映像
信号のピクセルデータをシフトする、１ライン分のピク
セルデータの容量を持つシフトレジスタと、第３のクロ
ックに同期してシフトレジスタの１ライン分のピクセル
データをロードして、そのロードしたピクセルデータを
第２のクロックに同期して順次読み出し出力する変換器
と、変換器の出力データを第２のクロックに同期してア
ナログ信号に変換し、第２の映像信号として出力するＤ
／Ａ変換器とを有する構成としたものである。

【００１２】この発明では、第１の映像信号のピクセル
データが第１のクロックに同期してシフトレジスタでシ
フトされ、そのシフトレジスタに格納された１ライン分
のピクセルデータが、第１の映像信号の水平走査周波数
の１／２倍の、第２の映像信号の水平走査周波数と等し
い第３のクロックに同期して変換器にロードされて第２
のクロックに同期して読み出し出力するようにしたた
め、変換器には第１の映像信号の１ライン分のピクセル
データを、変換器に１ラインおき毎に書き込み、ある１
垂直走査期間（１フィールド）は第１の映像信号の第１
フレームの奇数ラインのピクセルデータのみが変換器か
ら取り出され、かつ、次の１垂直走査期間（１フィール
ド）は第１の映像信号の第２フレームの偶数ラインのピ
クセルデータのみが取り出されることを繰り返すことが
できる。

【００１３】また、本発明は、第１の分周器の出力信号
のパルス幅を調整して、第２の映像信号の水平同期信号
として出力する微分回路を更に有することを特徴とす
る。

【００１４】また、本発明における上記のクロック生成
回路は、第１の分周器の出力信号を基準クロックとして
受け、比較信号と位相比較して位相誤差電圧を出力する
位相比較器と、位相比較器の出力電圧の高周波数成分を
除去するフィルタと、フィルタの出力電圧を制御電圧と
して受け、第１のクロックを発振出力する電圧制御発振
器と、電圧制御発振器から出力された第１のクロックを
１／２分周して第２のクロックを出力する第２の分周器
と、第２の分周器から出力された第２のクロックを分周
して第３のクロックを出力すると共に第３のクロックを
比較信号として位相比較器に供給する第３の分周器とよ
りなるＰＬＬ回路であることを特徴とする。

【００１５】更に、本発明におけるシフトレジスタは、
第１の映像信号を第１のクロックをサンプリングクロッ
クとするＡ／Ｄ変換器でＡ／Ｄ変換されたディジタル信
号を第１のクロックに同期してシフトすることを特徴と
する。

【００１６】また、本発明における変換器は、第３のク
ロックをロード信号としてシフトレジスタの１ライン分
のピクセルデータをパラレルに取り込み、その取り込ん
だピクセルデータを第２のクロックに同期してシリアル
に読み出し出力するパラレル−シリアル変換器であるこ
とを特徴とする。

【００１７】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図１は本発明になるスキャンコ
ンバータの一実施の形態のブロック図を示す。同図に示
すように、この実施の形態のスキャンコンバータは、３
つの変換部６、７及び８と、ＰＬＬ（Phase Locked Loo
p ）回路１３と、２分周器１９と、微分回路２０とより
なる。変換部６、７及び８は、パーソナルコンピュータ
より出力されて入力端子１、２及び３を介して入力され
た、ＶＧＡ信号を構成する赤色（Ｒ）信号、緑色（Ｇ）
信号及び青色（Ｂ）信号に対して、前記の及びの変
換処理を行って、出力端子２１、２２及び２３へＮＴＳ
Ｃ方式のテレビ映像信号となる、赤色（Ｒ）信号、緑色
（Ｇ）信号及び青色（Ｂ）信号を出力する。

【００１８】変換部６、７及び８はそれぞれ同一回路構
成であるので、変換部８について代表してその構成を説
明するに、変換部８はＡ／Ｄ変換器９、シフトレジスタ
（Ｓ／Ｒ）１０、パラレルーシリアル変換（Ｐ−Ｓ）回
路１１及びＤ／Ａ変換器１２より構成されている。Ｓ／
Ｒ１０は１ライン分のピクセルデータを格納する容量を
有し、ここでは８００×８ビットのメモリ空間を有し、
ＶＧＡ信号の１ラインフルカラー（２４ビット）のデー
タを保持できるようにする。また、ＰＬＬ回路１３は、
位相比較器（ＰＣ）１４、低域フィルタ（ＬＰＦ）１
５、電圧制御発振器（ＶＣＯ）１６及び分周器１７、１
８よりなるフィードバックループ構成とされている。

【００１９】ＶＣＯ１６はＶＧＡ信号の水平同期信号Ｈ
１を２分周した信号の１６００倍の周波数のクロックＣ
ＬＫ１、８００倍の周波数のクロックＣＬＫ２、テレビ
映像信号の水平同期信号Ｈ２と位相同期し、かつ、同一
周波数のロード信号をＰ−Ｓ回路１１に供給する。Ｐ−
Ｓ回路１１は、シフトレジスタ１０のデータをロード信
号によってパラレルに読み込み、クロックＣＬＫ２によ
ってシリアル出力する。２分周器１９は入力端子４に入
力されるＶＧＡ信号の水平同期信号Ｈ１を２分周する。
微分回路２０は２分周器１９で水平同期信号周波数を１
／２倍した信号の出力パルス幅を、テレビ用水平同期信
号Ｈ２に調整する。

【００２０】次に、このスキャンコンバータの動作につ
いて、図２のタイミングチャートを併せ参照して説明す
る。入力端子４を介して入力された、図２（Ｂ）に示す
ＶＧＡ信号の水平同期信号Ｈ１（水平走査周波数３１．
４６９ｋＨｚ）は、２分周器１９で周波数が１／２倍に
分周された後、ＰＬＬ回路１３内のＰＣ１４に基準クロ
ックとして入力される一方、微分回路２０に供給されて
そのパルス幅が制御されて、図２（Ｃ）に示すテレビ映
像信号の水平走査周波数１５．７３４ｋＨｚの水平同期
信号Ｈ２として出力端子２４へ出力される。

【００２１】また、これと同時に、入力端子５に入力さ
れた、図２（Ａ）に示すＶＧＡ信号の垂直同期信号Ｖ１
（垂直走査周波数５９．９４Ｈｚ）は、そのままテレビ
映像信号の垂直同期信号Ｖ２として出力端子２５へ出力
される。図２（Ａ）の垂直同期信号Ｖ１のａ点からｂ点
までの第１のフレームでは、図２（Ｂ）の水平同期信号
Ｈ１は５２５本あり、図２（Ｃ）の水平同期信号Ｈ２は
２６２．５本ある。

【００２２】ＰＬＬ回路１３では、ＰＣ１４で水平同期
信号Ｈ１の１／２倍の周波数の基準クロック信号と分周
器１８よりの信号とが位相比較され、それらの位相誤差
に応じた位相誤差電圧がＬＰＦ１５を通してＶＣＯ１６
に制御電圧として印加され、これより基準クロックの１
６００倍の周波数（すなわち、ピクセルクロックと同一
周波数）の第１のクロックＣＬＫ１を出力する。このＶ
ＣＯ１６の出力クロック信号は、分周器１７で１／２分
周されて基準クロックの８００倍の周波数の第２のクロ
ックＣＬＫ２とされた後、更に分周器１８で１／８００
分周されて水平同期信号Ｈ２と同一周波数の信号（第３
のクロック）とされてＰＣ１８に比較信号として供給さ
れる一方、Ｐ−Ｓ回路１１にロード信号として供給され
る。

【００２３】入力端子３よりのＶＧＡ信号のＢ信号Ｂ１
は、ＶＣＯ１６よりのクロックＣＬＫ１をサンプリング
クロックとするＡ／Ｄ変換器９に供給され、ここで映像
データに変換された後、クロックＣＬＫ１をシフトクロ
ックとしてＳ／Ｒ１０に供給されて保持される。Ａ／Ｄ
変換器３９の出力映像データＢ１は、図２（Ａ）のａ点
からｂ点までの第１フレーム期間では、図２（Ｄ）に示
すように、順次Ｄ１−１、Ｄ２−１、Ｄ３−
１、．．．、Ｄ525-1 の各ラインデータが出力されて、
Ｓ／Ｒ１０に取り込まれる。

【００２４】ここで、上記の各ラインデータＤ１−１〜
Ｄ525-1は、それぞれ８００ピクセルデータからなる１
ライン分の映像データからなり、まず第１フレームの第
１ラインのラインデータＤ１−１がクロックＣＬＫ１を
シフトクロックとしてＳ／Ｒ１０に書き込まれた後、続
いて次の第２ラインのラインデータＤ２−１がＳ／Ｒ１
０に書き込まれる直前の時刻ｔ１で、図２（Ｅ）に示す
ように、分周器１８からの信号がＰ−Ｓ回路１１にロー
ド信号として入力されて、上記のラインデータＤ１−１
を構成する８００ピクセルデータをパラレルに取り込
む。このＰ−Ｓ回路１１に取り込まれた８００ピクセル
データ（ラインデータＤ１−１）は、分周器１７からの
クロックＣＬＫ２に同期してシリアルに出力される。

【００２５】続いて、第２ラインのラインデータＤ２−
１がＳ／Ｒ１０に書き込まれるが、Ｐ−Ｓ回路１１のロ
ード信号周波数は、水平同期信号Ｈ１の１／２倍の周波
数の水平同期信号Ｈ２と同一周波数であるため、ライン
データＤ２−１はＰ−Ｓ回路１１には書き込まれず、Ｐ
−Ｓ回路１１は引き続いてＳ／Ｒ１０のクロックＣＬＫ
１（基準クロック周波数の１６００倍）の１／２倍の周
波数（基準クロック周波数の８００倍）のクロックＣＬ
Ｋ２に同期してシリアルにラインデータＤ１−１を１／
２倍の速度で読み出している。

【００２６】続いて、第１フレームの第３ラインのライ
ンデータＤ３−１がクロックＣＬＫ１をシフトクロック
としてＳ／Ｒ１０に、記憶ラインデータＤ２−１を上書
きする形で書き込まれた後、更に次の第４ラインのライ
ンデータＤ４−１がＳ／Ｒ１０に書き込まれる直前の時
刻ｔ２で、図２（Ｅ）に示すように、分周器１８からの
信号がＰ−Ｓ回路１１にロード信号として入力されて、
上記のラインデータＤ３−１を構成する８００ピクセル
データをパラレルに取り込む。このＰ−Ｓ回路１１に取
り込まれた８００ピクセルデータ（ラインデータＤ３−
１）は、上記のラインデータＤ１−１のシリアル出力に
続いてクロックＣＬＫ２に同期してシリアルに出力され
る。

【００２７】以下、上記と同様にして、最初の１垂直走
査期間（１／５９．９４秒）ではＶＧＡ信号の第１フレ
ームの奇数ラインのラインデータがＰ−Ｓ回路１１に取
り込まれた後、図２（Ｆ）に模式的に示すように、順次
にクロックＣＬＫ２に同期してシリアル出力される。Ｐ
−Ｓ回路１１からシリアルに取り出されたラインデータ
は、Ｄ／Ａ変換器１２に供給され、ここでクロックＣＬ
Ｋ２に基づいてディジタル・アナログ変換されて、１／
５９．９４秒の第１フィールドのアナログ映像信号（こ
こではＢ信号Ｂ２）とされた後出力端子２３へ出力され
る。

【００２８】次に、ＶＧＡ信号の第１フレームが終了し
た後の、図２（Ａ）のｂ点からａ点までの第２フレーム
期間では、第１フレームと同様に、水平同期信号Ｈ１は
５２５本、水平同期信号Ｈ２は２６２．５本あり、ま
た、映像データは同図（Ｄ）に示すように、順次Ｄ１−
２、Ｄ２−２、Ｄ３−２、．．．、Ｄ525-2 が出力され
て、Ｓ／Ｒ１０に取り込まれる。すなわち、この第２フ
レームでは、まず第２フレームの第１ラインのラインデ
ータＤ１−２がＳ／Ｒ１０に書き込まれるが、その直後
にはＰ−Ｓ回路１１にはロード信号が図２（Ｅ）に示す
ように、入力されないので、Ｐ−Ｓ回路１１にはライン
データＤ１−２は取り込まれない。

【００２９】続いて、第２フレームの第２ラインのライ
ンデータＤ２−２がクロックＣＬＫ１をシフトクロック
としてＳ／Ｒ１０に、記憶ラインデータＤ１−２を上書
きする形で書き込まれた後、次の第３ラインのラインデ
ータＤ３−２がＳ／Ｒ１０に書き込まれる直前の時刻ｔ
３で、図２（Ｅ）に示すように、分周器１８からの信号
がＰ−Ｓ回路１１にロード信号として入力されて、上記
のラインデータＤ２−２を構成する８００ピクセルデー
タをパラレルに取り込む。このＰ−Ｓ回路１１に取り込
まれた８００ピクセルデータ（ラインデータＤ２−２）
は、クロックＣＬＫ２に同期してシリアルに出力され
る。

【００３０】以下、上記と同様にして、次の１垂直走査
期間（１／５９．９４秒）ではＶＧＡ信号の第２フレー
ムの偶数ラインのラインデータがＰ−Ｓ回路１１に取り
込まれた後、図２（Ｆ）に模式的に示すように、クロッ
クＣＬＫ２に同期して順次に取り出される。Ｐ−Ｓ回路
１１からシリアルに取り出されたラインデータは、Ｄ／
Ａ変換器１２に供給され、ここでクロックＣＬＫ２に基
づいてディジタル・アナログ変換されて、１／５９．９
４秒の第２フィールドのアナログ映像信号（ここではＢ
信号Ｂ２）とされた後出力端子２３へ出力される。

【００３１】このように、この実施の形態では、変換部
８から出力端子２３へは、ＶＧＡ信号のＢ信号Ｂ１の第
１フレームの奇数ラインを第１フィールド（１／５９．
９４秒）とし、ＶＧＡ信号のＢ信号Ｂ１の第２フレーム
の偶数ラインを第２フィールド（１／５９．９４秒）と
する、２：１インタレース方式の水平走査周波数１５．
７３４ｋＨｚのテレビ映像信号のＢ信号Ｂ２が取り出さ
れる（すなわち、前記のＳ／Ｒ１１で前記のノンイン
タレースからインタレースへの変換処理が行われ、Ｄ／
Ａ変換器１２で前記のピクセルクロックの１／２倍の
周波数の映像信号に変換処理が行われる）。

【００３２】他の変換部６及び７も上記の変換部８と同
様に前述したとの変換動作を行い、入力されるＶＧ
Ａ信号のＲ信号Ｒ１、Ｇ信号Ｇ１を、２：１インタレー
ス方式の水平走査周波数１５．７３４ｋＨｚのテレビ映
像信号となる原色信号Ｒ２、Ｇ２に変換して出力端子２
１、２２へ出力する。

【００３３】上記の実施の形態では、８００×８ビット
のＳ／Ｒ１０とＰ−Ｓ回路１１を全部で３回路ずつ設け
るだけでＶＧＡ信号をＮＴＳＣ方式のテレビ映像信号と
なる三原色信号を得ることができ、これは従来の大容量
（０．９Ｍワード）、高速（２５ＭＨｚ）のフレームメ
モリと比較すると、ＬＳＩ上のメモリ面積が１／２００
倍以下になり、安価に１チップ化し得る。しかも、この
実施の形態では、複雑な動作が要求されるタイミングジ
ェネレータを必要とせず、ＰＬＬ回路１３と分周器１９
によってすべてのタイミング信号を得ることができる。

【００３４】

【発明の効果】以上説明したように、本発明によれば、
第１の映像信号のピクセルデータが第１のクロックに同
期してシフトレジスタでシフトされ、そのシフトレジス
タに格納された１ライン分のピクセルデータが、第１の
映像信号の水平走査周波数の１／２倍の、第２の映像信
号の水平走査周波数と等しい第３のクロックに同期して
変換器にロードされて第２のクロックに同期して読み出
し出力することで、変換器には第１の映像信号の１ライ
ン分のピクセルデータを、変換器に１ラインおき毎に書
き込み、ある１垂直走査期間（１フィールド）は第１の
映像信号の第１フレームの奇数ラインのピクセルデータ
のみを変換器から取り出し、かつ、次の１垂直走査期間
（１フィールド）は第１の映像信号の第２フレームの偶
数ラインのピクセルデータのみを変換器から取り出すこ
とを繰り返すことができるので、シフトレジスタと変換
器でノンインタレース方式の第１の映像信号をインタレ
ース方式の第２の映像信号に変換され、かつ、ピクセル
クロックが第１の映像信号のそれの１／２倍の第２のク
ロックに同期したピクセルデータを取り出すことがで
き、よって、従来必要であった大容量（０．９Ｍワー
ド）、高速（２５ＭＨｚ）のビデオメモリに比べて、小
容量（例えば、８００×８ビット×３）で、しかもＬＳ
Ｉ上での面積が１／２００倍以下のシフトレジスタと変
換器とで構成することができ、極めて安価に構成するこ
とができる。

【００３５】また、本発明によれば、複雑な動作をする
タイミングジェネレータを必要とせず、ＰＬＬ回路構成
のクロック発生回路と分周器によって、簡単に各種クロ
ックを生成することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態のブロック図である。

【図２】図１の動作説明用タイミングチャートである。

【図３】従来の一例のブロック図である。

【符号の説明】

１ＶＧＡ信号のＲ信号入力端子２ＶＧＡ信号のＧ信号入力端子３ＶＧＡ信号のＢ信号入力端子４ＶＧＡ信号の水平同期信号入力端子５ＶＧＡ信号の垂直同期信号入力端子６、７、８変換部９Ａ／Ｄ変換器１０シフトレジスタ（Ｓ／Ｒ）１１パラレル−シリアル変換（Ｐ−Ｓ）回路１２Ｄ／Ａ変換器１３ＰＬＬ回路１４位相比較器（ＰＣ）１５低域フィルタ（ＬＰＦ）１６電圧制御発振器（ＶＣＯ）１７〜１９分周器２０微分回路２１テレビ映像信号のＲ信号出力端子２２テレビ映像信号のＧ信号出力端子２３テレビ映像信号のＢ信号出力端子２４テレビ映像信号の水平同期信号出力端子２５テレビ映像信号の垂直同期信号出力端子

Claims

(57)【特許請求の範囲】

【請求項１】ノンインタレース方式の第１の映像信号
を、水平走査周波数が１／２倍で、垂直走査周波数が同
じであるインタレース方式の第２の映像信号に変換する
スキャンコンバータにおいて、前記第１の映像信号の水平同期信号の周波数を１／２倍
に分周して前記第２の映像信号の水平同期信号を出力す
る第１の分周器と、前記第１の分周器の出力信号を基準クロックとして受
け、前記第１の映像信号の１ライン分のピクセル周波数
と同じ周波数の第１のクロックと、該第１のクロックの
１／２倍の周波数の第２のクロックと、前記第２のクロ
ックを分周して前記第１の分周器の出力信号と同じ周波
数の第３のクロックを生成するクロック生成回路と、前記第１のクロックに同期して前記第１の映像信号のピ
クセルデータをシフトする、１ライン分のピクセルデー
タの容量を持つシフトレジスタと、前記第３のクロックに同期して前記シフトレジスタの１
ライン分のピクセルデータをロードして、そのロードし
たピクセルデータを前記第２のクロックに同期して順次
読み出し出力する変換器と、前記変換器の出力データを前記第２のクロックに同期し
てアナログ信号に変換し、前記第２の映像信号として出
力するＤ／Ａ変換器とを有することを特徴とするスキャ
ンコンバータ。
【請求項２】前記第１の分周器の出力信号のパルス幅
を調整して、前記第２の映像信号の水平同期信号として
出力する微分回路を更に有することを特徴とする請求項
１記載のスキャンコンバータ。
【請求項３】前記クロック生成回路は、前記第１の分
周器の出力信号を前記基準クロックとして受け、比較信
号と位相比較して位相誤差電圧を出力する位相比較器
と、該位相比較器の出力電圧の高周波数成分を除去する
フィルタと、該フィルタの出力電圧を制御電圧として受
け、前記第１のクロックを発振出力する電圧制御発振器
と、該電圧制御発振器から出力された該第１のクロック
を１／２分周して前記第２のクロックを出力する第２の
分周器と、該第２の分周器から出力された前記第２のク
ロックを分周して前記第３のクロックを出力すると共に
該第３のクロックを前記比較信号として前記位相比較器
に供給する第３の分周器とよりなるＰＬＬ回路であるこ
とを特徴とする請求項１又は２記載のスキャンコンバー
タ。
【請求項４】前記シフトレジスタは、前記第１の映像
信号を前記第１のクロックをサンプリングクロックとす
るＡ／Ｄ変換器でＡ／Ｄ変換されたディジタル信号を前
記第１のクロックに同期してシフトすることを特徴とす
る請求項１又は２記載のスキャンコンバータ。
【請求項５】前記変換器は、前記第３のクロックをロ
ード信号として前記シフトレジスタの１ライン分のピク
セルデータをパラレルに取り込み、その取り込んだピク
セルデータを前記第２のクロックに同期してシリアルに
読み出し出力するパラレル−シリアル変換器であること
を特徴とする請求項１又は２記載のスキャンコンバー
タ。
【請求項６】前記第１の映像信号は、パーソナルコン
ピュータから出力されるＶＧＡ信号であり、前記第２の
映像信号は、テレビジョン方式の映像信号であることを
特徴とする請求項１記載のスキャンコンバータ。