JP2000152030A - 映像信号処理回路 - Google Patents
映像信号処理回路Info
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- sampling
- video signal
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
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Abstract
(57)【要約】
【課題】 Ａ／Ｄ変換後の映像品質の劣化を防止する。
【解決手段】 入力同期信号ＳＹＮＣに同期したクロッ
クＣＬＫを生成するクロック生成部１、クロックＣＬＫ
を一段当たり２〜３ｎｓ遅延させ、位相をずらす遅延部
が多段接続され、そこから得られた複数のサンプリング
クロックＳＣＬＫ0〜ＳＣＬＫnを受け選択信号ＳＥＬを
受けサンプリングクロックＳＣＬＫiを選択するクロッ
ク位相ずらし部２、入力映像信号をＡ／Ｄ変換するＡ／
Ｄ変換部３、デジタル変換された映像信号をフレーム単
位で格納するフレームメモリ部４、前記選択信号ＳＥＬ
を生成し、フレームメモリ部４から映像データを読み込
み、種々の演算を行なうＣＰＵ部６からなり、任意のサ
ンプリングクロックにおける一走査線の隣接画素間映像
データ差の最大のアドレスを算出し、他のサンプリング
クロックを選択したとき、そのアドレスのデータの読み
込みを所定回数繰り返し、そのばらつきが最小となるサ
ンプリングクロックを最適位相のサンプリングクロック
とする。
クＣＬＫを生成するクロック生成部１、クロックＣＬＫ
を一段当たり２〜３ｎｓ遅延させ、位相をずらす遅延部
が多段接続され、そこから得られた複数のサンプリング
クロックＳＣＬＫ0〜ＳＣＬＫnを受け選択信号ＳＥＬを
受けサンプリングクロックＳＣＬＫiを選択するクロッ
ク位相ずらし部２、入力映像信号をＡ／Ｄ変換するＡ／
Ｄ変換部３、デジタル変換された映像信号をフレーム単
位で格納するフレームメモリ部４、前記選択信号ＳＥＬ
を生成し、フレームメモリ部４から映像データを読み込
み、種々の演算を行なうＣＰＵ部６からなり、任意のサ
ンプリングクロックにおける一走査線の隣接画素間映像
データ差の最大のアドレスを算出し、他のサンプリング
クロックを選択したとき、そのアドレスのデータの読み
込みを所定回数繰り返し、そのばらつきが最小となるサ
ンプリングクロックを最適位相のサンプリングクロック
とする。
Description
【０００１】
【発明の属する技術分野】本発明は、映像信号処理回路
に係り、特に映像信号の同期信号を受け入れ、この同期
信号に応じて生成される映像信号処理の基となるサンプ
リングクロックの位相を自動的に調整する回路に関する
ものである。
に係り、特に映像信号の同期信号を受け入れ、この同期
信号に応じて生成される映像信号処理の基となるサンプ
リングクロックの位相を自動的に調整する回路に関する
ものである。
【０００２】
【従来の技術】マルチメディア時代を迎え、例えば、テ
レビジョン信号やパーソナルコンピュータのＲＧＢ映像
信号をプロジェクタに取り込んで大画面で表示したり、
プリンタでプリントアウトする場合など、映像信号処理
においてデジタル信号処理が採用されるようになってき
ている。このパーソナルコンピュータのＲＧＢ映像信号
はもともとはデジタル信号であったものをアナログ信号
に変換してあるので、デジタル信号処理を行うにはＡ／
Ｄ変換を行い、デジタル映像信号に変換する必要があ
る。このためには、映像信号に同期したサンプリングク
ロックが必要であり、通常の場合フェーズ・ロックド・
ループ（以下、ＰＬＬという。）回路を設け、映像信号
の同期信号に同期したサンプリングクロックを生成して
いる。
レビジョン信号やパーソナルコンピュータのＲＧＢ映像
信号をプロジェクタに取り込んで大画面で表示したり、
プリンタでプリントアウトする場合など、映像信号処理
においてデジタル信号処理が採用されるようになってき
ている。このパーソナルコンピュータのＲＧＢ映像信号
はもともとはデジタル信号であったものをアナログ信号
に変換してあるので、デジタル信号処理を行うにはＡ／
Ｄ変換を行い、デジタル映像信号に変換する必要があ
る。このためには、映像信号に同期したサンプリングク
ロックが必要であり、通常の場合フェーズ・ロックド・
ループ（以下、ＰＬＬという。）回路を設け、映像信号
の同期信号に同期したサンプリングクロックを生成して
いる。
【０００３】ところが、このＰＬＬ回路をそのまま用い
ると、生成したサンプリングクロックは入力同期信号と
一義的に一定の位相関係になるだけで、映像信号をサン
プリングするのに最適な位相関係にはならないという問
題点があった。
ると、生成したサンプリングクロックは入力同期信号と
一義的に一定の位相関係になるだけで、映像信号をサン
プリングするのに最適な位相関係にはならないという問
題点があった。
【０００４】これをパーソナルコンピュータを例にとっ
て説明すると、前述のようにパーソナルコンピュータか
らのＲＧＢ映像信号はもともとデジタル映像信号であっ
たものをアナログ映像信号に変換して出力しているた
め、パーソナルコンピュータの持つ映像サンプリングク
ロックの一周期毎に変化点が存在することにより引き起
こされるものであり、適切な位相で映像信号をサンプリ
ングすることができないままだとＡ／Ｄ変換後の映像品
質が大きく劣化することになってしまう。
て説明すると、前述のようにパーソナルコンピュータか
らのＲＧＢ映像信号はもともとデジタル映像信号であっ
たものをアナログ映像信号に変換して出力しているた
め、パーソナルコンピュータの持つ映像サンプリングク
ロックの一周期毎に変化点が存在することにより引き起
こされるものであり、適切な位相で映像信号をサンプリ
ングすることができないままだとＡ／Ｄ変換後の映像品
質が大きく劣化することになってしまう。
【０００５】図４、５はこの様子を示す図で、図４はパ
ーソナルコンピュータのＲＧＢ映像信号にはデータの変
化点が存在することを示す図で、図５は、映像信号のサ
ンプリングの様子を示す図で、（Ａ）は映像信号、
（Ｂ）、（Ｃ）はサンプリングクロックである。図５
（Ｃ）のような位相のサンプリングクロックの場合はＡ
／Ｄ変換後の映像品質は良いものとなり、図５（Ｂ）の
ような位相のサンプリングクロックの場合は映像信号の
変化点でサンプリングしてしまうので、その映像品質は
悪いものとなる。このような問題点を解決するために、
ＰＬＬ回路で生成されたサンプリングクロックを予め決
められた時間（２〜３ｎｓ）遅延させる遅延回路を多段
設け、遅延サンプリングクロック群を生成し、その中か
ら映像信号のサンプリングに最適な位相のサンプリング
クロックを自動的に選択する方法が提案されている。
ーソナルコンピュータのＲＧＢ映像信号にはデータの変
化点が存在することを示す図で、図５は、映像信号のサ
ンプリングの様子を示す図で、（Ａ）は映像信号、
（Ｂ）、（Ｃ）はサンプリングクロックである。図５
（Ｃ）のような位相のサンプリングクロックの場合はＡ
／Ｄ変換後の映像品質は良いものとなり、図５（Ｂ）の
ような位相のサンプリングクロックの場合は映像信号の
変化点でサンプリングしてしまうので、その映像品質は
悪いものとなる。このような問題点を解決するために、
ＰＬＬ回路で生成されたサンプリングクロックを予め決
められた時間（２〜３ｎｓ）遅延させる遅延回路を多段
設け、遅延サンプリングクロック群を生成し、その中か
ら映像信号のサンプリングに最適な位相のサンプリング
クロックを自動的に選択する方法が提案されている。
【０００６】この従来の方法について図６〜図９を用い
て説明する。図６は従来の映像信号処理回路のブロック
図であり、図７はその要部タイミングチャート、図８、
９はサンプリングクロックの自動位相調整動作を説明す
るフローチャートである。図６において、１はＰＬＬ回
路からなり、入力同期信号ＳＹＮＣに同期したクロック
ＣＬＫを生成するクロック生成部、２はクロック生成部
１からのクロックＣＬＫを一段当たり２〜３ｎｓ遅延さ
せ、位相をずらす遅延部が多段接続された多段クロック
遅延回路２１と、そこから得られた複数のサンプリング
クロックＳＣＬＫ0〜ＳＣＬＫnを受け選択信号ＳＥＬに
より一つのサンプリングクロックＳＣＬＫiを選択する
選択回路２２からなるクロック位相ずらし部、３は入力
映像信号をサンプリングＳＣＬＫiによりＡ／Ｄ変換す
るＡ／Ｄ変換部、４はデジタル変換された映像信号をフ
レーム単位で格納するフレームメモリ部、５は前記選択
信号ＳＥＬを生成し、フレームメモリ４から映像データ
を読み込み、種々の演算を行なうＣＰＵ部である。
て説明する。図６は従来の映像信号処理回路のブロック
図であり、図７はその要部タイミングチャート、図８、
９はサンプリングクロックの自動位相調整動作を説明す
るフローチャートである。図６において、１はＰＬＬ回
路からなり、入力同期信号ＳＹＮＣに同期したクロック
ＣＬＫを生成するクロック生成部、２はクロック生成部
１からのクロックＣＬＫを一段当たり２〜３ｎｓ遅延さ
せ、位相をずらす遅延部が多段接続された多段クロック
遅延回路２１と、そこから得られた複数のサンプリング
クロックＳＣＬＫ0〜ＳＣＬＫnを受け選択信号ＳＥＬに
より一つのサンプリングクロックＳＣＬＫiを選択する
選択回路２２からなるクロック位相ずらし部、３は入力
映像信号をサンプリングＳＣＬＫiによりＡ／Ｄ変換す
るＡ／Ｄ変換部、４はデジタル変換された映像信号をフ
レーム単位で格納するフレームメモリ部、５は前記選択
信号ＳＥＬを生成し、フレームメモリ４から映像データ
を読み込み、種々の演算を行なうＣＰＵ部である。
【０００７】図７において、（Ａ）は入力映像信号、
（Ｂ）〜（Ｎ）はそれぞれ順次位相がずらされたサンプ
リングクロックＳＣＬＫ0〜ＳＣＬＫnである。サンプリ
ングクロックＳＣＬＫ0〜ＳＣＬＫnは入力映像信号の生
成もとであるパーソナルコンピュータ中でデジタル映像
信号データであったときの一周期分を複数の位相のサン
プリングクロックに分けたものである。
（Ｂ）〜（Ｎ）はそれぞれ順次位相がずらされたサンプ
リングクロックＳＣＬＫ0〜ＳＣＬＫnである。サンプリ
ングクロックＳＣＬＫ0〜ＳＣＬＫnは入力映像信号の生
成もとであるパーソナルコンピュータ中でデジタル映像
信号データであったときの一周期分を複数の位相のサン
プリングクロックに分けたものである。
【０００８】図８、９のフローチャートを用いて、この
映像信号処理回路のサンプリングクロックの位相調整方
法について説明する。調整にあたっては、入力する映像
信号としては平坦な映像信号ではなく、キャラクタ信号
のように各走査線毎に映像信号の輝度（又は彩度）に大
きい変動を含む映像信号が適するので、ここでは縦縞模
様の映像信号（図示せず。）を用いるものとする。
映像信号処理回路のサンプリングクロックの位相調整方
法について説明する。調整にあたっては、入力する映像
信号としては平坦な映像信号ではなく、キャラクタ信号
のように各走査線毎に映像信号の輝度（又は彩度）に大
きい変動を含む映像信号が適するので、ここでは縦縞模
様の映像信号（図示せず。）を用いるものとする。
【０００９】最初にＣＰＵ部５からの選択信号ＳＥＬで
サンプリングクロックＳＣＬＫ0が選択されたとして説
明する（図８の２０１）。これは説明の便宜上であっ
て、実際は任意のサンプリングクロックＳＣＬＫiを最
初に選択することが可能である。入力映像信号ＶＩＤＥ
ＯはサンプリングクロックＳＣＬＫ0でＡ／Ｄ変換部３
でＡ／Ｄ変換され（図８の２０２）、フレームメモリ部
４に格納される（図８の２０３）。次に任意の走査線Ｈ
の一走査線分の映像データをフレームメモリ部４から読
み出し（図８の２０４）、その一走査線分の中の隣接す
る画素間のデータの差分が最大となるところを見つけ出
し、その時のアドレスＡＤK、ＡＤK+1を決定する（図８
の２０５）。
サンプリングクロックＳＣＬＫ0が選択されたとして説
明する（図８の２０１）。これは説明の便宜上であっ
て、実際は任意のサンプリングクロックＳＣＬＫiを最
初に選択することが可能である。入力映像信号ＶＩＤＥ
ＯはサンプリングクロックＳＣＬＫ0でＡ／Ｄ変換部３
でＡ／Ｄ変換され（図８の２０２）、フレームメモリ部
４に格納される（図８の２０３）。次に任意の走査線Ｈ
の一走査線分の映像データをフレームメモリ部４から読
み出し（図８の２０４）、その一走査線分の中の隣接す
る画素間のデータの差分が最大となるところを見つけ出
し、その時のアドレスＡＤK、ＡＤK+1を決定する（図８
の２０５）。
【００１０】次に、ＣＰＵ部５からサンプリングクロッ
クＳＣＬＫ1を選択し（図９の２０６、２０７）、入力
映像信号ＶＩＤＥＯをサンプリングクロックＳＣＬＫ1
でＡ／Ｄ変換し（図９の２０８）、フレームメモリ部４
に格納する（図９の２０９）。次にフレームメモリ部４
から前記アドレスＡＤK、ＡＤK+1の映像データを読み出
し（図９の２１０）、その画素間の映像データの差分を
算出し、記憶する（図９の２１１）。この手順をサンプ
リングクロックＳＣＬＫnまで実行し（図９の２１２、
２１３、２０７〜２１１）、記憶されているそれぞれの
サンプリングクロックにおけるアドレスＡＤK、ＡＤK+1
の差分の最大値を算出決定し（図９の２１４）、その時
のサンプリングクロックを最適位相のサンプリングクロ
ックとして選定、保持する（図９の２１５）。
クＳＣＬＫ1を選択し（図９の２０６、２０７）、入力
映像信号ＶＩＤＥＯをサンプリングクロックＳＣＬＫ1
でＡ／Ｄ変換し（図９の２０８）、フレームメモリ部４
に格納する（図９の２０９）。次にフレームメモリ部４
から前記アドレスＡＤK、ＡＤK+1の映像データを読み出
し（図９の２１０）、その画素間の映像データの差分を
算出し、記憶する（図９の２１１）。この手順をサンプ
リングクロックＳＣＬＫnまで実行し（図９の２１２、
２１３、２０７〜２１１）、記憶されているそれぞれの
サンプリングクロックにおけるアドレスＡＤK、ＡＤK+1
の差分の最大値を算出決定し（図９の２１４）、その時
のサンプリングクロックを最適位相のサンプリングクロ
ックとして選定、保持する（図９の２１５）。
【００１１】
【発明が解決しようとする課題】しかしながら、この位
相調整方法は、入力映像信号にノイズが重畳されていた
り、本来サンプリングに不適切な位相関係にあるのに偶
然良いデータとしてサンプリングしてしまうことがあっ
たりして、本来サンプリングするには不適切な位相であ
るにもかかわらず、最適な位相のサンプリングクロック
として選定し、保持してしまい、そのためＡ／Ｄ変換後
の映像品質が悪いままであるという問題点があった。本
発明は、上記課題を解決するためになされたもので、ノ
イズや偶然性の影響を受けないサンプリングクロックの
位相の自動的調整を確実に実現できる映像信号処理回路
を提供することを目的とする。
相調整方法は、入力映像信号にノイズが重畳されていた
り、本来サンプリングに不適切な位相関係にあるのに偶
然良いデータとしてサンプリングしてしまうことがあっ
たりして、本来サンプリングするには不適切な位相であ
るにもかかわらず、最適な位相のサンプリングクロック
として選定し、保持してしまい、そのためＡ／Ｄ変換後
の映像品質が悪いままであるという問題点があった。本
発明は、上記課題を解決するためになされたもので、ノ
イズや偶然性の影響を受けないサンプリングクロックの
位相の自動的調整を確実に実現できる映像信号処理回路
を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明は上記課題を解決
するために、次の手段を提供する。
するために、次の手段を提供する。
【００１３】本発明になる映像信号処理回路は、入力同
期信号に同期し、予め決められた時間だけ順次遅延され
たサンプリングクロックを複数生成し、選択信号により
そのうちの一つのサンプリングクロックを選択するクロ
ック位相ずらし部と、選択されたサンプリングクロック
で入力映像信号をＡ／Ｄ変換するＡ／Ｄ変換部と、クロ
ック位相ずらし部の任意のサンプリングクロックの選択
信号を生成し、前記クロック位相ずらし部に供給するこ
と； その選択されたサンプリングクロックで前記入力
映像信号のＡ／Ｄ変換後の映像データの任意の一走査線
の映像データのうち、隣接する画素の映像データの差分
の最大となるアドレスを算出すること；順次遅延された
サンプリングクロックを選択し、そのサンプリングクロ
ック毎に入力映像信号をＡ／Ｄ変換し、前記アドレスの
画素の映像データを読み出す操作を所定回数繰り返し、
その映像データのばらつきを算出し、そのうちの最大値
を記憶すること； 全ての遅延されたサンプリングクロ
ックを選択したとき、前記記憶されたばらつきの最大値
が最小となるときを求めること； また、そのときのサ
ンプリングクロックが最適な位相のサンプリングクロッ
クとして選定保持すること； の各機能を有するＣＰＵ
部と、を具備することを特徴とするものである。
期信号に同期し、予め決められた時間だけ順次遅延され
たサンプリングクロックを複数生成し、選択信号により
そのうちの一つのサンプリングクロックを選択するクロ
ック位相ずらし部と、選択されたサンプリングクロック
で入力映像信号をＡ／Ｄ変換するＡ／Ｄ変換部と、クロ
ック位相ずらし部の任意のサンプリングクロックの選択
信号を生成し、前記クロック位相ずらし部に供給するこ
と； その選択されたサンプリングクロックで前記入力
映像信号のＡ／Ｄ変換後の映像データの任意の一走査線
の映像データのうち、隣接する画素の映像データの差分
の最大となるアドレスを算出すること；順次遅延された
サンプリングクロックを選択し、そのサンプリングクロ
ック毎に入力映像信号をＡ／Ｄ変換し、前記アドレスの
画素の映像データを読み出す操作を所定回数繰り返し、
その映像データのばらつきを算出し、そのうちの最大値
を記憶すること； 全ての遅延されたサンプリングクロ
ックを選択したとき、前記記憶されたばらつきの最大値
が最小となるときを求めること； また、そのときのサ
ンプリングクロックが最適な位相のサンプリングクロッ
クとして選定保持すること； の各機能を有するＣＰＵ
部と、を具備することを特徴とするものである。
【００１４】また、本発明の映像信号処理回路は、同期
信号をもとにこの同期信号のＮ倍（Ｎは整数）の周波数
のクロックを生成するフェーズ・ロックド・ループ回路
を備え、このクロックを基に映像信号を処理する映像信
号処理回路において、クロックを予め設定された時間だ
け遅延させる遅延回路を多段接続し、その遅延回路毎に
遅延クロックを出力する多段クロック遅延回路と； こ
の多段クロック遅延回路からの複数の遅延クロックを受
け、選択信号により一つの遅延クロックをサンプリング
クロックとして選択出力する選択回路とからなるクロッ
ク位相ずらし部と、このクロック位相ずらし部からのサ
ンプリングクロックで映像信号をサンプリングし、デジ
タル映像信号に変換するＡ／Ｄ変換部と、このＡ／Ｄ変
換部からのデジタル映像信号を格納するフレームメモリ
部と、別途設けた位相調整指示部からの位相調整指示信
号を受ける度に、前記複数の遅延クロックのうち任意の
１つの遅延クロックをサンプリングクロックとして選択
し、順次次の遅延クロックを選択する選択信号を生成し
て前記選択回路に供給すること； 任意のサンプリング
クロック選択時の前記フレームメモリ部に格納されてい
る映像データのうち任意の走査線Ｈの一走査線分の映像
データを読み出し、隣接する画素間の映像データの差分
が最大となるアドレスＡＤk、ＡＤk+1を算出すること；
順次次の遅延クロックを前記多段クロック遅延回路が
出力する数分だけの遅延クロックをサンプリングクロッ
クとして選択し、それぞれのサンプリングクロックが選
択されているときにＡ／Ｄ変換後格納された前記フレー
ムメモリ部から前記走査線Ｈの前記アドレスＡＤk、Ａ
Ｄk+1の映像データを読み出し、記憶することを予め決
められた所定回数繰り返し、この記憶された映像データ
のばらつきを算出し、その最大値を記憶すること； そ
れぞれの位相の異なったサンプリングクロックにおける
前記ばらつきの最大値を比較して、その最大値が最小の
ときのサンプリングクロックを最適なサンプリングクロ
ックとして選定保持すること； の各機能を有するＣＰ
Ｕ部と、を具備することを特徴とするものである。
信号をもとにこの同期信号のＮ倍（Ｎは整数）の周波数
のクロックを生成するフェーズ・ロックド・ループ回路
を備え、このクロックを基に映像信号を処理する映像信
号処理回路において、クロックを予め設定された時間だ
け遅延させる遅延回路を多段接続し、その遅延回路毎に
遅延クロックを出力する多段クロック遅延回路と； こ
の多段クロック遅延回路からの複数の遅延クロックを受
け、選択信号により一つの遅延クロックをサンプリング
クロックとして選択出力する選択回路とからなるクロッ
ク位相ずらし部と、このクロック位相ずらし部からのサ
ンプリングクロックで映像信号をサンプリングし、デジ
タル映像信号に変換するＡ／Ｄ変換部と、このＡ／Ｄ変
換部からのデジタル映像信号を格納するフレームメモリ
部と、別途設けた位相調整指示部からの位相調整指示信
号を受ける度に、前記複数の遅延クロックのうち任意の
１つの遅延クロックをサンプリングクロックとして選択
し、順次次の遅延クロックを選択する選択信号を生成し
て前記選択回路に供給すること； 任意のサンプリング
クロック選択時の前記フレームメモリ部に格納されてい
る映像データのうち任意の走査線Ｈの一走査線分の映像
データを読み出し、隣接する画素間の映像データの差分
が最大となるアドレスＡＤk、ＡＤk+1を算出すること；
順次次の遅延クロックを前記多段クロック遅延回路が
出力する数分だけの遅延クロックをサンプリングクロッ
クとして選択し、それぞれのサンプリングクロックが選
択されているときにＡ／Ｄ変換後格納された前記フレー
ムメモリ部から前記走査線Ｈの前記アドレスＡＤk、Ａ
Ｄk+1の映像データを読み出し、記憶することを予め決
められた所定回数繰り返し、この記憶された映像データ
のばらつきを算出し、その最大値を記憶すること； そ
れぞれの位相の異なったサンプリングクロックにおける
前記ばらつきの最大値を比較して、その最大値が最小の
ときのサンプリングクロックを最適なサンプリングクロ
ックとして選定保持すること； の各機能を有するＣＰ
Ｕ部と、を具備することを特徴とするものである。
【００１５】
【発明の実施の形態】以下、本発明の実施形態につき、
図面を用いて詳しく説明する。図１は本発明の１実施形
態を示す映像信号処理回路の回路ブロック、図２、３は
図１の映像信号処理回路におけるサンプリングクロック
の最適位相の自動調整動作を説明するフローチャートで
ある。図１において、図６の従来の映像信号処理回路の
ブロックと同じブロックには、同じ符号を付し、その説
明を省略する。６は別途設けた位相調整指示部からの位
相調整指示信号を受ける度に、前記複数の遅延クロック
のうち任意の１つの遅延クロックをサンプリングクロッ
クとして選択し、順次次の遅延クロックを選択する選択
信号ＳＥＬを生成して前記選択回路に供給すること；
任意のサンプリングクロック選択時の前記フレームメモ
リ部に格納されている映像データのうち任意の走査線Ｈ
の一走査線分の映像データを読み出し、隣接する画素間
の映像データの差分が最大となるアドレスＡＤk、ＡＤ
k+1を算出すること； 順次次の遅延クロックを前記多
段クロック遅延回路が出力する数分だけの遅延クロック
をサンプリングクロックとして選択し、それぞれのサン
プリングクロックが選択されているときにＡ／Ｄ変換後
格納された前記フレームメモリ部から前記走査線Ｈの前
記アドレスＡＤk、ＡＤk+1の映像データを読み出し、記
憶することを予め決められた所定回数繰り返し、この記
憶された映像データのばらつきを算出し、その最大値を
記憶すること； それぞれの位相の異なったサンプリン
グクロックにおける前記ばらつきの最大値を比較して、
その最大値が最小のときのサンプリングクロックを最適
なサンプリングクロックとして選定保持すること； の
各機能を有するＣＰＵ部である。
図面を用いて詳しく説明する。図１は本発明の１実施形
態を示す映像信号処理回路の回路ブロック、図２、３は
図１の映像信号処理回路におけるサンプリングクロック
の最適位相の自動調整動作を説明するフローチャートで
ある。図１において、図６の従来の映像信号処理回路の
ブロックと同じブロックには、同じ符号を付し、その説
明を省略する。６は別途設けた位相調整指示部からの位
相調整指示信号を受ける度に、前記複数の遅延クロック
のうち任意の１つの遅延クロックをサンプリングクロッ
クとして選択し、順次次の遅延クロックを選択する選択
信号ＳＥＬを生成して前記選択回路に供給すること；
任意のサンプリングクロック選択時の前記フレームメモ
リ部に格納されている映像データのうち任意の走査線Ｈ
の一走査線分の映像データを読み出し、隣接する画素間
の映像データの差分が最大となるアドレスＡＤk、ＡＤ
k+1を算出すること； 順次次の遅延クロックを前記多
段クロック遅延回路が出力する数分だけの遅延クロック
をサンプリングクロックとして選択し、それぞれのサン
プリングクロックが選択されているときにＡ／Ｄ変換後
格納された前記フレームメモリ部から前記走査線Ｈの前
記アドレスＡＤk、ＡＤk+1の映像データを読み出し、記
憶することを予め決められた所定回数繰り返し、この記
憶された映像データのばらつきを算出し、その最大値を
記憶すること； それぞれの位相の異なったサンプリン
グクロックにおける前記ばらつきの最大値を比較して、
その最大値が最小のときのサンプリングクロックを最適
なサンプリングクロックとして選定保持すること； の
各機能を有するＣＰＵ部である。
【００１６】次に、このような映像信号処理回路のサン
プリングクロックの位相調整動作について説明する。従
来例の説明と同様に、最初にＣＰＵ部６からの選択信号
ＳＥＬでサンプリングクロックＳＣＬＫ0が選択された
として説明する（図２の１０１）。これも説明の便宜上
であって、実際は任意のサンプリングクロックＳＣＬＫ
iを最初に選択することが可能である。
プリングクロックの位相調整動作について説明する。従
来例の説明と同様に、最初にＣＰＵ部６からの選択信号
ＳＥＬでサンプリングクロックＳＣＬＫ0が選択された
として説明する（図２の１０１）。これも説明の便宜上
であって、実際は任意のサンプリングクロックＳＣＬＫ
iを最初に選択することが可能である。
【００１７】入力映像信号ＶＩＤＥＯはサンプリングク
ロックＳＣＬＫ0でＡ／Ｄ変換部３でＡ／Ｄ変換され
（図２の１０２）、フレームメモリ部４に格納される
（図２の１０３）。次に任意の走査線Ｈの一走査線分の
映像データをフレームメモリ部４から読み出し（図２の
１０４）、その一走査線分の中の隣接する画素間のデー
タの変化量が最大となるところを見つけ出し、その時の
アドレスＡＤK、ＡＤK+1を決定する（図２の１０５）。
ロックＳＣＬＫ0でＡ／Ｄ変換部３でＡ／Ｄ変換され
（図２の１０２）、フレームメモリ部４に格納される
（図２の１０３）。次に任意の走査線Ｈの一走査線分の
映像データをフレームメモリ部４から読み出し（図２の
１０４）、その一走査線分の中の隣接する画素間のデー
タの変化量が最大となるところを見つけ出し、その時の
アドレスＡＤK、ＡＤK+1を決定する（図２の１０５）。
【００１８】次に、ＣＰＵ部６からサンプリングクロッ
クＳＣＬＫ1を選択し（図３の１０６、１０７）、入力
映像信号ＶＩＤＥＯをサンプリングクロックＳＣＬＫ1
でＡ／Ｄ変換し（図３の１０８）、フレームメモリ部４
に格納する（図３の１０９）。次にフレームメモリ部４
から前記アドレスＡＤK、ＡＤK+1の映像データを読み出
し、その映像データを記憶する（図３の１１０）。この
サンプリングクロックＳＣＬＫ1でのＡ／Ｄ変換、フレ
ームメモリへの格納、アドレスＡＤK、ＡＤK+1の映像デ
ータを読み出し、記憶を所定回数ｍ回繰り返す（図３の
１１１、１１２、１０８〜１１０）。次に所定回数ｍ回
における、それぞれのアドレスにおける映像データのば
らつきを算出し、その最大値を記憶する（図３の１１
３）。
クＳＣＬＫ1を選択し（図３の１０６、１０７）、入力
映像信号ＶＩＤＥＯをサンプリングクロックＳＣＬＫ1
でＡ／Ｄ変換し（図３の１０８）、フレームメモリ部４
に格納する（図３の１０９）。次にフレームメモリ部４
から前記アドレスＡＤK、ＡＤK+1の映像データを読み出
し、その映像データを記憶する（図３の１１０）。この
サンプリングクロックＳＣＬＫ1でのＡ／Ｄ変換、フレ
ームメモリへの格納、アドレスＡＤK、ＡＤK+1の映像デ
ータを読み出し、記憶を所定回数ｍ回繰り返す（図３の
１１１、１１２、１０８〜１１０）。次に所定回数ｍ回
における、それぞれのアドレスにおける映像データのば
らつきを算出し、その最大値を記憶する（図３の１１
３）。
【００１９】この手順を入力映像信号ＶＩＤＥＯの一周
期分に相当するサンプリングクロックＳＣＬＫnまで実
行し（図３の１１４、１１５、１０７〜１１３）、記憶
されているそれぞれのサンプリングクロックにおけるア
ドレスＡＤK、ＡＤK+1のばらつきの最大値のうちの最小
値を算出、決定し（図３の１１６）、その時のサンプリ
ングクロックを最適位相のサンプリングクロックとして
選定し、保持する（図３の１１７）。
期分に相当するサンプリングクロックＳＣＬＫnまで実
行し（図３の１１４、１１５、１０７〜１１３）、記憶
されているそれぞれのサンプリングクロックにおけるア
ドレスＡＤK、ＡＤK+1のばらつきの最大値のうちの最小
値を算出、決定し（図３の１１６）、その時のサンプリ
ングクロックを最適位相のサンプリングクロックとして
選定し、保持する（図３の１１７）。
【００２０】
【発明の効果】本発明によれば、以上説明したように、
入力同期信号に同期し、予め決められた時間だけ順次遅
延されたサンプリングクロックを複数生成し、最初に、
そのうちの任意のサンプリングクロックを選択し、その
サンプリングクロックで入力映像信号をＡ／Ｄ変換し、
Ａ／Ｄ変換後の映像データの任意の一走査線の映像デー
タのうち、隣接する画素の映像データの差分が最大とな
るアドレスを算出し、その後順次遅延されたサンプリン
グクロックを選択し、その選択されたサンプリングクロ
ック毎に入力映像信号をＡ／Ｄ変換し、前記アドレスの
画素の映像データを読み出し記憶する操作を所定回数繰
り返し、その映像データのばらつきを算出してその最大
値を記憶し、全ての遅延されたサンプリングクロックを
選択し終えたとき、前記ばらつきが最小となるときを求
めて、そのときが最適位相のサンプリングクロックであ
ると決定するようにしたので、入力映像信号にノイズが
重畳されていたり、本来サンプリングに不適切な位相関
係にあるのに偶然良いデータとしてサンプリングしてし
まうことはなくなるから、ノイズや偶然性の影響を受け
ないサンプリングクロックの位相の自動的調整を確実に
実現できる映像信号処理回路を提供できる。また、この
ようにして映像信号とサンプリングクロックの位相関係
が適切なものとなるので、Ａ／Ｄ変換後の映像品質は良
質なものとなり、鮮明な表示映像を実現できる。
入力同期信号に同期し、予め決められた時間だけ順次遅
延されたサンプリングクロックを複数生成し、最初に、
そのうちの任意のサンプリングクロックを選択し、その
サンプリングクロックで入力映像信号をＡ／Ｄ変換し、
Ａ／Ｄ変換後の映像データの任意の一走査線の映像デー
タのうち、隣接する画素の映像データの差分が最大とな
るアドレスを算出し、その後順次遅延されたサンプリン
グクロックを選択し、その選択されたサンプリングクロ
ック毎に入力映像信号をＡ／Ｄ変換し、前記アドレスの
画素の映像データを読み出し記憶する操作を所定回数繰
り返し、その映像データのばらつきを算出してその最大
値を記憶し、全ての遅延されたサンプリングクロックを
選択し終えたとき、前記ばらつきが最小となるときを求
めて、そのときが最適位相のサンプリングクロックであ
ると決定するようにしたので、入力映像信号にノイズが
重畳されていたり、本来サンプリングに不適切な位相関
係にあるのに偶然良いデータとしてサンプリングしてし
まうことはなくなるから、ノイズや偶然性の影響を受け
ないサンプリングクロックの位相の自動的調整を確実に
実現できる映像信号処理回路を提供できる。また、この
ようにして映像信号とサンプリングクロックの位相関係
が適切なものとなるので、Ａ／Ｄ変換後の映像品質は良
質なものとなり、鮮明な表示映像を実現できる。
【図１】本発明の１実施の形態を示す映像信号処理回路
のブロック図である。
のブロック図である。
【図２】本発明の映像信号処理回路における自動位相調
整動作を説明する第１のフローチャートである。
整動作を説明する第１のフローチャートである。
【図３】本発明の映像信号処理回路における自動位相調
整動作を説明する第２のフローチャートである。
整動作を説明する第２のフローチャートである。
【図４】パーソナルコンピュータのＲＧＢ映像信号には
データの変化点が存在することを示す図である。
データの変化点が存在することを示す図である。
【図５】映像信号のサンプリングの様子を示す図で、
（Ａ）は映像信号、（Ｂ）、（Ｃ）はサンプリングクロ
ックである。
（Ａ）は映像信号、（Ｂ）、（Ｃ）はサンプリングクロ
ックである。
【図６】従来の映像信号処理回路のブロック図である。
【図７】従来の映像信号処理回路の要部タイミングチャ
ートである。
ートである。
【図８】従来の映像信号処理回路における自動位相調整
動作を説明する第１のフローチャートである。
動作を説明する第１のフローチャートである。
【図９】従来の映像信号処理回路における自動位相調整
動作を説明する第２のフローチャートである。
動作を説明する第２のフローチャートである。
１ クロック生成部 ２ クロック位相ずらし部 ３ Ａ／Ｄ変換回路 ４ フレームメモリ部 ６ ＣＰＵ部 ２１ 多段クロック遅延回路 ２２ 選択回路
Claims (2)
- 【請求項１】 入力同期信号に同期し、予め決められた
時間だけ順次遅延されたサンプリングクロックを複数生
成し、選択信号によりそのうちの一つのサンプリングク
ロックを選択するクロック位相ずらし部と、 選択されたサンプリングクロックで入力映像信号をＡ／
Ｄ変換するＡ／Ｄ変換部と、 クロック位相ずらし部の任意のサンプリングクロックの
選択信号を生成し、前記クロック位相ずらし部に供給す
ること； 選択されたサンプリングクロックで前記入力
映像信号のＡ／Ｄ変換後の映像データの任意の一走査線
の映像データのうち、隣接する画素の映像データの差分
の最大となるアドレスを算出すること；順次遅延された
サンプリングクロックを選択し、そのサンプリングクロ
ック毎に入力映像信号をＡ／Ｄ変換し、前記アドレスの
画素の映像データを読み出す操作を所定回数繰り返し、
その映像データのばらつきを算出し、そのうちの最大値
を記憶すること； 全ての遅延されたサンプリングクロ
ックを選択したとき、前記記憶されたばらつきの最大値
が最小となるときを求めること； また、そのときのサ
ンプリングクロックが最適な位相のサンプリングクロッ
クとして選定保持すること； の各機能を有するＣＰＵ
部と、 を具備することを特徴とする映像信号処理回路。 - 【請求項２】 同期信号をもとにこの同期信号のＮ倍
（Ｎは整数）の周波数のクロックを生成するフェーズ・
ロックド・ループ回路を備え、このクロックを基に映像
信号を処理する映像信号処理回路において、 クロックを予め設定された時間だけ遅延させる遅延回路
を多段接続し、その遅延回路毎に遅延クロックを出力す
る多段クロック遅延回路と； この多段クロック遅延回
路からの複数の遅延クロックを受け、選択信号により一
つの遅延クロックをサンプリングクロックとして選択出
力する選択回路とからなるクロック位相ずらし部と、 このクロック位相ずらし部からのサンプリングクロック
で映像信号をサンプリングし、デジタル映像信号に変換
するＡ／Ｄ変換部と、 このＡ／Ｄ変換部からのデジタル映像信号を格納するフ
レームメモリ部と、 別途設けた位相調整指示部からの位相調整指示信号を受
ける度に、前記複数の遅延クロックのうち任意の１つの
遅延クロックをサンプリングクロックとして選択し、順
次次の遅延クロックを選択する選択信号を生成して前記
選択回路に供給すること； 任意のサンプリングクロッ
ク選択時の前記フレームメモリ部に格納されている映像
データのうち任意の走査線Ｈの一走査線分の映像データ
を読み出し、隣接する画素間の映像データの差分が最大
となるアドレスＡＤk、ＡＤk+1を算出すること； 順次
次の遅延クロックを前記多段クロック遅延回路が出力す
る数分だけの遅延クロックをサンプリングクロックとし
て選択し、それぞれのサンプリングクロックが選択され
ているときにＡ／Ｄ変換後格納された前記フレームメモ
リ部から前記走査線Ｈの前記アドレスＡＤk、ＡＤk+1の
映像データを読み出し、記憶することを予め決められた
所定回数繰り返し、この記憶された映像データのばらつ
きを算出し、その最大値を記憶すること； それぞれの
位相の異なったサンプリングクロックにおける前記ばら
つきの最大値を比較して、その最大値が最小のときのサ
ンプリングクロックを最適なサンプリングクロックとし
て選定保持すること； の各機能を有するＣＰＵ部と、 を具備することを特徴とする請求項１記載の映像信号処
理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10341118A JP2000152030A (ja) | 1998-11-13 | 1998-11-13 | 映像信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10341118A JP2000152030A (ja) | 1998-11-13 | 1998-11-13 | 映像信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000152030A true JP2000152030A (ja) | 2000-05-30 |
Family
ID=18343432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10341118A Pending JP2000152030A (ja) | 1998-11-13 | 1998-11-13 | 映像信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000152030A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005004191A (ja) * | 2003-05-21 | 2005-01-06 | Canon Inc | 表示装置及び信号発生装置及び表示パネル |
| JP2005109712A (ja) * | 2003-09-29 | 2005-04-21 | Leader Electronics Corp | フレーム信号の位相調整器 |
| JP2005284072A (ja) * | 2004-03-30 | 2005-10-13 | Nec Display Solutions Ltd | 画像表示装置の動作方法および画像表示装置 |
| JP2007241230A (ja) * | 2006-03-10 | 2007-09-20 | Renei Kagi Kofun Yugenkoshi | スキューを自動的に調整できる表示システム及び関連駆動方法 |
| JP2011040955A (ja) * | 2009-08-10 | 2011-02-24 | Canon Inc | 電子機器、その制御方法及びプログラム |
| JP2020022071A (ja) * | 2018-07-31 | 2020-02-06 | 旭化成エレクトロニクス株式会社 | データ出力装置およびａｄ変換装置 |
-
1998
- 1998-11-13 JP JP10341118A patent/JP2000152030A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005004191A (ja) * | 2003-05-21 | 2005-01-06 | Canon Inc | 表示装置及び信号発生装置及び表示パネル |
| JP2005109712A (ja) * | 2003-09-29 | 2005-04-21 | Leader Electronics Corp | フレーム信号の位相調整器 |
| JP2005284072A (ja) * | 2004-03-30 | 2005-10-13 | Nec Display Solutions Ltd | 画像表示装置の動作方法および画像表示装置 |
| JP2007241230A (ja) * | 2006-03-10 | 2007-09-20 | Renei Kagi Kofun Yugenkoshi | スキューを自動的に調整できる表示システム及び関連駆動方法 |
| JP2011040955A (ja) * | 2009-08-10 | 2011-02-24 | Canon Inc | 電子機器、その制御方法及びプログラム |
| JP2020022071A (ja) * | 2018-07-31 | 2020-02-06 | 旭化成エレクトロニクス株式会社 | データ出力装置およびａｄ変換装置 |
| JP7174557B2 (ja) | 2018-07-31 | 2022-11-17 | 旭化成エレクトロニクス株式会社 | データ出力装置およびａｄ変換装置 |
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