JP4403909B2 - 画像処理装置 - Google Patents

Description

本発明は、画像処理装置に係り、特に、複数の入出力フォーマットの映像信号に対応したものに関する。

今日、テレビジョン受信機のような画像表示装置には、映像信号に対してデジタル処理によって画像処理を施すＬＳＩを搭載することが多くなっている。

また、こうした画像表示装置において、図１４に例示するように、互いに異なる画像処理を施すための複数個の画像処理ＬＳＩ２１〜２３を接続した画像処理システムを設け、画像処理ＬＳＩ２１に映像データＤをクロックＣＫとともに入力させ、画像処理ＬＳＩ２１で画像処理を施した画像データＤ１をクロックＣＫ１とともに画像処理ＬＳＩ２２に送り、画像処理ＬＳＩ２２で画像処理を施した画像データＤ２をクロックＣＫ２とともに画像処理ＬＳＩ２３に送り、画像処理ＬＳＩ２３で画像処理を施した画像データＤ３をクロックＣＫ３とともに画像表示デバイス２４（例えば液晶ディスプレイ）に送ることもある。画像処理ＬＳＩ２１〜２３の具体例としては、映像信号からヒストグラムを抽出する画像処理ＬＳＩと、そのヒストグラムの抽出結果に基づいて階調補正を行う画像処理ＬＳＩ等が挙げられる。

ところで、今日、映像信号を入出力するためのフォーマットには、１相であるか２相であるか、ＲＧＢであるかＹＣｒＣｂであるか、ＹＣｒＣｂの場合には４：４：４であるか４：２：２であるか、インターレース方式であるかプログレッシブ方式であるかによって、様々なフォーマットが存在する。そして、画像処理の種類によっては、例えば４：４：４であるか４：２：２であるかといった入出力フォーマットの種類に応じて処理内容が相違することがある。

しかし、同一種類の画像処理を行うための画像処理ＬＳＩとして、入出力フォーマットの種類に応じて処理内容が相違するＬＳＩを複数個設計しなければならないことは、設計データの資産化・共通化の観点からは望ましくない。

そこで、複数の入出力フォーマットの映像信号を、単一のフォーマットに変換した後、１つのＬＳＩで共通の画像処理を施すようにすることが考えられる。ここで、例えば、互いに画素数の異なる複数の入出力フォーマットの映像信号を同じ画素数に変換したり、４：２：２方式の映像信号を４：４：４方式に変換する装置としては、従来、ＤＳＰ（デジタルシグナルプロセッサ）を用いたもの、より具体的には、入力映像信号の１画素に相当する要素プロセッサを一次元に１走査線分並べ、全ての要素プロセッサに対して同じ制御、すなわちいわゆるＳＩＭＤ（Single Instruction Multiple Data）制御を行うことによって画素数変換を行うようにしたものが提案されていた（例えば、特許文献１参照。）。

他方、従来、図１４に示したように複数個の画像処理ＬＳＩを接続する場合、個々の画像処理ＬＳＩは、セットアップタイム、ホールドタイムのマージンが固定であるか、あるいは、それらのマージンを変化させるために入出力クロックを反転する機能が備えられていた。
特開平１０−１９１３９２号公報（段落番号００８３〜００８７、図１）。

しかし、上記特許文献１に記載のようなＳＩＭＤ制御を行うためには、特殊なハードウェア（上記特許文献１中のメモリアドレスジェネレータ３１及びインストラクションジェネレータ３２）を有するプロセッサが必要であるとともに、ソフトウェアプログラムを作成することが必要になる。

また、図１４に示したように複数個の画像処理ＬＳＩを接続する場合、個々の画像処理ＬＳＩがセットアップタイム、ホールドタイムのマージンを固定されていたりあるいは単に入出力クロックの反転機能を備えているだけでは、それらのマージンを十分に調整してデバイス間（画像処理ＬＳＩ同士の間や、画像処理ＬＳＩと画像表示デバイスとの間）の接続マージンを確保することが困難であった。そのため、画像処理ＬＳＩの外部（画像処理ＬＳＩを搭載した基板上）でクロックのタイミング調整を行わざるを得ず、その結果基板の設計が困難になっていた。

本発明は、上述の点に鑑み、複数の入出力フォーマットの映像信号に対して共通の画像処理を施すことができ、しかも、特殊なハードウェアを有するプロセッサやソフトウェアプログラムを必要とすることなくＡＳＩＣ（特定用途向けＩＣ）で実現可能な画像処理装置を提供することを課題としてなされたものである。さらに、本発明は、そうした画像処理装置であってデバイス間の接続マージンを確保することのできるものを提供することを課題としてなされたものである。

この課題を解決するために、本発明に係る画像処理装置は、
入力した所定の複数種類の入出力フォーマットの映像信号がデータ入力端子に入力される入力側のフリップフロップと、
この映像信号とともに入力したクロック信号に対して位相を調整した複数のクロック信号を生成し、該複数のクロック信号の中から選択した１つのクロック信号をこの入力側のフリップフロップのクロック端子に入力させる入力側位相調整回路と、
この映像信号とともに入力したこのクロック信号が入力されるフェーズロックドループ回路と、
このフェーズロックドループ回路の出力クロック信号を分周する分周回路と、
このフェーズロックドループ回路の出力クロック信号とこの分周回路の出力クロック信号とのうちのいずれかを選択する選択回路と、
このフェーズロックドループ回路の出力クロック信号が供給され、この入力側のフリップフロップから出力された映像信号を、単一の入出力フォーマットの映像信号に変換する共通化処理部と、
このフェーズロックドループ回路の出力クロック信号が供給され、この共通化処理部でフォーマット変換された映像信号に対して所定の画像処理を施す画像処理部と、
この画像処理部で画像処理を施された映像信号を、所定の入出力フォーマットの映像信号に変換して出力する出力処理部であって、このフェーズロックドループ回路の出力クロック信号と、この変換する映像信号の入出力フォーマットに応じてこの選択回路で選択されたクロック信号とが供給される出力処理部と、
この出力処理部から出力された映像信号がデータ入力端子に入力されるとともに、この出力処理部が変換する映像信号の入出力フォーマットに応じてこの選択回路で選択されたクロック信号がクロック端子に入力される出力側のフリップフロップと、
このフリップフロップのクロック端子に入力されるクロック信号と同一のクロック信号に対して位相を調整した複数のクロック信号を生成し、該複数のクロック信号の中から選択した１つのクロック信号を出力する出力側位相調整回路とを備え、
この出力側のフリップフロップから出力された映像信号と、この出力側位相調整回路から出力されたクロック信号とが装置外部に出力される
ことを特徴とする。

この画像処理装置では、入力した所定の複数種類の入出力フォーマットの映像信号が、入力側のフリップフロップを経て共通化処理部で単一の入出力フォーマットの映像信号に変換された後、画像処理部で共通の画像処理を施される。そして、この画像処理を施された映像信号が、出力処理部で所定の入出力フォーマットの映像信号に変換されて、出力側のフリップフロップを経てこの画像処理装置から出力される。

このように、複数の入出力フォーマットの映像信号に対して共通の画像処理を施すことができるので、複数種類の入出力フォーマットの映像信号に対する画像処理ＬＳＩの設計データを資産化・共通化することができる。そして、この共通の画像処理を施した映像信号を、後段のデバイス（他の画像処理ＬＳＩまたは画像表示デバイス等）に対応したフォーマットで出力することができる。

また、共通化処理部や出力処理部は予め定められた種類の入出力フォーマットの間でフォーマット変換を行うので、ＡＳＩＣで実現可能である。

そして、映像信号とともに入力したクロック信号に対して、入力側位相調整回路により、位相を調整した複数のクロック信号が生成され、この複数のクロック信号の中から選択した１つのクロック信号が入力側のフリップフロップのクロック端子に入力される。
また、出力側のフリップフロップのクロック端子に入力されるクロック信号と同じクロック信号（フェーズロックドループ回路の出力クロック信号と分周回路の出力クロック信号とのうち、出力処理部が変換する映像信号の入出力フォーマットに応じて選択回路で選択されたクロック信号）に対して、出力側位相調整回路により、位相を調整した複数のクロック信号が生成され、この複数のクロック信号の中から選択した１つのクロック信号がこの画像処理装置から出力される。

こうした位相調整を行うことにより、この画像処理装置の前段のデバイスに対する入力側のフリップフロップのセットアップタイム，ホールドタイムのマージンのバランスと、この画像処理装置の後段のデバイスに対する出力側のフリップフロップのセットアップタイム，ホールドタイムのマージンのバランスとをそれぞれ十分に調整することが可能となるので、前段のデバイス，後段のデバイスと間での接続マージンをそれぞれ確保することができるようになる。

本発明に係る画像処理装置によれば、複数の入出力フォーマットの映像信号に対して共通の画像処理を施すことができるので、それらの映像信号に対する画像処理ＬＳＩの設計データを資産化・共通化することができ、この共通の画像処理を施した映像信号を、後段のデバイス（他の画像処理ＬＳＩまたは画像表示デバイス等）に対応したフォーマットで出力することができ、しかも、ＡＳＩＣで実現可能であるという効果が得られる。

さらに、前段のデバイスに対する入力側のフリップフロップのセットアップタイム，ホールドタイムのマージンのバランスと、この画像処理装置の後段のデバイスに対する出力側のフリップフロップのセットアップタイム，ホールドタイムのマージンのバランスとをそれぞれ十分に調整することが可能となるので、前段のデバイス，後段のデバイスと間での接続マージンをそれぞれ確保することができるという効果が得られる。

以下、本発明を図面を用いて具体的に説明する。図１は、本発明に係る画像処理装置の全体構成を示すブロック図である。この画像処理装置は、ＡＳＩＣで実現された単一の画像処理ＬＳＩであり、テレビジョン受信機のような画像表示装置や、あるいはＤＶＤレコーダーのような画像記録装置に搭載されるものである。

この画像処理装置には、この画像処理装置が搭載されている装置内の前段のデバイス（例えば他の画像処理ＬＳＩ）から出力されたデジタル映像信号VEIN及びVOIN，同期系の信号SIN，クロック信号CKINのうち、SINがＤ型フリップフロップ１ａのデータ入力端子に入力し、VEINがＤ型フリップフロップ１ｂのデータ入力端子に入力し、VOINがＤ型フリップフロップ１ｃのデータ入力端子に入力し、CKINが位相調整回路２及びＰＬＬ（フェーズロックドループ）回路３に入力する。

前段のデバイスから１相の映像信号が出力される場合には、VEINがその１相の映像信号になり、VOINは無信号になる。他方、前段のデバイスから２相の映像信号が出力される場合には、その２相の映像信号のうち、VEINが表示画面上の偶数ドットの映像信号になり、VOINが表示画面上の奇数ドットの映像信号になる。

図２〜図４は、前段のデバイスからこの画像処理装置に入力される映像信号のフォーマットを示す。この画像処理装置には、図２に示すような１相の４：２：２方式のＹＣｂＣｒ信号か、図３に示すような２相の４：２：２方式のＹＣｂＣｒ信号か、図４に示すような１相のＲＧＢ信号が入力される。なお、これらの図２〜図４中のHSIN，DEは、図１の同期系の信号SINに含まれる信号であり、HSINは水平同期信号、DEは映像信号に対するデータイネーブル信号である。また、これらの図中のVEIN(1)〜(7)，VOIN(1)〜(2)は、それぞれのフォーマットにおいて図１のVEIN，VOINを構成する信号である。

図１の位相調整回路２は、クロック信号CKINの位相を調整する回路である。位相調整回路２で位相を調整されたクロック信号CK_dlyは、Ｄ型フリップフロップ１ａ〜１ｃのクロック端子に入力する。これにより、信号SIN, VEIN, VOINが、位相調整されたクロック信号CK_dlyのタイミングでラッチされる。

図５は、この位相調整回路２の動作例を示すタイミングチャートである。CKIN, VEINは、前段のデバイスからこの画像処理装置に入力する信号である。VEIN_dlyはVEINに、Ｄ型フリップフロップ１ｂまでの遅延時間を加味した信号である。位相調整回路２では、CKIN_1, CK_IN2のようにCKINに対して位相を調整された複数の信号を生成し、それらの複数の信号の中から選択した１つの信号CKIN_selを図１のCK_dlyとして出力することが可能である。図５の例では、CKIN_1をCKIN_selとして選択している。

こうした位相調整を行うことにより、Ｄ型フリップフロップ１ａ〜１ｃのセットアップタイム，ホールドタイムのマージンのバランスを十分に調整することが可能となる。位相調整回路２は、インバータやバッファを用いて構成することが可能であるが、ＤＬＬ（ディレイロックドループ）のような回路を使用してもよい。

図１に示すように、Ｄ型フリップフロップ１ａ，１ｂ，１ｃの出力信号SI_1，VE_1，VO_1は、共通化処理部４に送られる。また、位相調整回路２で位相調整されたクロック信号CK_dlyと、ＰＬＬ回路３の出力信号CK_pllとがこの共通化処理部４に送られる。

共通化処理部４は、信号VE_1，VO_1を、後段の共通画像処理部５での処理方式に対応した単一のフォーマットの映像信号に変換する回路である。図６は、この共通化処理部４の構成を示すブロック図である。なお、信号SI_1は、映像信号の処理とは直接関係しないので図６では図示を省略している。共通化処理部４は、１相化処理部１０，ＩＰ化処理部１１，４：４：４信号化処理部１２及びＹＣｂＣｒ化処理部１３で構成されている。

１相化処理部１０は、入力した２相の映像信号を１相化する処理を行う。図７は、２相の映像信号が入力したときの１相化処理部１０の動作例を示すタイミングチャートである。このとき、ＰＬＬ回路３は、CKINを2倍に逓倍したクロック信号CK_pllを生成する。１相化処理部１０は、入力した２相の映像信号VE_1,VO_1から、CK_pllに同期した1相化された信号V_10を生成して出力する。

なお、１相の映像信号VE_1のみ入力したときには、ＰＬＬ回路３はCKINと同一の周波数のクロック信号CK_pllを生成し、１相化処理部１０はVE_1をCK_pllに同期した信号に変換する処理のみを行う。

図６のＩＰ化処理部１１は、入力したインターレース方式の映像信号をプログレッシブ方式に変換する処理を行う。このプログレッシブ化において、出力のクロックレートがCK_pllの倍以上必要になる場合には、１相化処理部１０での処理と同様にＰＬＬ回路３からの供給クロックを追加することで対応する。

４：４：４信号化処理部１２は、入力した４：２：２方式の映像信号を４：４：４方式に変換する処理を行う。図８は、４：２：２方式の映像信号が入力したときの４：４：４信号化処理部１２の動作例を示すタイミングチャートである。入力した４：２：２方式のＹＣｂＣｒ信号V_11を、４：４：４方式のＹＣｂＣｒ信号に変換して出力する。４：２：２方式から４：４：４方式に変換する場合には、情報量を増やす必要があるので、補間処理等をおこないデータを生成する。図８の例では、信号V_11中のＣｂ０及びＣｂ１，Ｃｒ０及びＣｒ１をそれぞれ補間して信号V_12中のＣｂａ，Ｃｒａを生成し、信号V_11中のＣｂ１及びＣｂ２，Ｃｒ１及びＣｒ２をそれぞれ補間して信号V_12中のＣｂｂ，Ｃｒｂを生成し…、というように補間処理を行っている。

図６のＹＣｂＣｒ化処理部１３は、入力したＲＧＢ信号をＹＣｂＣｒ信号に変換する処理を行う。

図１に示すように、共通化処理部４からは、フォーマット変換した１相の４：４：４プログレッシブ方式のＹＣｂＣｒ信号V_4と、同期系の信号SI_4とが共通画像処理部５に送られる。また、ＰＬＬ回路３の出力信号CK_pllがこの共通画像処理部５に送られる。

共通画像処理部５は、１相の４：４：４プログレッシブ方式のＹＣｂＣｒ信号に対して、シャープネスコントロール，コントラストコントロール，ヒュー，カラーコントロール等の画質向上のための画像処理を施す回路である。

共通画像処理部５からは、画像処理を施した１相の４：４：４プログレッシブ方式のＹＣｂＣｒ信号V_5と、同期系の信号SI_5とが出力処理部６に送られる。また、ＰＬＬ回路３の出力信号CK_pllが分周回路４ａに送られ、分周回路４ａの出力信号とＰＬＬ回路３の出力信号CK_pllとがセレクタ９ａに送られ、セレクタ９ａの選択出力CK_o1が分周回路４ｂに送られ、分周回路４ｂの出力信号とセレクタ９ａの選択出力CK_o1とがセレクタ９ｂに送られる。そして、ＰＬＬ回路３の出力信号CK_pll，セレクタ９ａの選択出力CK_o1及びセレクタ９ｂの選択出力CK_o2が出力処理部６に送られる。

出力処理部６は、１相の４：４：４プログレッシブ方式のＹＣｂＣｒ信号を、この画像処理装置の後段のデバイス（例えば他の画像処理ＬＳＩまたは画像表示デバイス）に対応したフォーマットの映像信号に変換して出力する回路である。図９は、この出力処理部６の構成を示すブロック図である。なお、信号SI_5は、映像信号の処理とは直接関係しないので図９では図示を省略している。出力処理部６は、ＲＧＢ変換部１４，ＰＩ変換部１５及び２相化処理部１６で構成されている。

ＲＧＢ変換部１４は、入力したＹＣｂＣｒ信号をＲＧＢ信号に変換する処理を行う。ＰＩ変換部１５は、後段のデバイスがインターレース方式の映像信号に対応している場合に、入力したプログレッシブ方式の映像信号をインターレース方式に変換する処理を行う。

図１０及び図１１は、インターレース方式への変換処理を行うときのＰＩ変換部１５の動作例を示すタイミングチャートであり、図１０は偶数フィールドの信号を出力する動作、図１１は奇数フィールドの信号を出力する動作である（これらの図では、図示の都合上、１ラインの水平有効画素数を６ドットとしている）。このとき、図１のセレクタ９ａは、分周回路４ａで１／２に分周されたクロック信号を選択してCK_o1として出力する。ＰＩ変換部１５は、入力したプログレッシブ方式の映像信号V_14を、偶数フィールドの信号V_15（図１０）及び奇数フィールドの信号V_15（図１１）に変換して出力する。

偶数フィールドの信号V_15と奇数フィールドの信号V_15とは、出力水平同期信号HS_15の周期Ｈの１／２ずらして出力される。また、各フィールドの信号V_15は、CK_pllに同期して出力される。

なお、インターレース方式への変換処理を行わないときには、図１のセレクタ９ａはＰＬＬ回路３からのクロック信号CK_pllを選択してCK_o1として出力し、ＰＩ変換部１５は、入力したプログレッシブ方式の映像信号をそのまま出力する。

図９の２相化処理部１６は、後段のデバイスが２相の映像信号に対応している場合に、入力した１相の映像信号を２相化する処理を行う。図１２は、２相化する処理を行うときの２相化処理部１６の動作例を示すタイミングチャートである。このとき、図１のセレクタ９ｂは、分周回路４ｂで１／２に分周されたクロック信号を選択してCK_o2として出力する。２相化処理部１６は、入力した１相の映像信号V_15から、２相化された信号VE_6,VO_6を生成して出力する。この信号VE_6,VO_6はCK_o2に同期して出力される。

なお、２相化処理を行わないときには、図１のセレクタ９ｂはセレクタ９ａからのクロック信号CK_o1を選択してCK_o2として出力し、２相化処理部１６は、入力した１相の映像信号V_15をそのまま信号VE_6として出力する（VO_6は無信号となる）。

図１に示すように、出力処理部６からは、フォーマット変換した映像信号VE_6,VO_6がＤ型フリップフロップ７ｂ，７ｃのデータ入力端子にそれぞれ送られるとともに、同期系の信号SI_6がＤ型フリップフロップ７ａのデータ入力端子に送られる。また、セレクタ９ｂで選択されたクロック信号CK_o2が、これらのＤ型フリップフロップ７ａ〜７ｃのクロック端子に入力する。これにより、信号SI_6, VE_6,VO_6が、クロック信号CK_o2のタイミングでラッチされる。

Ｄ型フリップフロップ７ａ，７ｂ，７ｃの出力信号SOUT，VEOUT，VOOUTは、この画像処理装置から後段のデバイスに送られる。

セレクタ９ｂで選択されたクロック信号CK_o2は、位相調整回路８にも入力する。位相調整回路８は、クロック信号CK_o2の位相を調整する回路である。図１３は、この位相調整回路８の動作例を示すタイミングチャートである。VEINは、前段のデバイスからこの画像処理装置に入力する信号である。VEOUTはVEINに、Ｄ型フリップフロップ7
ｂまでの遅延時間を加味した信号である。位相調整回路８では、CK_o2_0, CK_o2_1のようにCK_o2に対して位相を調整された複数の信号を生成し、それらの複数のクロック信号の中から１つのクロック信号をCKOUTとして選択して出力する。図１３の例では、CK_o2_0をCKOUTとして選択している。

図１に示すように、位相調整回路８で位相調整されたクロック信号CKOUTは、この画像処理装置から後段のデバイスに送られる。こうした位相調整を行うことにより、後段のデバイスに対するＤ型フリップフロップ７ａ〜７ｃのセットアップタイム，ホールドタイムのマージンのバランスを十分に調整することが可能となる。位相調整回路８は、位相調整回路２と同様に、インバータやバッファを用いて構成することが可能であるが、ＤＬＬのような回路を使用してもよい。

以上のように、この画像処理装置では、前段のデバイスから入力した所定の複数種類の入出力フォーマットの映像信号が、共通化処理部４で単一の入出力フォーマットの映像信号に変換された後、共通画像処理部５で共通の画像処理を施される。したがって、この複数種類の入出力フォーマットの映像信号に対する画像処理ＬＳＩの設計データを資産化・共通化することができる。

そして、この共通の画像処理を施した映像信号を、出力処理部６で、後段のデバイスに対応したフォーマットに変換して出力することができる。

また、共通化処理部４や出力処理部６は予め定められた種類の入出力フォーマットの間でフォーマット変換を行うので、ＡＳＩＣで実現可能である。

さらに、映像信号とともに入力するクロックの位相，映像信号とともに出力するクロックの位相を入力側の位相調整回路２，出力側の位相調整回路８でそれぞれ調整することにより、前段のデバイス，後段のデバイスに対してそれぞれセットアップタイム，ホールドタイムのマージンを十分に調整して、前段のデバイス，後段のデバイスと間での接続マージンをそれぞれ確保することができる。

なお、以上の例では、図６に示したように、共通化処理部４内にＩＰ化処理部１１やＹＣｂＣｒ化処理部１３を設けている。しかし、共通画像処理部５で行う画像処理が、インターレース方式であるかプログレッシブ方式であるかによって処理内容の変わらない種類の画像処理である場合には、ＩＰ化処理部１１を省略してよい。また、共通画像処理部５が、ＲＧＢ信号に対応した処理内容の画像処理を行うものである場合には、ＹＣｂＣｒ化処理部１３の代わりに、入力したＹＣｂＣｒ信号をＲＧＢ信号に変換するＲＧＢ変換部を設けるようにすればよい。

本発明に係る画像処理装置の全体構成を示すブロック図である。 図１の画像処理装置に入力される映像信号のフォーマットを示す図である。 図１の画像処理装置に入力される映像信号のフォーマットを示す図である。 図１の画像処理装置に入力される映像信号のフォーマットを示す図である。 図１の位相調整回路の動作例を示すタイミングチャートである。 図１の共通化処理部の構成を示すブロック図である。 図６の１相化処理部の動作例を示すタイミングチャートである。 図６の４：４：４信号化処理部の動作例を示すタイミングチャートである。 図１の出力処理部の構成を示すブロック図である。 図９のＰＩ変換部の動作例を示すタイミングチャートである。 図９のＰＩ変換部の動作例を示すタイミングチャートである。 図９の２相化処理部の動作例を示すタイミングチャートである。 図１の位相調整回路の動作例を示すタイミングチャートである。 複数個のＬＳＩを接続した画像処理システムを例示するブロック図である。

符号の説明

１ａ〜１ｃ，７ａ〜７ｃ Ｄ型フリップフロップ、 ２，８ 位相調整回路、 ３ ＰＬＬ回路、 ４ 共通化処理部、 ５ 共通画像処理部、 ６ 出力処理部、 １０ １相化処理部、 １１ ＩＰ化処理部、 １２ ４：４：４信号化処理部、 １３ ＹＣｂＣｒ化処理部、１４ ＲＧＢ変換部、 １５ ＰＩ変換部、 １６ ２相化処理部

Claims (8)

1. 入力した所定の複数種類の入出力フォーマットの映像信号がデータ入力端子に入力される入力側のフリップフロップと、
   前記映像信号とともに入力したクロック信号に対して位相を調整した複数のクロック信号を生成し、該複数のクロック信号の中から選択した１つのクロック信号を前記入力側のフリップフロップのクロック端子に入力させる入力側位相調整回路と、
   前記映像信号とともに入力した前記クロック信号が入力されるフェーズロックドループ回路と、
   前記フェーズロックドループ回路の出力クロック信号を分周する分周回路と、
   前記フェーズロックドループ回路の出力クロック信号と前記分周回路の出力クロック信号とのうちのいずれかを選択する選択回路と、
   前記フェーズロックドループ回路の出力クロック信号が供給され、前記入力側のフリップフロップから出力された映像信号を、単一の入出力フォーマットの映像信号に変換する共通化処理部と、
   前記フェーズロックドループ回路の出力クロック信号が供給され、前記共通化処理部でフォーマット変換された映像信号に対して所定の画像処理を施す画像処理部と、
   前記画像処理部で画像処理を施された映像信号を、所定の入出力フォーマットの映像信号に変換して出力する出力処理部であって、前記フェーズロックドループ回路の出力クロック信号と、前記変換する映像信号の入出力フォーマットに応じて前記選択回路で選択されたクロック信号とが供給される出力処理部と、
   前記出力処理部から出力された映像信号がデータ入力端子に入力されるとともに、前記出力処理部が変換する映像信号の入出力フォーマットに応じて前記選択回路で選択されたクロック信号がクロック端子に入力される出力側のフリップフロップと、
   前記フリップフロップのクロック端子に入力されるクロック信号と同一のクロック信号に対して位相を調整した複数のクロック信号を生成し、該複数のクロック信号の中から選択した１つのクロック信号を出力する出力側位相調整回路とを備え、
   前記出力側のフリップフロップから出力された映像信号と、前記出力側位相調整回路から出力されたクロック信号とが装置外部に出力される
   画像処理装置。
2. 請求項１に記載の画像処理装置において、
   前記共通化処理部は、２相の映像信号を１相化する処理部を含む
   画像処理装置。
3. 請求項１に記載の画像処理装置において、
   前記共通化処理部は、インターレース方式の映像信号をプログレッシブ方式の映像信号に変換する処理部を含む
   画像処理装置。
4. 請求項１に記載の画像処理装置において、
   前記共通化処理部は、４：２：２方式の映像信号を４：４：４方式の映像信号に変換する処理部を含む
   画像処理装置。
5. 請求項１に記載の画像処理装置において、
   前記共通化処理部は、ＲＧＢ信号を輝度信号及び色差信号に変換する処理部を含む
   画像処理装置。
6. 請求項１に記載の画像処理装置において、
   前記出力処理部は、輝度信号及び色差信号をＲＧＢ信号に変換する処理部を含む
   画像処理装置。
7. 請求項１に記載の画像処理装置において、
   前記出力処理部は、プログレッシブ方式の映像信号をインターレース方式の映像信号に変換する処理部を含む
   画像処理装置。
8. 請求項１に記載の画像処理装置において、
   前記出力処理部は、１相の映像信号を２相化する処理部を含む
   画像処理装置。

Images