WO2006067879A1 - 映像信号処理装置 - Google Patents

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WO2006067879A1
WO2006067879A1 PCT/JP2005/010559 JP2005010559W WO2006067879A1 WO 2006067879 A1 WO2006067879 A1 WO 2006067879A1 JP 2005010559 W JP2005010559 W JP 2005010559W WO 2006067879 A1 WO2006067879 A1 WO 2006067879A1
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WO
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signal
video signal
phase
sampling
delay
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Application number
PCT/JP2005/010559
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English (en)
French (fr)
Inventor
Yoshito Suzuki
Original Assignee
Mitsubishi Denki Kabushiki Kaisha
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Application filed by Mitsubishi Denki Kabushiki Kaisha filed Critical Mitsubishi Denki Kabushiki Kaisha
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N9/00—Details of colour television systems
    • H04N9/77—Circuits for processing the brightness signal and the chrominance signal relative to each other, e.g. adjusting the phase of the brightness signal relative to the colour signal, correcting differential gain or differential phase
    • H04N9/78—Circuits for processing the brightness signal and the chrominance signal relative to each other, e.g. adjusting the phase of the brightness signal relative to the colour signal, correcting differential gain or differential phase for separating the brightness signal or the chrominance signal from the colour television signal, e.g. using comb filter
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N9/00—Details of colour television systems
    • H04N9/44—Colour synchronisation

Definitions

  • the present invention relates to a video signal processing apparatus provided with means for separating a composite video signal into a luminance signal and a carrier color signal, and more particularly to a YC separation circuit that uses a comb filter.
  • NTSC luminance signal
  • C signal carrier color signal
  • a comb filter using a line delay and a frame delay is generally used.
  • the comb filter uses the ratio of the color subcarrier frequency, horizontal frequency, and vertical frequency of the video signal to separate the Y and C signals from the composite video signal.
  • the color subcarrier frequency is 227.5 times the horizontal frequency, so the color subcarrier phase is shifted 180 degrees compared to the previous line (a point just before one horizontal period). Will be. Therefore, in an image that does not change in the vertical direction, the amplitude of the Y signal is the same as that of the previous line, whereas the amplitude of the C signal is reversed from that of the previous line.
  • the Y signal can be obtained by dividing the sum of the composite video signal without delay and the composite video signal delayed by one line by 2, and the C signal can be obtained by dividing the difference by 2.
  • a comb filter using a line delay is referred to as a line comb filter.
  • line comb filters There are various types of line comb filters other than those that simply add or subtract 1-line delayed signals (see, for example, Patent Document 1).
  • the color subcarrier frequency is 59718.75 times the vertical frequency, so the color subcarrier phase is still compared to 2 fields before (at the time just 2 cycles before the vertical period). Is shifted 180 degrees. Therefore, there is no movement in the time direction.
  • Y signal and C signal can be separated by the same operation as the line comb filter using composite video signal without delay and composite video signal delayed by 2 fields. Since two fields correspond to one frame, a comb filter that uses frame delay is sometimes called a frame comb filter.
  • delays that are sufficiently larger than one-line delays including odd field delays are collectively referred to as frame delays, and comb filters that use such frame delays are referred to as frame comb filters.
  • a YC separation circuit that uses a frame comb filter generally uses a motion detection circuit that detects temporal changes in the video signal using a frame-delayed video signal. The more the movement is detected, the less the frame comb filter works. Examples of frame comb filters and motion detection circuits include those described in Patent Document 2 as conventional examples.
  • the color subcarrier phase is shifted 180 degrees approximately every two lines, and the color subcarrier phase is shifted 180 degrees also every two frames.
  • YC separation can be performed using a comb filter (for example, Patent Document 3).
  • a comb filter is generally not used.
  • a line comb filter and a frame comb filter are used for YC separation. It is possible to apply.
  • the frequency of the sampling clock is often set to an integer multiple of the color subcarrier frequency. For example, in the NTSC system, if the sampling frequency is set to four times the color subcarrier frequency, sampling points where the color phase IJ carrier phase is shifted 180 degrees every 910 clocks and every 477750 clocks can be obtained.
  • a clock that is phase-synchronized with the color subcarrier is called a burst lock clock.
  • sampling clock that is not necessarily phase-synchronized with the color subcarrier.
  • the sampling clock is not a bus-lock clock, there is no correlation between the sampling interval and the color subcarrier period, so there is a sampling point corresponding to exactly one line before or one frame before a certain sampling point. It may not exist.
  • the sampling frequency is higher by lOOppm than the color subcarrier frequency four times.
  • one line delay is equivalent to 909.909 clock delay, and the video signal exactly one line before a certain sampling point exists between the sampling points before 909 clock and 910 clock.
  • one frame delay corresponds to 477702.225 clock delay, and the video signal exactly one frame before a certain sampling point exists between 477 702 clocks and 477703 clocks before. If the sampling clock is not a burst-locked clock in this way, some ingenuity is required to obtain a video signal with exactly one line delay and one frame delay.
  • Patent Document 4 is an example of a video signal processing apparatus that performs YC separation using a sampling clock having a fixed frequency.
  • a composite video signal is sampled with a 27 MHz clock, and then the sampling rate is converted to a frequency that is four times the color subcarrier frequency. Since the converted video signal is equivalent to the video signal sampled with the burst lock clock, this video signal is delayed by one line or one frame to obtain the video signal exactly one line or one frame before. be able to.
  • Patent Document 5 shows an example of a video signal processing apparatus that performs YC separation without changing the sampling rate.
  • the distortion of the video signal accompanying the sampling rate conversion is reduced.
  • the video signal is delayed by approximately one frame in units of a fixed frequency sampling clock, and the delayed video signal is further passed through an interpolation filter to generate a video signal between two sampling points.
  • the video signal one frame before the point is obtained.
  • the same is true when implementing a two-frame delay.
  • a video signal two frames before can be accurately obtained.
  • Patent Document 1 Japanese Patent No. 3299810 (Page 25_29, Fig. 1)
  • Patent Document 2 Japanese Patent No. 3464291 (Pages 4-5, Fig. 16)
  • Patent Document 3 US Pat. No. 4,833,526 (pages 5-7, Fig. 1)
  • Patent Document 4 Japanese Patent Laid-Open No. 2002-315018 (Pages 4-7, Fig. 1)
  • Patent Document 5 Japanese Unexamined Patent Application Publication No. 2004-007247 (Pages 4-9, Fig. 1)
  • Patent Document 5 it is assumed that only two types of video signals, that is, a 1-frame delay and a 2-frame delay, are obtained.
  • the line comb filter it is necessary to obtain a video signal with an accurate line delay, and this means is not shown.
  • the input of the frame comb filter may use a frame delayed video signal further delayed by one line or more. In this case as well, a means for obtaining an accurately delayed video signal is shown. Nare ,. If the concept of Patent Document 5 is expanded and interpolation filters are prepared for the types of video signal delays, the number of interpolation filters increases and the circuit scale increases.
  • non-standard signals such as VTR playback signals whose ratios of color subcarrier frequency, horizontal frequency, and vertical frequency do not conform to the NTSC, PAL, and SECAM standards are present in video signals.
  • VTR playback signals whose ratios of color subcarrier frequency, horizontal frequency, and vertical frequency do not conform to the NTSC, PAL, and SECAM standards are present in video signals.
  • the NTSC system the case where the color subcarrier frequency is deviated from 227.5 times the horizontal frequency is a non-standard signal. In such a case, it is difficult to correctly perform YC separation using the frame comb filter, so it is necessary to detect the non-standard signal and stop the operation of the frame comb filter. 5 does not show any means for performing non-standard signal detection.
  • the present invention has been made to solve the above-described problems.
  • the present invention has a small circuit scale. The purpose is to obtain a video signal with a line delay and a frame delay accurately, and to obtain a non-standard signal detection circuit with few additional circuits. Means for solving the problem
  • Color subcarrier phase detection means for detecting a value corresponding to the instantaneous phase of the color subcarrier used to generate the carrier color signal
  • a reference point generating means for generating a reference point of the color subcarrier phase for each predetermined period based on the detection result of the color subcarrier phase detecting means;
  • Phase difference detection means for detecting a phase difference between the reference point generated by the reference point generation means and the clock signal in units of less than one clock period
  • Delay means for delaying the video signal of each sampling point based on the phase difference detected by the phase difference detection means
  • Sampling phase detection means for detecting the sampling phase of the video signal delayed by the delay means based on the detection result of the color subcarrier phase detection means
  • Storage means for storing the video signal delayed by the delay means
  • the memory control means for controlling the writing and reading of the video signal to and from the storage means, and at least the video signal read from the storage means is used.
  • YC separation means to generate luminance signal and carrier color signal
  • the delay means for delaying the video signal based on the phase difference between the reference point of the color subcarrier phase and the clock signal is arranged in the preceding stage of the storage means, so that it is not necessarily synchronized with the color subcarrier wave. Even when a non-performing clock is used, it is possible to obtain a video signal with line delay and frame delay accurately from the storage means, and YC separation can be performed with high accuracy using a line comb filter and a frame comb filter. effective.
  • FIG. 1 is a block diagram showing an overall configuration of a video signal processing apparatus according to Embodiment 1 of the present invention.
  • FIG. 2 is a block diagram showing an internal configuration of DPLL3 used in Embodiment 1 of the present invention.
  • FIG. 3 shows an internal configuration of a timing generation circuit 4 used in Embodiment 1 of the present invention. It is a block diagram.
  • FIG. 4 A waveform diagram showing signal waveforms generated by the timing generation circuit 4.
  • FIG. 5 is a diagram showing the operation of the video signal processing apparatus according to the first embodiment of the present invention when the sampling clock frequency is equal to 1716 times the horizontal frequency.
  • FIG. 6 is a diagram showing the operation of the video signal processing apparatus according to the first embodiment of the present invention when the sampling clock frequency is not equal to 1716 times the horizontal frequency.
  • FIG. 7] is a block diagram showing the internal configuration of the timing generation circuit 4 used in Embodiment 2 of the present invention.
  • FIG. 8 is a block diagram showing an internal configuration of the shift register 35 in the timing generation circuit 4 of FIG.
  • FIG. 9 is a block diagram showing an operation of shift register 35 used in the second embodiment of the present invention.
  • FIG. 10 A diagram showing an operation of the video signal processing apparatus according to the second embodiment of the present invention.
  • FIG. 11 is a block diagram showing an overall configuration of a video signal processing apparatus according to Embodiment 3 of the present invention.
  • FIG. 12 is a block diagram showing the internal configuration of the non-standard signal detection circuit 37.
  • FIG. 13 is a block diagram showing the internal configuration of the first non-standard signal detection circuit 44.
  • FIG. 14 A block diagram showing an overall configuration of a video signal processing apparatus according to Embodiment 4 of the present invention.
  • FIG. 15 A diagram showing an operation of the video signal processing apparatus according to the fourth embodiment of the present invention when a standard signal is input.
  • FIG. 16 A diagram showing an operation of the video signal processing apparatus according to the fourth embodiment of the present invention when a standard signal is input.
  • FIG. 17 A diagram showing an operation of the video signal processing apparatus according to the fourth embodiment of the present invention when a non-standard signal is input.
  • FIG. 18 is a diagram showing an operation of the video signal processing device according to the fourth embodiment of the present invention when a non-standard signal is input.
  • FIG. 1 is a diagram showing a configuration of a video signal processing apparatus according to Embodiment 1 of the present invention.
  • the illustrated video signal processing circuit receives a digital composite video signal supplied to the input terminal 1 and processes the digital composite video signal.
  • DPLL digital nose PLL
  • timing generation circuit 4 timing generation circuit 4
  • delay filter 5 frame memory controller 6
  • first to third frame memories 7, 8, 9, line memory controller 10 first to sixth Line memories 11 to 16
  • YC separation circuit 17 a digital nose PLL
  • a digital composite video signal is input from input terminal 1.
  • This digital composite video signal is obtained by sampling an analog composite video signal at a predetermined sampling frequency.
  • This sampling frequency is shown in Figure 1. It is synchronized with the frequency of the clock used for the operation of the circuits.
  • the sync separation circuit 2 separates the horizontal sync signal and the vertical sync signal from the video signal input from the input terminal 1.
  • DPLL3 is a signal that indicates the reference of the color subcarrier phase superimposed in the horizontal blanking interval of the video signal using the video signal input from input terminal 1 and the horizontal sync signal separated by sync separator circuit 2. And the instantaneous phase of the color subcarrier at each sampling point is detected.
  • the color burst signal is a signal indicating the color subcarrier phase reference
  • the unmodulated color subcarrier signal is the signal indicating the color subcarrier phase reference.
  • the internal configuration of DPLL3 will be described later.
  • the timing generation circuit 4 sets a reference point for the color subcarrier phase at a predetermined period based on the instantaneous phase of the color subcarrier detected by the DPLL 3, and sets the reference point for the set color subcarrier phase.
  • the phase difference from the sampling clock is detected in units of less than one period of the sampling clock, and at the same time, the sampling phase at each sampling point is detected based on the instantaneous phase of the color subcarrier detected by DPLL3.
  • timing generation circuit 4 Details of the timing generation circuit 4 will be described later.
  • the delay filter 5 is used as a delay means for delaying the video signal based on the phase difference between the reference point of the color subcarrier phase detected by the timing generation circuit 4 and the sampling clock.
  • the frame memory controller 6 Based on the sampling phase of each sampling point detected by the timing generation circuit 4, the frame memory controller 6 transmits video signals to the first frame memory 7, the second frame memory 8, and the third frame memory 9. Controls writing and reading.
  • the frame memory controller 6 writes the video signal delayed by the delay filter 5 into one of the first frame memory 7, the second frame memory 8, and the third frame memory 9. Video signals are read from the remaining two frame memories that have not been written. If the frame memory to be written for each frame is switched, video signals with 1-frame delay and 2-frame delay can be read from the two frame memories without writing. The 1-frame delay and 2-frame delay video signals read from the frame memory are stored in the frame memory controller. 6 is output to the line memory controller 10 via 6.
  • the line memory controller 10 includes a first line memory 11, a second line memory memory 12, a third line memory 13, and a fourth line memory based on the sampling phase of each sampling point detected by the timing generation circuit 4.
  • the video signal writing / reading control for the line memory memory 14, the fifth line memory 15 and the sixth line memory memory 16 is controlled.
  • a video signal delayed by the delay filter 5 is written into the first line memory 11, the second line memory 12, and the third line memory 13 via the line memory controller 9.
  • the fourth line memory 14 the fifth line memory 15, and the sixth line memory 16, a one-frame delayed video signal output from the frame memory controller 6 is written.
  • the line memory controller 10 uses the three line memories of the first line memory 11, the second line memory 12, and the third line memory 13 to control one line by the same control as the frame memory controller 6 described above.
  • a delayed video signal and a two-line delayed video signal are obtained.
  • a video signal obtained by further delaying a one-frame delayed video signal by one line using the three line memories of the fourth line memory 14, the fifth line memory 15, and the sixth line memory 16 (hereinafter referred to as the “line signal”).
  • Write “1 frame + 1 line delayed video signal”) and 2 line delayed video signal hereinafter “1 frame + 2 line delayed video signal”.
  • the 2-frame delayed video signal output from the frame memory controller 6 is output to the YC separation circuit 16 via the line memory controller 9.
  • Video signal output from line memory controller 9 to YC separation circuit 16 is 0 line delay, 1 line delay, 2 line delay, 1 frame delay, 1 frame + 1 line delay, 1 frame + 2 line delay, 2 frame delay
  • the YC separation circuit 16 generates a Y signal and a C signal using these seven types of video signals, and outputs them from the output terminal 17 and the output terminal 18, respectively.
  • the burst gate 22 is a color bar superimposed on the horizontal blanking period of the video signal input from the input terminal 20 based on the horizontal synchronizing signal input from the input terminal 21. Separates the signal (or unmodulated color subcarrier signal).
  • the phase comparator 23 detects a phase error between the output signal of the burst gate 22 and the sine wave output from the sine wave ROM 26, and outputs it to the loop filter 24.
  • the loop filter 24 smoothes the phase error detected by the phase comparator 23 and generates a control value for the phase accumulator 25.
  • Phase accumulator 25 adds the constant value corresponding to the free-running oscillation frequency of DPLL3 to the control value generated by loop filter 24 and adds it every clock to obtain a phase value from 0 to 360 degrees. Is generated.
  • phase value that is the output of the phase accumulator 25 is 250 degrees at a certain time. If the control value, which is the output of the loop filter 24, is constant at 1 degree and the constant value added by the phase accumulator 25 is 45 degrees, the output of the phase accumulator 25 after 1 clock is 296 degrees. 342 degrees after 2 clocks, 28 degrees after 3 clocks, 74 degrees after 4 clocks, etc.
  • the phase value output from the phase accumulator 25 is output to the sine wave ROM 26 and the output terminal 27.
  • the sine wave ROM26 is a circuit that outputs sin (w) for the input value w.
  • the phase value output from the output terminal 27 is a value corresponding to the instantaneous phase of the color subcarrier.
  • the phase error detected by the phase comparator 23 is constantly 0, the color burst signal (or unmodulated color subcarrier signal) and the sine wave oscillation generated by the sine wave ROM 26 are in phase synchronization. Conceivable. Therefore, at this time, the phase value input to the sine wave ROM 26 is considered to be equal to the instantaneous phase of the color burst signal or the unmodulated color subcarrier signal. Since the color burst signal is a signal indicating the reference phase of the color subcarrier signal, the phase value output from the output terminal 27 is also considered to be a value corresponding to the color subcarrier phase.
  • phase value output from the output terminal 27 may have a constant phase error with respect to the color subcarrier phase, but in practice this phase error is not a problem for the operation of the circuit. Therefore, in the following, the phase value output from the output terminal 27 is treated as the instantaneous phase of the color subcarrier itself.
  • color subcarrier phase detection means for detecting the value (Fig. 4 (b)) corresponding to the instantaneous phase of the color subcarrier used to generate the DPLL3 force carrier color signal (C) is configured. ing.
  • the phase of the color burst signal is not constant, unlike the NTSC system, but changes by +90 degrees or -90 degrees alternately for each line. Therefore, in the PAL method, the phase error detected by the phase comparator 23 alternates between +45 degrees and ⁇ 45 degrees for each line, and the color burst signal and the sine wave oscillation generated by the sine wave ROM 26 are in phase. If you think that you are in sync,
  • timing generation circuit 4 will be described with reference to FIG.
  • the instantaneous phase of the color subcarrier detected by DPLL 3 is input to the phase difference detection circuit 29, the reference point generation circuit 30, and the first counter 31 via the input terminal 28.
  • the reference point generation circuit 30 generates a reference point for the color subcarrier phase at a predetermined cycle (almost constant cycle) based on the instantaneous phase of the color subcarrier (the detection result of the color subcarrier phase detection means (3)). Or used as reference point generation means for setting.
  • the reference point generation circuit 30 outputs a timing pulse to the first counter 31 and the phase difference detection circuit 29 each time a new reference point is set.
  • the first counter 31 receives the sampling clock at the count input terminal C, counts up by 1 every clock, receives the timing pulse from the reference point generation circuit 30 at the reset input terminal scale, and outputs the timing pulse every time the timing pulse is output. This circuit resets the count value. The count value in the first counter 31 is output from the output terminal Q.
  • the phase difference detection circuit 29 is a delay filter based on the phase difference between the color subcarrier phase when the timing pulse is output and the color subcarrier phase at the sampling point that appears at the same time as the reference point or immediately after the reference point. This circuit calculates the delay amount of the video signal used in step 5. As will be understood later, the phase difference detection circuit 29 detects the phase difference between the reference point generated by the reference point generation circuit 3 and the sampling clock signal in units of less than one clock period. The delay amount calculated by the phase difference detection circuit 29 is output to the delay filter 5 via the output terminal 32.
  • the count value of the first counter 31 is output to the line memory controller 10 and the frame memory controller 6 via the output terminal 33. In the line memory controller 10 and the frame memory controller 6, the count value of the first counter 31 is used as a value indicating the sampling phase of the video signal.
  • the first counter 31 Based on the instantaneous phase of the color subcarrier detected by DPLL3 (detection result of color subcarrier phase detection means (3)), the first counter 31 outputs the video signal delayed by the delay filter 5. It is used as means for detecting the sampling phase (sampling phase detection means).
  • the sampling clock frequency is written as fs
  • the color subcarrier frequency is written as fsc
  • the horizontal frequency is written as fh
  • the vertical frequency is written as fv.
  • the instantaneous phase of the color subcarrier at the reference point is assumed to be either 0 degrees or 180 degrees. Under this condition, even if fs is slightly deviated from 27 MHz or fsc is slightly deviated from the standard value of NTSC system, as long as fs 8 X fsc holds, 1712 clocks or more from the previously set reference point 1720 A new reference point can always be set while less than a clock has elapsed. Since the point at which the instantaneous phase of the color subcarrier is 0 or 180 degrees does not always coincide with the sampling point, the reference point usually exists between the two sampling points.
  • FIG. Figure 4 (a) shows the sun Figure 4 (b) is the data representing the instantaneous phase of the color subcarrier input from the input terminal 28, Figure 4 (c) is the most significant bit of the data representing the instantaneous phase, and Figure 4 (d) is the first bit. 1 count value of counter 31, Fig. 4 (e) is the value of the lower 11 bits (T) of the count value, Fig. 4 (f) is the most significant bit (B) of the count value, Fig. 4 (g) Is the delay amount of the video signal calculated by the phase difference detection circuit 29, and FIG. 4 (h) shows the timing pulse output from the reference point generation circuit 30.
  • the instantaneous phase of the color subcarrier input from the input terminal 28 is represented by 10 bits, and the 10-bit value 512 is converted into a phase and corresponds to 180 degrees.
  • the value of the lower 11 bits of the count value of the first counter 31 is 1712 or more, and the value of the most significant bit of the instantaneous phase of the color subcarrier input from the input terminal 28 is changed.
  • the timing error is output when This corresponds to the timing when the reference point is set.
  • the first counter 31 is a 12-bit counter that increments by 1 every clock and resets the count value every time the reference point generation circuit 30 generates a timing pulse.
  • the reset value is 2048 when the count value when the timing pulse is generated is less than 2048, and 0 when it is greater than 2048.
  • the phase difference detection circuit 29 multiplies the value of the lower 9 bits of the instantaneous phase of the color subcarrier when the timing pulse is output by a value equivalent to (fs ⁇ fsc), and further divides the value by 16 as a delay filter.
  • the delay amount used in 5 is output via output terminal 32.
  • the instantaneous phase of the color subcarrier is always increased by 136 every clock. This corresponds to a case where the color subcarrier frequency is 136/1024 times the sampling clock frequency, ie, 3.5859375 MHz. Furthermore, in the initial state, the instantaneous phase of the color subcarrier is 0, and at this time, the first reference point is set. At this time, the count value of the first counter 31 is 3761.
  • the count value of the first counter 31 is reset to 0 by a timing pulse one clock after the first reference point is set, and then 1712 after 1 712 clocks. Become. At this time, the instantaneous phase of the color subcarrier is 520, and the most significant bit of the instantaneous phase of the color subcarrier represented by 10 bits changes from 0 to 1. Therefore, the reference point generation circuit 30 generates a timing pulse when the count value reaches 1712. In this way, the count value of the first counter 31 is 17 Detected between 11 and 1712.
  • the count value of the first counter 31 is reset to 2048 in response to the timing pulse.
  • the delay filter 5 detects the video signal at each sampling point from when the second reference point is detected until the third reference point is detected. Is delayed by 3/64 clocks.
  • the delay filter is a kind of interpolation filter and can be thought of as a filter that creates video signals between clocks by interpolation. In general, sampling functions and higher-order polynomials can be used for accurate interpolation, but linear interpolation can also be used.
  • the count value of the first counter 31 becomes 3760 1717 clocks after the generation of the timing pulse indicating that the second reference point has been detected, and the instantaneous phase of the color subcarrier is 16. Become. At this time, the lower 11 bits of the count value is 1712, and the most significant bit of the instantaneous phase of the color subcarrier changes from 1 to 0.
  • the reference point generation circuit 30 is the third reference point. A timing pulse is generated to indicate that has been detected. The third reference point is between the time when the count value of the first counter 31 is 3759 and 3760, and the phase difference from the sampling clock that appears immediately after that is converted into a 10-bit color subcarrier phase. And becomes 16.
  • the amount of delay at this time is 7/64 clocks converted to the sampling clock cycle by the calculation method described above.
  • the delay filter 5 delays the video signal at each sampling point by 7 clocks of 64 minutes from when the third reference point is detected until the fourth reference point is detected.
  • the first counter at the next clock that generated the timing pulse The count value of 31 is reset to 0.
  • Figures 5 and 6 are two-dimensional representations of the sampling points arranged in a time series using the X and Y coordinates.
  • the X coordinate takes an integer value between 0 and 1715
  • the Y coordinate takes an integer value greater than or equal to 0.
  • Each sampling point after the delay corresponds to a grid point in the figure and can be identified by the X and Y coordinates.
  • Corresponds to the sampling point (when (x + y X 1716) clocks have elapsed from the sampling point at (X, Y) (0, 0)).
  • the number on the upper right of each grid point is the count value of the first counter 31 and is a value indicating the sampling phase of the video signal delayed by the delay filter 5.
  • the value of the most significant bit of the sampling phase which is a 12-bit value, is shown in parentheses, and the remaining lower 11 bits are shown on the left side of the most significant bit.
  • the most significant bit of the sampling phase is called the reference phase and is represented by the symbol B.
  • the lower 11 bits of the sampling phase are called the phase offset and are represented by the symbol T.
  • the symbol D n at the lower right of each grid point indicates the amount of delay used by delay filter 5 after the nth reference point is detected and the (n + 1) th reference point is detected. .
  • the white circle is the actual sampling point (sampling point before delay), and the arrow from the white circle is the sampling point where the video signal that was at the position of the white circle by the delay filter 5 is at the tip of the arrow.
  • the delay filter 5 delays or interpolates the sampling value of the video signal at the position of the white circle (and the instantaneous value of the video signal at the sampling point at the end of the arrow based on the sampling value in the vicinity thereof).
  • the instantaneous value of the video signal obtained by delay or interpolation is also called a sample value, and the point at which this sample value is found is called a sampling point.
  • the sampling phase, delay amount, etc. are omitted at some grid points.
  • the reference point is shifted by one clock, and the counter is immediately after detecting the reference point (during the same clock period after one clock period).
  • Value S It is described to be reset. There is a one-clock delay from the detection of the reference point until the delay amount used by delay filter 5 is calculated, but in the following figure, the delay amount is calculated immediately after the reference point is detected for the same reason. It is described as being calculated.
  • the phases will be 180 degrees different from each other. Therefore, if the line memory controller 10 uses the value of T as the read / write address for the line memory and controls to switch the line memory to be read / written whenever the value of B changes, the YC separation circuit 17 1 line delay and 2 line delay video signals used in
  • the line memory controller 10 further delays the one-frame delayed video signal output from the frame memory controller 6 by one line and two lines.
  • the frame memory controller 6 is outputting a video signal with one frame delay in which the color subcarrier phase is correctly shifted by 180 degrees.
  • video signals having the same T and different only B at any (X, Y) are obtained and reproduced.
  • the arrangement of the video signal with one frame delay corresponds to the case where the value of B in FIG.
  • the operation of the frame memory controller 6 with respect to the first frame memory 7, the fifth frame memory 8, and the sixth frame memory 9 is substantially the same as the operation of the line memory controller 10.
  • the video signals delayed by the delay filter 5 between the nth reference point and the (n + 1) th reference point ((n mod 525) X 1716 + T) is read into the three frame memories. If it is controlled to switch the frame memory to be used for 'write address and read / write every time the reference point is detected 525 times, a video signal with 1 frame delay and a video signal with 2 frame delay can be obtained.
  • the color subcarrier phases at two sampling points having the same T value are either equal to each other or different from each other by 180 degrees. This is exactly the same as in the case of FIG. 5, and the video signal of the line delay and frame delay used in the YC separation circuit 17 is obtained by the read / write control of the line memory and the frame memory as described above.
  • the video signal processing device As described above, in the video signal processing device according to the first embodiment, only one delay filter is used, and 0 line delay, 1 line delay, 2 line delay, 1 frame delay, 1 frame used in the YC separation circuit 13 It is possible to generate a total of seven types of video signals: + 1 line delay, 1 frame + 2 line delay, and 2 frame delay. Even if the line delay and frame delay data further increase, only one delay filter is required. It can be seen that even when a video signal with a field delay (for example, 262 line delay) is required, a field delay video signal can be obtained in a similar manner if the frame memory is replaced with a field memory.
  • a field delay for example, 262 line delay
  • the power PAL system described only for the NTSC system can be handled with the same configuration.
  • fsc (1135 ⁇ 4 + 1 ⁇ 625)
  • fs 1728 X fh .
  • the color subcarrier phase shifts by 180 degrees approximately every two lines.
  • the PAL-I method YC separation is performed in exactly the same way. A video signal with a line delay and a frame delay is used.
  • the second embodiment is an example having a timing generation circuit 4 having an internal configuration different from that of the first embodiment.
  • FIG. 7 is a diagram showing a configuration of the timing generation circuit 4 according to the second embodiment of the present invention.
  • the timing generation circuit of FIG. 7 differs in that a force shift register 35 and a second counter 36 that are generally the same as those shown in FIG. 3 are added.
  • the first counter 31 is the same as the counter 31 of FIG. 3, but its output terminal Q is connected to the shift register 35 (not the output terminal 33 as in FIG. 3).
  • the phase detection circuit 29 is also connected to a shift register 35 whose force is the same as the phase detection circuit 29 of FIG. 3 and whose output force S (not the output terminal 32).
  • the reference point generation circuit 30 has the same force as that of the reference point generation circuit 30 in FIG.
  • the shift register 35 includes five-stage registers 35a to 35e and registers 35a to 35e.
  • the subtracting circuit receives the lower 11 bits of the count value of the first counter 31, subtracts the lower 11 bits of the count value of the first counter 31 from “1716”, and outputs the subtraction result.
  • the first-stage register 35a receives the output (Sn) of the subtraction circuit 35 and the output (delay amount Dn) of the phase difference detection circuit 29.
  • the second to fifth stage registers 35b to 35e receive the outputs of the first to fourth stage registers 35a to 35d, respectively.
  • the first to fifth stage registers 35 a to 35 e perform a shift operation according to the timing pulse output from the reference point generation circuit 30.
  • the timing pulse output from the reference point generation circuit 30 is supplied to the selection circuit 35f together with the horizontal synchronization signal input from the input terminal 34.
  • the shift register 35 outputs a 6-bit delay output from the phase difference detection circuit 29 when a timing error indicating that the nth reference point is detected in the reference point generation circuit 30 is output.
  • Quantity Dn and “1716” force
  • the value obtained by subtracting the lower 11 bits of the count value of the first counter 31 (hereinafter referred to as “increment value” and written as Sn) is stored in the first-stage register 35a.
  • the values stored in the first to fourth stage registers 35a to 35d are transferred to the registers 35b to 35f one stage behind.
  • the selection circuit 35f first selects (in the initial state) the third-stage register 35c, and every time a timing pulse is output from the reference point generation circuit 30, it is one stage behind the previously selected register. Each time, the value stored in the selected register is read and output, and each time the reference edge of the horizontal sync signal input from the input terminal 34 is detected, the previous register is Reads and outputs the value stored in the selected register. If the timing error and the reference edge of the horizontal sync signal are detected at the same time, select the register at the same stage as previously selected, and read and output the value stored in the selected register. To do. When the timing pulse is generated, the value of each register is shifted backward by one stage. Therefore, even if the next register is read by the timing panel, the read value itself does not change.
  • the delay amount Dn is output to the delay filter 5 via the output terminal 32, and the increment value Sn is output to the second counter 36.
  • the second counter 36 is a 12-bit counter that receives a sampling clock at its count input terminal C and increments it by one for each clock. However, in the second counter 36, the next count value of 1715 is 2048, and the next count value of 3763 is 0.
  • the second counter 36 receives the increment value Sn output from the shift register 35 at its addition input terminal A, receives the horizontal synchronization signal at the control input terminal B, and detects the reference edge of the horizontal synchronization signal. Each time, the increment value Sn output from the shift register 35 is added to the current count value.
  • the increment value Sn is a negative value
  • the count value of the second counter 36 is output from its output terminal Q, and is output to the frame memory controller 6 and the line memory controller 10 via the output terminal 33 of the timing generation circuit 4.
  • the count value of the second counter 36 indicates the sampling phase of the video signal delayed by the delay finisher 5.
  • the first to fifth stage registers 35a to 35e are used as phase difference holding means for holding the phase differences detected by the phase difference detection circuit 29 in time series, and the selection circuit 35f At a predetermined timing outside the effective video period, for example, it is used as a phase difference selection means for updating the phase difference read from the phase difference holding means (35a to 35e) at the reference edge of the horizontal synchronizing signal.
  • timing generation circuit 4 By configuring the timing generation circuit 4 as described above, accurate YC separation can be performed even for non-standard signals where the relationship between fsc, fh, and fv is not as specified. This will be explained below.
  • the point where the count value of the second counter 36 representing the sampling phase becomes discontinuous becomes the reference edge of the horizontal synchronizing signal, so that the line comb always remains in the effective video period.
  • a filter can be used.
  • FIG. 9 shows the coordinates of the sampling point appearing on or immediately after the straight line, the values of the increment value Sn and the delay amount Dn detected at that time, and the values stored in each stage of the shift register 35. And the register stage that is the output of the shift register 35. However, for the values Sn and Dn stored in each stage of the shift register 35, the value of n was substituted to avoid complication. Also, the register stage where the value is not yet stored is left blank.
  • FIG. 10 shows the values of T and ⁇ ⁇ ⁇ ⁇ at each sampling point, as well as FIGS. 5 and 6 of the first embodiment, and also uses the delay filter 5 to generate a video signal at each sampling point.
  • the value of Dn obtained is shown.
  • the values of T and ⁇ are the sampling phases generated by the second counter 36, and the value of Dn is the value output by the shift register 35.
  • the operation of the timing generation circuit 4 in FIG. 7 will be described with reference to FIGS. 9 and 10.
  • the value of the lower 11 bits of the first counter 31 is simply written as the count value of the first counter 31 here.
  • sampling phase T, T, the increment value Sn, and the delay amount Dn can be similarly determined for the fifth and subsequent reference points and the reference edge of the horizontal synchronization signal.
  • the point where the delay amount Dn is updated and the point where the sampling phase changes discontinuously by the increment value Sn are used as the position of the reference edge of the horizontal synchronization signal.
  • the line comb filter can always be used during the effective video period.
  • the delay amount Dn is updated and the increment value Sn changes at the reference edge of the horizontal synchronization signal.
  • the timing generated by appropriately delaying the horizontal synchronization signal is used.
  • a ring pulse may be used. That is, the delay amount Dn (that is, the phase difference) may be updated and the increment value Sn may be changed at a position other than the reference edge of the horizontal synchronization signal.
  • the force S, PAL method, and SECA M method described for the NTSC method are used only once every two lines, and the delay amount Dn and increment value Sn at the reference edge of the horizontal synchronization signal. May be updated.
  • the number of stages of the shift register 35 is five.
  • Embodiment 3 is an example in which a non-standard signal detection means for detecting a non-standard signal as shown in FIG. 10 is provided.
  • FIG. 11 is a diagram showing a configuration of a video signal processing apparatus according to Embodiment 3 of the present invention.
  • the timing generation circuit 4 may be the same as the timing generation circuit 4 of FIG. 3 described in the first embodiment or the same as the timing generation circuit 4 of FIG. 7 described in the second embodiment.
  • the difference from Embodiments 1 and 2 is that a non-standard signal detection circuit 37 is provided.
  • the frame memory controller 38 performs an operation different from that of the frame memory controller 6 of the first and second embodiments for detecting the non-standard signal.
  • the non-standard signal detection circuit 37 includes a horizontal synchronization signal and a vertical synchronization signal output from the synchronization separation circuit 2, a sampling phase detected by the timing generation circuit 4, and a one-frame delay output from the frame memory controller 6. And the non-standard signal is detected using the data of 2 frame delay, and the detection result is output to the YC separation circuit 17.
  • the YC separation circuit 17 generates a luminance signal and a carrier color signal according to the detection result of the non-standard signal detection circuit 37. change. For example, when a non-standard signal is detected by the non-standard signal detection circuit 37, the YC separation circuit 17 stops the operation of the frame comb filter and separates the Y signal and the C signal using a filter other than the frame comb filter. To do.
  • the frame memory controller 38 obtains position information on the display screen of each sampling point from the non-standard signal detection circuit 37 and the first frame memory 7 and the second frame together with the video signal delayed by the delay filter 5. To frame memory 8 and third frame memory 9.
  • FIG. 12 is a diagram showing an internal configuration of the non-standard signal detection circuit 37 according to the third embodiment of the present invention.
  • the horizontal synchronization signal separated by the synchronization separation circuit 2 is supplied to a horizontal counter 42, a vertical counter 43, and a first non-standard signal detection circuit 44 via an input terminal 39, respectively.
  • the vertical synchronization signal separated by the synchronization separation circuit 2 is supplied to the vertical counter 43 and the first non-standard signal detection circuit 44 via the input terminal 40, respectively.
  • the sampling phase detected by the timing generation circuit 4 is supplied to the first nonstandard signal detection circuit 44 via the input terminal 41.
  • the first non-standard signal detection circuit 44 includes an inversion detection circuit 44a, a vertical synchronization signal counter 44b, an up / down counter 44c, and a determination circuit 44d.
  • 44a receives the most significant bit B of the sampling phase output from the timing generation circuit 4, and outputs a pulse (inversion detection node) every time it is inverted.
  • the vertical sync signal counter 44b receives the vertical sync signal output from the sync separation circuit 2 at its count input terminal C, counts the reference edge of the vertical sync signal, and when the count value becomes 16 (that is, the vertical sync signal) When the reference edge of the signal is detected 16 times), a detection error is output.
  • the up / down counter 44c receives the horizontal sync signal output from the sync separation circuit 2 at its up count input terminal U, and increments the count by 1 every time the reference edge is detected, and the pulse output from the inversion detection circuit 44a. (Inverted detection pulse) is received at the downcount input terminal D, and every time this node is input, it is decremented by 1 and the detection pulse output from the vertical sync signal counter 44b is received at the reset input terminal R, When you receive a less, the count value is reset to 0.
  • the count value of up / down counter 44c is its output terminal Q is output from Q and input to determination circuit 44d.
  • the half IJ constant circuit 44d determines that a non-standard signal has been detected when the count value of the up / down counter 44c is 2 or more, or 1 or 2 and outputs the determination result.
  • the output of the determination circuit 44d is output to the YC separation circuit 17 via the output terminal 47 as a detection result (first nonstandard signal detection result) by the first nonstandard signal detection circuit 44.
  • the horizontal counter 42 receives the sampling clock at its count input terminal C, counts up by 1 every clock, receives the horizontal synchronization signal at its reset input terminal R, and receives the reference edge of the horizontal synchronization signal. Reset the count value to 0 each time. 7
  • the count value of the flat counter 42 corresponds to the horizontal display position on the display screen.
  • the count value of the horizontal counter 42 is output from its output terminal Q, and is output to the frame memory controller 38 via the output terminal 45 of the non-standard signal detection circuit 37.
  • the vertical counter 43 receives the horizontal synchronization signal at its count input terminal C, increments by 1 each time the reference edge of the horizontal synchronization signal is input, receives the vertical synchronization signal at its reset input terminal R, and receives the vertical synchronization signal.
  • the count value is reset to 0 each time a reference edge is input.
  • the count value of the vertical counter 43 is a value corresponding to the vertical display position on the display screen.
  • the count value of the vertical counter 43 is output from its output terminal Q, and is also output to the frame memory controller 38 via the output terminal 46 of the non-standard signal detection circuit 37.
  • the valid video period generation circuit 48 generates a 1-bit signal indicating the horizontal blanking period based on the value of the horizontal counter 42, and outputs it to the frame memory controller 38 via the output terminal 49. Further, a 1-bit signal indicating an effective video period is generated based on the value of the horizontal counter 42 and is output to the second non-standard signal detection circuit 52. It is assumed that the horizontal blanking period and the effective video period set by the effective video period generation circuit 48 are periods that do not overlap each other, and the horizontal blanking period is a part or all of the period other than the effective video period.
  • the horizontal counter 42 and the effective video period generation circuit 48 constitute position information generation means for outputting a binary signal representing the effective video period as position information, and the horizontal force counter 42 And a vertical counter 43, a position information generating method for outputting, as position information, a multi-value signal representing the position on the display screen generated based on the horizontal synchronizing signal and the vertical synchronizing signal.
  • the position information generating means configured by the combination of the horizontal counter 42 and the effective video period generating circuit 48, and the position information generating means configured by the combination of the horizontal counter 42 and the vertical counter 43, This is common in that the position information of each sampling point is generated based on at least the horizontal sync signal.
  • the second non-standard signal detection circuit 52 receives the horizontal blanking period of the 1-frame delay video signal input from the input terminal 45 and the 2-frame delay video signal input from the input terminal 46. It is determined that a non-standard signal has been detected when the horizontal blanking interval overlaps the effective video period set by the effective video period generation circuit 48 in time, and this determination result is used as the second non-standard signal detection result. Is output to the YC separation circuit 17 via the output terminal 53.
  • the horizontal blanking period of the video signal with 1 frame delay and the video signal with 2 frame delay is obtained by sending the information of the horizontal blanking period set by the effective video period generation circuit 48 via the frame memory controller 38 to the first. This is obtained by writing into the frame memory 7, the second frame memory 8, and the third frame memory 9.
  • a 1-bit signal indicating the horizontal blanking interval can be written together with the video signal at each sampling point, or the horizontal blanking interval can be written.
  • the value of the video signal in this period may be replaced with a unique value indicating the horizontal blanking erasing period.
  • the third non-standard signal detection circuit 54 receives the horizontal and vertical display positions of the 1-frame delayed video signal input from the input terminal 45 and the 2-frame delayed video signal input from the input terminal 46. Horizontal / vertical display position force When the horizontal / vertical display position generated by the horizontal counter 42 and vertical counter 43 deviates from the horizontal / vertical display position by a certain value or more, it is determined that a non-standard signal has been detected, and the result of this determination is the third non-standard. The signal detection result is output to the YC separation circuit 17 via the output terminal 55.
  • the horizontal and vertical display positions of the video signal with 1 frame delay and the video signal with 2 frame delay are obtained through the frame memory controller 6 by using the horizontal 'vertical display position' information generated by the horizontal counter 42 and the vertical counter 43 through This is obtained by writing to the first frame memory 7, the second frame memory 8, and the third frame memory 9.
  • To write the horizontal / vertical display position information to these three frame memories write the signal indicating the horizontal / vertical display position together with the video signal at each sampling point. If the video signal in the horizontal blanking interval does not appear on the display screen, the value of the video signal during this period may be replaced with a value representing the horizontal and vertical display positions. good.
  • the nonstandard signal detection circuit 37 has three nonstandard signal detection circuits.
  • the YC separation circuit 17 is assumed to stop the operation of the frame comb filter when any one of the three nonstandard signal detection circuits detects a nonstandard signal.
  • the three non-standard signal detection circuits can detect a non-standard signal in which fsc and fh are not in the relationship as specified.
  • the straight line H indicating the reference edge of the horizontal synchronizing signal and the straight line P indicating the reference point of the color subcarrier phase are not parallel to each other. This means that the horizontal period and the period in which the reference point appears are different. Therefore, if the difference between the number of reference edges and the number of reference points in the horizontal synchronization signal within a certain period is not equal, the input signal can be said to be a non-standard signal.
  • the count value of the up / down counter is 2 or more or 2 or less if either the reference point is detected more than once during one horizontal period, or the reference edge of the horizontal sync signal is detected more than once between the two reference points. is there. Therefore, it can be seen that the nonstandard signal can be detected by the count value of the up / down counter built in the first nonstandard signal detection circuit 44.
  • the first non-standard signal detection circuit 44 determines the non-standard signal based on the difference between the predetermined period determined based on the horizontal synchronization signal and the period at which the reference point generation circuit 30 generates the reference point. A signal is detected.
  • the second non-standard signal detection circuit 52 is configured to output the video signal within the effective video period from the delay filter 5 (expressed by the output of the effective video period generation circuit 48). Timing at which the video signal within the effective video period is read from the storage means (7-9, 11-: 19) (Detected from the 1-frame delayed video signal and 2-frame delayed video signal supplied via terminals 50 and 51) It can also be said that a non-standard signal is detected based on the time difference from the above.
  • the third non-standard signal detection circuit 54 includes the position information of the video signal delayed by the delay filter 5 (represented by the outputs of the horizontal counter 42 and the vertical counter 43), and storage means.
  • Non-standard signal based on the difference in position information (obtained from 1-frame delayed video signal and 2-frame delayed video signal supplied via terminals 50 and 51) read out from (7-9, 11-: 16) It can also be said that it is detected.
  • the second non-standard signal detection circuit 52 and the third non-standard signal detection circuit 54 are provided with position information (the output of the horizontal counter 42 and the vertical counter 43, or the valid signal) associated with the video signal delayed by the delay filter 5.
  • the non-standard signal is detected based on the comparison result between the output of the video period generation circuit 48) and the positional information associated with the video signal read from the storage means (7-9, 11-: 16). It is common.
  • Embodiment 3 three different non-standard signal detection circuits are used, but any one of the three may be used, or any two may be used together.
  • the effective video period generation circuit 48 outputs a signal indicating the horizontal blanking period to the frame memory controller 38, and the effective video period is output to the second non-standard signal detection circuit 52.
  • a signal representing the effective video period may be output to the frame memory controller 38, and a signal representing the horizontal blanking period may be output to the second non-standard signal detection circuit 52.
  • the third embodiment includes a non-standard signal detection circuit that detects a non-standard signal in which the values of the color subcarrier frequency, the horizontal frequency, and the vertical frequency do not have a predetermined ratio.
  • the frame memory controller 6 determines the read / write address of the frame memory based on the sampling phase S, and in the fourth embodiment, the frame memory controller 6 determines the frame memory based on the horizontal synchronization signal and the vertical synchronization signal. An example of determining the read / write address is shown.
  • FIG. 14 is a diagram showing a configuration of a video signal processing apparatus according to Embodiment 4 of the present invention.
  • blocks with the same reference numerals as those in FIG. 1 are blocks having the same functions, and description thereof is omitted.
  • SDRAM (synchronous DRAM) 59 is used as a frame memory. 1-frame delay and 2-frame delay data are stored in different storage areas in SDRAM 59.
  • the write timing controller 56 sets an effective video period based on the horizontal synchronization signal and the vertical synchronization signal output from the synchronization separation circuit 2, and outputs a write enable signal that is enabled in the effective video period.
  • Video delayed in delay filter 5 Output to SDRAM controller 58 together with signal. Furthermore, the value of the video signal for a part of the effective video period is replaced with the value of the sampling phase output from the timing generation circuit 4.
  • the read timing controller 57 includes a horizontal synchronization signal and a vertical synchronization signal output from the synchronization separation circuit 2, a sampling phase detected by the timing generation circuit 4, and a 1-frame delayed video signal output from the SDRAM controller 58. Based on the sampling phase information contained in the 2-frame delay video signal, the first read-enable signal that reads the 1-frame delay video signal and the second read-enable signal that reads the 2-frame delay video signal are generated. Then, a 1-frame delayed video signal and a 2-frame delayed video signal are read from the SDRAM 59 via the SDRAM controller 58.
  • the SDRAM controller 58 Based on the write enable signal output from the write timing controller 56, the SDRAM controller 58 writes the video signal (partially replaced with the sampling phase) existing in the effective video period to the SDRAM 59. Also, every time the first read enable signal power S output enabled from the read timing controller 57 enters the S enable state, the 1 frame delayed video signal is read out in the order in which it was written, and the second Each time the read enable signal is enabled, it reads out the 2 frames delayed video signals from the SDRAM 59 and outputs them to the read timing controller 57 respectively.
  • the SDRAM 59 is used as a storage unit that stores the video signal delayed by the delay filter 5 and the sampling phase detected by the sampling phase detection unit (31).
  • the write timing controller 56 and the SDRAM controller 58 are used as write control means for controlling the writing of the video signal and the sampling phase to the SDRAM 59 based on the horizontal synchronization signal and the vertical synchronization signal.
  • the read timing controller 57 and the SDRAM controller 58 read the sampling phase from the SDRAM 59 based on the horizontal synchronizing signal and the vertical synchronizing signal, and the sampling phase read from the SDRAM 59 and the sampling phase detecting means (31) detect it.
  • Video signal from SDRAM59 based on the comparison result with the sampling phase It is used as a read control means for determining timing.
  • the non-standard signal detection circuit 60 obtains information on the read timing of the video signal with 1 frame delay and the video signal with 2 frame delay from the read timing controller 57, and detects the non-standard signal.
  • the detection result of the nonstandard signal is output to the YC separation circuit 17, and the YC separation circuit 17 stops the operation of the frame comb filter when the nonstandard signal is detected.
  • the write timing controller 56 sets the effective video period by detecting the horizontal display position and the vertical display position of each sampling point from the reference edge of the horizontal synchronization signal and the vertical synchronization signal.
  • the horizontal display position represents the number of clocks that have elapsed since the reference edge of the horizontal sync signal was detected
  • the vertical display position represents the reference edge of the horizontal sync signal that was detected after the reference edge of the vertical sync signal was detected.
  • the horizontal display position of each sampling point is H and the vertical display position is V
  • the coordinates of that point are represented by (H, V).
  • the write timing controller 56 assumes that sampling points that exist within a period in which the HV coordinates are 200 ⁇ H ⁇ 1680 and 18 ⁇ V ⁇ 260 are sampling points within the effective video period.
  • the read timing controller 57 detects the timing when BO and B1 are equal to each other when TO and T1 are equal, and then enables the first read enable signal for 1480 clocks.
  • the values of T0, Tl, B0, and Bl are compared, and the first read enable signal is generated based on the comparison result.
  • Figure 16 shows the range of 131 ⁇ 140 and 525 ⁇ 531, and shows the state of the sampling point corresponding to the timing about one frame after Fig.15.
  • V 20
  • point F which appears after 524 horizontal sync signal reference edges are detected, two vertical sync signals are detected while 525 horizontal sync signal reference edges are detected.
  • V 19.
  • the values of T, ⁇ , ⁇ , and V at each sampling point shown in Fig. 16 are the forces.
  • the write timing controller 56 has the ability to write sampling points to the SDRAM 59 within the period when the HV coordinates are 200 ⁇ ⁇ 1680 and 18 ⁇ V ⁇ 260.
  • FIG. 18 shows the state of the sampling point corresponding to the timing about one frame after FIG.
  • the values of ⁇ and ⁇ at each sampling point can be found in the same manner as in FIG.
  • the HV coordinate force of each sampling point is based on the straight line ⁇ .
  • the non-standard signal detection circuit 60 outputs the read enable signal next time.
  • the non-standard signal detection circuit 60 reads out the sampling phase detected by the sampling phase detection means 31 (in the timing generation circuit 4) and the storage means (SDR AM 59). A non-standard signal is detected based on the comparison result with the sampling phase.
  • the capacity of the frame memory can be reduced as compared with the first and second embodiments.

Abstract

　色副搬送波の瞬時位相を検出するＤＰＬＬ（３）と、ＤＰＬＬ（３）で検出した色副搬送波の瞬時位相に基づいて、所定の周期で位相の基準点を設定し、設定された位相の基準点とサンプリングクロックとの位相差を検出すると同時に、各サンプリング点のサンプリング位相を検出するタイミング生成回路（４）と、タイミング生成回路（４）で検出された位相差だけ映像信号を遅延させる遅延フィルタ（５）を備え、遅延フィルタ（５）の出力である映像信号をメモリに書き込み、メモリから読み出したデータをＹＣ分離回路（１７）に供給する。必ずしも色副搬送波と位相同期しないサンプリングクロックを用いて、精度良くＹＣ分離を行う映像信号処理装置を得ることができる。

Description

明 細 書
映像信号処理装置
技術分野
[0001] この発明は、コンポジット映像信号を輝度信号および搬送色信号に分離する手段 を備えた映像信号処理装置に関するものであり、特にコムフィルタを利用する YC分 離回路に関するものである。
背景技術
[0002] アナログ放送におけるカラーテレビジョンの標準方式としては、 NTSC、 PAL、 SE CAMの 3種類が存在している。いずれの方式においても、映像信号は輝度信号（以 下、「Y信号」と書く）と搬送色信号 (以下、「C信号」と書く）が周波数多重されたコンポ ジット映像信号の形で伝送される。このため、受像機側ではこれら二つの信号を分離 する「YC分離」と呼ばれる処理が必要になる。
[0003] YC分離では、一般的にライン遅延、フレーム遅延を利用したコムフィルタが用いら れる。コムフィルタは映像信号の色副搬送波周波数、水平周波数、および垂直周波 数の比を利用して、コンポジット映像信号から Y信号と C信号を分離する。例えば NT SC方式では、色副搬送波周波数は水平周波数の 227. 5倍であるため、 1ライン前（ 水平周期の 1周期分だけ前の時点)と比べると色副搬送波位相は 180度シフトしてい ることになる。したがって、垂直方向に変化のない画像では、 Y信号の振幅は 1ライン 前と同じであるのに対して、 C信号の振幅は 1ライン前と正負が逆転した形になる。こ のような場合、遅延のないコンポジット映像信号と、 1ライン遅延させたコンポジット映 像信号との和を 2で割れば Y信号が得られ、差を 2で割れば C信号が得られることに なる。以下では、ライン遅延を利用したコムフィルタをラインコムフィルタと書く。ライン コムフィルタは 1ライン遅延信号を単純に加減算するものだけではなぐ様々なものが 存在する (例えば、特許文献 1参照)。
[0004] また、前述の NTSC方式では、色副搬送波周波数は垂直周波数の 59718. 75倍 であるため、 2フィールド前 (垂直周期の 2周期分だけ前の時点)と比べるとやはり色副 搬送波位相が 180度シフトしていることになる。したがって、時間方向に動きのない静 止画像では、遅延のないコンポジット映像信号と 2フィールド遅延させたコンポジット 映像信号を用いて、ラインコムフィルタと同様の演算で Y信号と C信号を分離すること ができる。 2フィールドは 1フレームに相当するため、フレーム遅延を利用したコムフィ ルタをフレームコムフィルタと言うことがある。以下では、奇数フィールド遅延を含め、 1ライン遅延と比較して十分大きな遅延を総称してフレーム遅延と呼び、このようなフ レーム遅延を利用したコムフィルタをフレームコムフィルタと呼ぶことにする。フレーム コムフィルタは、前述したように静止画像では精度の良レ、 YC分離を行うが、動きの多 い画像では YC分離性能が劣化する。このためフレームコムフィルタを利用する YC 分離回路ではフレーム遅延させた映像信号を用いて映像信号の時間的な変化を検 出する動き検出回路を併用するのが一般的であり、動き検出回路で大きな動きが検 出されるほど、フレームコムフィルタの働きを弱めるなどの処理が行われる。フレーム コムフィルタおよび動き検出回路の例としては特許文献 2に従来例として記載されて レ、るものなどがある。
[0005] PAL方式では、ほぼ 2ラインごとに色副搬送波位相が 180度シフトし、また 2フレー ムごとにも色副搬送波位相が 180度シフトするため、 NTSC方式と同様にラインコム フィルタ、フレームコムフィルタを用いて YC分離を行うことができる（例えば、特許文 献 3)。 SECAM方式では一般的にコムフィルタは用いられないが、 3ラインごと、 1フ ィールドごとに色副搬送波位相が 180度シフトするため、理論的には YC分離にライ ンコムフィルタ、フレームコムフィルタを適用することが可能である。
[0006] これら従来の YC分離回路では、サンプリングクロックの周波数を色副搬送波周波 数の整数倍とすることが多い。たとえば NTSC方式において、サンプリング周波数を 色副搬送波周波数の 4倍とすれば、 910クロックごと、 477750クロックごとに色畐 IJ搬 送波位相が 180度シフトするサンプリング点が得られる。このように色副搬送波に位 相同期したクロックを生成するためには、アナログ PLL (位相同期ループ）を用いて 水晶振動子の発振周波数を制御するのが一般的である。以下、色副搬送波に位相 同期したクロックをバーストロッククロックと呼ぶ。
[0007] これに対して、色副搬送波と必ずしも位相同期しないサンプリングクロックを用いて YC分離を行う方式がある。特に固定周波数のサンプリングクロックを用いる場合には 、アナログ PLLが不要になるなど有利な点がある。しかし、サンプリングクロックがバ 一ストロッククロックでない場合には、サンプリング間隔と色副搬送波周期の間に相関 がないため、あるサンプリング点の正確に 1ライン前、または 1フレーム前に相当する サンプリング点が存在しない可能性がある。たとえば NTSC方式の YC分離回路にお いて、サンプリング周波数が色副搬送波周波数の 4倍よりも lOOppmだけ高い周波 数である場合を考える。このとき 1ライン遅延は 909. 909クロック遅延に相当し、ある サンプリング点の正確に 1ライン前の映像信号は 909クロック前と 910クロック前のサ ンプリング点の間に存在することになる。同様にして 1フレーム遅延は 477702. 225 クロック遅延に相当し、あるサンプリング点の正確に 1フレーム前の映像信号は、 477 702クロック前と 477703クロック前の間に存在することになる。このようにサンプリング クロックがバーストロッククロックでない場合には、正確に 1ライン遅延、 1フレーム遅延 の映像信号を得るために何らかの工夫が必要となる。
特許文献 4は固定周波数のサンプリングクロックを用いて YC分離を行う映像信号 処理装置の一例である。この方式では、 27MHzクロックでコンポジット映像信号をサ ンプリングした後、色副搬送波周波数の 4倍の周波数にサンプリングレートを変換す る。変換後の映像信号はバーストロッククロックでサンプリングされた映像信号と同等 であるから、この映像信号を 1ラインまたは 1フレーム遅延させることで、正確に 1ライ ン前または 1フレーム前の映像信号を得ることができる。
一方、特許文献 5は、サンプリングレートを変えずに YC分離を行う映像信号処理装 置の例を示している。この場合、サンプリングレート変換に伴う映像信号のひずみが 小さくなる。この方式では、映像信号を固定周波数のサンプリングクロック単位でほぼ 1フレーム遅延させ、遅延させた映像信号をさらに補間フィルタに通すことで 2つのサ ンプリング点の間にある映像信号を生成し、各サンプリング点の正確に 1フレーム前 の映像信号を得ている。 2フレーム遅延を実現する場合も同様であり、補間フィルタを もう 1つ別に用意することによって、正確に 2フレーム前の映像信号を得ることができ る。
特許文献 1 :特許第 3299810号公報 (第 25 _ 29頁、第 1図）
特許文献 2 :特許第 3464291号公報 (第 4— 5頁、第 16図） 特許文献 3 :米国特許第 4833526号明細書 (第 5— 7頁、第 1図）
特許文献 4 :特開 2002— 315018号公報 (第 4— 7頁、第 1図）
特許文献 5 :特開 2004— 007247号公報（第 4— 9頁、第 1図）
発明の開示
発明が解決しょうとする課題
[0009] しかしながら前述の特許文献 5では、 1フレーム遅延と 2フレーム遅延の合計 2種類 の映像信号を得ることしか想定されていなレ、。ラインコムフィルタを使用するためには 、正確にライン遅延させた映像信号を得る必要がある力 S、この手段については示され ていない。また、フレームコムフィルタの入力として、フレーム遅延させた映像信号を さらに 1ライン以上遅延させたものを用いることがある力 この場合についても正確に 遅延させた映像信号を得る手段が示されてレ、なレ、。仮に特許文献 5の考え方を拡張 して、映像信号の遅延の種類だけ補間フィルタを用意したとすると、補間フィルタの 数が多くなり、回路規模が大きくなつてしまう。
[0010] また、映像信号の中には VTR再生信号など色副搬送波周波数、水平周波数、お よび垂直周波数の比が NTSC、 PAL、 SECAM各方式の規格通りになっていない 非標準信号が存在する。 NTSC方式について言えば、色副搬送波周波数が水平周 波数の 227. 5倍からずれている場合などが非標準信号にあたる。このような場合に はフレームコムフィルタを用いて正しく YC分離をすることが困難であるため、非標準 信号検出を行ってフレームコムフィルタの動作を停止させる必要があるが、特許文献 4および特許文献 5では非標準信号検出を行う手段については示されてない。
[0011] 本発明は上記のような課題を解決するためになされたもので、必ずしも色副搬送波 と位相同期しないサンプリングクロックを用いて YC分離を行う映像信号処理装置に おいて、小さな回路規模で正確にライン遅延およびフレーム遅延させた映像信号を 得ること、および少ない追加回路で非標準信号検出回路を得ることを目的とする。 課題を解決するための手段
[0012] この発明は、上述のような課題を解消するためになされたもので、
クロック信号によりサンプリングされた映像信号から輝度信号と搬送色信号を分離 する映像信号処理装置において、 前記搬送色信号の生成に用いられた色副搬送波の瞬時位相に相当する値を検出 する色副搬送波位相検出手段と、
前記色副搬送波位相検出手段の検出結果に基づいて、所定の周期ごとに色副搬 送波位相の基準点を生成する基準点生成手段と、
前記基準点生成手段で生成された前記基準点と前記クロック信号の位相差を 1クロ ック周期未満の単位で検出する位相差検出手段と、
前記位相差検出手段で検出された前記位相差に基づいて各サンプリング点の映 像信号を遅延させる遅延手段と、
前記色副搬送波位相検出手段の検出結果に基づいて、前記遅延手段で遅延させ た映像信号のサンプリング位相を検出するサンプリング位相検出手段と、
前記遅延手段で遅延させた映像信号を記憶する記憶手段と、
前記サンプリング位相検出手段で検出されたサンプリング位相に基づレ、て前記記 憶手段に対する映像信号の書き込みおよび読み出しを制御するメモリ制御手段と、 少なくとも前記記憶手段から読み出された映像信号を利用して、輝度信号と搬送色 信号を生成する YC分離手段と
を備えたことを特徴とする映像信号処理装置を提供する。
発明の効果
[0013] 本発明では、色副搬送波位相の基準点とクロック信号との位相差に基づいて映像 信号を遅延させる遅延手段を、記憶手段の前段に配置したので、必ずしも色副搬送 波と位相同期しないクロックを用いた場合であっても、記憶手段から正確にライン遅 延およびフレーム遅延させた映像信号を得ることができ、ラインコムフィルタおよびフ レームコムフィルタを用いて精度良く YC分離ができるという効果がある。
図面の簡単な説明
[0014] [図 1]この発明の実施の形態 1である映像信号処理装置の全体構成を示すブロック 図である。
[図 2]この発明の実施の形態 1で用いられる DPLL3の内部構成を示すブロック図で ある。
[図 3]この発明の実施の形態 1で用いられるタイミング生成回路 4の内部構成を示す ブロック図である。
園 4]タイミング生成回路 4で生成される信号波形を示す波形図である。
[図 5]サンプリングクロック周波数が水平周波数の 1716倍と等しいときについて、この 発明の実施の形態 1である映像信号処理装置の動作を示す図である。
[図 6]サンプリングクロック周波数が水平周波数の 1716倍と等しくないときについて、 この発明の実施の形態 1である映像信号処理装置の動作を示す図である。
園 7]この発明の実施の形態 2で用いられるタイミング生成回路 4の内部構成を示す ブロック図である。
[図 8]図 7のタイミング生成回路 4内のシフトレジスタ 35の内部構成を示すブロック図 である。
[図 9]この発明の実施の形態 2で用いられるシフトレジスタ 35の動作を示すブロック図 である。
園 10]この発明の実施の形態 2である映像信号処理装置の動作を示す図である。 園 11]この発明の実施の形態 3である映像信号処理装置の全体構成を示すブロック 図である。
園 12]非標準信号検出回路 37の内部構成を示すブロック図である。
園 13]第 1の非標準信号検出回路 44の内部構成を示すブロック図である。
園 14]この発明の実施の形態 4である映像信号処理装置の全体構成を示すブロック 図である。
園 15]この発明の実施の形態 4である映像信号処理装置の標準信号入力時におけ る動作を示す図である。
園 16]この発明の実施の形態 4である映像信号処理装置の標準信号入力時におけ る動作を示す図である。
園 17]この発明の実施の形態 4である映像信号処理装置の非標準信号入力時にお ける動作を示す図である。
園 18]この発明の実施の形態 4である映像信号処理装置の非標準信号入力時にお ける動作を示す図である。
符号の説明 [0015] 1 入力端子、 2 同期分離回路、 3 DPLL、 4 タイミング生成回路、 5 遅 延フィルタ、 6 フレームメモリコントローラ、 Ί 第 1のフレームメモリ、 8 第 2のフ レームメモリ、 9 第 3のフレームメモリ、 10 ラインメモリコントローラ、 11 第 1の ラインメモリ、 12 第 2のラインメモリ、 13 第 3のラインメモリ、 14 第 4のラインメ モリ、 15 第 5のラインメモリ、 16 第 6のラインメモリ、 17 YC分離回路、 18、 19 出力端子、 20、 21 入力端子、 22 バーストゲート、 23 位相比較器、 2 4 ループフィルタ、 25 フェーズアキュムレータ、 26 正弦波 R〇M、 27 出力 端子、 28 入力端子、 29 位相差検出回路、 30 基準点生成回路、 31 第 1 のカウンタ、 32、 33 出力端子、 34 入力端子、 35 シフトレジスタ、 36 第 2 のカウンタ、 37 非標準信号検出回路、 38 フレームメモリコントローラ、 39、 40 、41 入力端子、 42 水平カウンタ、 43 垂直カウンタ、 44 第 1の非標準信号 検出回路、 45、 46、 47 出力端子、 48 有効映像期間生成回路、 49 出力端 子、 50、 51 入力端子、 52 第 2の非標準信号検出回路、 53 出力端子、 54 第 3の非標準信号検出回路、 55 出力端子、 56 ライトタイミングコントローラ、 57 リードタイミングコントローラ、 58 SDRAMコントローラ、 59 SDRAM, 60 非標準信号検出回路。
発明を実施するための最良の形態
[0016] 実施の形態 1.
図 1はこの発明の実施の形態 1である映像信号処理装置の構成を示す図である。
[0017] 図示の映像信号処理回路は、入力端子 1に供給されるディジタルコンポジット映像 信号を受けてこれを処理するものであり、同期分離回路 2と、ディジタノレ PLL (以下、「 DPLL」と言う） 3と、タイミング生成回路 4と、遅延フィルタ 5と、フレームメモリコント口 ーラ 6と、第 1乃至第 3のフレームメモリ 7、 8、 9と、ラインメモリコントローラ 10と、第 1乃 至第 6のラインメモリ 11〜： 16と、 YC分離回路 17とを有する。これらの回路は、デイジ タル信号を扱うものであって、特に断らない限り、所定のクロック周波数で動作する。
[0018] 入力端子 1からはディジタルコンポジット映像信号が入力される。このディジタルコン ポジット映像信号は、アナログコンポジット映像信号を所定のサンプリング周波数でサ ンプリングすることにより得られたものである。このサンプリング周波数は、図 1に示す 諸回路の動作に用いられるクロックの周波数と同期している。
同期分離回路 2は、入力端子 1から入力された映像信号から水平同期信号と垂直 同期信号を分離する。 DPLL3は、入力端子 1から入力された映像信号と同期分離 回路 2で分離された水平同期信号を用いて、映像信号の水平帰線消去期間に重畳 されている色副搬送波位相の基準を示す信号を分離し、各サンプリング点における 色副搬送波の瞬時位相を検出する。 NTSC、 PAL方式ではカラーバースト信号が 色副搬送波位相の基準を示す信号であり、 SECAM方式では無変調の色副搬送波 信号が色副搬送波位相の基準を示す信号に相当する。 DPLL3の内部構成につい ては後述する。
[0019] タイミング生成回路 4は、 DPLL3で検出した色副搬送波の瞬時位相に基づいて、 所定の周期で色副搬送波位相の基準点を設定し、設定された色副搬送波位相の基 準点とサンプリングクロックとの位相差をサンプリングクロックの 1周期未満の単位で検 出すると同時に、 DPLL3で検出した色副搬送波の瞬時位相に基づいて、各サンプ リング点のサンプリング位相を検出する。
タイミング生成回路 4の詳細については後述する。
遅延フィルタ 5は、タイミング生成回路 4で検出された色副搬送波位相の基準点とサ ンプリングクロックとの位相差に基づいて映像信号を遅延させる遅延手段として用い られている。
[0020] フレームメモリコントローラ 6は、タイミング生成回路 4で検出した各サンプリング点の サンプリング位相に基づいて、第 1のフレームメモリ 7、第 2のフレームメモリ 8および第 3のフレームメモリ 9に対する映像信号の書き込み、読み出しの制御を行う。
フレームメモリコントローラ 6は遅延フィルタ 5で遅延させた映像信号を、第 1のフレ ームメモリ 7、第 2のフレームメモリ 8、第 3のフレームメモリ 9のいずれか 1つのフレーム メモリに書き込む。映像信号の読み出しは、書き込みが行われていない残りの 2つの フレームメモリに対して行われる。 1フレームごとに書き込みを行うフレームメモリを切 り替えるとすれば、書き込みを行っていなレ、 2つのフレームメモリから 1フレーム遅延 および 2フレーム遅延の映像信号を読み出すことができる。フレームメモリから読み出 された 1フレーム遅延および 2フレーム遅延の映像信号は、フレームメモリコントローラ 6を介してラインメモリコントローラ 10に出力される。
[0021] ラインメモリコントローラ 10は、タイミング生成回路 4で検出した各サンプリング点の サンプリング位相に基づいて、第 1のラインメモリ 11、第 2のラインメモリメモリ 12、第 3 のラインメモリ 13、第 4のラインメモリメモリ 14、第 5のラインメモリ 15、および第 6のライ ンメモリメモリ 16に対する映像信号の書き込み、読み出しの制御を行う。第 1のライン メモリ 11、第 2のラインメモリ 12、および第 3のラインメモリ 13にはラインメモリコント口 ーラ 9を介して遅延フィルタ 5で遅延させた映像信号が書き込まれる。一方、第 4のラ インメモリ 14、第 5のラインメモリ 15、および第 6のラインメモリ 16には、フレームメモリ コントローラ 6から出力される 1フレーム遅延の映像信号が書き込まれる。ラインメモリ コントローラ 10は第 1のラインメモリ 11、第 2のラインメモリ 12、および第 3のラインメモ リ 13の 3つのラインメモリを用いて、前述したフレームメモリコントローラ 6と同様な制御 により、 1ライン遅延の映像信号と 2ライン遅延の映像信号を得る。また、第 4のライン メモリ 14、第 5のラインメモリ 15、および第 6のラインメモリ 16の 3つのラインメモリを用 いて、 1フレーム遅延の映像信号をさらに 1ライン遅延させた映像信号 (以下、「1フレ ーム + 1ライン遅延の映像信号」などと書く）と、さらに 2ライン遅延させた映像信号 (以 下、「1フレーム + 2ライン遅延の映像信号」などと書く）を得る。
このように、フレームメモリ 7〜9、及びラインメモリ 11〜16力 遅延フィルタ 5で遅延 させた映像信号を記憶する記憶手段として用いられている。
フレームメモリコントローラ 6から出力された 2フレーム遅延の映像信号は、ラインメモ リコントローラ 9を介して YC分離回路 16に出力される。ラインメモリコントローラ 9から YC分離回路 16に出力される映像信号は、 0ライン遅延、 1ライン遅延、 2ライン遅延、 1フレーム遅延、 1フレーム + 1ライン遅延、 1フレーム + 2ライン遅延、 2フレーム遅延 の合計 7種類の映像信号である。
[0022] YC分離回路 16はこれら 7種類の映像信号を用いて、 Y信号および C信号を生成し 、出力端子 17および出力端子 18からそれぞれ出力する。
[0023] 次に図 2を用いて、 DPLL3の内部構成を説明する。
[0024] バーストゲート 22は、入力端子 21から入力された水平同期信号に基づいて、入力 端子 20から入力された映像信号の水平帰線消去期間に重畳されているカラーバー スト信号 (または無変調の色副搬送波信号)を分離する。位相比較器 23はバーストゲ ート 22の出力信号と正弦波 ROM26から出力される正弦波との位相誤差を検出し、 ループフィルタ 24に出力する。ループフィルタ 24は位相比較器 23で検出された位 相誤差を平滑化し、フェーズアキュムレータ 25に対する制御値を生成する。フエ一ズ アキュムレータ 25はループフィルタ 24で生成された制御値に、 DPLL3の自走発振 周波数に対応する定数値を加算したものを 1クロックごとに積算して、 0度から 360度 までの位相値を生成する。
[0025] たとえばある時間において、フェーズアキュムレータ 25の出力である位相値が 250 度であったとする。ループフィルタ 24の出力である制御値が 1度で一定であり、フエ ーズアキュムレータ 25で加算される定数値が 45度であったとすると、 1クロック後のフ エーズアキュムレータ 25の出力は 296度となり、 2クロック後では 342度、 3クロック後 では 28度、 4クロック後では 74度などとなる。
[0026] フェーズアキュムレータ 25から出力される位相値は、正弦波 ROM26および出力端 子 27に出力される。正弦波 ROM26は入力値 wに対して sin (w)を出力する回路で ある。
[0027] ここで出力端子 27から出力される位相値が色副搬送波の瞬時位相に対応する値 であることを示す。位相比較器 23で検出される位相誤差が定常的に 0であるときには 、カラーバースト信号 (または無変調の色副搬送波信号）と正弦波 ROM26で発生し た正弦波発振は位相同期していると考えられる。したがって、このとき正弦波 ROM2 6の入力である位相値はカラーバースト信号ほたは無変調の色副搬送波信号)の瞬 時位相に等しいと考えられる。カラーバースト信号は色副搬送波信号の基準位相を 示す信号であるから、出力端子 27から出力される位相値も、色副搬送波位相に対応 した値になっていると考えられる。厳密に言うと、出力端子 27から出力される位相値 は色副搬送波位相に対して一定の位相誤差を持っている可能性があるが、実際に はこの位相誤差は回路の動作上問題にならないので、以下では出力端子 27から出 力される位相値が色副搬送波の瞬時位相そのものであるものとして扱う。
[0028] このように DPLL3力 搬送色信号 (C)の生成に用いられた色副搬送波の瞬時位 相に相当する値（図 4 (b) )を検出する色副搬送波位相検出手段を構成している。 [0029] なお、 PAL方式の場合には、カラーバースト信号の位相は NTSC方式とは違って 一定ではなぐ 1ラインごとに交互に + 90度または— 90度だけ変化する。したがって PAL方式では、位相比較器 23で検出される位相誤差が 1ラインごとに + 45度、—4 5度と交互に変わる状態を、カラーバースト信号と正弦波 ROM26で発生した正弦波 発振が位相同期してレ、る状態であると考えればょレ、。
[0030] SECAM方式の場合には互いに周波数の異なる 2種類の色副搬送波力 S 1ラインご とに切り替わるが、この場合にはたとえば 1種類の色副搬送波につき 1個の DPLLを 使用することで対応できる。また、 SECAM方式では 3ラインごとに色副搬送波が 18 0度反転するため、 DPLLを色副搬送波に位相同期させるにはライン判別を行レ、、反 転している色副搬送波位相を補正することが望ましい。
[0031] さらに図 3を用いて、タイミング生成回路 4の内部構成について説明する。
[0032] DPLL3によって検出された色副搬送波の瞬時位相は、入力端子 28を介して、位 相差検出回路 29、基準点生成回路 30、および第 1のカウンタ 31に入力される。 基準点生成回路 30は、色副搬送波の瞬時位相（色副搬送波位相検出手段（3)の 検出結果）に基づいて、所定の周期（ほぼ一定の周期）で色副搬送波位相の基準点 を生成乃至設定する基準点生成手段として用いられている。基準点生成回路 30は 新しい基準点を設定するたびに第 1のカウンタ 31および位相差検出回路 29に対し てタイミングパルスを出力する。
第 1のカウンタ 31はサンプリングクロックをカウント入力端子 Cで受け、 1クロックごと に 1カウントアップし、基準点生成回路 30からタイミングパルスをリセット入力端子尺で 受け、該タイミングパルスが出力されるたびにカウント値をリセットする回路である。第 1のカウンタ 31におけるカウント値は、出力端子 Qから出力される。
位相差検出回路 29は、タイミングパルスが出力されたときの色副搬送波位相と、基 準点と同時または基準点の直後に現われるサンプリング点における色副搬送波位相 との位相差に基づいて、遅延フィルタ 5で用いる映像信号の遅延量を計算する回路 である。後の説明から分るように、位相差検出回路 29は、基準点生成回路 3で生成さ れた基準点とサンプリング用クロック信号の位相差を 1クロック周期未満の単位で検 出する。 位相差検出回路 29で算出した遅延量は出力端子 32を介して遅延フィルタ 5に出 力される。また、第 1のカウンタ 31のカウント値は出力端子 33を介してラインメモリコン トローラ 10およびフレームメモリコントローラ 6に出力される。ラインメモリコントローラ 1 0およびフレームメモリコントローラ 6では、第 1のカウンタ 31のカウント値は映像信号 のサンプリング位相を示す値として用いられる。
[0033] 第 1のカウンタ 31が、 DPLL3で検出された色副搬送波の瞬時位相（色副搬送波位 相検出手段（3)の検出結果）に基づいて、遅延フィルタ 5で遅延させた映像信号のサ ンプリング位相を検出する手段（サンプリング位相検出手段）として用いられている。
[0034] 以下、実施の形態 1である映像信号処理装置の動作を、図面を参照して具体的に 説明する。
[0035] 説明に際して、サンプリングクロック周波数を fs、色副搬送波周波数を fsc、水平周 波数を fh、垂直周波数を fvと書く。実施の形態 1では特に fs = 27MHzとし、 fsc = 2 27. 5 X fh、 fh = 262. 5 X fvが成り立つ標準的な NTSC方式の映像信号を処理す る場合について考える。
[0036] なお、 NTSC方式においては fsc = 3. 579545MHz力 S標準値であり、このとき fs = 1716 X fh力 S成り立つ。したがって標準的な NTSC方式の映像信号では、 1716クロ ックごとに色副搬送波位相が 180度シフトするサンプリング点が見つ力ることがわかる 。ただし実際の映像信号では常に fs = 1716 X fhの関係が成り立つとは限らない。そ こで、基準点生成回路 30が設定する基準点は、前回設定した基準点から 1712クロ ック以上経過しており、かつ前回設定した基準点に対して色副搬送波位相が 180度 シフトしている点であるとする。さらに基準点における色副搬送波の瞬時位相は 0度 または 180度のいずれかであるとする。この条件の下では、 fsが 27MHzから多少ず れていたり、 fscが NTSC方式の標準値から多少ずれている場合でも、 fsく 8 X fscが 成り立つ限り、前回設定した基準点から 1712クロック以上 1720クロック未満経過す る間に必ず新しい基準点を設定することができる。なお、色副搬送波の瞬時位相が 0 度または 180度となる点がサンプリング点と正確に一致するとは限らないため、通常、 基準点は 2つのサンプリング点の間に存在している。
[0037] ここで、タイミング生成回路 4の動作について図 4を用いて説明する。図 4 (a)はサン プリングクロック、図 4 (b)は入力端子 28から入力される色副搬送波の瞬時位相を表 わすデータ、図 4 (c)は瞬時位相を表わすデータの最上位ビット、図 4 (d)は第 1の力 ゥンタ 31のカウント値、図 4 (e)は上記カウント値の下位 11ビット（T)の値、図 4 (f)は 上記カウント値の最上位ビット (B)、図 4 (g)は位相差検出回路 29で算出された映像 信号の遅延量、図 4 (h)は基準点生成回路 30が出力するタイミングパルスを示す。
[0038] 今仮に入力端子 28から入力される色副搬送波の瞬時位相が 10ビットで表されてい るとし、 10ビット値の 512が位相に換算して 180度に対応しているとする。基準点生 成回路 30は、第 1のカウンタ 31のカウント値の下位 11ビットの値が 1712以上であり 、かつ入力端子 28から入力される色副搬送波の瞬時位相の最上位ビットの値が変 化した時にタイミングノ^レスを出力するとする。これは基準点が設定されるタイミング に対応している。第 1のカウンタ 31は 12ビットカウンタであり、 1クロックごとに 1カウント アップし、基準点生成回路 30がタイミングパルスを発生するたびにカウント値をリセッ トする。リセット値は、タイミングパルスが発生したときのカウント値が 2048未満であつ たときには 2048、 2048以上であったときには 0であるとする。位相差検出回路 29は 、タイミングパルスが出力されたときの色副搬送波の瞬時位相の下位 9ビットの値に（f s ÷fsc)に相当する値を乗算し、さらに 16で割った値を遅延フィルタ 5で用いる遅延 量として出力端子 32を介して出力する。
[0039] 図 4において、色副搬送波の瞬時位相は 1クロックにっき常に 136だけ増加すると している。これは色副搬送波周波数がサンプリングクロック周波数の 1024分の 136 倍、すなわち 3. 5859375MHzである場合に相当する。さらに初期状態において色 副搬送波の瞬時位相が 0であり、この時点において最初の基準点が設定され、このと き第 1のカウンタ 31のカウント値が 3761であったとする。
[0040] 初期状態が上記のようであったとき、最初の基準点が設定されてから 1クロック後に 第 1のカウンタ 31のカウント値はタイミングパルスによって 0にリセットされ、それから 1 712クロック後に 1712となる。このとき色副搬送波の瞬時位相は 520になっており、 1 0ビットで表されている色副搬送波の瞬時位相の最上位ビットは 0から 1に変化してい る。したがってカウント値が 1712となったときに基準点生成回路 30はタイミングパル スを生成する。このようにして 2番目の基準点は、第 1のカウンタ 31のカウント値が 17 11であるときと 1712であるときの間に検出される。
[0041] 次のクロックサイクルではタイミングパルスを受けて、第 1のカウンタ 31のカウント値 は 2048にリセットされる。同様に位相差検出回路 29は 520という 10ビット値の下位 9 ビットである 8に (fs ÷fsc)を乗じて 16で割った値を出力する。最初の仮定より (fs ÷f sc) = (1024+ 136)であるため、位相検出回路 29の出力値は 3となる（小数点以下 切り捨て）。このことは 2番目の基準点とサンプリングクロックの立ち上がりエッジの位 相差がサンプリングクロックの周期に換算して約 64分の 3クロックであることを示して いる。なお、 fscと fsの比は両者の周波数を何らかの手段で検出した値を用いても良 レ、が、あらかじめ決めておいた定数を用いても良レ、。たとえば NTSC方式の標準値 を用いて、常に (fs ÷fsc) = (27 ÷ 3. 579545)として計算したとしても演算精度にそ れほど悪影響を与えない。
[0042] 位相差検出回路 29が算出した遅延量を受けて、遅延フィルタ 5は第 2の基準点が 検出されてから第 3の基準点が検出されるまでの間、各サンプリング点の映像信号を 64分の 3クロックだけ遅延させる。遅延フィルタは一種の補間フィルタであり、クロック 間の映像信号を補間によって作り出すフィルタであるとも考えられる。一般的に標本 化関数や高次多項式を用いると精度の良い補間ができるが、線形補間などを併用し ても良い。
[0043] 同様にして、第 2の基準点が検出されたことを示すタイミングパルスが発生してから 1713クロック後に第 1のカウンタ 31のカウント値は 3760となり、色副搬送波の瞬時 位相は 16となる。このときカウント値の下位 11ビットは 1712であり、色副搬送波の瞬 時位相の最上位ビットは 1から 0に変化しているから、このタイミングで基準点生成回 路 30は 3番目の基準点を検出したことを示すタイミングパルスを発生する。 3番目の 基準点は第 1のカウンタ 31のカウント値が 3759であるときと 3760であるときの間にあ り、直後に現われるサンプリングクロックとの位相差は 10ビット値の色副搬送波位相 に換算して 16となる。このときの遅延量は、前述した計算法によって、サンプリングク ロック周期に換算して 64分の 7クロックとなる。遅延フィルタ 5は第 3の基準点が検出さ れてから第 4の基準点が検出されるまでの間、各サンプリング点の映像信号を 64分 の 7クロックだけ遅延させる。タイミングパルスを発生した次のクロックで第 1のカウンタ 31のカウント値は 0にリセットされる。
[0044] 以下同様にして 4番目以降の基準点が検出される。
[0045] 次にラインメモリコントローラ 10の動作を図 5、 6を用いて説明する。図 5、 6は時系 列で並んでいる各サンプリング点を X座標と Y座標を用いて二次元的に表したもので ある。 X座標は 0から 1715までの整数値を取り、 Y座標は 0以上の整数値を取るとす る。
遅延後の各サンプリング点は図の格子点に対応し、 X座標および Y座標によって識 別できる。座標 (X, Y) = (x, y)にある遅延後のサンプリング点は、 (X, Y) = (0， 0) にある遅延後のサンプリング点の（x +y X 1716)クロック後のサンプリング点（（X, Y ) = (0, 0)にあるサンプリング点から（x + y X 1716)クロック経過した時点）に対応す る。各格子点の右上にある数字は、第 1のカウンタ 31のカウント値であり、遅延フィル タ 5で遅延させた映像信号のサンプリング位相を示す値である。図では以後の説明を 簡単にするため、 12ビット値であるサンプリング位相の最上位ビットの値を括弧の中 に示し、残りの下位 11ビットの値を最上位ビットの左側に示している。以下、サンプリ ング位相の最上位ビットを基準位相と呼び、記号 Bで表す。またサンプリング位相の 下位 11ビットを位相オフセットと呼び、記号 Tで表す。各格子点の右下にある記号 D nは、 n番目の基準点が検出されてから (n+ 1)番目の基準点が検出される間に遅延 フィルタ 5で使用された遅延量を示している。
さらに、白い丸印は実際のサンプリング点（遅延前のサンプリング点）であり、白い丸 印から出ている矢印は、遅延フィルタ 5によって白丸の位置にあった映像信号が矢印 の先にあるサンプリング点に現われること、即ち、遅延フィルタ 5によって白丸の位置 にあった映像信号のサンプノレ値 (及びその近傍のサンプノレ値に基いて矢印の先にあ るサンプリング点の映像信号の瞬時値を遅延乃至補間により求めることを示している 。なお、このように遅延乃至補間により求めた映像信号の瞬時値をもサンプル値と呼 ぶ。このサンプル値が求められる点をサンプリング点と呼んでいる。
たとえば図 5の左上の A点における映像信号は、遅延フィルタ 5によって（X, Y) = ( 1 , 1)であるサンプリング点に現われる。 （なお図を見やすくするため、一部の格子点 ではサンプリング位相や遅延量などの記載を省略した。 [0046] なお、前述したタイミング生成回路 4の動作では基準点を検出してから第 1のカウン タ 31のカウント値がリセットされるまでに、 1クロック分の遅延が存在することになる力 実際の動作ではこの 1クロック分の遅延は問題にならないので、以下の図では基準 点の位置を 1クロックだけずらし、基準点を検出した直後（1クロック期間経過後では なぐ同じクロック期間中）にカウンタ値力 Sリセットされるように記載している。基準点を 検出してから遅延フィルタ 5で用いる遅延量が計算されるまでにも 1クロックの遅延が 存在するが、以下の図では同様の理由から基準点が検出された直後に遅延量が計 算されるように記載している。
[0047] 最初に fs = 1716 X fhが成り立つ場合を図 5を用いて説明する。実施の形態 1では fsc = 227. 5fhが成り立つことを前提としているため、最初の基準点が (X， Y) = (3， 0)と (Χ， Υ) = (4， 0)の間に検出された場合には、 2番目以降の基準点も X座標が 3 と 4の間に検出されることになる。すなわちすべての基準点は図中の Ρで示した直線 上に検出される。直線 Ρを Χ=ρ (3く ρく 4)と表すとき、任意の ηについて Dn=4—p が成り立つ。すなわち、すべてのサンプリング点において同じ遅延量が用いられるこ とがわかる。また、前述した第 1のカウンタ 31の動作によって、 X=4であるサンプリン グ点の位相オフセット Tはすべて 0となる。したがって Xが 4未満であるサンプリング点 では T= 1716— X、 X力 以上であるサンプリング点では Τ=Χ— 4となる。遅延フィ ルタ 5で遅延させた映像信号について考えると、基準位相が Β、位相オフセットが丁で あるサンプリング点における色副搬送波の瞬時位相は（Β X 180度 + Τ Χ fsc÷fs X 360度）で与えられるから、 Tと Bがともに等しい 2つのサンプリング点における色副搬 送波の瞬時位相は同じであり、 Tが等しぐ Bのみが異なる 2つのサンプリング点にお ける色副搬送波の瞬時位相は互いに 180度異なることになる。したがって、ラインメモ リコントローラ 10は、 Tの値をラインメモリに対するリード'ライトアドレスとし、 Bの値が 変化するたびにリード 'ライトを行うラインメモリを切り替えるように制御すれば、 YC分 離回路 17で用いる 1ライン遅延および 2ライン遅延の映像信号が得られることになる
[0048] 次にラインメモリコントローラ 10において、フレームメモリコントローラ 6から出力され る 1フレーム遅延の映像信号をさらに 1ライン、および 2ライン遅延させる場合を考える 。今仮にフレームメモリコントローラ 6から正しく色副搬送波位相が 180度シフトしてい る 1フレーム遅延の映像信号が出力されているとする。すなわち 1フレーム遅延の映 像信号として、任意の (X, Y)において Tが等しく Bのみが異なる映像信号が得られ てレヽるとする。このとき 1フレーム遅延の映像信号の配置は図 5の Bの値を 0と 1で入 れ替えた場合に相当するから、 Tの値を第 4のラインメモリ 14、第 5のラインメモリ 15、 および第 6のラインメモリ 16のリード'ライトアドレスとして用レ、、 Bの値が変化するたび にリード 'ライトを行うラインメモリを切り替えるように制御すれば、全く同様なラインメモ リの制御によって、 1フレーム + 1ライン遅延、および 1フレーム + 2ライン遅延の映像 信号を得ること力 Sできる。
[0049] 第 1のフレームメモリ 7、第 5のフレームメモリ 8、および第 6のフレームメモリ 9に対す るフレームメモリコントローラ 6の動作はラインメモリコントローラ 10の動作とほぼ同じで ある。遅延フィルタ 5で遅延させた映像信号のうち、 n番目の基準点から (n + 1)番目 の基準点の間では（（n mod 525) X 1716 +T)を 3つのフレームメモリに対するリ ード'ライトアドレスとして用い、基準点が 525回検出されるたびにリード'ライトを行う フレームメモリを切り替えるように制御すれば、 1フレーム遅延の映像信号、および 2 フレーム遅延の映像信号が得られる。
[0050] 次に fs = 1716 X fhが成り立たない場合について図 6を用いて説明する。図 6では f s = 1716. 25fhであるとし、最初の基準点がちょうど (X, Y) = (2, 0)となるサンプリ ング点において検出されたとする。このとき Τ、 Βおよび Dnの値は図に示したようにな る。また、 D0 = 0、 Dl = 16、 D2 = 32、 D3 = 48、 D4 = 0、 D5 = 16、 D6 = 32、 D7 =48である（64が 1クロック遅延に相当）。図では色副搬送波位相の基準点を図 5と 同じく直線 Pで示した。図を見ると、 Tが等しいサンプリング点に対応する白い丸印を 結ぶと直線 Pに平行な直線が得られることがわかる。なお、 X座標は 0から 1715まで の値しか取れないため、厳密には Tが等しいサンプリング点に対応する白い丸印を 結んだ線は有限な長さの線分の集まりとなる力 （X, Y) = (x, y)は (X， Y) = (χ- 1 716, y+ 1)と同じ点であるとして、途中で切断されることなく直線が引けると考える。 図では特に遅延フィルタ 5によって T= 3であるサンプリング点に一致する点を結んだ 直線を Ρ3で示している。直線 Ρ3は Υ = 4 Χ (X— 5)で表わされる。 Υ= 6844のとき は X= 1716となる力 S、前述したように、（X, Y) = (1716, 6844)は（X, Υ) = (0, 68 45)の点を指していると考える。遅延フィルタ 5で遅延させる前の映像信号について 考えると、（X, Y) = (x, y)の点の色副搬送波位相は、 Υ座標が等しい直線 Ρ上の点 (P、 y)から、 ( (χ-ρ) X fsc ÷ fs X 360度）によって求められる。すなわち直線 Pに平 行な直線上にある点における色副搬送波の瞬時位相はすべて等しいことがわかる。 したがって遅延フィルタ 5で遅延させた映像信号について考えると、同じ Tの値を持 つ 2つのサンプリング点における色副搬送波位相は、互いに等しいか、あるいは 180 度異なるかのどちらかになる。これは図 5の場合と全く同じであり、前述したようなライ ンメモリおよびフレームメモリのリード'ライト制御によって、 YC分離回路 17で用いるラ イン遅延、フレーム遅延の映像信号が得られることになる。
[0051] このように実施の形態 1である映像信号処理装置では、 1つの遅延フィルタだけを 用いて YC分離回路 13で用いる 0ライン遅延、 1ライン遅延、 2ライン遅延、 1フレーム 遅延、 1フレーム + 1ライン遅延、 1フレーム + 2ライン遅延、 2フレーム遅延の合計 7 種類の映像信号を生成することが可能になっている。ライン遅延、フレーム遅延のデ ータがさらに増える場合であっても遅延フィルタの数は 1つだけで良レ、。フィールド遅 延（たとえば 262ライン遅延）の映像信号が必要である場合も、フレームメモリをフィー ルドメモリに置き換えれば、ほとんど同様の方法でフィールド遅延の映像信号を得る ことができることがわかる。
[0052] なお、実施の形態 1では NTSC方式についてのみ説明した力 PAL方式であって も同様な構成で対応できる。たとえば英国で用いられている PAL— I方式では、 fsc = (1135÷4 + 1 ÷ 625) X fh、 fh= 312. 5 X fvであり、 fs = 27Mtizとするとき fs = 1728 X fhとなる。 PAL方式ではほぼ 2ラインごとに色副搬送波位相が 180度シフト するので、 NTSC方式では 1712クロック以上とした基準点の設定周期を 3452以上 とすれば、全く同様にして PAL— I方式の YC分離に用いるライン遅延、フレーム遅延 の映像信号が得られる。また、 PAL— I方式で特に約 1ライン後の色副搬送波位相が 270度シフトした映像信号も必要である場合には、前回設定した基準点よりも 1724ク ロック以上 1732クロック未満離れた点で、最初に色副搬送波の瞬時位相が 90度ま たは 270度となる点を探すなどとすればよい。 [0053] SECAM方式においては、 fh = 312. 5 X であり、 fscは 1ラインごとに fsc = 282 X fh、 fsc = 272 X fhと切り替わる。 fs = 27Mtizとするとさ fs = 1728 X fhであり、 34 56クロック前または 3456クロック後のいずれかに色副搬送波位相が 180度シフトす る点が存在するから、この場合も基準点の設定周期をほぼ 2ラインに相当する 3452 以上とすれば良い。
[0054] 実施の形態 2.
実施の形態 2は実施の形態 1とは異なる内部構成のタイミング生成回路 4を持つ例 である。
[0055] 図 7はこの発明の実施の形態 2であるタイミング生成回路 4の構成を示す図である。
図 7において、図 3と同一の符号を付したものは、同一の構成を持つブロックであり、 説明を省略する。
[0056] 図 7のタイミング生成回路は、図 3に示すものと概して同様である力 シフトレジスタ 35と第 2のカウンタ 36が加わっている点で異なる。第 1のカウンタ 31は、図 3のカウン タ 31と同じものであるが、その出力端子 Qが（図 3のように出力端子 33ではなく））シフ トレジスタ 35に接続されている。同様に、位相検出回路 29も、図 3の位相検出回路 2 9と同じものである力 その出力力 S (出力端子 32ではなく）シフトレジスタ 35に接続さ れている。同様に、基準点生成回路 30も、図 3の基準点生成回路 30と同じものであ る力 その出力がシフトレジスタ 35にも接続されている。
[0057] シフトレジスタ 35は、図 8に示すように 5段のレジスタ 35a〜35eと、レジスタ 35a〜3
5eの出力を受けて、その一つを選択して出力する選択回路 35fと、減算回路 35gと を有する。減算回路は、第 1のカウンタ 31のカウント値の下位 11ビットを受け、「1716 」から第 1のカウンタ 31のカウント値の下位 11ビットを減算し、減算結果を出力する。 第 1段のレジスタ 35aは、減算回路 35の出力（Sn)と、位相差検出回路 29の出力（遅 延量 Dn)とを受ける。第 2段〜第 5段のレジスタ 35b〜35eはそれぞれ第 1〜第 4段 のレジスタ 35a〜35dの出力を入力とする。第 1〜第 5段のレジスタ 35a〜35eは、基 準点生成回路 30から出力されるタイミングパルスに応じてシフト動作を行う。基準点 生成回路 30から出力されるタイミングパルスは、入力端子 34から入力される水平同 期信号ととともに、選択回路 35fにも供給されている。 [0058] シフトレジスタ 35は、基準点生成回路 30において n番目の基準点が検出されたこと を示すタイミングノ^レスが出力されたときに、位相差検出回路 29の出力である 6ビット の遅延量 Dn、および「1716」力 第 1のカウンタ 31のカウント値の下位 11ビットを引 いた値 (以下、この値を「増分値」と呼び、 Snと書く）を 1段目のレジスタ 35aに格納す るとともに、 1段目〜4段目のレジスタ 35a〜35dに格納されてレ、る値を 1段後ろのレ ジスタ 35b〜35fに移す。選択回路 35fは、最初は（初期状態では） 3段目のレジスタ 35cを選択し、基準点生成回路 30からタイミングパルスが出力されるたびに、それま で選択していたレジスタよりも 1段後ろのレジスタを選択し、選択されたレジスタに格 納されている値を読み出して出力し、入力端子 34から入力される水平同期信号の基 準エッジが検出されるたびに、 1段前のレジスタを選択して選択されたレジスタに格納 されている値を読み出して出力する。タイミングノ^レスと水平同期信号の基準エッジ が同時に検出された場合には、それまで選択していたのと同じ段のレジスタを選択し て、選択したレジスタに格納されている値を読み出して出力する。タイミングパルスが 発生するときには各レジスタの値力^段ずつ後ろにシフトするとしたので、タイミングパ ノレスによって 1段後ろのレジスタを読みだすことになつても、読み出す値自体は変化 しない。また、タイミングパルスと水平同期信号の基準エッジが同時に検出された場 合には同じ段のレジスタ値を読み出すことになる力 各段のレジスタに格納されてい る値が 1つ後ろのレジスタに移されるので、読み出す値自体は異なる値となる。読み 出された値のうち、遅延量 Dnは出力端子 32を介して遅延フィルタ 5に出力され、増 分値 Snは第 2のカウンタ 36に出力される。
[0059] 第 2のカウンタ 36は、サンプリングクロックをそのカウント入力端子 Cで受け、 1クロッ クごとに 1カウントアップする 12ビットカウンタである。ただし第 2のカウンタ 36では 171 5の次のカウント値は 2048であり、 3763の次のカウント値は 0であるとする。
また第 2のカウンタ 36は、シフトレジスタ 35から出力される増分値 Snをその加算入 力端子 Aで受け、前述の水平同期信号を制御入力端子 Bで受け、水平同期信号の 基準エッジが検出されるたびに、シフトレジスタ 35から出力される増分値 Snを現在の カウント値に加算する。ここで言う「加算」は、加算すべき値と同数のクロックが入力さ れた後に現れるカウント値と等しい値に設定することを意味する。たとえば現在のカウ ント値がそれぞれ 0、 1714、 3762であるときに Sn= 3をカロ算する場合には、次の値 はそれぞれ 3、 2049、 1となる。また、増分値 Snが負の値である場合には、カウント値 力 Snの絶対値を減算する代わりに、 Snの絶対値に 1加算した値に相当するクロッ クサイクルだけカウントを停止する。たとえば Sn= _ 2である場合には、 3クロックだけ カウントを停止することになる。第 2のカウンタ 36のカウント値は、その出力端子 Qから 出力され、タイミング生成回路 4の出力端子 33を介してフレームメモリコントローラ 6、 ラインメモリコントローラ 10に出力される。第 2のカウンタ 36のカウント値は遅延フィノレ タ 5で遅延させた映像信号のサンプリング位相を示している。
[0060] 1段目乃至 5段目のレジスタ 35a〜35eが、位相差検出回路 29で検出された位相 差を時系列で保持する位相差保持手段として用レ、られており、選択回路 35fが、有 効映像期間外の所定のタイミングで、例えば水平同期信号の基準エッジで位相差保 持手段（35a〜35e)から読み出す位相差を更新する位相差選択手段として用いら れている。
[0061] タイミング生成回路 4を上記のように構成することによって、 fsc、 fh、 fvの関係が規 格通りではない非標準信号においても、精度の良い YC分離ができるようになる。以 下このことを説明する。
[0062] 実施の形態 1の図 6を見ると、 Tの値が 1つだけ 1716である点（X, Y) = (3, 5)が 存在してレ、る。ラインコムフィルタを利用するためには Τの値が等しレ、サンプリング点 が少なくとも 2つ以上必要である力 （X, Υ) = (3, 5)には等しい Τを持つ点が存在し ないため、原理的にラインコムフィルタを用いることができなレ、。したがって、（X, Υ) = (3, 5)の近傍のみは YC分離の精度が劣化することになる。
[0063] ただし実施の形態 1では fsc = 227. 5 X fh、fh = 262. 5 X fvが成り立つ標準的な NTSC方式の映像信号を処理する場合であり、この場合には実施の形態 1の図 6で 示した基準点同士を結ぶ直線 Pと、水平同期信号の基準エッジの出現位置同士を結 ぶ直線 (以下、「直線 H」と呼ぶ）は常に平行になる。したがって基準点が常に水平帰 線消去期間内に現われるようにし、図 6の（X， Y) = (3， 5)のような点を表示画面に 現われなレ、ようにすることは可能である。
[0064] しかし、 fsc = 227. 5 X fhが成り立たない非標準信号では、直線 Pと直線 Hが平行 にならないことがあり、直線 Pの近傍に現われる図 6の (X, Y) = (3, 5)のような点を 必ず水平帰線消去期間内に現われるようにすることはできない。
[0065] これに対して実施の形態 2ではサンプリング位相を表す第 2のカウンタ 36のカウント 値が不連続になる点を水平同期信号の基準エッジになるようにしたため、有効映像 期間では常にラインコムフィルタを用いることができるようになる。
[0066] 今、 fs = 1715. 75 X fh = 27MHzであるとし、 fs= (1716 + 1 + 3) + 227. 5 X fs c = 10298 ÷ 1365 X fscであるとする。このとき 1715. 75クロックごとに水平同期信 号の基準エッジが現われ、約 1716. 333クロックごとに色副搬送波の瞬時位相が 18 0度シフトする点が現われることになる。さらにここでは最初の基準点が (X， Y) = (3, 0)において検出され、最初の水平同期信号の基準エッジが (X, Υ) = (5, 0)におい て検出されたとする。シフトレジスタ 35の段数は 5段とし、最初に水平同期信号の基 準エッジが検出されたときのシフトレジスタ 35の出力は 3段目の値であるとする。
[0067] 図 9は、直線 Η上またはその直後に現われるサンプリング点の ΧΥ座標と、その時に 検出されている増分値 Snおよび遅延量 Dnの値と、シフトレジスタ 35の各段に格納さ れている値と、シフトレジスタ 35の出力となるレジスタ段を示したものである。ただし、 シフトレジスタ 35の各段に格納されている値 Sn、 Dnついては、煩雑を避けるために nの値で代用した。また、値がまだ格納されていないレジスタ段は空欄とした。
[0068] 図 10は実施の形態 1の図 5、図 6と同じく、各サンプリング点における T、 Βの値を示 すとともに、各サンプリング点における映像信号を生成するために遅延フィルタ 5で用 レ、られた Dnの値を示したものである。ただし、実施の形態 1とは異なり、 T、 Βの値は 第 2のカウンタ 36が生成したサンプリング位相であり、 Dnの値はシフトレジスタ 35が 出力した値である。なお、図 10では（X， Y) = (5, 2)において第 2のカウンタ 36の力 ゥント値が 0であるとしている。最初の基準点が (X， Y) = (3， 0)において検出され、 約 1716. 333クロックごとに色副搬送波の瞬時位相が 180度シフトする点が現われ ることから、基準点同士を結んでできる直線 Ρは、図中で Υ= 3 Χ (Χ—3)で表される 直線となる。同様にして最初の水平同期信号の基準エッジが (X, Υ) = (5, 0)にお いて検出され、 1715. 75クロックごとに現われることから、水平同期信号の基準エツ ジ同士を結んで得られる直線 Ηは、図中で Υ= _4 Χ (X— 5)で表される直線となる。 [0069] 以下、図 9及び図 10を参照しながら、図 7のタイミング生成回路 4の動作を説明する 。実施の形態 1で述べた動作によって、第 1のカウンタ 31は基準点が現われるたびに 下位 11ビットの値が 0にリセットされる。実施の形態 2では第 1のカウンタ 31の最上位 ビットはどの回路からも参照されないので、ここでは第 1のカウンタ 31の下位 11ビット の値を、単に第 1のカウンタ 31のカウント値と書く。第 1のカウンタ 31のカウント値は、 最初の基準点が現われる (X， Y) = (3, 0)において 0となる。このとき基準点はサン プリング点上にある力、ら D1の値は 0となる。 S1の値は（X, Υ) = (3, 0)の直前におけ る第 1のカウンタ 31のカウント値を定義していないため、決定できないが、ここでは仮 に S1 = 0とする。
[0070] 2番目の基準点が現われるのは図 10に示したように（X, Y) = (3, 1)と（X, Υ) = ( 4, 1)の間の点であり、（X, Υ) = (3, 1)では第 1のカウンタ 31のカウント値は 1クロッ クにっき 1ずつカウントアップし、 1716になっているはずである。さらに（X, Υ) = (4, 1)では 0にリセットされ、 S2 = 1716— 1716 = 0力 S検出されることになる。 D2は 3分 の 2クロックに相当し、 D2 = 64÷ 3 X 2 = 42 (小数点以下切り捨て）となる。
[0071] 同様にして 3番目の基準点が現われるのは (X, Y) = (3, 2)と (X, Υ) = (4, 2)の 間の点であり、（X, Υ) = (3, 2)における第 1のカウンタ 31のカウント値は 1715であ る力ら S3 = 1716— 1715 = 1となり、 D3として 3分の 1クロックに相当する D3 = 64÷ 3 = 21が検出されることになる。
[0072] さて、 3番目の水平同期信号の基準エッジは（X, Y) = (4, 2)と（X, Y) = (5, 2)の 間の点で検出され、このとき基準点と水平同期信号の基準エッジは同数検出されて レヽる力ら、シフトレジスタ 35の出力は 3段目のレジスタであり、図 9に示したように DO =0が遅延フィルタ 5に与える遅延量となる。したがって 4番目の水平同期信号の基 準エッジが検出されるまで、遅延フィルタは映像信号を遅延なしで通過させることに なる。第 2のカウンタ 36はリセットされることがないので、第 1のカウンタ 31のカウント値 のように基準点の位置からカウント値を決めることはできなレ、。そこで前述のように図 1 0では（X, Y) = (5, 2)における第 2のカウンタ 36のカウント値を 0と決めている。
[0073] 4番目の基準点は (Χ， Υ) = (4， 3)に一致し、（X, Υ) = (3, 3)における第 1のカウ ンタ 31のカウントイ直は 1715である力ら S4 = 1716— 1715 = 1となり、 D4 = 0カ検出 されることになる。
[0074] 同様にして 4番目の水平同期信号の基準エッジは (X, Y) = (4, 3)と (X, Y) = (5 , 3)の間の点で検出され、このときのシフトレジスタ 35の出力は図 9より 3段目のレジ スタであるから、増分値として S2 = 0が、遅延量として D2 = 42が出力されることにな る。 （X, Y) = (4, 3)における第 2のカウンタ 36のカウント値は 1715であるから、 (X, Y) = (5, 3)における第 2のカウンタ 36のカウント値は S2を加算してやはり 1715とな る。 4番目の水平同期信号の基準エッジと 5番目の水平同期信号の基準エッジの間 では遅延フィルタ 5の遅延量として D2 = 42 (約 3分の 2クロック遅延に相当）が用いら れる。なお、第 2のカウンタ 36において 1715の次のカウント値は 2048であるから、 ( X， Y) = (6， 3)における第 2のカウンタ 36のカウント値は 2048となる。
[0075] 以下、 5番目以降の基準点および水平同期信号の基準エッジについても、同様に してサンプリング位相 T、 Βおよび増分値 Sn、遅延量 Dnを定めることができる。
[0076] ここで遅延フィルタ 5によって T=0であるサンプリング点に一致する点を結んだ直 線 Ρ0について考える。図 10に示したように直線 Ρ0は直線 Ρと平行であるので、遅延 フィルタ 5によって Τ=0であるサンプリング点に一致する点の色副搬送波位相は少 なくとも図示した範囲内では等しいことがわかる。これに対して遅延フィルタ 5によって Τ= 1713であるサンプリング点に一致する点を結んだ P1713は、 Υ= 6の前後で線 が切断されていることがわかる。これは Υ=6の前後で P1713上の点の色副搬送波 位相が異なっており、 γ=6前後では P1713上の点にラインコムフィルタを適用でき ないことを意味している。ただし、 Υ= 6前後における P1713上の点は水平同期信号 の近傍の点であり、有効映像期間外の位置に相当するから、通常は表示画面上に 現われることはなぐ YC分離精度の劣化が表示画面の劣化につながることはない。
[0077] このように実施の形態 2では遅延量 Dnが更新される点、および増分値 Snによって サンプリング位相が不連続に変化する点を水平同期信号の基準エッジの位置とした ため、非標準信号においても有効映像期間では常にラインコムフィルタが利用できる ようになつている。
[0078] なお、実施の形態 2では水平同期信号の基準エッジにおいて、遅延量 Dnが更新さ れ増分値 Snが変化するとしたが、水平同期信号を適当に遅延させて生成したタイミ ングパルスを用いてもよい。即ち、遅延量 Dn (即ち、位相差）の更新及び増分値 Sn の変化が、水平同期信号の基準エッジ以外において起こるようにしても良レ、。但し、 有効映像期間外に行わせるのが望ましい。
[0079] また、実施の形態 2では NTSC方式の例について説明した力 S、 PAL方式や SECA M方式の場合には 2ラインに一度だけ、水平同期信号の基準エッジにおいて遅延量 Dnおよび増分値 Snを更新するなどとすればよい。
[0080] さらに実施の形態 2ではシフトレジスタ 35の段数を 5段とした力 任意の段数であつ てよレ、。シフトレジスタ 35の段数が多いほど、回路規模が大きくなる代わりに fsc、 fh、 fvの標準信号からのずれがより大きい信号に対応することができる。なお、 fscと fhが 規格どおりでない場合には、図 9に見るように、シフトレジスタ 35の出力となるレジスタ 段が初期状態の 3段目から際限なくずれていくが、この場合にはたとえば 1フレーム に 1回の周期で、垂直帰線消去期間内においてシフトレジスタ 35の出力となるレジス タ段を 3段目にリセットするなどとすれば良い。
[0081] 実施の形態 3.
実施の形態 3では、図 10に示したような非標準信号を検出する非標準信号検出手 段を設けた例である。
[0082] 図 11はこの発明の実施の形態 3である映像信号処理装置の構成を示す図である。
図 11において、図 1と同一の符号を付したものは、同一の機能を持つブロックであり 、説明を省略する。タイミング生成回路 4は実施の形態 1で説明した図 3のタイミング 生成回路 4と同じであってもよぐ実施の形態 2で説明した図 7のタイミング生成回路 4 と同じものを用いてもよい。図 11では非標準信号検出回路 37を設けた点が実施の 形態 1、 2と異なる。また、非標準信号検出のためにフレームメモリコントローラ 38は実 施の形態 1、 2のフレームメモリコントローラ 6とは異なる動作を行う。
[0083] 非標準信号検出回路 37は同期分離回路 2から出力される水平同期信号および垂 直同期信号、タイミング生成回路 4で検出されたサンプリング位相、フレームメモリコ ントローラ 6から出力される 1フレーム遅延および 2フレーム遅延のデータを用いて非 標準信号を検出し、検出結果を YC分離回路 17に出力する。 YC分離回路 17は、非 標準信号検出回路 37の検出結果に応じて輝度信号と搬送色信号を生成する方法 を変える。例えば、 YC分離回路 17は非標準信号検出回路 37で非標準信号が検出 された場合には、フレームコムフィルタの動作を停止し、フレームコムフィルタ以外の フィルタを用いて Y信号と C信号を分離する。フレームメモリコントローラ 38は、非標 準信号検出回路 37から各サンプリング点の表示画面上の位置情報を得て、これを 遅延フィルタ 5で遅延させた映像信号とともに、第 1のフレームメモリ 7、第 2のフレー ムメモリ 8、および第 3のフレームメモリ 9に書き込む。
[0084] 図 12はこの発明の実施の形態 3である非標準信号検出回路 37の内部構成を示す 図である。図において、同期分離回路 2で分離された水平同期信号は入力端子 39 を介して水平カウンタ 42、垂直カウンタ 43、および第 1の非標準信号検出回路 44に それぞれ供給される。同様に同期分離回路 2で分離された垂直同期信号は入力端 子 40を介して垂直カウンタ 43と第 1の非標準信号検出回路 44にそれぞれ供給され る。また、タイミング生成回路 4で検出されたサンプリング位相は入力端子 41を介して 第 1の非標準信号検出回路 44に供給される。
[0085] 第 1の非標準信号検出回路 44は、例えば図 13に示すように、反転検出回路 44aと 、垂直同期信号カウンタ 44bと、アップダウンカウンタ 44cと、判定回路 44dとを有する 反転検出回路 44aは、タイミング生成回路 4から出力されるサンプリング位相の最上 位ビット Bを受け、それが反転する度にパルス（反転検出ノ^レス）を出力する。
垂直同期信号カウンタ 44bは、同期分離回路 2から出力される垂直同期信号をそ のカウント入力端子 Cで受け、該垂直同期信号の基準エッジをカウントし、カウント値 が 16となると（即ち、垂直同期信号の基準エッジが 16回検出されると）、検出ノ^レス を出力する。
アップダウンカウンタ 44cは、同期分離回路 2から出力される水平同期信号をその アップカウント入力端子 Uで受け、その基準エッジが検出される度に 1カウントアップ し、反転検出回路 44aから出力されたパルス (反転検出パルス）をダウンカウント入力 端子 Dで受け、該ノ^レスが入力される度に 1カウントダウンし、垂直同期信号カウンタ 44bから出力される検出パルスをリセット入力端子 Rで受け、該検出ノ^レスを受けると 、カウント値を 0にリセットする。アップダウンカウンタ 44cのカウント値はその出力端子 Qから出力され、判定回路 44dに入力される。
半 IJ定回路 44dは、アップダウンカウンタ 44cのカウント値が 2以上または一 2以下とな つたときに非標準信号を検出したと判定し、この判定結果を出力する。判定回路 44d の出力は、第 1の非標準信号検出回路 44による検出結果 (第 1の非標準信号検出 結果）として出力端子 47を介して YC分離回路 17に出力される。
[0086] 水平カウンタ 42は、サンプリングクロックをそのカウント入力端子 Cで受け、 1クロック ごとに 1カウントアップし、水平同期信号をそのリセット入力端子 Rで受け、水平同期 信号の基準エッジが入力されるたびにカウント値を 0にリセットする。 7 平カウンタ 42 のカウント値は表示画面上の水平表示位置に対応する値である。水平カウンタ 42の カウント値はその出力端子 Qから出力され、非標準信号検出回路 37の出力端子 45 を介してフレームメモリコントローラ 38に出力される。
垂直カウンタ 43は、水平同期信号をそのカウント入力端子 Cで受け、水平同期信 号の基準エッジが入力されるたびに 1カウントアップし、垂直同期信号をそのリセット 入力端子 Rで受け、垂直同期信号の基準エッジが入力されるたびにカウント値を 0に リセットする。垂直カウンタ 43のカウント値は表示画面上の垂直表示位置に対応する 値である。垂直カウンタ 43のカウント値はその出力端子 Qから出力され、非標準信号 検出回路 37の出力端子 46を介して、やはりフレームメモリコントローラ 38に出力され る。
[0087] 有効映像期間生成回路 48は、水平カウンタ 42の値に基づいて水平帰線消去期間 を示す 1ビットの信号を生成し、出力端子 49を介してフレームメモリコントローラ 38に 出力する。さらに、水平カウンタ 42の値に基づいて有効映像期間を示す 1ビットの信 号を生成し、第 2の非標準信号検出回路 52に出力する。有効映像期間生成回路 48 が設定する水平帰線消去期間と有効映像期間は互いに重ならない期間であるとし、 水平帰線消去期間は有効映像期間以外の一部または全部の期間であるとする。
[0088] このように、水平カウンタ 42と、有効映像期間生成回路 48とで、有効映像期間を表 わす 2値信号を位置情報として出力する位置情報生成手段を構成しており、水平力 ゥンタ 42と垂直カウンタ 43とで、水平同期信号及び垂直同期信号に基レ、て生成され た表示画面上の位置を表わす多値信号を位置情報として出力する位置情報生成手 段を構成しており、水平カウンタ 42及び有効映像期間生成回路 48の組合せにより 構成される位置情報生成手段と、水平カウンタ 42及び垂直カウンタ 43の組合せによ り構成される位置情報生成手段は、少なくとも水平同期信号に基づいて各サンプリン グ点の位置情報を生成する点で共通している。
[0089] 第 2の非標準信号検出回路 52は、入力端子 45から入力される 1フレーム遅延の映 像信号の水平帰線消去期間、および入力端子 46から入力される 2フレーム遅延の 映像信号の水平帰線消去期間が、有効映像期間生成回路 48で設定された有効映 像期間と時間的に重なる場合に非標準信号を検出したと判定し、この判定結果を第 2の非標準信号検出結果として出力端子 53を介して YC分離回路 17に出力する。 1 フレーム遅延の映像信号および 2フレーム遅延の映像信号の水平帰線消去期間は 、有効映像期間生成回路 48で設定された水平帰線消去期間の情報をフレームメモ リコントローラ 38を介して第 1のフレームメモリ 7、第 2のフレームメモリ 8、および第 3の フレームメモリ 9に書き込むことによって得られたものである。これら 3つのフレームメモ リに水平帰線消去期間の情報を書き込むには、水平帰線消去期間であることを示す 1ビットの信号を各サンプリング点の映像信号とともに書き込むとしても良いし、水平 帰線消去期間にある映像信号が表示画面に現れないことを利用して、この期間の映 像信号の値を水平帰線消去期間を示す固有の値に置き換えるとしても良い。
[0090] 第 3の非標準信号検出回路 54は、入力端子 45から入力される 1フレーム遅延の映 像信号の水平'垂直表示位置、および入力端子 46から入力される 2フレーム遅延の 映像信号の水平 ·垂直表示位置力 水平カウンタ 42と垂直カウンタ 43によって生成 された水平 ·垂直表示位置と一定値以上ずれている場合に非標準信号を検出したと 判定し、この判定結果を第 3の非標準信号検出結果として出力端子 55を介して YC 分離回路 17に出力する。 1フレーム遅延の映像信号および 2フレーム遅延の映像信 号の水平'垂直表示位置は、水平カウンタ 42および垂直カウンタ 43で生成された水 平'垂直表示位置の情報をフレームメモリコントローラ 6を介して第 1のフレームメモリ 7、第 2のフレームメモリ 8、および第 3のフレームメモリ 9に書き込むことによって得ら れたものである。これら 3つのフレームメモリに水平'垂直表示位置の情報を書き込む には、水平'垂直表示位置をあらわす信号を各サンプリング点の映像信号とともに書 き込むとしても良いし、水平帰線消去期間にある映像信号が表示画面に現れないこ とを利用して、この期間の映像信号の値を水平'垂直表示位置をあらわす値に置き 換えるとしても良い。
[0091] このように、非標準信号検出回路 37は 3つの非標準信号検出回路を持っていると する。 YC分離回路 17は 3つの非標準信号検出回路のいずれか 1つが非標準信号 を検出したときには、フレームコムフィルタの動作を停止させるとする。
[0092] 以下では、前記の 3つの非標準信号検出回路が、 fscと fhが規格どおりの関係にな つていない非標準信号を検出することができることを説明する。
[0093] 図 10で見たように、非標準信号では水平同期信号の基準エッジを示す直線 Hと色 副搬送波位相の基準点を示す直線 Pが互いに平行にならない。これは水平周期と基 準点が現れる周期が異なることを意味している。したがって一定期間内における水平 同期信号の基準エッジの数と基準点の数の差が等しくなければ、入力信号は非標準 信号であるといえる。第 1の非標準信号検出回路 44において、基準位相 Bをあらわ す最上位ビットが反転するのは新しい基準点が設定された瞬間に対応しているから、 アップダウンカウンタのカウント値が 2以上または 2以下になるのは、 1水平期間の 間に基準点が 2回以上検出されたか、または 2つの基準点の間に水平同期信号の基 準エッジが 2回以上検出されたかのいずれかの場合である。したがって第 1の非標準 信号検出回路 44に内蔵されているアップダウンカウンタのカウント値によって非標準 信号が検出できることがわかる。
このように、第 1の非標準信号検出回路 44が、水平同期信号に基づいて決まる所 定の周期と、基準点生成回路 30で基準点が生成される周期との差に基づいて非標 準信号を検出している。
[0094] また図 10の（X， Y) = (4， 3)のサンプリング点は直線 Hの近傍の点であり、水平帰 線消去期間に存在する点である。 (X, Y) = (4， 3)は直線 P上の点でもあり、このサ ンプリング点以降の直線 P上の XY座標は、次に直線 Pと直線 Hが互いに交わるまで は Y= 3 X (X— 3)と表すことができる。したがって（Χ， Υ) = (4， 3)から 525回の基 準点が設定された後に現れる映像信号は (Χ， Υ) = (179, 528)となる。同様にして 直線 Ηは Υ= _4 Χ (Χ— 5)と表すことができ、 (X, Υ) = (179, 528)の直前に現れ る直 l H上の点、は（X, Y) = (- 127, 528)となる。した力 Sつて（X, Υ) = (179, 528 )の水平表示位置は 179—（一 127) = 306となる。 NTSC方式における水平帰線消 去期間は水平フロントポーチを含めても通常 10. 9マイクロ秒程度であり、 27MHzク ロックに換算して 300クロック未満であるから、（X, Y) = (179, 528)は有効映像期 間におけるサンプリング点である。 1フレーム前の同じ直線 Ρ上のサンプリング点（X, Υ) = (4, 3)が水平帰線消去期間に存在するサンプリング点であったから、第 2の非 標準信号検出回路 52によって図 10の状態は非標準信号に相当することがわかる。
[0095] 以上のように、第 2の非標準信号検出回路 52は、遅延フィルタ 5から有効映像期間 内の映像信号が出力されるタイミング (有効映像期間生成回路 48の出力によって表 される）と記憶手段（7〜9、 11〜： 19)から有効映像期間内の映像信号が読み出され るタイミング (端子 50， 51を介して供給される 1フレーム遅延映像信号及び 2フレーム 遅延映像信号から検出される）との時間的なずれに基づいて非標準信号を検出して レ、ると言うこともできる。
[0096] 同様にして (X, Υ) = (4, 3)と（X, Υ) = (179, 528)では垂直表示位置は同じで あるが、水平表示位置が 300クロック以上違うので、しきい値を適当に決めれば、水 平'垂直表示位置の違いによって第 3の非標準信号検出回路 54によっても非標準信 号が検出できることがわかる。
[0097] 以上のように、第 3の非標準信号検出回路 54は、遅延フィルタ 5で遅延させた映像 信号の位置情報（水平カウンタ 42及び垂直カウンタ 43の出力によって表される）と、 記憶手段（7〜9、 11〜： 16)から読み出される位置情報 (端子 50， 51を介して供給さ れる 1フレーム遅延映像信号及び 2フレーム遅延映像信号から得られる）の違いに基 づいて非標準信号を検出していると言うこともできる。
第 2の非標準信号検出回路 52と第 3の非標準信号検出回路 54は、遅延フィルタ 5 で遅延させた映像信号に関連付けられた位置情報 (水平カウンタ 42及び垂直カウン タ 43の出力、又は有効映像期間生成回路 48の出力）と、記憶手段（7〜9、 11〜： 16 )から読み出された映像信号に関連付けられた位置情報との比較結果に基づいて非 標準信号を検出する点で共通している。
[0098] なお、直線 Η上のサンプリング点（X, Υ) = (- 127, 528)の X座標の値が負の値と なっているが、実施の形態 1で述べたように（X, Y) = (x, y)と（X, Y) = (x— 1716, y+ 1)と同じ点であると考えられるから、（X, Y) = (— 127, 528)は正確には（X, Υ) = (1589, 527)のことである。
[0099] 以上、実施の形態 3では異なる 3つの非標準信号検出回路を用いたが、 3つのうち 任意の 1つだけを用いても良いし、任意の 2つを併用するとしても良い。
[0100] また、実施の形態 3では、有効映像期間生成回路 48はフレームメモリコントローラ 3 8に水平帰線消去期間を表す信号を出力し、第 2の非標準信号検出回路 52に有効 映像期間を表す信号を出力するとしたが、逆にフレームメモリコントローラ 38に有効 映像期間を表す信号を出力し、第 2の非標準信号検出回路 52に水平帰線消去期間 を表す信号を出力するとしてもよい。
[0101] 実施の形態 3では、色副搬送波周波数、水平周波数、および垂直周波数の値が所 定の比になっていない非標準信号を検出する非標準信号検出回路を備えるため、 非標準信号検出結果に応じて YC分離手段の動作を変えることにより、非標準信号 であっても精度良く YC分離を行うことができる。
[0102] 実施の形態 4.
実施の形態 1、 2におけるフレームメモリコントローラ 6はサンプリング位相に基づい てフレームメモリのリード.ライトアドレスを決めていた力 S、実施の形態 4は水平同期信 号および垂直同期信号に基づいてフレームメモリのリード'ライトアドレスを決める例を 示したものである。
[0103] 図 14はこの発明の実施の形態 4である映像信号処理装置の構成を示す図である。
図 14において、図 1と同一の符号を付したものは、同一の機能を持つブロックであり 、説明を省略する。
[0104] 図 14ではフレームメモリとして SDRAM (同期式 DRAM) 59を用いる。 1フレーム 遅延、および 2フレーム遅延のデータは SDRAM59内の異なる記憶領域に格納され る。
[0105] ライトタイミングコントローラ 56は、同期分離回路 2から出力される水平同期信号お よび垂直同期信号に基づいて、有効映像期間を設定し、有効映像期間においてィ ネーブル状態となるライトイネーブル信号を、遅延フィルタ 5において遅延させた映像 信号とともに SDRAMコントローラ 58に出力する。さらに、有効映像期間内の一部期 間の映像信号の値を、タイミング生成回路 4から出力されるサンプリング位相の値に 置き換える。
[0106] リードタイミングコントローラ 57は、同期分離回路 2から出力される水平同期信号と 垂直同期信号、タイミング生成回路 4で検出したサンプリング位相、および SDRAM コントローラ 58から出力される 1フレーム遅延の映像信号と 2フレーム遅延の映像信 号に含まれるサンプリング位相情報に基づいて、 1フレーム遅延の映像信号を読み 出す第 1のリードィネーブル信号と 2フレーム遅延の映像信号を読み出す第 2のリー ドィネーブル信号を生成し、 SDRAMコントローラ 58を介して 1フレーム遅延の映像 信号、および 2フレーム遅延の映像信号を SDRAM59から読み出す。
[0107] SDRAMコントローラ 58は、ライトタイミングコントローラ 56から出力されるライトイネ 一ブル信号に基づいて、有効映像期間内に存在する映像信号 (一部がサンプリング 位相に置き換えられている）を SDRAM59に書き込む。また、リードタイミングコント口 ーラ 57から出力される第 1のリードイネ一ブル信号力 Sイネ一ブル状態になるたびに、 SDRAM59から 1フレーム遅延の映像信号を書き込んだ順番どおりに読み出し、第 2のリードィネーブル信号がィネーブル状態になるたびに、 SDRAM59力ら 2フレー ム遅延の映像信号を書き込んだ順番どおりに読み出してそれぞれリードタイミングコ ントローラ 57に出力する。
[0108] 実施の形態 4では、 SDRAM59が、遅延フィルタ 5で遅延させた映像信号およびサ ンプリング位相検出手段（31)で検出されたサンプリング位相を記憶する記憶手段と して用いられている。
ライトタイミングコントローラ 56と SDRAMコントローラ 58とで、水平同期信号および 垂直同期信号に基づいて SDRAM59に対する映像信号およびサンプリング位相の 書き込みを制御する書き込み制御手段として用いられてレ、る。
また、リードタイミングコントローラ 57と SDRAMコントローラ 58とで、水平同期信号 と垂直同期信号に基づいて SDRAM59からサンプリング位相を読み出し、 SDRAM 59から読み出されたサンプリング位相とサンプリング位相検出手段（ 31 )で検出され たサンプリング位相との比較結果に基づいて SDRAM59から映像信号を読み出す タイミングを決定する読み出し制御手段として用いられている。
[0109] 非標準信号検出回路 60は、リードタイミングコントローラ 57から 1フレーム遅延の映 像信号および 2フレーム遅延の映像信号のリードタイミングに関する情報を得て、非 標準信号を検出する。非標準信号の検出結果は YC分離回路 17に出力され、 YC分 離回路 17は非標準信号が検出された場合にはフレームコムフィルタの動作を停止 する。
[0110] 以下、実施の形態 4である映像信号処理装置の動作を説明する。
[0111] ライトタイミングコントローラ 56は水平同期信号および垂直同期信号の基準エッジ から各サンプリング点の水平表示位置、垂直表示位置を検出して有効映像期間を設 定する。水平表示位置は水平同期信号の基準エッジが検出されてから経過したクロ ック数を表し、垂直表示位置は垂直同期信号の基準エッジが検出されてから検出さ れた水平同期信号の基準エッジの数を表す値である。以下では各サンプリング点の 水平表示位置が H、垂直表示位置が Vであるとき、その点の座標を（H, V)で表すと する。ライトタイミングコントローラ 56は HV座標が 200≤H< 1680、かつ 18≤V< 2 60である期間内に存在するサンプリング点を有効映像期間内のサンプリング点であ るとする。またライトタイミングコントローラ 56は、 200≤H≤201であるサンプリング点 については、映像信号の値を、 H = 200であるサンプリング点における Tおよび Bの 値に置き換えて SDRAMコントローラ 58に出力する。仮に映像信号を 10ビットの値 で表すとすると、 Tは 11ビット、 Bは 1ビットの値であるから、 T、 Βを SDRAM59に書き 込むには少なくとも 2つのサンプリング点の映像信号を置き換える必要がある。これに より SDRAM59に記憶されている映像信号の各ラインの先頭 2ワードはサンプリング 位相情報を表すことになる。
[0112] 一方、リードタイミングコントローラ 57は、（Η, V) = (200, 17)の位置において第 1 のリードィネーブル信号を 2クロック分だけイネ一ブル状態にする。前述したライトタイ ミングコントローラ 56の動作により、第 1のリードィネーブル信号に対応して SDRAM コントローラ 58から出力されるのは、 1フレーム前の（H, V) = (200, 18)の位置にお ける Tおよび Bの値である。以下、 SDRAMコントローラ 58力、ら得た 1フレーム遅延の Tおよび Bの値を Tl、 B1と書く。同様に Tl、 B1と区別するために、タイミング生成回 路 4からリードタイミングコントローラ 57に出力される Tおよび Bの値を T0、 BOと書く。 リードタイミングコントローラ 57は TOと T1が等しぐ BOと B1が異なる値になるタイミン グを検出し、それから 1480クロックにわたって第 1のリードィネーブル信号をイネーブ ル状態にする。 1480クロックの最後の 2クロック分は、 （H, V) = (200, 19)における T1および B1の値が読み出すためのものである。以下同様に T0、 Tl、 B0、 Blの値 を比較し、その比較結果に基づいて第 1のリードィネーブル信号を生成する。
[0113] 第 2のリードィネーブル信号の生成方法についても同様である力 S、 2フレーム遅延 の Tおよび Bの値を T2、 Β2と書くとき、 TOと Τ2力 S等しく、かつ B0と B2が等しい値に なるタイミングを検出する点のみが第 1のリードィネーブル信号の生成方法と異なる。
[0114] 以上のような動作により、入力映像信号が標準信号の場合には、正確な 1フレーム 遅延および 2フレーム遅延のデータが得られる。これを図 15及び図 16を参照して説 明する。説明にあたり、タイミング生成回路 4は実施の形態 2の図 7で述べた構成を持 つとする。
[0115] 図 15及び図 16で ίま fsc = 227. 5Xfh、 fh=262. 5Xfv、 fs = 1716. 25Xfh力 S 成り立つ場合を考える。図 15及び図 16は図 6と同様の図であるが、格子点の右下に 遅延量 Dnの代わりに HV座標を示した。図 15及び図 16では (X, Y) = (6, 2)にお ける T、 Βの値を Τ=2、 Β = 0とし、 HV座標を（Η, V) = (0, 16)とした。また直線 Pは Y=4X (X— 2)とし、直線 Ηは Υ=4Χ (X— 5)とした。このとき遅延フィルタ 5によつ て Τ= 3であるサンプリング点に一致する点を結んだ直線 Ρ3は Υ=4Χ (Χ—7) +2と なる。 （X, Υ) = (6, 2)から（X, Υ) = (5, 3)の間にあるサンプリング点では (X, Υ) = (2, 0)で検出された D1 = 0が使用される。同様にして実施の形態 2で述べた動作 により（X, Y) = (6, 3)からは（X, Υ) = (3, 1)で検出された D2 = 16(4分の 1クロッ クに相当）、 S2 = 0が用いられる。したがって (X， Y) = (6， 3)のサンプリング位相は T=l、 B =lとなる。以下同様である。
[0116] 図 16は 131≤Χ≤140、 525≤Υ≤ 531の範囲を示したものであり、図 15から約 1 フレーム後のタイミングに相当するサンプリング点の状態を示している。以下、直線 Ρ 3上の点（X, Υ) = (8, 6)を点 Cとする。また、直線 Ρ3は Υ=4Χ (Χ_7) +2である 力、ら、 (X, Υ) = (139， 530)では Τ=3である。以下、 (X, Υ) = (139, 530)を点、 Fと する。点 Cでは B = 0であるから、偶数である 524個の基準点が検出された後に現れ る点 Fにおいても B = 0である。さらに直線 Hは Y=4 X (X— 5)であり、（X, Υ) = (13 7. 5, 530)を通る力 、点 Fの Η座標は 1である。さらに点 Cでは V= 20であり、 524 個の水平同期信号の基準エッジが検出された後に現れる点 Fでは、 525個の水平同 期信号の基準エッジが検出される間に 2個の垂直同期信号の基準エッジが検出され ることを考慮して V= 19となる。以下同様にして図 16に示した各サンプリング点の T、 Β、 Η、 Vの値がわ力、る。
[0117] さて、ライトタイミングコントローラ 56は HV座標が 200≤Η< 1680、かつ 18≤V< 260である期間内に存在するサンプリング点を SDRAM59に書き込む力 図 15に 示される領域内のサンプリング点のうち、ライトイネーブルが最初にィネーブル状態と なるのは（H， V) = (200, 18)となる点であり、（X, Y) = (206, 4)がこの点に相当 する。このとき Τ = 201、 Β = 0であるから、前述した動作により（Χ， Υ) = (206, 4)お よび (X, Υ) = (207, 4)のサンプリング点における映像信号の代わりに Τ= 207、 Β =0の値が SDRAM59に書き込まれる。
[0118] 一方リードタイミングコントローラ 57は、（Η, V) = (200, 17)の位置において第 1の リードィネーブル信号が最初にィネーブル状態になる。図 16に示される領域内のサ ンプリング点、におレヽて（H, V) = (200, 17)となる点、は、 (X, Y) = (337, 528)であ り、このとき SDRAM59からは SDRAMコントローラ 58を介して、 T = 201、 Β = 0の 値が読み出される。 （X, Υ) = (337, 528)後に最初に Τ= 201、 B = lとなる点は、 1 716クロック後の（X, Υ) = (337, 529)である。この点の HV座標は（Η, V) = (199 , 18)であるから、 SDRAM59に対する書き込みを開始した（X, Y) = (206, 4)の H V座標とほぼ等しぐ色副搬送波位相が 180度シフトする 1フレーム遅延の映像信号 力 SSDRAM59から読み出されていることがわかる。第 2のリードィネーブル信号を用 レ、て 2フレーム遅延の映像信号を読み出す場合も同様である。
[0119] 次に非標準信号が入力された場合の動作を図 17及び図 18を参照して説明する。
図 17及び図 18では実施の形態 2の図 10と同じぐ fs = 1715. 75 X fh= 27MHzで あるとし、 fs = 10298 ÷ 1365 X fscである場合を考える。図 17及び図 18では（X， Y ) = (5, 2)における T、 Βの値を Τ=0、 Β = 0とし、 HV座標を（Η, V) = (0， 16)とし た。また直線 Pは Y= 3 X (X— 3)とし、直線 Ηは Υ=— 4 Χ (X— 5)とした。図 17にお いて遅延フィルタ 5によって Τ= 0であるサンプリング点に一致する点を結んだ直線 Ρ 0は丫= 3 一5) + 2となる。同様にして図 17では図示されないが、遅延フィルタ 5 によって Τ= 1407であるサンプリング点に一致する点を結んだ直線 P1407は Υ= 3 X (X— 1412) + 2となる。
[0120] 図 18は図 17から約 1フレーム後のタイミングに相当するサンプリング点の状態を示 してレ、る。図中の直線 P1407を基準として、図 16の場合と同様に各サンプリング点 の Τおよび Βの値がわかる。同様に直線 Ηを基準として各サンプリング点の HV座標 力わ力、る。
[0121] 図 17に示される領域内のサンプリング点のうち、ライトイネーブルが最初にイネーブ ル状態となる（H， V) = (200, 18)に相当する点は (X， Y) = (204, 4)である。また このとき T= 198、 Β = 0であり、前述した動作により（Χ， Υ) = (204, 4)および（Χ， Υ ) = (205, 4)のサンプリング点における映像信号の代わりに Τ= 198、 Β = 0の値が SDRAM59に書き込まれる。
[0122] 一方、図 18に示される領域内のサンプリング点において（Η, V) = (200, 17)とな る点は、（X, Υ) = (73, 528)であり、このとき SDRAM59からは SDRAMコントロー ラ 58を介して、 T= 198、 B = 0の値が読み出される。 （X, Y) = (73, 528)後に最初 に T= 198、 B = lとなる点、は、 1922クロック後の（X, Y) = (279, 529)である。この 点の HV座標は（H, V) = (406, 18)であるから、 SDRAM59に対する書き込みを 開始した (X, Y) = (204, 4)の HV座標と 200以上の差があり、色副搬送波位相が 1 80度シフトする点が 1フレーム遅延からさらに 200クロック以上遅延させた点にあるこ とを示している。
[0123] 図 15、図 16で見たように、標準信号では（H, V) = (200, 17)である点から約 171 6クロック後に Tが等しく Bが異なる点が見つかるのに対して、図 17及び図 18のような 非標準信号では 1922クロックと 1716クロックから大きくずれたタイミングで Tが等しく Bが異なる点が見つかる。
[0124] このようにして、非標準信号検出回路 60は、 SDRAMコントローラ 58を介してリード タイミングコントローラ 57が Tl、 B1を読み出してから、次にリードィネーブル信号がィ ネーブル状態になるまでのクロック数をリードタイミングコントローラ 57から得ることに よって、非標準信号を検出することができる。すなわち、（H, V) = (200, 17)である 点を基準として、 TOと T1が等しくかつ B0と B1が異なる点が見つかるまでの時間が 1 716クロックから一定数以上ずれている場合に入力映像信号は非標準信号であると 判定する。同様に (H, V) = (200, 17)である点を基準として、 TOと T2が等しくかつ B0と B2も等しい点が見つかるまでの時間が 1716クロックから一定数以上ずれてい る場合にも入力映像信号は非標準信号であると判定する。
[0125] 以上のように、本実施の形態の非標準信号検出回路 60は、 （タイミング生成回路 4 内の）サンプリング位相検出手段 31で検出したサンプリング位相と、記憶手段（SDR AM59)から読み出されるサンプリング位相との比較結果に基づいて非標準信号を 検出する。
[0126] 実施の形態 4では、有効映像期間内の映像信号のみを SDRAM59に書き込むた め、実施の形態 1、 2に比べてフレームメモリの容量を削減することが可能である。

Claims

請求の範囲
[1] クロック信号によりサンプリングされた映像信号から輝度信号と搬送色信号を分離 する映像信号処理装置において、
前記搬送色信号の生成に用いられた色副搬送波の瞬時位相に相当する値を検出 する色副搬送波位相検出手段と、
前記色副搬送波位相検出手段の検出結果に基づいて、所定の周期ごとに色副搬 送波位相の基準点を生成する基準点生成手段と、
前記基準点生成手段で生成された前記基準点と前記クロック信号の位相差を 1クロ ック周期未満の単位で検出する位相差検出手段と、
前記位相差検出手段で検出された前記位相差に基づいて各サンプリング点の映 像信号を遅延させる遅延手段と、
前記色副搬送波位相検出手段の検出結果に基づいて、前記遅延手段で遅延させ た映像信号のサンプリング位相を検出するサンプリング位相検出手段と、
前記遅延手段で遅延させた映像信号を記憶する記憶手段と、
前記サンプリング位相検出手段で検出されたサンプリング位相に基づレ、て前記記 憶手段に対する映像信号の書き込みおよび読み出しを制御するメモリ制御手段と、 少なくとも前記記憶手段から読み出された映像信号を利用して、輝度信号と搬送色 信号を生成する YC分離手段と
を備えたことを特徴とする映像信号処理装置。
[2] 前記位相差検出手段で検出された位相差を時系列で保持する位相差保持手段と 有効映像期間外の所定のタイミングで前記位相差保持手段から読み出す位相差 を更新する位相差選択手段とをさらに備えており、
前記遅延手段は、前記位相差選択手段によって選択された位相差に基づいて各 サンプリング点の映像信号を遅延させる
ことを特徴とする請求項 1に記載の映像信号処理装置。
[3] 水平同期信号に基づいて決まる所定の周期と、前記基準点生成手段で基準点が 生成される周期との差に基づいて非標準信号を検出する非標準信号検出手段を備 え、
前記 YC分離手段は前記非標準信号検出手段の検出結果に応じて輝度信号と搬 送色信号を生成する方法を変えることを特徴とする請求項 1に記載の映像信号処理 装置。
[4] 少なくとも水平同期信号に基づいて各サンプリング点の位置情報を生成する位置 情報生成手段と、
前記遅延手段で遅延させた映像信号に関連付けられた位置情報と、前記記憶手 段から読み出された映像信号に関連付けられた位置情報との比較結果に基づいて 非標準信号を検出する非標準信号検出手段とを備えており、
前記 YC分離手段は前記非標準信号検出手段の検出結果に応じて輝度信号と搬 送色信号を生成する方法を変えることを特徴とする請求項 1に記載の映像信号処理 装置。
[5] 前記位置情報生成手段で生成される位置情報は、有効映像期間を表す 2値信号 であり、
前記非標準信号検出手段は、前記遅延手段から有効映像期間内の映像信号が出 力されるタイミングと前記記憶手段から有効映像期間内の映像信号が読み出される タイミングとの時間的なずれに基づいて非標準信号を検出する
ことを特徴とする請求項 4に記載の映像信号処理装置。
[6] 前記位置情報生成手段で生成される位置情報は、水平同期信号および垂直同期 信号に基づいて生成された表示画面上の位置を表す多値信号であり、
前記記憶手段には、前記遅延手段で遅延させた映像信号とともに、前記位置情報 生成手段で生成された位置情報が記憶されており、
前記非標準信号検出手段は、前記遅延手段で遅延させた映像信号の位置情報と 、前記記憶手段力 読み出される位置情報の違いに基づいて非標準信号を検出す る
ことを特徴とする請求項 4に記載の映像信号処理装置。
[7] クロック信号によりサンプリングされた映像信号から輝度信号と搬送色信号を分離 する映像信号処理装置において、 前記搬送色信号の生成に用いられた色副搬送波の瞬時位相に相当する値を検出 する色副搬送波位相検出手段と、
前記色副搬送波位相検出手段の検出結果に基づいて、所定の周期ごとに色副搬 送波位相の基準点を生成する基準点生成手段と、
前記基準点生成手段で生成された前記基準点と前記クロック信号の位相差を 1クロ ック周期未満の単位で検出する位相差検出手段と、
前記位相差検出手段で検出された前記位相差に基づいて各サンプリング点の映 像信号を遅延させる遅延手段と、
前記色副搬送波位相検出手段の検出結果に基づいて、前記遅延手段で遅延させ た映像信号のサンプリング位相を検出するサンプリング位相検出手段と、
前記遅延手段で遅延させた映像信号および前記サンプリング位相検出手段で検 出されたサンプリング位相を記憶する記憶手段と、
水平同期信号および垂直同期信号に基づいて前記記憶手段に対する映像信号 およびサンプリング位相の書き込みを制御する書き込み制御手段と、
前記水平同期信号と前記垂直同期信号に基づいて前記記憶手段からサンプリン グ位相を読み出し、前記記憶手段から読み出されたサンプリング位相と前記サンプリ ング位相検出手段で検出されたサンプリング位相との比較結果に基づレ、て前記記憶 手段から映像信号を読み出すタイミングを決定する読み出し制御手段と、
少なくとも前記記憶手段から読み出された映像信号を利用して、輝度信号と搬送色 信号を生成する YC分離手段と
を備えたことを特徴とする映像信号処理装置。
前記位相差検出手段で検出された位相差を時系列で保持する位相差保持手段と 有効映像期間外の所定のタイミングで前記位相差保持手段から読み出す位相差 を更新する位相差選択手段とをさらに備えており、
前記遅延手段は、前記位相差選択手段によって選択された位相差に基づいて各 サンプリング点の映像信号を遅延させる
ことを特徴とする請求項 7に記載の映像信号処理装置。 [9] 水平同期信号に基づいて決まる所定の周期と、前記基準点生成手段で基準点が 生成される周期との差に基づいて非標準信号を検出する非標準信号検出手段を備 え、
前記 YC分離手段は前記非標準信号検出手段の検出結果に応じて輝度信号と搬 送色信号を生成する方法を変えることを特徴とする請求項 7に記載の映像信号処理 装置。
[10] 前記サンプリング位相検出手段で検出したサンプリング位相と、前記記憶手段から 読み出されるサンプリング位相との比較結果に基づいて非標準信号を検出する非標 準信号検出手段とを備え、
前記 YC分離手段は前記非標準信号検出手段の検出結果に応じて輝度信号と搬 送色信号を生成する方法を変えることを特徴とする請求項 7に記載の映像信号処理 装置。
[11] 少なくとも水平同期信号に基づいて各サンプリング点の位置情報を生成する位置 情報生成手段と、
前記遅延手段で遅延させた映像信号に関連付けられた位置情報と、前記記憶手 段から読み出された映像信号に関連付けられた位置情報との比較結果に基づいて 非標準信号を検出する非標準信号検出手段とを備えており、
前記 YC分離手段は前記非標準信号検出手段の検出結果に応じて輝度信号と搬 送色信号を生成する方法を変えることを特徴とする請求項 7に記載の映像信号処理 装置。
[12] 前記位置情報生成手段で生成される位置情報は、有効映像期間を表す 2値信号 であり、
前記非標準信号検出手段は、前記遅延手段から有効映像期間内の映像信号が出 力されるタイミングと前記記憶手段から有効映像期間内の映像信号が読み出される タイミングとの時間的なずれに基づいて非標準信号を検出する
ことを特徴とする請求項 11に記載の映像信号処理装置。
[13] 前記位置情報生成手段で生成される位置情報は、水平同期信号および垂直同期 信号に基づいて生成された表示画面上の位置を表す多値信号であり、 前記記憶手段には、前記遅延手段で遅延させた映像信号とともに、前記位置情報 生成手段で生成された位置情報が記憶されており、
前記非標準信号検出手段は、前記遅延手段で遅延させた映像信号の位置情報と 、前記記憶手段力 読み出される位置情報の違いに基づいて非標準信号を検出す る
ことを特徴とする請求項 11に記載の映像信号処理装置。
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