JP2002064840A

JP2002064840A - 映像信号用デコーダ装置及びデコード処理におけるライン周波数の最適化方法

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Publication number: JP2002064840A
Application number: JP2000252185A
Authority: JP
Inventors: Kenji Komori; 賢二小森
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2000-08-23
Filing date: 2000-08-23
Publication date: 2002-02-28

Abstract

(57)【要約】【課題】フリーランクロックを用いた映像信号用デコ
ーダ装置において、Ｙ／Ｃ分離櫛形フィルタを構成する
場合に、ライン相関関係が最適となるライン周波数を算
出して１遅延線当たりのディレイ量を適正値に自動調整
することで画質を向上させる。【解決手段】映像信号用デコーダ装置１において、複
合映像信号をディジタル信号に変換してから櫛形フィル
タで輝度信号と色信号とに分離する。そして、同期信号
を分離するとともに、分離された水平同期信号からライ
ン周波数ｆhの平均値を求める同期分離回路４と、櫛形
フィルタにより分離された搬送色信号を復調するための
色復調回路を設ける。ライン周波数ｆhの平均値と、櫛
形フィルタを構成する遅延線のディレイ量（現在値）と
から複合映像信号に対するサンプリングポイントのずれ
量を算出してこれを相殺し又は低減するために遅延線の
ディレイ量を可変制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、映像信号のデコー
ド処理にフリーランクロックを用いたシステムにおいて
Ｙ／Ｃ分離用櫛形フィルタを構成する場合に、常に最適
なライン周波数が得られるように、櫛形フィルタを構成
する遅延線の遅延量を自動調整することで当該櫛形フィ
ルタの性能を最大限に発揮させ、Ｙ／Ｃ分離性能や画質
を向上させるための技術に関する。

【０００２】

【従来の技術】ＮＴＳＣ（Ｎational Ｔelevision Ｓys
tem Ｃommittee）方式やＰＡＬ（Ｐhase Ａlternation
by Ｌine）方式のコンポジット信号（複合映像信号）を
輝度信号（Ｙ）及び色信号（Ｃｒ、Ｃｂ）に、あるいは
ＲＧＢ信号に変換するデコーダ回路が知られている。例
えば、クロック信号をライン周波数（水平線周波数）や
搬送波に同期させて発生させるシステムの場合（所謂ラ
インロック方式では、複合映像信号中の水平同期信号に
同期し、１水平走査期間「１Ｈ」中でのサンプリング用
クロックを生成する。）には、アナログ構成のクロック
信号生成回路が必要となりデコーダ用ＩＣの構成が複雑
化したり（１チップ化しにくい等の不都合がある。）、
外付け部品を必要とする分コスト面で不利になる。

【０００３】そこで、フリーラン（自走発振式）クロッ
クシステムが提案されており、この場合には本システム
において櫛形フィルタを如何にして実現するかが焦点と
なる。

【０００４】図１３は３ライン型櫛形フィルタの構成例
ａを示したものである。

【０００５】入力端子ｂに供給される複合映像信号「ｃ
ｏｍｐ」が初段の遅延線ｄ１に送られるとともに、加算
器ｃに供給される。

【０００６】遅延線ｄ１の出力信号については、３つに
分岐して、その１つが後段の遅延線ｄ２に送出される。
そして、残り２つの信号のうちの１つが加算器ｅに送出
され、他方が係数「２」の乗数器ｆを介して加算器ｃに
送られる。

【０００７】また、遅延線ｄ２の出力信号は加算器ｃに
送られるが、当該加算器ｃは３入力１出力とされてい
て、乗数器ｆの出力信号から入力信号「ｃｏｍｐ」や遅
延線ｄ２の出力信号を引き算したものを出力として乗数
器ｇに送出する。

【０００８】乗数器ｇの係数は「１／４」であり、当該
乗数器は加算器ｃからの信号に対して当該係数を掛け算
した出力を出力端子ｈに送出するとともに、加算器ｅに
送る。

【０００９】加算器ｅは２入力１出力とされ、遅延線ｄ
１の出力信号から乗数器ｇの出力信号を引き算した出力
を出力端子ｉに出力する。

【００１０】尚、図では遅延線ｄ１、ｄ２について「１
Ｈ／２ＨＤＬ」と記しているが、これは、各遅延線の遅
延量がＮＴＳＣ方式の場合「１Ｈ」であり、ＰＡＬ方式
の場合に「２Ｈ」であることを意味する（これは、ＰＡ
Ｌ方式においてＲ−Ｙ信号については走査線毎に位相反
転してこれとＢ−Ｙ信号とで副搬送波を直角変調してい
るので、１つ飛びの２ラインについて相関をとる必要性
に依拠する。）。

【００１１】櫛形フィルタの原理は、前後のライン相関
を利用したものであり、ＮＴＳＣ信号のＹ／Ｃ分離につ
いてみると、複合映像信号中の色副搬送波がライン毎に
位相反転した関係になっていること及びテレビ信号では
比較的Ｖ（垂直）方向の相関性が高いことを利用して、
あるライン（現ライン）を基準として前後のライン（過
去及び未来のライン）の信号を足し引きすることで色副
搬送波を取り出すことができる。

【００１２】図１４はその説明図であり、同図の左側に
３ラインについての搬送波（色副搬送波）を概略的に示
している。尚、各波形は、第「ｎ＋１（２）」ライン、
第ｎライン、第「ｎ−１（２）」ラインについてそれぞ
れ示しており、（２）はＰＡＬ方式の場合である。つま
り、ＮＴＳＣ方式ではｎ＋１、ｎ、ｎ−１の３ラインの
信号が使用され、ＰＡＬ方式では、ｎ＋２、ｎ、ｎ−２
の３ラインが使用される。

【００１３】また、右側の図は第ｎラインを基準とした
各ラインの搬送波信号の位相関係を示したベクトル図で
ある。第ｎラインの信号について横軸の右方向を向いた
ベクトル「Ｖ（ｎ）」としているので、第「ｎ＋１
（２）」ラインや第「ｎ−１（２）」ラインの各搬送波
を示すベクトル「Ｖ（ｎ±１（２））」は横軸上におい
てＶ（ｎ）とは反対方向（図の左方向）を向いている。

【００１４】よって、各ラインの搬送波について位相を
揃えた上で足し合わせて平均化することで色副搬送波を
得ることができる。図１３では、遅延線ｄ１の出力信号
を２倍したものから入力信号「ｃｏｍｐ」及び遅延線ｄ
２の出力信号を引く（「−１」倍することにより位相反
転して加算することと等価である。）ことにより位相の
揃った４倍分の信号が得られるので、これに乗数器ｇの
「１／４」を乗じることで振幅を規定レベルにしたクロ
マ信号成分「Ｃ」を得ることができる。尚、輝度信号
「Ｙ」については遅延線ｄ１から出力される複合映像信
号からクロマ信号成分を差し引いたものとして得られ
る。

【００１５】ところで、このような櫛形フィルタを用い
たデコードシステムをフリーランクロックで実現する手
法については、例えば、特開平１１−３５５７９９号公
報に示されており、これにはライン間の相関関係によっ
て生じる振幅を補正することで性能を向上させるように
した構成が示されている。

【００１６】

【発明が解決しようとする課題】しかしながら、従来の
回路では、信号の振幅補正に際して位相差が大きくなる
と補正量が増加し、画質を損なう虞があるという問題が
生じる。

【００１７】これは、フリーランクロックシステムにお
いて、サンプリングポイントのずれと、ｆsc（色副搬送
波周波数）とｆh（水平線周波数）との間の規定関係に
おけるずれが問題となり、両者が足し合わされることに
より合計のずれ量が大きくなってしまうことに起因す
る。

【００１８】図１５はサンプリングポイントの位相ずれ
とライン間の関係について示すものであり、同図の左側
に３ラインについての搬送波を概略的に示し、図の右側
には第ｎラインを基準とした各ラインの搬送波信号の位
相関係をベクトル図として示している。尚、各ラインの
意味等については図１４において説明した通りである。

【００１９】この例では、第ｎラインの搬送波に対して
第「ｎ＋１（２）」ラインの搬送波が「−α」の位相ず
れをもち、また、第ｎラインの搬送波に対して第「ｎ−
１（２）」ラインの搬送波が「＋α」の位相ずれをもっ
ている。例えば、入力信号について１ライン当たりの
（サンプリング）クロック数が８５８．５であるとした
時、１Ｈ遅延線のディレイ量（遅延量）を８５８クロッ
ク分とすると、両者の差、０．５クロック分の誤差が生
じることになる（つまり、この場合のαは０．５クロッ
ク分の位相差に相当する。）。

【００２０】よって、ベクトル図において、第「ｎ＋１
（２）」ラインの搬送波については、ベクトル「Ｖ（−
α）」に示すように、ベクトル「Ｖ（ｎ）」の反相軸
（「−Ｖ（ｎ）」を含む横軸）に対してαだけ位相が遅
れ、また、第「ｎ−１（２）」ラインの搬送波について
は、ベクトル「Ｖ（＋α）」に示すように、ベクトル
「Ｖ（ｎ）」の反相軸に対してαだけ位相が進んでいる
ことが分かる。

【００２１】図１６はライン周波数と色副搬送波周波数
との間の規定関係に関する誤差について説明するための
図であり、同図の左側に３ラインについての搬送波を概
略的に示し、図の右側には第ｎラインを基準とした各ラ
インの搬送波信号の位相関係をベクトル図として示して
いる。尚、各ラインの意味等については図１４において
説明した通りである。

【００２２】図示するように、第ｎラインの搬送波に対
して第「ｎ＋１（２）」ラインの搬送波が「−β」の位
相ずれをもち、また、第ｎラインの搬送波に対して第
「ｎ−１（２）」ラインの搬送波が「＋β」の位相ずれ
をもっている。例えば、ＮＴＳＣ方式では、「ｆsc＝９
１０／４・ｆh」の関係がフォーマット上で規定され、
櫛形フィルタについてもこれを前提として構成される
が、信号によっては、「ｆsc＝（９１０／４＋β）・ｆ
h」のように、誤差が生じる。

【００２３】よって、ベクトル図において、第「ｎ＋１
（２）」ラインの搬送波については、ベクトル「Ｖ（−
β）」に示すように、ベクトル「Ｖ（ｎ）」の反相軸
（「−Ｖ（ｎ）」を含む横軸）に対してβだけ位相が遅
れ、また、第「ｎ−１（２）」ラインの搬送波について
は、ベクトル「Ｖ（＋β）」に示すように、ベクトル
「Ｖ（ｎ）」の反相軸に対してβだけ位相が進んでいる
ことが分かる。

【００２４】図１７は、図１５や図１６に示した位相ず
れを合計した誤差が位相ずれとして発生する様子を示し
たものである。

【００２５】左図に示すように、第ｎラインの搬送波に
対して第「ｎ＋１（２）」ラインの搬送波が「−（α＋
β）」の位相ずれをもち、また、第ｎラインの搬送波に
対して第「ｎ−１（２）」ラインの搬送波が「＋（α＋
β）」の位相ずれをもっており、右側のベクトル図にお
いて、第「ｎ＋１（２）」ラインの搬送波については、
ベクトル「Ｖ（−（α＋β））」に示すように、ベクト
ル「Ｖ（ｎ）」の反相軸（「−Ｖ（ｎ）」を含む横軸）
に対して「α＋β」だけ位相が遅れ、また、第「ｎ−１
（２）」ラインの搬送波については、ベクトル「Ｖ（＋
（α＋β））」に示すように、ベクトル「Ｖ（ｎ）」の
反相軸に対して「α＋β」だけ位相が進んでいることが
分かる。

【００２６】例えば、上記αの位相誤差（サンプリング
ポイントのずれに起因する。）が０．５クロック分であ
って、上記βの位相誤差（ｆscとｆhとの関係が規定式
からずれることに起因する。）が０．３クロック分であ
る仮定すると、合計で０．８クロック分のずれとなる。
この場合に、例えば、１Ｈ遅延線のディレイ量を１クロ
ック分だけずらすことによって「１−０．８＝０．２」
クロック分に縮小する（理想的にはずれ量をゼロに補正
することが望ましい。）ような手段を講じる必要がある
が、従来の回路にはその機能がないか又は回路設計によ
り位相ずれを調整する方法に止まっている。

【００２７】そこで、本発明は、フリーランクロックを
用いた映像信号用デコーダ装置において、Ｙ／Ｃ分離櫛
形フィルタを構成する場合に、ライン相関関係（相関
性）が最適となるライン周波数を算出して１遅延線当た
りのディレイ量を適正値に補正することを課題とする。

【００２８】

【課題を解決するための手段】本発明は上記した課題を
解決するために、複合映像信号をディジタル信号に変換
した後、当該信号から輝度信号と色信号を櫛型フィルタ
により分離するとともに、同期分離回路により同期信号
を分離し、分離された水平同期信号からライン周波数ｆ
hの平均値を求めて、これと、櫛形フィルタを構成する
遅延線に係る現時点でのディレイ量とから複合映像信号
に対するサンプリングポイントのずれ量を算出して当該
ずれ量を相殺し又は低減するために遅延線のディレイ量
を可変制御するものである。

【００２９】そして、本発明では、櫛形フィルタで分離
された搬送色信号に対する復調処理において位相同期ル
ープ方式の同期検波を用いるとともに、位相同期ループ
回路がロック状態となったときの色副搬送波周波数と、
位相同期ループ回路内の発振回路により発生される内部
発振信号の初期周波数との間の周波数差Δｆscを検出
し、当該周波数差に基づいて搬送波周波数ｆscとライン
周波数ｆhとの規定関係についてのずれ量を求めて、こ
れをサンプリングポイントのずれ量に加算し、この加算
結果を相殺し又は低減するように遅延線のディレイ量を
可変制御する。

【００３０】従って、本発明によれば、フリーランクロ
ックを用いた映像信号用デコーダ装置において、Ｙ／Ｃ
分離櫛形フィルタを構成する場合に、サンプリングポイ
ントの位置ずれについてはライン周波数の平均値と、遅
延線のディレイ量（現在値）とから検出し、また、ｆsc
とｆhとの規定関係に係る周波数ずれについては周波数
差Δｆscから検出し、これらのずれによる誤差の影響を
打ち消し又は低減するように遅延線のディレイ量を補正
することにより、ライン周波数を常に適正化することが
できる。

【００３１】

【発明の実施の形態】本発明は、フリーランクロックを
用いて、入力された複合映像信号に対するサンプリング
処理を行った後、デコード処理を行う映像信号用デコー
ダ装置に関するものである。

【００３２】図１は本発明に係る基本構成を示したもの
であり、デコーダ装置１の概要を示す。

【００３３】本装置は下記に示す構成要素を具備してお
り（括弧内の数字は各要素に付した符号を示す。）、複
合映像信号（図にはコンポジットベースバンド信号「ｃ
ｏｍｐ」と記す。）をＹ／Ｃ分離して、輝度（Ｙ）信
号、色信号（Ｃｒ、Ｃｂ）、同期信号（Ｓｙｎｃ）とし
て取り出すための構成例を示している。

【００３４】・アナログ処理及びアナログ−ディジタル変換部（２）・Ｙ／Ｃ分離及び色櫛形フィルタ部（３）・同期分離回路（４）・クロマデコード部（５）尚、図にはアナログ−ディジタルを「Ａ／Ｄ」と略記し
ている。

【００３５】先ず、アナログ信号である複合映像信号
「ｃｏｍｐ」は、アナログ処理及びアナログ−ディジタ
ル変換部２に入力されるが、ここでは、振幅処理、クラ
ンプ処理、エリアスフィルタ処理等が行われた後、アナ
ログ−ディジタルコンバータ（図示せず。）を経てディ
ジタル信号に変換される。そして、当該信号はＹ／Ｃ分
離及び色櫛形フィルタ部３及び同期分離回路４に送られ
る。尚、複合映像信号をディジタル信号に変換するため
のアナログ−ディジタルコンバータには、図示しないク
ロック信号発生回路からのサンプリングクロックが供給
されて当該クロックに同期したサンプリング処理及び量
子化処理が行われるが、本発明ではフリーランクロック
システムを前提としているので、当該クロックを同期信
号や搬送波信号に同期させて生成する必要はない。

【００３６】Ｙ／Ｃ分離及び色櫛形フィルタ部３では、
櫛形フィルタや帯域フィルタを使用してＹ（輝度）信号
とＣ（クロマ）信号に分離する。尚、櫛形フィルタに使
用する１Ｈ遅延線の数を減らすためには、Ｙ／Ｃ分離櫛
形フィルタと色櫛形フィルタの処理を同時に行うことが
好ましいが、その詳細については図２において説明す
る。

【００３７】分離されたＣ信号は、クロマデコード部５
に送られるが、これには、櫛形フィルタにより分離され
た搬送色信号を復調するための色復調回路が設けられて
いるので、ここでＣｂ、Ｃｒの各信号に分離・検波され
る。尚、これらの色成分信号（色差信号）は同期検波さ
れた信号である。

【００３８】同期分離回路４は、アナログ処理及びアナ
ログ−ディジタル変換部２からのディジタル信号を受け
て、当該信号から同期信号を分離するとともに、分離さ
れた水平同期信号からライン周波数ｆhの平均値を求め
る役割を有する。尚、取り出されたＨ（水平）、Ｖ（垂
直）の各同期信号（図にはこれらをまとめて「Ｓync」
と記す。）は出力端子から出力されるとともに、クロマ
デコード部５に送出される。

【００３９】本発明では、例えば、同期分離された同期
信号に基づいてクロマデコード部５内のＰＬＬ（位相同
期ループ）回路の初期発振周波数を決定し、その後同回
路によるＰＬＬ処理によって入力色副搬送波と同期を取
る。こうして求められる色副搬送波周波数から適正なラ
イン周波数を求めて、この周波数をＹ／Ｃ分離及び色櫛
形フィルタ部３にフィードバックして、櫛形フィルタを
構成する遅延線の遅延量を制御することで、前記した位
相ずれ量が最小又はゼロになるように位相補正を行うも
のである。つまり、この補正のために、クロマデコード
部５からＹ／Ｃ分離及び色櫛形フィルタ部３内の遅延線
に対して制御信号「Ｓ＿ＤＬ」が送出される。

【００４０】図２は図１に示した構成のうち、Ｙ／Ｃ分
離及び色櫛形フィルタ部３及びクロマデコード部５の構
成例についてその詳細を示したブロック図である。尚、
図にはＮＴＳＣ、ＰＡＬの両方式に適用できるようにし
た構成を示している。

【００４１】図示するように、櫛形フィルタを構成する
４つの１Ｈ遅延線ＤＬ１、ＤＬ２、ＤＬ３、ＤＬ４が縦
列接続されており、初段の１Ｈ遅延線ＤＬ１にアナログ
処理及びアナログ−ディジタル変換部２の出力信号が供
給される。尚、各１Ｈ遅延線には、例えば、後述するメ
モリ素子を用いた回路構成やＣＣＤ（電荷結合素子）型
遅延素子を使った構成等が挙げられる。

【００４２】１Ｈ遅延線ＤＬ１の出力が次段の１Ｈ遅延
線ＤＬ２に送出されるとともに、該１Ｈ遅延線ＤＬ２の
出力が１Ｈ遅延線ＤＬ３及び加算器１４に送られる。

【００４３】そして、１Ｈ遅延線ＤＬ３の出力が最終段
の１Ｈ遅延線ＤＬ４に送られるので、遅延なしのライン
と遅延線ＤＬ１乃至ＤＬ４による４ライン（遅延ライ
ン）とで合計５ラインの信号が得られるが、これはＮＴ
ＳＣとＰＡＬの両方式への対応を考慮したものであり、
各方式について必要なのはそのうちの３ラインである。

【００４４】１Ｈ遅延線ＤＬ１乃至ＤＬ４に対して、５
つの帯域通過フィルタ（バンドパスフィルタ）ＢＰＦ１
乃至５が設けられており、そのうちＢＰＦ１には、アナ
ログ処理及びアナログ−ディジタル変換部２においてデ
ィジタル化された信号（データ）が供給される。また、
ＢＰＦ２には１Ｈ遅延線ＤＬ１の出力信号が供給され、
ＢＰＦ３には１Ｈ遅延線ＤＬ２の出力信号が供給され
る。そして、ＢＰＦ４には１Ｈ遅延線ＤＬ３の出力信号
が供給され、ＢＰＦ５には１Ｈ遅延線ＤＬ４の出力信号
が供給される。

【００４５】ＳＷ１乃至ＳＷ４は方式切換用スイッチ部
であり、ＮＴＳＣ方式とＰＡＬ方式との切換信号に応じ
た２つの切換状態の一方が手動若しくは回路設定、ある
いは自動（放送方式の検出結果による切換制御）で選択
される。

【００４６】例えば、スイッチ部ＳＷ１では、２つの入
力端子のうち、その一方の端子がＢＰＦ１の出力端子に
接続されており、他方の端子がＢＰＦ２の出力端子に接
続されていて、ＰＡＬ方式のときに前者が選択され、Ｎ
ＴＳＣ方式のときに後者が選択される。また、スイッチ
部ＳＷ２については、その２つの入力端子のうちの一方
の端子がＢＰＦ４の出力端子に接続され、他方の端子が
ＢＰＦ５の出力端子に接続されていて、ＮＴＳＣ方式の
ときに前者が選択され、ＰＡＬ方式のときに後者が選択
されるようになっている。

【００４７】方式切換用スイッチＳＷ１、ＳＷ２でそれ
ぞれ選択された信号は加算器６に送られて足し合わされ
た後に、振幅補正部７で補正されてから加算器８に送ら
れる。

【００４８】また、ＢＰＦ２及びＢＰＦ４の各出力信号
は加算器９に送られるが、ＢＰＦ２の出力信号が正入力
とされ、ＢＰＦ４の出力信号が負入力とされるので、前
者の信号から後者の信号が引き算され、これが振幅補正
部１０で補正されてから加算器１１及び加算器１２に送
られる。

【００４９】ＢＰＦ３の出力信号は、係数「２」の乗数
器１３に送られて２倍に増幅された後で加算器８に送ら
れるが、該加算器においては乗数器１３の出力信号が正
入力とされ、振幅補正部７の出力信号が負入力とされる
ので、前者の信号から後者の信号が引き算された結果が
出力される。つまり、この結果は、ＮＴＳＣ方式の場合
には、１Ｈ遅延線ＤＬ２の出力信号（ＢＰＦ３後の出
力）を２倍したものから、これよりも１Ｈ前の信号と１
Ｈ後の信号との加算結果を引いたものに相当し、また、
ＰＡＬ方式の場合には、１Ｈ遅延線ＤＬ２の出力信号
（ＢＰＦ３後の出力）を２倍したものから、これよりも
２Ｈ前の信号と２Ｈ後の信号との加算結果を引いたもの
に相当する。

【００５０】加算器８の出力信号はＳＷ３、ＳＷ４の一
方の入力端子にそれぞれ供給されるとともに、加算器１
１、１２、１４にそれぞれ供給される。

【００５１】加算器１１においては、加算器８の出力信
号が正入力とされ、振幅補正部１０の出力信号が負入力
とされるので、前者の信号から後者の信号が引き算さ
れ、その結果がスイッチ部ＳＷ３の残りの入力端子に送
られる。ＳＷ３ではＰＡＬ方式の場合に当該入力端子が
選択され、またＮＴＳＣ方式の場合には他方の入力端子
が選択されて加算器８の出力信号が選ばれて同期検波回
路１５に送出される。

【００５２】また、加算器１２においては、加算器８の
出力信号、振幅補正部１０の出力信号ともに正入力とさ
れるので、両者の信号が足し算され、その結果がスイッ
チ部ＳＷ４の残りの入力端子に送られる。ＳＷ４ではＰ
ＡＬ方式の場合に当該入力端子が選択され、またＮＴＳ
Ｃ方式の場合には他方の入力端子が選択されて加算器８
の出力信号が選ばれて同期検波回路１６に送出される。

【００５３】尚、加算器１１、１２での処理は、ＰＡＬ
方式においてＲ−Ｙ信号だけがライン毎に位相反転され
ることに依る（２つの色成分について位相の揃え方に違
いがでる。）。

【００５４】ディジタルＰＬＬ部１７は、同期分離回路
４からの同期信号が入力されるとともに、同期検波回路
１５、１６の各出力を受けて位相検波を行い、内部発振
信号を生成してこれを同期検波回路１５、１６に送出し
たり、各１Ｈ遅延線ＤＬ１乃至ＤＬ４に対する制御信号
「Ｓ＿ＤＬ」を送出してそれらのディレイ量（遅延量）
を制御するが、その詳細については後述する。

【００５５】尚、本例では２軸復調の構成とされてお
り、同期検波回路１５（Ｒ−Ｙ軸復調用の回路であり、
平衡検波回路や低域通過フィルタを含む。）の出力信号
が「Ｃｒ」であり、また、Ｂ−Ｙ軸復調用の同期検波回
路１６の出力信号が「Ｃｂ」である。勿論、これに限ら
ず３軸復調や他の復調軸、Ｘ軸、Ｚ軸復調等への適用も
可能である。

【００５６】加算器１４には、１Ｈ遅延線ＤＬ２の出力
信号と加算器８の出力信号が送られてくるが、前者に対
して正入力とされ、後者に対して負入力されているの
で、複合映像信号から色信号が取り除かれた輝度信号
「Ｙ」が得られ、当該信号が加算器１４から出力され
る。

【００５７】図３乃至図５は同期分離処理について説明
するためのものであり、図３に示すように同期分離回路
４は、低域通過フィルタ（ＬＰＦ）４ａと、スライス処
理部４ｂを備えている。

【００５８】図４は各信号波形をアナログ信号として概
念的に示したものであり、記号の意味は下記に示す通り
である。

【００５９】・信号「Ｓｉｎ」＝入力信号（つまり、コ
ンポジット信号）・信号「Ｓ４ａ」＝低域通過フィルタ４ａの出力信号・信号「Ｓ４ｂ」＝スライス処理部４ｂの出力信号（同
期信号であり、図には水平同期信号を示す。）。

【００６０】入力コンポジット信号は、先ず、低域通過
フィルタ４ａに供給され、ここである程度帯域を落とし
てから、スライス処理部４ｂに送られる。

【００６１】そして、図４に示すスライスレベル「Ｓ
Ｌ」を閾値として設定して、信号Ｓ４ａのレベルが当該
レベルＳＬを下回ったときにこれを同期信号として取り
出す処理を行う。つまり、信号レベルをスライスレベル
ＳＬと比較して当該レベルを越えたか否かを判断した結
果が出力される。尚、実際には、この他に垂直同期信号
の抽出や、奇数フィールド、偶数フィールドの判定等が
行われるが、本発明の本旨には直接関係がないので説明
を割愛する。

【００６２】また、スライス処理において実際には各サ
ンプリングポイントでの取得データがスライスレベルを
越えたかどうかを判定しており、そのため、例えば、
（サンプリング用）クロック周波数（これを「ｆck」と
記す。）と入力ライン周波数ｆhとの関係が「ｆck＝８
５８．５・ｆh」の関係を満たす信号が入力された場合
に、図５に示すような揺らぎが現れる。

【００６３】つまり、図では、信号「Ｈsync」（水平同
期信号）が８６８クロック分の長さと８６９クロック分
の長さとが交互に繰り返される様子を示しており、当該
信号の立ち下がりから次の立ち下がりまでのクロック数
をカウンタ（図示せず。）で計数してその平均値を求め
ると、ライン周波数ｆhのおおよその値が求められる
（本例では平均値が８５８．５と算定される。）。

【００６４】このように、同期信号の立ち下がりから次
の立ち下がりまでの期間に亘って計数されるクロック数
の平均値（以下、これを「ｌｉｎｅ＿ｃｋ＿ａｖｅ」と
記す。）を求めることでサンプリングポイントのずれ量
を算出することができる。

【００６５】即ち、ライン周波数ｆhに変動が全く無い
場合には、当該周波数とクロック周波数との間に下式
（１）に示す関係が成立する。

【００６６】ｆck＝ｌｉｎｅ＿ｃｋ＿ａｖｅ・ｆh −（１）この関係をもとにすると、サンプリングポイントのずれ
量を「Ｓ＿ｅｒ」と記し、各１Ｈ遅延線のディレイ量を
「ＤＬ」と記すとき、下式（２）からずれ量を求めるこ
とができる。

【００６７】Ｓ＿ｅｒ＝ＤＬ−ｌｉｎｅ＿ｃｋ＿ａｖｅ −（２）尚、１Ｈ遅延線のディレイ量「ＤＬ」（現時点での遅延
量を示し、「１Ｈ＋δ」（δはδ＜０、又はδ≧０の変
化量を示す。）である。）についてはクロック数に換算
した値で示すので、ＤＬが（１）式を満たすｆhに対応
する期間に等しい場合には当該期間中のクロック数がｌ
ｉｎｅ＿ｃｋ＿ａｖｅに一致するので、Ｓｅｒ＝０とな
る。

【００６８】例えば、図５に示す例では、「ｌｉｎｅ＿
ｃｋ＿ａｖｅ＝８５８．５」であるので、８５８クロッ
ク分や８５９クロック分の期間については、ｌｉｎｅ＿
ｃｋ＿ａｖを中心としてその前後に０．５クロック分の
ずれ（サンプリングポイントの時間軸方向における位置
ずれ）がそれぞれ推定される。

【００６９】このようにして、図１５で説明した、サン
プリングポイントのずれ量を算出することができる。

【００７０】図６及び図７はクロマデコード部５を構成
するＰＬＬ回路の働きについて示すものであり、図６は
要部の構成例を示す。

【００７１】尚、同期検波回路１８は、図２に示した２
つの同期検波回路１５、１６をひとまとめにして１つの
回路として示したものである。

【００７２】同期検波回路１８の出力信号Ｃｒ、Ｃｂは
位相差検出回路１９に送出され、ここで両者の位相差が
検出される。そして、位相差検出回路１９の出力信号は
積分回路２０を経て移相器２１に送られるとともに、乗
数部２２に送られてレベル調整を受けてから積分回路２
３に送られる。

【００７３】積分回路２３の出力信号は（周波数）加算
器２４に送られてここで基準周波数と加算された信号が
発振器２５及びデイレイ量演算部２６に送られる。

【００７４】そして、発振器２５により発生される信号
は移相器２１を介して同期検波回路１８に送出される。

【００７５】ＰＬＬ方式の同期検波では、入力信号（搬
送色信号）に対して位相ロックにより周波数及び位相の
一致した内部発振信号（あるいは局部搬送波信号）が発
振器２５により生成され、これが移相器２１を経て（Ｒ
−Ｙ軸に係る９０°進相）、同期検波回路１８に送られ
て平衡検波される。

【００７６】基準周波数設定部２７は、同期分離された
水平同期信号から求めたライン周波数の平均値（以下、
これを「ｆh＿ave」と記すが、これに限らず、１Ｈ遅延
線のディレイ量（現在値）を用いても良い。尚、これに
ついては後で詳述する。）に基づいて、発振器２５にお
ける初期の基準周波数（これを「ｆsc0」と記す。）を
規定する。

【００７７】発振器２５により初期の基準周波数ｆsc0
で発振する内部発振信号を生成して、これと入力信号と
を位相比較する。そして、その結果をもとに誤差（これ
を「Δｆsc」と記す。）を内部発振信号に対してフィー
ドバックする。つまり、図６では積分回路２３によって
得られる誤差Δｆscをｆsc0に加算した周波数ｆsc（＝
ｆsc0＋Δｆsc）をもった内部発振信号が得られるよう
にする。入力信号（その周波数を「ｆsci」と記す。）
に対して内部発振信号の位相ロックが完了すると、「ｆ
sci＝ｆsc」となる。これによって入力信号と内部発振
信号との位相関係が一致する。図７には、Ｃ信号（搬送
色信号）と内部発振信号「Ｓ＿ｆsc」を概略的に示す。

【００７８】尚、内部発振信号の基準周波数について
は、信号フォーマット上で決められているｆhとｆscと
の規定関係及び上記（１）式で求めた結果から演算す
る。ＮＴＳＣ方式について具体的に示せば下式のように
なる。

【００７９】ｆsc0＝（９１０／４）・ｆh ｆh ＝ｆck／ｌｉｎｅ＿ｃｋ＿ａｖｅ（∵上記
（１）式より） ∴ ｆsc0＝（９１０／４）・（ｆck／ｌｉｎｅ＿ｃｋ
＿ａｖｅ）あるいはｆsc0／ｆck＝９１０／（４・ｌｉｎｅ＿ｃｋ＿ａｖｅ） −（３）つまり、ｌｉｎｅ＿ｃｋ＿ａｖｅについては上記したよ
うに同期信号の平均的周期を求めて、これが何クロック
分に相当するかを計算すれば分かるので、これをもと
に、ｆsc0とｆckとの比が、９１０／（４・ｌｉｎｅ＿
ｃｋ＿ａｖｅ）となるように初期周波数を設定してＰＬ
Ｌ回路を動作させれば良い。最終的に「ｆsc＝ｆsci」
の状態（ロック状態）となったときに、「Δｆsc＝ｆsc
−ｆsc0」の関係から分かるように、Δｆscは、入力搬
送波周波数と、ライン周波数の（９１０／４）倍との誤
差となっている。即ち、このΔｆscが何クロック分に相
当するかを求めるためにデイレイ量演算部２６が設けら
れており、これによって図１６で説明した、ｆscとｆh
との規定関係におけるずれ量が算出される。

【００８０】しかして、上記（２）式から求まるずれ量
Ｓ＿ｅｒと、（３）式及び「Δｆsc＝ｆsc−ｆsc0」か
ら求まるずれ量との和を計算し（この和が何クロック分
に相当するかを求める。）、その分だけ１Ｈ遅延線ＤＬ
１乃至ＤＬ４のディレイ量を補正する（位相ずれが進み
方向の場合にはディレイ量を１Ｈよりも大きくして遅ら
せ、遅れ方向の場合にはディレイ量を１Ｈより小さくし
て進ませることで、ずれ量を相殺し又は低減する。）こ
とによって、図１５乃至図１７で説明した不都合を解消
することができる。

【００８１】尚、Δｆscを知るにはｆscとｆsc0とが必
要であるが、ｆsc0についてはデイレイ量演算部２６が
基準周波数設定部２７からの初期設定周波数を参照する
ことで把握することができる。勿論、これに限らず、デ
イレイ量演算部２６は積分器２３からの信号を受けてΔ
ｆscを直接的に知ることもできる。

【００８２】また、デイレイ量演算部２６には同期分離
回路４からの平均ライン周波数（ｆh＿ave）が送られて
くるようになっており、これと１Ｈ遅延線のディレイ量
（現在値）から（２）式を使ってずれ量Ｓ＿ｅｒが算出
される。

【００８３】このように、デイレイ量演算部２６や基準
周波数設定部２７を用いてディレイ量制御手段２８が構
成されており、これらにより演算された位相誤差や周波
数誤差に基づいて各１Ｈ遅延線のディレイ量が自動補正
（調整）される。つまり、これらの回路部では、ライン
周波数ｆhの平均値と、櫛形フィルタを構成する遅延線
に係る現時点でのディレイ量との差を求める演算によっ
て入力信号（複合映像信号）に対するサンプリングポイ
ントのずれ量Ｓ＿ｅｒを算出するだけでなく、櫛形フィ
ルタにおいて分離された搬送色信号に対して位相同期ル
ープ回路がロック状態となったときの色副搬送波周波数
と、位相同期ループ回路内の発振回路により発生される
内部発振信号の初期周波数ｆsc0との間の周波数差を検
出し、当該周波数差に基づいて搬送波周波数ｆscとライ
ン周波数ｆhとの規定関係（ＮＴＳＣ方式では「９１０
／４」を係数とする比例関係）についてのずれ量を求め
て、これをサンプリングポイントのずれ量に加算した結
果を演算により算出する。そして、この加算結果を相殺
し又は低減させるように制御信号Ｓ＿ＤＬを各１Ｈ遅延
線に送出してそれらのディレイ量を可変制御する。

【００８４】尚、１Ｈ遅延線についてディレイ量を可変
制御するには、例えば、メモリを制御するコントロール
回路にコンパレータを設けた構成を用いる方法が挙げら
れる。

【００８５】図８は可変ディレイ回路の基本的構成例２
９を示したものであり、ＳＲＡＭ（Static Random Acce
ss Memory）やＤＲＡＭ（Dynamic Random Access Memor
y）等のメモリ素子３０とそのメモリコントロール回路
３１を備えている。

【００８６】つまり、メモリコントロール回路３１は、
入力端子「ｉｎ」からの入力データをメモリ素子３０に
取り込んで、当該素子に一旦記憶させてから、ディレイ
量（制御量であり、上記信号Ｓ＿ＤＬにより指示され
る。）に応じたタイミングをもって当該データを読み出
して出力端子「ｏｕｔ」に送出するために制御を行う。

【００８７】図９は１Ｈディレイ回路の具体的な構成例
を示したものであり、本例ではメモリ素子としてデュア
ルポート（ＤｕａｌＰｏｒｔ）ＳＲＡＭ３２が用いら
れている。

【００８８】メモリコントロール部３３には、コンパレ
ータ３４と、カウンタ３５、ラッチ回路３６（図には記
号「Ｄ」を付して示す。）が設けられており、コンパレ
ータ３４への２つの入力の一方にはディレイ量（制御
量）を示す信号が入力され、他方の入力にはカウンタ３
５の出力が入力されるようになっており、両者の比較結
果がカウンタ３５に信号「ＬＤ」（ロード信号）として
送られる。そして、カウンタ３５の出力がそのままデュ
アルポートＳＲＡＭ３２に読み出しアドレス（Ｒｅａｄ
Ａｄｄｒｅｓｓ）信号として送られるとともに、カウ
ンタ３５の出力がラッチ回路３６を経て遅延されたもの
がデュアルポートＳＲＡＭ３２に書き込みアドレス（Ｗ
ｒｉｔｅＡｄｄｒｅｓｓ）信号として送られる。

【００８９】つまり、デュアルポートＳＲＡＭ３２は、
入力端子「ｉｎ」からのデータを受けて、ラッチ回路か
らの信号に応じて記憶させるとともに、カウンタ３５の
出力信号に応じて記憶データを読み出してから当該デー
タを出力端子「ｏｕｔ」に送出するが、これらはコンパ
レータ３４においてディレイ量とカウンタ３５の出力と
が一致したときのタイミングに従って行われる。よっ
て、この回路を図２の各１Ｈ遅延線に用いて、ディレイ
量の設定内容を変化させれば良い。

【００９０】この他、図１０に示す構成例３７のよう
に、縦列接続された多数のラッチ回路（あるいは遅延回
路）３８、３８、…（図には記号「Ｄ」を付して示
す。）と、ディレイ出力選択用のセレクタ３９とを設け
た構成も可能である。つまり、この場合には、入力端子
「ｉｎ」からのデータが各ラッチ回路３８を順次に経る
ことによって遅延時間を異にする多数のディレイ出力が
得られるので、各ラッチ回路３８からそれぞれ出力され
るディレイ出力のうち、ディレイ量（制御量）に対応す
るものをセレクタ３９で選択して端子「ｏｕｔ」から出
力すれば良い。但し、本構成では各ディレイ出力を選択
するセレクタ３９の回路構成素子数がラッチ回路３８の
数の増加に伴って増大するので、回路規模の小型化とい
う観点では図９に示す構成の方が現実的である。

【００９１】以上に説明した手順を箇条書きにしてまと
めると以下のようになる。

【００９２】（１）複合映像信号から同期信号を分離
し、ライン周波数について平均値（ｌｉｎｅ＿ｃｋ＿ａ
ｖｅ）を求める（２）（１）で求めた平均値と、１Ｈ遅延線について現
時点で設定されているディレイ量からサンプリングポイ
ントのずれ量を求める（前記した（１）式、（２）式を
参照。）（３）（１）で求めた平均値に基づいて、色復調処理に
おけるＰＬＬ同期検波での初期発振周波数（ｆsc0）を
決定する（上記した（３）式を参照。）（４）ＰＬＬ回路において入力信号（搬送色信号）と内
部発振信号との間で同期をとり（位相ロック）、搬送波
の周波数誤差（Δｆsc）を求める（５）（４）で求めた周波数誤差をクロック数に換算す
ることにより、ｆhとｆscとの関係についてずれ量を求
める（６）（２）と（５）で求めたずれ量の和をとり、これ
を相殺（又は最小化）するように１Ｈ遅延線のディレイ
量を変化させることによりフィードバック制御を行う。

【００９３】つまり、（１）では同期分された水平同期
信号Ｈsyncの１周期分が何クロックに相当するかを計数
してライン周波数の平均値（ｆh＿ave）を算出すること
で位相ずれ量のおおよその値を求めておき、（３）でｆ
sc0の初期値として「ｆsc0＝（９１０／４）・ｆh＿av
e」（ＮＴＳＣの場合）に設定してＰＬＬによる同期処
理を行う。これにより入力信号の色副搬送波の周波数ｆ
scが得られるので、この結果からｆscを９１０／４分周
することで正確なライン周波数ｆhを求めることができ
る。

【００９４】従って、水平同期信号に基づいてｆhの大
まかな値を求めておいてから、色副搬送波についてさら
に詳細な周波数値を求めて、１Ｈ遅延線のディレイ量を
自動的に調整することで適正なライン周波数をもってデ
コード処理を行うことができる。

【００９５】尚、上記に示したディレイ量の算出方法で
は、内部発振信号の初期周波数ｆsc0をライン周波数の
平均値ｆh＿aveに基づき、放送方式においてｆscとｆh
とを規定する関係式に従って決定したが、これはあくま
で一例であり、例えば、下記に示す手順（Ｉ）乃至（Ｉ
Ｖ）のように、内部発振信号の初期周波数ｆsc0を、現
時点における遅延線のディレイ量に基づいて決定する方
法を用いて最適なライン周波数を求めることができる。

【００９６】（Ｉ）複合映像信号から同期信号を分離
し、ライン周波数について平均値を求める（ＩＩ）現時点における１Ｈ遅延線のディレイ量に基づ
いてＰＬＬ同期検波での初期発振周波数（ｆsc0）を決
定する。例えば、ＮＴＳＣ方式の場合に、１Ｈ遅延線の
ディレイ量に対応する周波数を「ｆh_1hdl」と記すと
き、「ｆsc0＝（９１０／４）・ｆh_1hdl」を用いる（ＩＩＩ）（ＩＩ）で決定したｆsc0を初期値として、
ＰＬＬ回路で入力信号と内部発振信号との間で同期をと
り、ロック状態にする。但し、ＰＬＬにおいて１ライン
当たりで数周期ずれた周波数をもってロックする可能性
があるので、（１）で求めたライン周波数の平均値ｆh
＿aveを参照して、現在の位相誤差が収束した際の周波
数が正しいか否かを判定する。

【００９７】（ＩＶ）（ＩＩＩ）で周波数が正しいと判
定された場合には、上記した（４）乃至（６）と同じ手
順を踏む。

【００９８】図１１及び図１２は手順（ＩＩＩ）におけ
る判定法について説明するための図であり、これらの図
は１Ｈ遅延線のディレイ量に基づく周波数ｆsc0の発振
信号（搬送波信号）を基準とした場合に、ＰＬＬのロッ
ク時の内部発振信号の位相を示すベクトル図（位相図）
である。

【００９９】上記のように、基準周波数を「ｆsc0＝
（９１０／４）・ｆh_1hdl」（ＮＴＳＣの場合）によっ
て決めた場合には、サンプリングにおける周波数誤差
と、ｆhとｆscとの関係ずれによる誤差との総和が周波
数差Δｆscに現れるが、ＰＬＬにおける周波数の引き込
み範囲には限界があるので、これを越えた周波数では、
所望の周波数とは異なる周波数で位相ロックしてしまう
ことになる。

【０１００】そこで、これに対処するには同期分離され
た水平同期信号から求めた平均ライン周波数ｆh＿aveを
使って、現在のロックした周波数が適当であるか如何を
判断すべきである。

【０１０１】図１１において、ベクトル「Ｖ０」は、１
Ｈ遅延線のディレイ量（現在値）を基準とした周波数ｆ
sc0の内部発振信号の位相を示しており、ＮＴＳＣ方式
では、ＰＬＬの周波数引き込み範囲が、矢印「Ａ」、
「Ｂ」に示すように、これを基準として−１８０゜乃至
＋１８０゜の位相範囲に制限される。

【０１０２】従って、ベクトル「Ｖ270」で示すように
実際の位相誤差が２７０゜あったとしても、位相差検出
の範囲が−１８０゜乃至＋１８０に制限されることに起
因して、「−９０゜」と検出されることになる。つま
り、この例では、「２７０゜−（−９０゜）＝３６０
゜」とされて１周期ずれた位相でロックがかかってしま
う。

【０１０３】これを避けるには、ＰＬＬのロック状態で
収束したときの位相誤差が、サンプリングの周波数ずれ
と、ｆhとｆscの間の周波数関係のずれとの和となるこ
とを利用する。即ち、サンプリングの周波数ずれを示す
ずれ量Ｓ＿ｅｒは、（２）式に示したように、同期分離
された水平同期信号についてライン周波数ｆhの平均値
と、１Ｈ遅延線のディレイ量（現在値）から求められる
ので、このずれ量に基づいて搬送波の位相ずれを判断す
ることができる。

【０１０４】例えば、図１２において、ベクトル「Ｖ
ｘ」とベクトル「Ｖ０」とは９０゜の角度間隔をもって
おり、位相誤差としては＋９０゜と−２７０゜の可能性
がある。

【０１０５】しかしながら、ずれ量Ｓ＿ｅｒの示す位相
誤差が、例えば、＋１８０゜であるとした場合（図に示
すベクトル「Ｖ180」を参照。）には、−２７０゜では
ありえず、＋９０°と判定される（搬送波の位相ずれ量
が規格化されているため、＋１８０゜との差が大きくず
れない方が選ばれる。つまり、ＶｘはＶ180に対して＋
９０゜の位相差をもつ。）。

【０１０６】このように、位相誤差として幾つかの可能
性がある場合には、ライン周波数の平均値ｆh＿aveと１
Ｈ遅延線の現在のディレイ量から求まるずれ量Ｓ＿ｅｒ
の示す位相誤差に基づいてこれに近いものを選択すれば
良い（これは、ずれ量Ｓ＿ｅｒによる誤差に比して、搬
送波の周波数誤差Δｆscが小さいことに依る。）。即
ち、１Ｈ遅延線のディレイ量（現在値）とライン周波数
ｆhの平均値との差から求まるサンプリングポイントの
ずれ量Ｓ＿ｅｒを参照することにより、周波数差Δｆsc
に起因する位相ずれについて推定される複数の候補のう
ち、ずれ量Ｓ＿ｅｒから大きく外れないものを正当な位
相誤差と判定することができる。

【０１０７】尚、手順（Ｉ）によるｆhの平均値につい
ては手順（ＩＩＩ）の前までに知られていれば良いの
で、（Ｉ）と（ＩＩ）の順番を逆転させる等の変更は何
等構わない。

【０１０８】以上に説明したように、本発明では、フリ
ーランクロックシステムを用いたデコード処理におい
て、図１５や図１６で説明した位相誤差や周波数誤差の
問題を解決するために、輝度復調や色復調の後で位相合
わせの補正を行うことなく、同期信号や搬送波信号を用
いて、サンプリングポイントや搬送波周波数に係る誤差
を求めて、１Ｈ遅延線のディレイ量を自動調整すること
で常に適正なライン周波数が得られるように制御してい
る。これによって、複合映像信号から輝度信号と色信号
を分離する櫛型フィルタの能力を最大限に発揮させるこ
とが可能になる。尚、サンプリングポイントの誤差は、
分離された水平同期信号からライン周波数ｆhの平均値
と、櫛形フィルタを構成する遅延線に係る現時点でのデ
ィレイ量との差から求まる、サンプリングポイントのず
れ量に起因し、また、搬送波周波数に係る誤差は、色復
調における位相同期ループ回路がロックしたときの色副
搬送波周波数と、位相同期ループ回路内の発振回路によ
り発生される内部発振信号の初期周波数との間の周波数
差Δｆscに相当する、色副搬送波周波数ｆscとライン周
波数ｆhとの規定関係についてのずれ量に起因する。

【０１０９】特に、同期信号や搬送波信号の両方を用い
て誤差を正確に求めて、１Ｈ遅延線のディレイ量を自動
調整することでライン周波数を適正化することが好まし
い。

【０１１０】しかして、上記した回路構成及び制御方法
によれば、フリーランクロックシステムにおいて、図１
５乃至図１７で説明した周波数誤差に起因する問題を解
消することで画質劣化を防止することができる。また、
クロック信号を同期信号や搬送波信号等に同期させる必
要がないので部品点数やコストの削減に有利であり、映
像処理システムの同期設計において仕様変更等への柔軟
性や設計の自由度が増すとともに、クロック信号の同期
取りのために必要なアナログ回路を削減することで大規
模システムへの組み込みや、１チップ化が容易になると
いった各種の利点が得られる。

【０１１１】尚、上記した構成例では、入力コンポジッ
ト信号（複合映像信号）を輝度信号、色信号、同期信号
の各コンポーネントに分離するまでの事例について説明
したが、マトリックス回路を用いてＲＧＢの原色信号に
変換する、コンポジット−＞ＲＧＢデコーダ等への適用
が可能であることは勿論である。

【０１１２】

【発明の効果】以上に記載したところから明らかなよう
に、請求項１や請求項４に係る発明によれば、フリーラ
ンクロックを用いた映像信号用デコーダ装置において、
Ｙ／Ｃ分離櫛形フィルタを構成する場合に、サンプリン
グポイントの位置ずれについてはライン周波数の平均値
と、遅延線のディレイ量（現在値）とから検出して、こ
のずれによる誤差の影響を打ち消し又は低減するように
遅延線のディレイ量を補正することにより、ライン相関
関係が最も得られるようにライン周波数を常に適正化す
ることができるので、Ｙ／Ｃ分離の性能や画質の向上を
実現できる。

【０１１３】請求項２や請求項５に係る発明によれば、
ｆscとｆhとの規定関係に係る周波数ずれについては周
波数差Δｆscから検出し、このずれによる誤差の影響を
打ち消し又は低減するように遅延線のディレイ量を補正
することにより、ライン周波数について精度良く適正化
することができる。

【０１１４】請求項３や請求項６に係る発明によれば、
内部発振信号の初期周波数ｆsc0をライン周波数の平均
値又は現時点における遅延線のディレイ量に基づいて決
定することにより、ｆsc0の設定値を容易に得ることが
できる。

【０１１５】請求項７に係る発明によれば、内部発振信
号の初期周波数ｆsc0を、現時点における遅延線のディ
レイ量に基づいて決定する場合であっても、遅延線の現
在のディレイ量とライン周波数ｆhの平均値との差から
求まるサンプリングポイントについてのずれ量を参照す
ることにより、周波数差Δｆscに起因する位相ずれにつ
いて適正な値を判定することができ、ロックした周波数
及び位相の妥当性を判断できる。

【図面の簡単な説明】

【図１】本発明の基本構成を示すブロック図である。

【図２】要部の構成例を示すブロック図である。

【図３】同期分離回路の構成について要部を示す図であ
る。

【図４】同期分離処理について説明するための概略的な
波形図である。

【図５】同期信号について周波数の揺らぎを示す説明図
である。

【図６】図７とともにクロマデコード部を構成するＰＬ
Ｌ回路の働きについて示す図であり、本図は要部の構成
例を示す。

【図７】搬送色信号と内部発振信号を概略的に示した波
形図である。

【図８】ディレイ量の可変制御のための回路構成につい
て基本構成例を示す図である。

【図９】１Ｈディレイ回路の構成について具体例を示す
図である。

【図１０】１Ｈディレイ回路の構成について別の具体例
を示す図である。

【図１１】図１２とともに、ライン周波数の平均値を参
照して、現在の位相誤差が収束した周波数についての判
定法を説明するための図であり、本図は位相誤差の推定
における問題を説明するためのベクトル図である。

【図１２】サンプリングポイントのずれに起因する位相
ずれとして１８０゜を想定した場合の位相差判定の仕方
を説明するためのベクトル図である。

【図１３】３ライン型櫛形フィルタの一般的な構成例を
示す図である。

【図１４】櫛形フィルタの原理について説明するための
図である。

【図１５】サンプリングポイントの位相ずれとライン間
の関係について説明するための図である。

【図１６】ライン周波数と色副搬送波周波数との間の誤
差について説明するための図である。

【図１７】図１５や図１６に示した位相ずれを合計した
誤差について説明するための図である。

【符号の説明】

１…映像信号用デコーダ装置、３…櫛形フィルタ、４…
同期分離回路、２８…ディレイ量制御手段、ＤＬ１、Ｄ
Ｌ２、ＤＬ３、ＤＬ４…遅延線

Claims

【特許請求の範囲】

【請求項１】フリーランクロックを用いて、入力され
た複合映像信号に対するサンプリング処理を行った後、
デコード処理を行う映像信号用デコーダ装置において、上記複合映像信号をディジタル信号に変換するためのア
ナログ−ディジタルコンバータと、上記アナログ−ディジタルコンバータの出力信号を受け
て、当該信号から輝度信号と色信号を分離するための櫛
形フィルタと、上記複合映像信号から同期信号を分離するとともに、分
離された水平同期信号からライン周波数ｆhの平均値を
求める同期分離回路と、上記櫛形フィルタにより分離された搬送色信号を復調す
るための色復調回路と、上記ライン周波数ｆhの平均値と、上記櫛形フィルタを
構成する遅延線に係る現時点でのディレイ量とから複合
映像信号に対するサンプリングポイントのずれ量を算出
してこれを相殺し又は低減するために遅延線のディレイ
量を可変制御するディレイ量制御手段とを設けたことを
特徴とする映像信号用デコーダ装置。
【請求項２】請求項１に記載した映像信号用デコーダ
装置において、色復調回路が同期検波回路及び位相同期ループ回路を備
えており、櫛形フィルタで分離された搬送色信号に対して位相同期
ループ回路がロック状態となったときの色副搬送波周波
数と、位相同期ループ回路内の発振回路により発生され
る内部発振信号の初期周波数ｆsc0との間の周波数差を
検出し、当該周波数差に基づいて搬送波周波数ｆscとラ
イン周波数ｆhとの規定関係についてのずれ量を求めて
これをサンプリングポイントのずれ量に加算した結果に
応じてディレイ量制御手段が遅延線のディレイ量を可変
制御することを特徴とする映像信号用デコーダ装置。
【請求項３】請求項２に記載した映像信号用デコーダ
装置において、内部発振信号の初期周波数ｆsc0がライン周波数ｆhの平
均値又は現時点における遅延線のディレイ量に基づいて
決定されることを特徴とする映像信号用デコーダ装置。
【請求項４】フリーランクロックを用いて、入力され
た複合映像信号に対するサンプリング処理を行った後で
デコード処理を行う際の、デコード処理におけるライン
周波数の最適化方法において、上記複合映像信号をディジタル信号に変換した後、当該
信号から輝度信号と色信号を櫛型フィルタにより分離す
るとともに、同期分離回路により同期信号を分離し、分離された水平同期信号からライン周波数ｆhの平均値
を求め、上記ライン周波数ｆhの平均値と、上記櫛形フィルタを
構成する遅延線に係る現時点でのディレイ量から複合映
像信号に対するサンプリングポイントのずれ量を算出し
てこれを相殺し又は低減するために遅延線のディレイ量
を可変制御することを特徴とするデコード処理における
ライン周波数の最適化方法。
【請求項５】請求項４に記載したデコード処理におけ
るライン周波数の最適化方法において、櫛形フィルタで分離された搬送色信号に対する復調に、
位相同期ループ方式の同期検波を用いるとともに、位相同期ループ回路が位相ロック状態となったときの色
副搬送波周波数と、位相同期ループ回路内の発振回路に
より発生される内部発振信号の初期周波数との間の周波
数差Δｆscを検出し、当該周波数差Δｆscに基づいて搬送波周波数ｆscとライ
ン周波数ｆhとの規定関係についてのずれ量を求めて、
これをサンプリングポイントのずれ量に加算し、この加
算結果を相殺し又は低減するように遅延線のディレイ量
を可変制御することを特徴とするデコード処理における
ライン周波数の最適化方法。
【請求項６】請求項５に記載したデコード処理におけ
るライン周波数の最適化方法において、内部発振信号の初期周波数ｆsc0を、ライン周波数ｆhの
平均値又は現時点における遅延線のディレイ量に基づい
て決定することを特徴とするデコード処理におけるライ
ン周波数の最適化方法。
【請求項７】請求項６に記載したデコード処理におけ
るライン周波数の最適化方法において、内部発振信号の初期周波数ｆsc0を、現時点における遅
延線のディレイ量に基づいて決定する場合には、遅延線のディレイ量とライン周波数ｆhの平均値との差
から求まるサンプリングポイントのずれ量を参照するこ
とにより、周波数差Δｆscに起因する位相ずれについて
推定される複数の候補のうち、上記ずれ量から大きく外
れないものを正当と判定することを特徴とするデコード
処理におけるライン周波数の最適化方法。