JPH07274208A - 時間軸補正回路 - Google Patents

Abstract

(57)【要約】 【目的】回路規模を縮小して、低コスト化すると共に、
チップ面積を低減する。 【構成】ＴＢＣメモリ７は、入力映像信号の低域ジッタ
に追従する書込みクロックＷＣＫを用いて入力映像信号
を書込み、固定周波数の読出しクロックＲＣＫを用いて
読出しを行って低域ジッタを除去する。また、ＴＢＣメ
モリ７の読出しは書込みから１Ｈ期間後に行う。位相検
波器21は水平周期のＷＨ信号と水平同期信号ＨＤとの位
相誤差を求め、更に１Ｈ期間前後の位相誤差の差分をＬ
ＰＦ14によって積分して、高域残留ジッタに基づく１次
ホールド信号を発生する。位相シフタ９はＴＢＣメモリ
７からの映像信号を１次ホールド信号に基づいて位相シ
フトして高域残留ジッタを除去する。位相検出器21の位
相誤差の検出から１次ホールド信号が作成されるまでの
時間と、ＴＢＣメモリ７による遅延時間とが一致するの
で、ＴＢＣメモリ７の出力をそのまま位相シフタ９に与
えることができる。

Description

【発明の詳細な説明】

【０００１】［発明の目的］

【産業上の利用分野】本発明は、ビデオテープレコーダ
の低域ジッタ及び高域ジッタを除去するものに好適な時
間軸補正回路に関する。

【０００２】

【従来の技術】従来、ＶＴＲ（磁気記録再生装置）の再
生時には、ジッタ等の影響を除去するために、時間軸補
正回路（ＴＢＣ［Time Base Corret］回路）が採用され
ることがある。時間軸補正回路は、再生信号を記憶する
メモリを有しており、このメモリの書込みには再生信号
のジッタと同一のジッタを有するクロックを用い、読出
しにはジッタの無いクロックを用いる。書込みクロック
は再生信号の水平同期信号に追従させて作成するので、
水平同期信号よりも高い周波数のジッタに追従すること
はできない。そこで、ＴＢＣ回路では除去することがで
きない高い周波数のジッタを除去する速度補正（フィー
ドフォワードＴＢＣ：ＦＦＴＢＣ）回路を採用すること
もある。

【０００３】図１１はＴＢＣ回路にＦＦＴＢＣ回路が組
込まれた従来の時間軸補正回路を示すブロック図であ
る。また、図１２はその動作を説明するためのグラフで
ある。

【０００４】再生信号等の入力映像信号はＡ／Ｄ変換器
６によってディジタル信号に変換してＴＢＣメモリ７に
供給する。また、入力映像信号は同期分離回路１にも与
えて水平同期信号ＨＤを分離する。水平同期信号ＨＤは
ＰＬＬ回路２に与える。ＰＬＬ回路２は、図示しない位
相検波器を有しており、水平同期信号ＨＤを用いて、周
波数が９１０ｆH （ｆＨ＝水平走査周波数）の書込みク
ロックＷＣＫを発生する。Ａ／Ｄ変換器６はこの書込み
クロックＷＣＫを用いてアナログ／ディジタル変換を行
う。

【０００５】書込みクロックＷＣＫは書込み制御回路３
にも与え、書込み制御回路３は書込みクロックＷＣＫを
９１０分周して周波数がｆH のＷＨ信号を発生してＰＬ
Ｌ回路２の位相検波器に帰還する。ＰＬＬ回路２は位相
検波器によって水平同期信号ＨＤとＷＨ信号との位相差
を求め、位相差を０にするような書込みクロックＷＣＫ
を発生する。これにより、書込みクロックＷＣＫは水平
同期信号ＨＤに追従し、入力信号の低域ジッタと同一の
低域ジッタを有する。また、書込み制御回路３は周期が
２Ｈの書込みリセットパルスＷＲＳＴを発生してＴＢＣ
メモリ７に出力する。

【０００６】ＴＢＣメモリ７は、書込みリセットパルス
ＷＲＳＴによって書込みアドレスがリセットされ、書込
みクロックＷＣＫを用いてＡ／Ｄ変換器６からの入力信
号を書込む。なお、ＴＢＣメモリ７はメモリ長が２Ｈ
（９１０×２＝１８２０段）のＦＩＦＯ（first-in fir
st-out）メモリである。こうして、ＴＢＣメモリ７には
入力信号と同一の低域ジッタを有する書込みクロックＷ
ＣＫによって書込みが行われる。

【０００７】一方、読出しには固定発振回路４の出力が
用いられる。固定発振回路４は周波数が４ｆsc（ｆscは
色副搬送波周波数で４ｆsc＝９１０ｆH ＝１４．３１８
１８ＭＨz （ＮＴＳＣ方式））でジッタの無い読出しク
ロックＲＣＫを発生してＴＢＣメモリ７及び読出し制御
回路５に出力する。読出し制御回路５は読出しクロック
ＲＣＫを分周して、周期が２Ｈの読出しリセットパルス
ＲＲＳＴをＴＢＣメモリ７に出力する。ＴＢＣメモリ７
は、読出しリセットパルスＲＲＳＴによって読出しアド
レスがリセットされて、読出しクロックＲＣＫを用いて
ＴＢＣメモリ７に書込まれている映像信号を読出す。

【０００８】こうして、ＴＢＣメモリ７からの読出し時
にはジッタの無いクロックＲＣＫで読出しが行われる。
これによりＴＢＣメモリ７からは低域ジッタが除去され
た映像信号が出力される。

【０００９】図１２は横軸に時間をとり縦軸にジッタ量
をとって、ジッタの発生状態を示している。図１２中の
実線は入力映像信号のジッタの変化を示し、○印は水平
同期信号が存在する時刻を示している。また、破線は書
込みクロックＷＣＫのジッタを示し、一点鎖線は１次ホ
ールド信号の変化を示している。一般的には図１２に示
すようにジッタは正弦波状に変化する。

【００１０】上述したように、書込みクロックＷＣＫ
は、ＰＬＬ回路２が水平同期信号ＨＤを用いて発生させ
ている。従って、○印で示す水平同期信号が存在する時
刻…，ｋ−３，…，ｋ，…，ｋ＋３，…で書込みクロッ
クＷＣＫは入力映像信号のジッタ変動に追従する。即
ち、書込みクロックＷＣＫのジッタは水平同期信号ＨＤ
を用いて検出することから、書込みクロックＷＣＫのジ
ッタ変動は、図１２の破線に示すように段階的に変化す
る。

【００１１】このように、書込みクロックＷＣＫには水
平走査周期の低域ジッタのみが含まれ、高域ジッタは含
まれていない。入力映像信号のジッタと書込みクロック
ＷＣＫのジッタとの誤差によって、ＴＢＣメモリ７の出
力に高域ジッタが残留する。この高域残留ジッタを低減
するためにＦＦＴＢＣ回路を採用する。

【００１２】ＦＦＴＢＣ回路は、遅延回路８、位相シフ
タ９、位相検波回路11、遅延回路12、減算器13及びロー
パスフィルタ（以下、ＬＰＦという）14によって構成さ
れる。位相検波回路11は、読出し制御回路５が読出しク
ロックＲＣＫを分周して作成した水平走査周期のパルス
ＲＨとＴＢＣメモリ７から読出した映像信号の水平同期
信号とが与えられて、両者の位相誤差を検出する。即
ち、位相検波回路11によってＴＢＣメモリ７からの映像
信号の残留ジッタが検出される。位相検波回路11からの
位相誤差は、図１２の時刻…，ｋ−３，…，ｋ，…のジ
ッタ量を示している。

【００１３】遅延回路12は位相検波回路11からの位相誤
差を１Ｈ期間遅延させて減算器13に与える。減算器13は
位相検波回路11の出力も与えられて、両者の差を求め
る。即ち、減算器13は１Ｈ期間前後のジッタ量の差を求
める。例えば、時刻ｋ＋１の時点では、時刻ｋ＋１のジ
ッタ量と１Ｈ期間前の時刻ｋのジッタ量との差を求め
る。減算器13からの位相誤差差分値はＬＰＦ14に与えて
積分し１次ホールド信号として出力する。即ち、１次ホ
ールド信号は図１２の一点鎖線に示すものとなり、水平
同期信号相互間の位相誤差を直線補間したものとなる。
図１２に示すように、１次ホールド信号は、入力映像信
号のジッタ変動との誤差が破線で示す書込みクロックＷ
ＣＫのジッタ変動よりも小さい。

【００１４】ＬＰＦ14からの１次ホールド信号によって
ＴＢＣメモリ７の出力を位相シフトすることで、ＴＢＣ
回路の高域残留ジッタを除去する。ところで、１次ホー
ルド信号は、１Ｈ期間前後の位相誤差の差分を積分した
ものであるので、ＴＢＣメモリ７からの映像信号に対し
て１Ｈだけ遅延したタイミングで発生する。例えば、時
刻ｋにおける位相誤差の１次ホールド信号は、時刻ｋ＋
１において求められる。この理由から、時間合わせのた
めに、ＴＢＣメモリ７から読出した映像信号を遅延回路
８によって１Ｈ期間遅延させた後位相シフタ９に出力す
る。

【００１５】位相シフタ９は１次ホールド信号に基づい
て映像信号を位相シフトさせることにより、高域残留ジ
ッタを除去してＤ／Ａ変換器10に出力する。Ｄ／Ａ変換
器10は入力された映像信号をアナログ信号に戻して出力
する。

【００１６】このように、ＴＢＣ回路によって入力映像
信号の低域ジッタを除去し、高域残留ジッタをＦＦＴＢ
Ｃ回路によって除去することにより、映像信号のジッタ
を高精度に除去する。

【００１７】ところで、上述したように、ＴＢＣメモリ
７から読出した映像信号は、時間合わせのために遅延回
路８によって１Ｈ期間遅延させた後位相シフタ９に与え
なければならない。遅延回路12は位相誤差という１デー
タを１Ｈ期間保持すればよいので、サンプルホールド回
路を用いた小規模の回路で構成することができる。しか
しながら、ＴＢＣメモリ７から読出した映像信号を１Ｈ
期間遅延させるための遅延回路８は、１Ｈ期間の９１０
個のデータを保持しなければならず、メモリ又はシフト
レジスタ等を採用する必要があり、回路規模が極めて大
きくなって、コスト増を招来するという問題がある。更
に、１チップのＩＣ（集積回路）によって構成する場合
には、遅延回路８によってチップ面積が著しく増大して
しまう。

【００１８】

【発明が解決しようとする課題】このように、上述した
従来の時間軸補正回路においては、映像信号の高域残留
ジッタを除去するために、映像信号を１水平走査期間遅
延させる必要があり、回路規模が増大すると共に、コス
ト増を招来するという問題点があった。また、ＩＣ化す
る場合においては、チップ面積が大きいという問題点も
あった。

【００１９】本発明は、高域残留ジッタ除去用の遅延回
路と低域ジッタ除去用のメモリとを兼用することによ
り、回路規模を縮小すると共にコスト増を抑制し、更に
ＩＣ化を容易にすることができる時間軸補正回路を提供
することを目的とする。

【００２０】また、本発明は、入力色信号の色副搬送波
の低域ジッタ及び高域残留ジッタを除去する場合の回路
規模を、メモリを共用化することにより縮小することが
できる時間軸補正回路を提供することを目的とする。

【００２１】［発明の構成］

【課題を解決するための手段】本発明の請求項１に係る
時間軸補正回路は、入力映像信号の低域ジッタに追従す
る第１のクロックを発生する第１のクロック発生手段
と、ジッタの無い第２のクロックを発生する第２のクロ
ック発生手段と、前記第１のクロックを書込みクロック
として用いて前記入力映像信号を記憶すると共に、前記
第２のクロックを読出しクロックとして用いて記憶した
映像信号を出力するメモリと、前記第１のクロックを分
周して得た水平走査周期の信号と前記入力映像信号の水
平同期信号との位相誤差を検出する位相検出手段と、所
定期間前後の前記位相誤差の差分を積分して１次ホール
ド信号を出力する１次ホールド手段と、前記メモリの書
込みと読出しとを前記所定期間だけずらす制御手段と、
前記メモリから読出した映像信号を前記１次ホールド信
号に基づいて位相シフトする位相シフト手段とを具備し
たものであり、本発明の請求項５に係る時間軸補正回路
は、入力映像信号の低域ジッタに追従する第１のクロッ
クを発生する第１のクロック発生手段と、ジッタの無い
第２のクロックを発生する第２のクロック発生手段と、
前記入力映像信号をディジタル信号に変換するアナログ
／ディジタル変換手段と、前記第１のクロックを書込み
クロックとして用いて前記入力映像信号を記憶すると共
に、前記第２のクロックを読出しクロックとして用いて
記憶した映像信号を出力するメモリと、前記第１のクロ
ックを分周して得た水平走査周期の信号と前記入力映像
信号の水平同期信号との位相誤差を検出する位相検出手
段と、所定期間前後の前記位相誤差の差分を積分して１
次ホールド信号を出力する１次ホールド手段と、前記メ
モリの書込みと読出しとを前記所定期間だけずらす制御
手段と、前記メモリから読出した映像信号をアナログ信
号に変換するディジタル／アナログ変換手段と、前記１
次ホールド信号に基づいて前記第２のクロックを位相シ
フトして前記ディジタル／アナログ変換手段のクロック
として与える位相シフト手段とを具備したものであり、
本発明の請求項７に係る時間軸補正回路は、入力色信号
の低域ジッタに追従する第１のクロックを発生する第１
のクロック発生手段と、ジッタの無い第２のクロックを
発生する第２のクロック発生手段と、前記入力色信号を
復調して復調出力を出力する復調手段と、前記第１のク
ロックを書込みクロックとして用いて前記復調出力を記
憶すると共に、前記第２のクロックを読出しクロックと
して用いて記憶した復調出力を出力するメモリと、前記
復調手段が復調に用いた色副搬送波と前記入力色信号の
カラーバースト信号との位相誤差を検出する位相検出手
段と、所定期間前後の前記位相誤差の差分を積分して１
次ホールド信号を出力する１次ホールド手段と、前記メ
モリの書込みと読出しとを前記所定期間だけずらす制御
手段と、前記メモリから読出した復調出力を前記１次ホ
ールド信号に基づいて位相シフトする位相シフト手段と
を具備したものである。

【００２２】

【作用】本発明の請求項１において、メモリには入力映
像信号の低域ジッタに追従する第１のクロックを用いて
書込みを行い、ジッタの無い第２のクロックを用いて読
出す。これにより、入力映像信号の低域ジッタを除去す
る。位相検出手段は、第１のクロックを分周して得た水
平走査周期の信号と水平同期信号との位相誤差を求め
る。１次ホールド手段は、所定期間前後の位相誤差の差
分を積分して、高域残留ジッタに対応する１次ホールド
信号を発生して位相シフト手段に与える。即ち、位相誤
差の検出から１次ホールド信号が作成されるまでには所
定期間を要する。一方、メモリの読出しは書込みに対し
て所定期間ずれており、メモリからの映像信号と１次ホ
ールド信号との時間軸は一致する。位相シフト手段は、
１次ホールド信号を用いて映像信号の高域残留ジッタを
除去する。

【００２３】本発明の請求項５においては、メモリから
の映像信号は直接ディジタル／アナログ変換手段に与え
る。位相シフト手段は、１次ホールド信号によって第２
のクロックを位相シフトしてディジタル／アナログ変換
手段に与える。ディジタル／アナログ変換手段が位相シ
フト手段からのクロックを用いて映像信号をアナログ信
号に変換することにより、映像信号は位相シフトし、高
域残留ジッタが除去される。

【００２４】本発明の請求項７においては、第１のクロ
ック及び第２のクロックを用いて入力色信号をメモリに
書込むと共に読出すことにより、入力色信号の色副搬送
波の低域ジッタに基づく位相誤差を補正する。また、復
調時に用いた色副搬送波と入力色信号のカラーバースト
信号との位相誤差を求めて所定期間前後で差分をとるこ
とにより、１次ホールド信号を得て、位相シフト手段に
与える。位相検出手段による位相誤差の検出から１次ホ
ールド信号が作成されるまでの時間と、メモリの書込み
と読出しとの時間ずれとが一致するので、メモリからの
復調出力はそのまま位相シフト手段に与える。位相シフ
ト手段は、１次ホールド信号に基づいて復調出力の高域
残留ジッタに基づく位相誤差を補正する。

【００２５】

【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図１は本発明に係る時間軸補正回路の一実
施例を示すブロック図である。図１において図１１と同
一の構成要素には同一符号を付してある。

【００２６】再生信号等の入力映像信号は同期分離回路
１及びＡ／Ｄ変換器６に与える。同期分離回路１は入力
映像信号から水平同期信号ＨＤを分離してＰＬＬ回路２
に供給する。ＰＬＬ回路２は位相検波器21、ループフィ
ルタ22及びＶＣＯ23によって構成している。ＶＣＯ23の
出力は書込み制御回路３に与え、書込み制御回路３はＶ
ＣＯ23の出力を９１０分周したＷＨ信号を位相検波器21
に出力する。位相検波器21は水平同期信号とＷＨ信号と
の位相差に基づく信号をループフィルタ22を介してＶＣ
Ｏ23に出力する。ループフィルタ22によって位相誤差の
低域成分を抽出し、ＶＣＯ23は水平同期信号とＷＨ信号
との位相誤差が０になるような発振周波数の発振出力を
出力する。こうして、ＶＣＯ23は水平同期信号ＨＤの低
域ジッタに追従した書込みクロックＷＣＫ（周波数は９
１０ｆH ）を発生する。なお、ＮＴＳＣ方式では水平走
査周波数ｆH は１５．７３４ＫＨｚであるので、ＶＣＯ
23の中心周波数は９１０ｆH ＝１５．７３４ＫＨｚ×９
１０＝１４．３１８ＭＨｚに設定する。

【００２７】ＶＣＯ23からの書込みクロックＷＣＫはＡ
／Ｄ変換器６及びＴＢＣメモリ７に与える。Ａ／Ｄ変換
器６は書込みクロックＷＣＫを用いて、入力映像信号を
ディジタル信号に変換してＴＢＣメモリ７に出力する。
書込み制御回路３は、周期が２Ｈの書込みリセットパル
スＷＲＳＴを発生してＴＢＣメモリ７に出力する。ＴＢ
Ｃメモリ７は書込みリセットパルスＷＲＳＴによって書
込みアドレスがリセットされ、書込みクロックＷＣＫに
よって書込みアドレスが指定されて、Ａ／Ｄ変換器６か
らの入力映像信号を記憶する。

【００２８】なお、ＴＢＣメモリ７はＦＩＦＯ（first-
in first-out）メモリであり、ジッタの変動量を考慮し
てメモリ長を２Ｈ（９１０×２＝１８２０段）にしてい
る。なお、メモリ長は必ずしも２Ｈでなくてもよい。こ
うして、ＴＢＣメモリ７には入力信号と同一の低域ジッ
タを有する書込みクロックＷＣＫによって書込みが行わ
れるようになっている。

【００２９】一方、読出しには固定発振回路４の出力を
用いる。固定発振回路４は周波数が４ｆsc（ｆscは色副
搬送波周波数）でジッタの無い読出しクロックＲＣＫを
発生してＴＢＣメモリ７に与える。なお、固定発振器４
の発振周波数は４ｆsc＝３．５７９５４５ＭＨｚ×４＝
１４．３１８ＭＨｚである。ＮＴＳＣ方式においては、
４ｆsc＝９１０ｆH であり、書込みクロックＷＣＫの中
心周波数と読出しクロックＲＣＫの周波数とは等しい。
読出し制御回路５は、固定発振回路４からの読出しクロ
ックＲＣＫが与えられ、分周することにより周期が２Ｈ
の読出しリセットパルスＲＲＳＴを発生してＴＢＣメモ
リ７に出力するようになっている。

【００３０】ＴＢＣメモリ７は、読出しリセットパルス
ＲＲＳＴによって読出しアドレスがリセットされ、読出
しクロックＲＣＫによって読出しアドレスが指定され
て、記憶している映像信号を順次出力する。なお、ＴＢ
Ｃメモリ７のメモリ長が２Ｈであり、また、ジッタの向
きが正負いずれにも発生することを考慮して、読出しリ
セットパルスＲＲＳＴをジッタがない場合の書込みリセ
ットパルスＷＲＳＴに対して１Ｈ期間遅らせて発生する
ようになっている。こうして、ＴＢＣメモリ７からの読
出し時にはジッタの無いクロックＲＣＫで読出しを行っ
て、低域ジッタを除去した映像信号を出力するようにな
っている。なお、ＴＢＣメモリ７のメモリ長が２Ｈであ
り、読出しリセットパルスＲＲＳＴが書込みリセットパ
ルスＷＲＳＴに対して１Ｈ期間遅れて発生しているの
で、本実施例では、正及び負方向に１Ｈのジッタを補正
することができる。本実施例においては、ＴＢＣメモリ
７から読出した映像信号は直接位相シフタ９に与えるよ
うになっている。

【００３１】また、本実施例においては、ＴＢＣメモリ
７からの映像信号に含まれる高域残留ジッタを除去する
ための位相誤差の検出は、ＰＬＬ回路２の位相検波器21
によって行うようになっている。位相検波器21は入力映
像信号から分離した水平同期信号ＨＤと水平走査周期の
ＷＨ信号との位相誤差を検出して、遅延回路12及び減算
器13に出力する。遅延回路12は入力された位相誤差を１
Ｈ期間遅延させて減算器13に出力する。減算器13は１Ｈ
期間前後の位相誤差の差分をＬＰＦ14に出力する。ＬＰ
Ｆ14は位相誤差の差分を積分することにより、残留高域
ジッタ成分を抽出して、１次ホールド信号として位相シ
フタ９に出力するようになっている。

【００３２】図２は図１中の位相シフタの具体的な構成
を示すブロック図である。

【００３３】位相シフタ９は、遅延回路31，32、セレク
タ33、絶対値回路36、係数器34，35及び加算器37によっ
て構成している。入力映像信号は遅延回路31を介して遅
延回路32に与える。遅延回路31，32は入力された信号を
読出しクロックＲＣＫの１クロック期間遅延させて出力
する。遅延回路31の入力及び遅延回路31，32の出力は連
続した３ポイントの映像信号である。遅延回路31の出力
は係数器34に出力する。遅延回路31の入力及び遅延回路
32の出力はセレクタ33に与える。セレクタ33はＬＰＦ14
からの１次ホールド信号の符号に基づいて入力された信
号の一方を選択して係数器35に出力する。

【００３４】１次ホールド信号は絶対値回路36にも与
え、絶対値回路36は１次ホールド信号ｍの絶対値Ｍを求
めて係数器34，35に出力する。係数器34は入力された信
号に（１−Ｍ）を乗算して加算器37に与え、係数器35は
入力された信号にＭを乗算して加算器37に与える。加算
器37は２入力を加算して出力するようになっている。

【００３５】加算器37の出力は位相シフタ９の出力とし
てＤ／Ａ変換器10に与える。Ｄ／Ａ変換器10は入力され
た信号をアナログ信号に変換して出力するようになって
いる。

【００３６】なお、遅延回路31，32の遅延量は、位相シ
フト量等に基づいて決定すればよい。しかし、位相シフ
タ９は入力された信号に対してローパスフィルタとして
作用するので、位相シフト量を大きくすると映像信号の
高域成分の劣化も大きくなることから、遅延回路31，32
の遅延量は読出しクロックＲＣＫの１〜２クロックが望
ましい。

【００３７】次に、このように構成された実施例の動作
について図３の説明図を参照して説明する。図３は位相
シフタによる高域残留ジッタの除去を説明するためのも
のであり、横方向は時間に対応し、縦方向は信号レベル
に対応している。

【００３８】入力映像信号はＡ／Ｄ変換器６に与える。
同期分離回路１は入力映像信号から水平同期信号ＨＤを
分離してＰＬＬ回路２に与え、ＰＬＬ回路２は、水平同
期信号ＨＤに追従した書込みクロックＷＣＫを作成して
Ａ／Ｄ変換器６及びＴＢＣメモリ７に出力する。Ａ／Ｄ
変換器６は書込みクロックＷＣＫを用いて入力映像信号
をアナログ信号に変換してＴＢＣメモリ７に供給する。

【００３９】書込み制御回路３はＰＬＬ回路２の出力を
分周して周期が２ＨのパルスＷＲＳＴもＴＢＣメモリ７
に与えている。ＴＢＣメモリ７はパルスＷＲＳＴによっ
てアドレスがリセットされて、水平同期信号ＨＤに追従
した書込みクロックＷＣＫによってアドレスが指定され
て入力映像信号の書込みを行う。これにより、入力映像
信号の低域ジッタに応じた書込みが行われる。

【００４０】一方、固定発振回路４は周波数が４ｆscの
発振出力を読出しクロックＲＣＫとしてＴＢＣメモリ７
及び読出し制御回路５に与えている。読出し制御回路５
は読出しクロックＲＣＫを分周して周期が２Ｈの読出し
リセットパルスＲＲＳＴを発生する。ＴＢＣメモリ７は
パルスＲＲＳＴによってアドレスがリセットされて、固
定周期の読出しクロックＲＣＫによってアドレスが指定
されて、書込まれている映像信号を読出す。

【００４１】即ち、ＴＢＣメモリ７には、入力映像信号
と同一の低域ジッタを有する書込みクロックＷＣＫで書
込みを行い、固定周波数の読出しクロックＲＣＫを用い
て読出しを行う。これにより、入力映像信号から低域ジ
ッタを除去する。

【００４２】一方、ＰＬＬ回路２の位相検波器21は、水
平同期信号ＨＤと書込み制御回路３出力のＷＨ信号との
位相誤差を求めて、ＴＢＣメモリ７の出力に含まれる残
留高域ジッタを検出する。位相検波器21からの位相誤差
は、減算器13に与えると共に、遅延回路12によって１Ｈ
期間遅延させて減算器13に与える。減算器13は１Ｈ期間
前後の位相誤差の差分を求め、ＬＰＦ14は減算器13の出
力を積分することにより、高域残留ジッタに対応した１
次ホールド信号を得る。

【００４３】位相シフタ９は、１次ホールド信号を用い
て、ＴＢＣメモリ７の出力から高域残留ジッタを除去す
る。本実施例においては、ジッタ量（位相誤差）の検出
から１次ホールド信号を求めるまでの時間は、ＰＬＬ回
路２の出力の時間を基準とすると、１Ｈ期間後である。
一方、ＴＢＣメモリ７の読出しは、書込みに対して１Ｈ
期間遅らせているので、この時間基準に対して、ジッタ
が存在しない場合におけるＴＢＣメモリ７の出力の時間
遅れも１Ｈである。従って、位相シフタ９によって高域
残留ジッタを除去する場合において、ＴＢＣメモリ７の
出力の時間軸と、１次ホールド信号の時間軸とは一致
し、ＴＢＣメモリ７の出力を遅延させる必要はない。

【００４４】いま、位相シフタ９の遅延回路31に入力さ
れる映像信号をａとし、遅延回路31，32の出力映像信号
を夫々ｂ，ｃとする。映像信号ａ，ｂ，ｃは、読出しク
ロックＲＣＫの１クロック期間ずつずれたタイミングの
信号であり、図３の実線に示すように変化するものとす
る。

【００４５】ここで、図３の映像信号ｂの高域残留ジッ
タを補正するものとする。１次ホールド信号が図３の期
間において正の例えば０．５であるものとする。セレク
タ33は映像信号ｃを選択して係数器35に与える。絶対値
回路36は０．５を係数器34，35に出力する。係数器34，
35は夫々映像信号ｂ，ｃに０．５を乗算して加算器37に
与え、加算器37は２入力を加算して出力する。即ち、１
次ホールド信号の絶対値をＭとすると、加算器37の出力
Ｙは下記式（１）で与えられる。

【００４６】 Ｙ＝（１−Ｍ）ｂ＋Ｍｃ …（１） この（１）式を映像信号ａ，ｃにも適用すると、図３の
黒丸印の値が得られ、位相シフタ９からは破線にて示す
映像信号、即ち、ＴＢＣメモリ７の出力に対して位相が
進んだ映像信号が出力される。

【００４７】なお、１次ホールド信号が負である場合に
は、映像信号ｂに対して下記式（２）に示す演算が行わ
れることになる。

【００４８】 Ｙ＝（１−Ｍ）ｂ＋Ｍａ …（２） こうして、位相シフタ９はＴＢＣメモリ７から読出した
映像信号の高域残留ジッタを除去してＤ／Ａ変換器10に
出力する。Ｄ／Ａ変換器10は入力された信号をアナログ
信号に戻して出力する。

【００４９】このように、本実施例においては、ＴＢＣ
メモリの書込みと読出しとを１Ｈ期間ずらすと共に、Ｔ
ＢＣメモリの入力を時間基準にして高域残留ジッタを求
めているので、高域残留ジッタを除去するための映像信
号の遅延回路をＴＢＣメモリで兼用することができ、回
路規模を著しく縮小することができる。このため、コス
トを低減させることができ、ＩＣ化する場合にもチップ
面積の増大を防止することができる。更に、高域残留ジ
ッタを検出するための位相検波器を低域ジッタ検出のた
めの位相検波器と兼用しているので、回路規模は一層削
減される。

【００５０】なお、低域ジッタを検出するための位相検
波器と高域残留ジッタを検出するための位相検波器とを
別々に構成してもよい。この場合には、低域ジッタと高
域残留ジッタとの検出に夫々最適な検波特性の設定が可
能である。

【００５１】図４は本発明の他の実施例を示すブロック
図である。図４において図１と同一の構成要素には同一
符号を付して説明を省略する。本実施例はＴＢＣメモリ
からの読出しクロックを色副搬送波に基づいて作成する
と共に、輝度信号と色信号とに時間軸補正処理をするよ
うにした例である。

【００５２】入力輝度信号はＡ／Ｄ変換器６及び同期分
離回路１に与える。また、入力色信号はバーストＰＬＬ
回路41及び復調回路42に与える。バーストＰＬＬ回路41
は、図示しない位相検波器、ループフィルタ、ＶＣＸＯ
（可変水晶発振器）及び分周器を有しており、入力色信
号からカラーバースト信号を抽出して、入力カラーバー
スト信号に位相同期した周波数が４ｆscの読出しクロッ
クＲＣＫを発生するようになっている。

【００５３】本実施例においては、バーストＰＬＬ回路
41からの読出しクロックＲＣＫを読出し制御回路５、Ｔ
ＢＣメモリ７、位相シフタ９及びＤ／Ａ変換器10に与え
るようになっている。

【００５４】復調回路42はバーストＰＬＬ回路41から色
副搬送波が与えられて色復調を行い、Ｒ−Ｙ，Ｂ−Ｙの
色差信号を発生してＡ／Ｄ変換器43，44に出力する。Ａ
／Ｄ変換器43，44はＰＬＬ回路２からの書込みクロック
ＷＣＫを用いて入力された色差信号をディジタル信号に
変換して夫々ＴＢＣメモリ45，46に出力する。ＴＢＣメ
モリ45，46は、書込み制御回路３からの書込みリセット
パルスＷＲＳＴによってアドレスがリセットされて、書
込みクロックＷＣＫを用いて色差信号を書込む。ＴＢＣ
メモリ45，46はバーストＰＬＬ回路41からの読出しクロ
ックＲＣＫを用いて読出しを行って、夫々位相シフタ4
7，48に出力する。

【００５５】ＴＢＣメモリ45，46の出力は低域ジッタが
除去された色差信号Ｒ−Ｙ，Ｂ−Ｙである。位相シフタ
47，48はＬＰＦ14から１次ホールド信号が与えられて、
夫々ＴＢＣメモリ45，46出力の高域残留ジッタを除去し
てＤ／Ａ変換器49，50に出力する。Ｄ／Ａ変換器49，50
は入力された信号をアナログ信号に戻して変調回路51に
出力する。変調回路51はバーストＰＬＬ回路41からの色
副搬送波を用いて、色差信号Ｒ−Ｙ，Ｂ−Ｙを変調して
出力色信号を出力するようになっている。なお、位相シ
フタ47，48及びＤ／Ａ変換器49，50にはバーストＰＬＬ
回路41からの読出しクロックＲＣＫが与えられる。

【００５６】次に、このように構成された実施例の動作
について説明する。

【００５７】バーストＰＬＬ回路41は、入力カラーバー
ストに位相同期した周波数が４ｆscの読出しクロックＲ
ＣＫを発生すると共に、読出しクロックＲＣＫを４分周
した色副搬送波を出力する。

【００５８】輝度信号系については、バーストＰＬＬ回
路41からの読出しクロックＲＣＫを用いる点が図１の実
施例と異なるのみであり、低域ジッタを含む書込みクロ
ックＷＣＫを用いてＴＢＣメモリ７に書込みを行い、固
定周波数の読出しクロックＲＣＫを用いて読出しを行う
ことで、低域ジッタを除去する。また、ＰＬＬ回路２の
位相検波器21によって位相誤差を検出し、１Ｈ期間前後
の位相誤差の差分をＬＰＦ14によって積分して１次ホー
ルド信号を得る。位相シフタ９がＴＢＣメモリ７の出力
を１次ホールド信号に基づいて位相シフトさせて高域残
留ジッタを除去する。

【００５９】一方、色信号系においては、復調回路42に
よって入力色信号から色差信号を得る。２つの色差信号
はＡ／Ｄ変換器43，44によって夫々ディジタル化された
後、輝度信号系と同様に、ＴＢＣメモリ45，46の書込み
及び読出し時に低域ジッタを除去する。次に、位相シフ
タ47，48によって、１次ホールド信号に基づいて高域残
留ジッタを除去し、アナログ信号に戻した後、変調回路
51によって色信号に変調する。

【００６０】このように、本実施例においては、固定発
振回路によって読出しクロックＲＣＫを発生するのでは
なく、入力カラーバーストに位相同期した信号から読出
しクロックＲＣＫを発生している。家庭用ＶＴＲにおい
ても色副搬送波周波数を信号処理の基準としており、本
実施例は家庭用ＶＴＲへの適用が容易であるという利点
がある。

【００６１】図５は本発明の他の実施例を示すブロック
図である。図５において図１と同一の構成要素には同一
符号を付して説明を省略する。

【００６２】本実施例はＴＢＣメモリ７の出力を直接Ｄ
／Ａ変換器10に与えると共に、位相シフタ９に代えて位
相シフタ61を用いて、Ｄ／Ａ変換器10を位相シフタ61か
らのクロックＤＡＣＫによって制御する点が図１の実施
例と異なる。

【００６３】図６は図５中の位相シフタの具体的な構成
を示すブロック図である。

【００６４】図６において、遅延回路Ｔ1 乃至Ｔn は縦
続接続されている。固定発振回路４からの読出しクロッ
クＲＣＫは遅延回路Ｔ1 に与え、遅延回路Ｔ1 乃至Ｔn
によって順次遅延させる。遅延回路Ｔ1 乃至Ｔn の遅延
量をτとすると、遅延回路Ｔ1 乃至Ｔn からは夫々τ，
２τ，…，ｎτの遅延量の読出しクロックＲＣＫが得ら
れる。固定発振回路４からの読出しクロックＲＣＫ及び
遅延回路Ｔ1 乃至Ｔnによって遅延された読出しクロッ
クＲＣＫはセレクタ62に与える。セレクタ62は１次ホー
ルド信号に基づいて読出しクロックＲＣＫの１つを選択
してＤ／Ａ変換器10のクロックＤＡＣＫとして出力する
ようになっている。

【００６５】このように構成された実施例においては、
位相シフタ61は、１次ホールド信号に基づいて読出しク
ロックＲＣＫの遅延量を制御して位相をシフトさせる。
位相シフタ61からのクロックＤＡＣＫによってＤ／Ａ変
換器10のサンプルリングを制御する。Ｄ／Ａ変換器10に
供給されるクロックＤＡＣＫが位相シフトするので、Ｄ
／Ａ変換器10からの出力映像信号も位相シフトする。こ
うして、高域残留ジッタを除去する。

【００６６】このように、本実施例においては、映像信
号を位相シフトするのではなく、Ｄ／Ａ変換器のクロッ
クを位相シフトすることにより、高域残留ジッタを除去
している。位相シフタを図１の実施例よりも簡単な回路
で構成することができる。しかも、図１の位相シフタは
ローパスフィルタ特性を有しているので、映像信号が帯
域制限されるのに対し、本実施例においてはＤ／Ａ変換
器のクロックを位相シフトさせているので、映像信号が
帯域制限によって劣化することはない。

【００６７】図７は本発明の他の実施例を示すブロック
図である。図８において図４と同一の構成要素には同一
符号を付して説明を省略する。本実施例は家庭用ＶＴＲ
に適用したものであり、色副搬送波の高域ジッタを除去
可能にしたものである。

【００６８】家庭用ＶＴＲにおいては、色信号を低い周
波数の低域変換色信号に変換して記録する。再生時には
低域変換色信号を元の色副搬送波周波数の色信号に戻
す。この場合には、低域変換色信号がジッタを含んでい
るので、元に戻した入力色信号をバーストＰＬＬ回路41
に与えることにより、ジッタを除去した色副搬送波を再
生する。しかし、ＡＰＣループを構成するバーストＰＬ
Ｌ回路41が１水平走査周期で挿入されたカラーバースト
信号を用いて色副搬送波を再生しているので、低域ジッ
タは除去可能であるが、高域ジッタ（ＡＰＣ高域残留ジ
ッタ）は残留する。本実施例は、この色信号に含まれる
ＡＰＣ高域残留ジッタもフィードフォワードＡＰＣ回路
によって除去するものである。

【００６９】即ち、入力色信号はバーストＰＬＬ回路41
に与える。バーストＰＬＬ回路41は位相検波器71、ルー
プフィルタ72、ＶＣＸＯ73及び分周器74によって構成し
ており、入力カラーバーストと分周器74の出力との位相
差を０にするように、ＶＣＸＯ73から周波数が４ｆscの
読出しクロックＲＣＫを発生する。ＶＣＸＯ43の出力は
分周器74に与え、分周器74は読出しクロックＲＣＫを分
周して色副搬送波を再生する。

【００７０】本実施例においては、位相検波器71からの
バースト位相誤差を減算器76にそのまま与えると共に、
遅延回路75を介して減算器76に与える。遅延回路75はバ
ースト位相誤差を１Ｈ期間遅延させて減算器76に出力す
る。減算器76は１Ｈ期間前後のバースト位相誤差の差分
を求めてＬＰＦ77に出力する。ＬＰＦ77は減算器76の出
力を積分して位相補正回路70に出力する。ＬＰＦ77の出
力は色信号に残留した高域ジッタに対応したバースト位
相誤差１次ホールド信号である。

【００７１】図８は図７中の位相補正回路70の具体的な
構成を示すブロック図である。

【００７２】位相補正回路70には位相シフタ47，48から
色差信号ｒ−ｙ，ｂ−ｙを入力する。位相シフタ47から
の色差信号ｒ−ｙは乗算器81，82に与え、位相シフタ48
からの色差信号ｂ−ｙは乗算器83，84に与える。また、
ＬＰＦ77からのバースト位相誤差１次ホールド信号はＲ
ＯＭ85に与える。ＲＯＭ85はバースト位相誤差１次ホー
ルド信号をｓｉｎ関数及びｃｏｓ関数に変換して夫々、
乗算器82，83及び乗算器81，84に出力する。

【００７３】乗算器81は位相シフタ47の出力にＲＯＭ85
からのｃｏｓ関数を乗算して加算器86に与え、乗算器82
は位相シフタ47の出力にＲＯＭ85からのｓｉｎ関数を乗
算して加算器87に与える。また、乗算器83は位相シフタ
48の出力にＲＯＭ85からのｓｉｎ関数を乗算して加算器
86に与え、乗算器84は位相シフタ48の出力にＲＯＭ85か
らのｃｏｓ関数を乗算して加算器87に与える。加算器86
は２入力を加算して色差信号Ｒ−Ｙを出力し、加算器87
は乗算器84の出力から乗算器82の出力を減算して色差信
号Ｂ−Ｙを出力する。即ち、バースト位相誤差１次ホー
ルド信号をθとすると、加算器86，87からの色差信号Ｒ
−Ｙ，Ｂ−Ｙは夫々下記式（３），（４）で表わすこと
ができる。

【００７４】 Ｒ−Ｙ＝（ｒ−ｙ）ｃｏｓθ＋（ｂ−ｙ）ｓｉｎθ …（３） Ｂ−Ｙ＝一（ｒ−ｙ）ｓｉｎθ＋（ｂ−ｙ）ｃｏｓθ …（４） 加算器86，87の出力は位相補正回路70の出力として夫々
Ｄ／Ａ変換器49，50に供給する。

【００７５】次に、このように構成された実施例の動作
について図９の説明図を参照して説明する。

【００７６】輝度信号系の動作及び色信号系の位相シフ
タ47，48による位相シフトまでの動作は図４の実施例と
同様である。

【００７７】バーストＰＬＬ回路41の位相検波器71は、
入力カラーバーストと分周器74からの再生色副搬送波と
のバースト位相誤差を求める。遅延回路75はバースト位
相誤差を１Ｈ期間遅延させて減算器76に与え、減算器76
はバースト位相誤差の１Ｈ期間前後の差分を求める。こ
の差分はＬＰＦ77によって積分し、ＡＰＣ高域残留ジッ
タを示すバースト位相誤差１次ホールド信号として位相
補正回路70に出力する。

【００７８】いま、位相シフタ47，48から夫々出力され
る色差信号ｒ−ｙ，ｂ−ｙが図９に示すものであるもの
とする。これらの色差信号ｒ−ｙ，ｂ−ｙはＡＰＣ高域
残留ジッタによる位相誤差がθである。バースト位相誤
差１次ホールド信号θは位相補正回路70のＲＯＭ85に与
えて、ｓｉｎθ及びｃｏｓθに変換する。更に、位相補
正回路70は乗算器81乃至84及び加算器86，87を用いて、
上記（３），（４）式の演算を行う。図９に示すよう
に、これらの演算によって、色差信号Ｒ−Ｙ，Ｂ−Ｙの
位相誤差を除去することができる。こうして、位相補正
回路70からはＡＰＣ高域残留ジッタに基づく位相誤差が
除去された色差信号Ｒ−Ｙ，Ｂ−ＹがＤ／Ａ変換器49，
50に出力される。

【００７９】このように、本実施例においては、ＡＰＣ
ループによって再生した色副搬送波に残留する高域ジッ
タに基づく位相誤差を位相補正回路70によって補正す
る。高域残留ジッタを除去するためのバースト位相誤差
１次ホールド信号は、バーストＰＬＬ回路41の位相検波
器71の出力から求めており、位相検波器71の出力を時間
基準として１Ｈ期間後にバースト位相誤差１次ホールド
信号を得ている。従って、本実施例においても、ＴＢＣ
メモリ45，46を位相補正回路70までの時間合わせ用のメ
モリとして兼用することができる。

【００８０】図１０は本発明の他の実施例を示すブロッ
ク図である。図１０において図１と同一の構成要素には
同一符号を付して説明を省略する。

【００８１】本実施例はメモリ長が（ｍ＋１）Ｈ（ｍ＝
１以上の整数）のＴＢＣメモリ91を採用すると共に、Ｌ
ＰＦ14からの１次ホールド信号を遅延時間［｛（ｍ＋
１）／２｝−１］Ｈだけ遅延させる遅延回路92を付加し
た点が図１の実施例と異なる。例えば、ＴＢＣメモリ91
のメモリ長を４Ｈとすると、遅延回路92の遅延時間は
［｛（３＋１）／２｝−１］Ｈ＝１Ｈとなる。

【００８２】なお、本実施例においては、正又は負方向
のいずれのジッタも同様に除去することを考慮して、Ｔ
ＢＣメモリの書込みリセットパルスＷＲＳＴに対して読
出し制御回路５からの読出しリセットパルスＲＲＳＴを
メモリ長の１／２である｛（ｍ＋１）／２｝Ｈだけ遅延
させるようになっている。また、遅延回路92は１次ホー
ルド信号を［｛（ｍ＋１）／２｝−１］Ｈ期間だけ遅延
させて位相シフタ９に出力する。

【００８３】このように構成された実施例においては、
ＴＢＣメモリ91には低域ジッタを含む書込みクロックＷ
ＣＫを用いて書込みを行い、読出しには読出しクロック
ＲＣＫを用いる。これにより、入力映像信号の低域ジッ
タを除去する。本実施例においては、ＴＢＣメモリ91か
らの読出しは、書込みから｛（ｍ＋１）／２｝Ｈ期間だ
け遅延して行う。

【００８４】一方、ジッタ量（位相誤差）の検出から１
次ホールド信号を求めるまでの時間は、ＰＬＬ回路２の
出力の時間を基準とすると、１Ｈ期間後である。従っ
て、ＴＢＣメモリ91の出力映像信号の時間軸に対して、
ＬＰＦ14からの１次ホールド信号の時間軸は［｛（ｍ＋
１）／２｝−１］Ｈ期間だけ進んでいる。そこで、ＬＰ
Ｆ14の出力を遅延回路92に与えて時間軸を一致させた
後、位相シフタ９に与える。これにより、位相シフタ９
に入力される１次ホールド信号はＴＢＣメモリ91からの
映像信号と時間軸が一致する。

【００８５】このように、本実施例においては、ＴＢＣ
メモリのメモリ長が２Ｈ以外であっても、ＦＦＴＢＣ回
路又は図７のＦＦＡＰＣ回路で用いる１Ｈ遅延回路をＴ
ＢＣメモリによって兼用することができる。

【００８６】なお、遅延回路92はＴＢＣメモリ91による
遅延時間と、位相検波器から１次ホールド信号の算出ま
での遅延時間を一致させることが目的であるので、遅延
回路92を位相検波器21の出力端又は減算器13の出力端等
に接続してもよいことは明らかである。

【００８７】また、上記各実施例では、ＮＴＳＣ方式の
映像信号を例に説明したが、ＰＡＬ方式等、他のいずれ
の方式の映像信号処理回路にも適用することができるこ
とは明らかである。

【００８８】

【発明の効果】以上説明したように本発明の請求項１，
５によれば、高域残留ジッタ除去用の遅延回路と低域ジ
ッタ除去用のメモリとを兼用することにより、回路規模
を縮小すると共にコスト増を抑制し、更にＩＣ化を容易
にすることができるという効果を有する。

【００８９】また、本発明の請求項６によれば、入力色
信号の色副搬送波の低域ジッタ及び高域残留ジッタを除
去する場合の回路規模を、メモリを共用化することによ
り縮小することができるという効果を有する。

【図面の簡単な説明】

【図１】本発明に係る時間軸補正回路の一実施例を示す
ブロック図。

【図２】図１中の位相シフタの具体的な構成を示すブロ
ック図。

【図３】実施例の動作を説明するための説明図。

【図４】本発明の他の実施例を示すブロック図。

【図５】本発明の他の実施例を示すブロック図。

【図６】図５中の位相シフタの具体的な構成を示すブロ
ック図。

【図７】本発明の他の実施例を示すブロック図。

【図８】図７中の位相補正回路の具体的な構成を示すブ
ロック図。

【図９】図７の実施例の動作を説明するための説明図。

【図１０】本発明の他の実施例を示すブロック図。

【図１１】従来の時間軸補正回路を示すブロック図。

【図１２】従来例の動作を説明するためのグラフ。

【符号の説明】

２…ＰＬＬ回路、３…書込み制御回路、４…固定発振回
路、５…読出し制御回路、７…ＴＢＣメモリ、９…位相
シフタ、12…遅延回路、13…減算器、14…ＬＰＦ、21…
位相検波器

Claims (11)

【特許請求の範囲】
1. 【請求項１】 入力映像信号の低域ジッタに追従する第
   １のクロックを発生する第１のクロック発生手段と、 ジッタの無い第２のクロックを発生する第２のクロック
   発生手段と、 前記第１のクロックを書込みクロックとして用いて前記
   入力映像信号を記憶すると共に、前記第２のクロックを
   読出しクロックとして用いて記憶した映像信号を出力す
   るメモリと、 前記第１のクロックを分周して得た水平走査周期の信号
   と前記入力映像信号の水平同期信号との位相誤差を検出
   する位相検出手段と、 所定期間前後の前記位相誤差の差分を積分して１次ホー
   ルド信号を出力する１次ホールド手段と、 前記メモリの書込みと読出しとを前記所定期間だけずら
   す制御手段と、 前記メモリから読出した映像信号を前記１次ホールド信
   号に基づいて位相シフトする位相シフト手段とを具備し
   たことを特徴とする時間軸補正回路。
2. 【請求項２】 前記メモリはメモリ長が２水平走査期間
   で、前記所定期間は１水平走査期間であることを特徴と
   する請求項１に記載の時間軸補正回路。
3. 【請求項３】 前記第１のクロック発生手段は、位相検
   波器を有する位相固定ループによって構成し、前記位相
   検出手段は前記位相検波器と共用することを特徴とする
   請求項１に記載の時間軸補正回路。
4. 【請求項４】 前記第２のクロックは、前記入力映像信
   号のカラーバースト信号に位相同期したクロックである
   ことを特徴とする請求項１に記載の時間軸補正回路。
5. 【請求項５】 入力映像信号の低域ジッタに追従する第
   １のクロックを発生する第１のクロック発生手段と、 ジッタの無い第２のクロックを発生する第２のクロック
   発生手段と、 前記入力映像信号をディジタル信号に変換するアナログ
   ／ディジタル変換手段と、 前記第１のクロックを書込みクロックとして用いて前記
   入力映像信号を記憶すると共に、前記第２のクロックを
   読出しクロックとして用いて記憶した映像信号を出力す
   るメモリと、 前記第１のクロックを分周して得た水平走査周期の信号
   と前記入力映像信号の水平同期信号との位相誤差を検出
   する位相検出手段と、 所定期間前後の前記位相誤差の差分を積分して１次ホー
   ルド信号を出力する１次ホールド手段と、 前記メモリの書込みと読出しとを前記所定期間だけずら
   す制御手段と、 前記メモリから読出した映像信号をアナログ信号に変換
   するディジタル／アナログ変換手段と、 前記１次ホールド信号に基づいて前記第２のクロックを
   位相シフトして前記ディジタル／アナログ変換手段のク
   ロックとして与える位相シフト手段とを具備したことを
   特徴とする時間軸補正回路。
6. 【請求項６】 前記メモリはメモリ長が２水平走査期間
   で、前記所定期間は１水平走査期間であることを特徴と
   する請求項５に記載の時間軸補正回路。
7. 【請求項７】 入力色信号の低域ジッタに追従する第１
   のクロックを発生する第１のクロック発生手段と、 ジッタの無い第２のクロックを発生する第２のクロック
   発生手段と、 前記入力色信号を復調して復調出力を出力する復調手段
   と、 前記第１のクロックを書込みクロックとして用いて前記
   復調出力を記憶すると共に、前記第２のクロックを読出
   しクロックとして用いて記憶した復調出力を出力するメ
   モリと、 前記復調手段が復調に用いた色副搬送波と前記入力色信
   号のカラーバースト信号との位相誤差を検出する位相検
   出手段と、 所定期間前後の前記位相誤差の差分を積分して１次ホー
   ルド信号を出力する１次ホールド手段と、 前記メモリの書込みと読出しとを前記所定期間だけずら
   す制御手段と、 前記メモリから読出した復調出力を前記１次ホールド信
   号に基づいて位相シフトする位相シフト手段とを具備し
   たことを特徴とする時間軸補正回路。
8. 【請求項８】 前記メモリはメモリ長が２水平走査期間
   で、前記所定期間は１水平走査期間であることを特徴と
   する請求項７に記載の時間軸補正回路。
9. 【請求項９】 前記第２のクロックは、前記入力映像信
   号のカラーバースト信号に位相同期したクロックである
   ことを特徴とする請求項７に記載の時間軸補正回路。
10. 【請求項１０】 前記復調手段が復調に用いた色副搬送
    波は、前記入力色信号が入力される位相検波器を有する
    位相固定ループによって発生させると共に、前記位相検
    出手段は、前記位相検波器と共用することを特徴とする
    請求項７に記載の時間軸補正回路。
11. 【請求項１１】 前記メモリは、メモリ長を（ｍ＋１）
    水平走査期間に設定すると共に、前記１次ホールド信号
    を［｛（ｍ＋１）／２｝−１］水平走査期間だけ遅延さ
    せて前記位相シフト手段に与える遅延手段を付加したこ
    とを特徴とする請求項１，５，７のいずれか１つに記載
    の時間軸補正回路。