JP4506157B2

JP4506157B2 - 映像信号の位相調整回路

Info

Publication number: JP4506157B2
Application number: JP2003403941A
Authority: JP
Inventors: 祐一渡邊
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2003-12-03
Filing date: 2003-12-03
Publication date: 2010-07-21
Anticipated expiration: 2023-12-03
Also published as: JP2005167644A

Description

本発明は映像信号の位相調整回路に関し、特にテレビジョン映像信号の自動位相調整回路に関するものである。

テレビジョン映像信号の自動位相調整回路は、プロダクションスイッチャや送出スイッチャ、またＡＶＤＬと呼ばれる自動位相調整装置などに用いられて、様々な位相で入力される映像信号の位相を、所望の位相に自動的に調整するための回路である。従来、この種の自動位相調整回路としては、図５に示すように、ラインメモリなどの非同期ＦＩＦＯ（First-In First-0ut）メモリを用いて、基準同期クロック信号への同期化及び基準同期信号を用いた位相調整を同時に行っている（例えば、特許文献１参照）。

図５において、入力パラレルデジタル映像信号と入力パラレル映像クロック信号とを入力とするラインメモリ５１と、このラインメモリ５１の書込み用のアドレスを発生する書込みアドレス発生回路５２と、読出し用のアドレスを発生する読出しアドレス発生回路５３とが設けられている。

書込みアドレス発生回路５２は、パラレルデジタル映像信号とパラレル映像クロック信号とから、当該パラレル映像クロック信号に同期した書込みアドレスを生成してラインメモリ５１へ当該アドレスを供給し、また読出しアドレス発生回路５３は、基準同期信号と基準同期クロック信号（以下、単に基準クロック信号と称す）とから当該基準クロック信号に同期した読出しアドレス信号を生成してラインメモリ５１へ当該アドレスを供給する。

これにより、基準クロック信号に対して同期しかつ基準同期信号により位相調整されたパラレルデジタル映像信号が出力される。すなわち、上述した様に、クロック同期化と同期信号に対する位相調整とを同時に行う構成である。
特開平３−２４２０９９号公報

昨今のデバイスでは、ＳＤＲＡＭ（synchronous DRAM）のように安価なメモリや、ＦＰＧＡ（Field Programmable Gate Array ）が大容量となり、メモリを内蔵しているものも多い。ＳＤＲＡＭを使用したり、ロジック回路をＦＰＧＡ化やＰＬＤ（Programmable Logic Device ）化することにより、メモリを有効活用することで、装置のコストをより削減することが可能となる。しかしながら、ＳＤＲＡＭでは異種クロックを扱えなかったり、ＦＰＧＡやＰＬＤの中で異種クロックを扱う場合、クロストークによるノイズのなどの影響を回避するのが困難である。

上述した従来技術では、一つのクロック同期化と同期信号に対する位相調整とを、一つのラインメモリ回路（その書込み読出し回路５２，５３を含む）を用いて同時に行う構成であるので、入力パラレル映像クロック信号と基準クロック信号との２種類のクロック信号を、この一つのラインメモリ回路内で扱う必要があり、よって、上述した映像信号の位相調整回路のラインメモリ５１として、ＳＤＲＡＭやＦＰＧＡ（ＰＬＤを含む）内蔵のメモリといった安価なメモリを採用することは困難となる。

本発明の目的は、安価なＳＤＲＡＭやＦＰＧＡを使用することが可能な映像信号の位相調整回路を提供することである。

本発明の他の目的は、超低周波のジッタを持った入力映像信号に対しても安定した位相調整出力を得ることができる映像信号の位相調整回路を提供することである。

本発明によれば、入力デジタル映像信号の基準クロック信号への同期化と位相調整とをなす位相調整回路であって、前記入力デジタル映像信号を前記基準クロック信号に同期制御するための第一のメモリと、前記第一のメモリの出力の位相調整をなすための第二のメモリとを含むことを特徴とする位相調整回路が得られる。

本発明の作用を述べる。基準クロック信号に対するクロック同期と、基準同期信号を用いた位相調整とを、別々のメモリ回路により行う様にして、ラインメモリを、安価なＳＤＲＡＭやＦＰＧＡ内蔵のメモリを使用することができる様にしている。また、入力デジタル映像信号に超低周波のジッタが存在しても、クロック同期をなすメモリ回路により、このジッタを吸収して安定した位相調整出力を得ることが可能となる。

本発明によれば、映像信号の自動位相調整回路において、従来使用していたラインメモリに高価なメモリ使用することなく、安価なＳＤＲＡＭやＦＰＧＡ内蔵のメモリを有効利用することができるという効果がある。また、超低周波ジッタを持った入力信号に対しても、安定した位相調整出力を得ることができるという効果もある。

以下、図面を参照しつつ本発明の実施の形態について詳細に説明する。図１は本発明の実施の形態の機能ブロック図である。図１において、第一の書込みアドレス発生回路２は、パラレル映像クロック信号を受け、小容量メモリ７のメモリ容量に応じた第一の書込みアドレス信号を発生する。リセットパルス発生回路１２は、パラレルデジタル映像信号、パラレル映像クロック信号および第一の書込みアドレス信号を受け、リセットパルス信号を発生する。第一の読出しアドレス信号発生回路６は、基準クロック信号およびリセットパルス発生回路１２からのリセットパルス信号を受け、小容量メモリ７のメモリ容量に応じた第一の読出しアドレス信号を発生する。

小容量メモリ７は、パラレルデジタル映像信号、パラレル映像クロック信号、第一の書込みアドレス信号、第一の読み出しアドレス信号および基準クロック信号を受け、基準クロック信号に同期した映像信号出力を得る。第二の書込みアドレス発生回路１３は、小容量メモリ７の出力映像信号、基準クロック信号を受け、ラインメモリ１１のメモリ容量に応じた第二の書込みアドレス信号を発生する。第二の読出しアドレス発生回路１０は、基準同期信号および基準クロック信号を受け、ラインメモリ１１のメモリ容量に応じた第二の読出しアドレス信号を発生する。ラインメモリ１１は、小容量メモリ７の出力映像信号、基準クロック信号、第二の書込みアドレス信号および第二の読出しアドレス信号を受け、位相調整された出力映像信号を得る。

図２は図１のブロックの詳細を示す図であり、図１と同等部分は同一符号により示している。図２を参照すると、シリアル／パラレル変換回路１は、シリアルデジタル映像信号を入力し、パラレルデジタル映像信号ａとパラレル映像クロック信号ｂを出力する。第一の書込みアドレス発生回路２は、シリアル／パラレル変換回路１からのパラレル映像クロック信号ｂを受け、小容量メモリ７のメモリ容量に応じた第一の書込みアドレスｃを出力する。

同期分離回路３は、パラレルデジタル映像信号ａとパラレル映像クロック信号ｂを受けて同期分離を行う。リセット位置検出回路４は、この同期分離回路３の出力ｄを受け、ＳＡＶ同期信号の直前の位相を示すパルス信号ｅを発生する。論理回路５は、リセット位置検出回路４の出力ｅおよび第一の書込みアドレス信号ｃから、リセットパルス信号ｆを発生する。第一の読出しアドレス信号発生回路６は、基準クロック信号ｈおよびリセットパルス信号ｆを受け、小容量メモリ７のメモリ容量に応じた第一の読出しアドレス信号ｇを発生する。

小容量メモリ７は、パラレルデジタル映像信号ａ、パラレル映像クロック信号ｂ、第一の書込みアドレス信号ｃ、第一の読出しアドレス信号ｇおよび基準クロック信号ｈを受け、基準クロック信号ｈに同期した映像信号出力ｉを得る。同期分離回路８は、小容量メモリ７の出力映像信号ｉ、基準クロック信号ｈを受けて同期分離を行う。書込みアドレス発生回路９は、同期分離回路８の出力ｊを受け、ラインメモリ７のメモリ容量に応じた第二の書込みアドレス信号ｋを発生する。

第二の読出しアドレス発生回路１０は、基準同期信号ｈおよび基準クロック信号ｌを受け、ラインメモリ１１のメモリ容量に応じた第二の読出しアドレス信号ｍを発生する。ラインメモリ１１は、小容量メモリ７の出力映像信号ｉ、基準クロック信号ｈ、第二の書込みアドレス信号ｋおよび第二の読出しアドレス信号ｍを受け、位相調整された出力映像信号ｎを出力する。

なお、同期分離回路３、リセット位置検出回路４および論理回路５は、図１のリセットパルス発生回路１２を構成しており、また同期分離回路８および書込みアドレス発生回路９は、図１の第二の書込みアドレス発生回路１３を構成しているものとする。

以下に、図２に示した回路の動作について、図３を参照して説明する。なお、図３のａ〜ｎは図２の各部信号ａ〜ｎと同等信号波形であるとする。シリアルデジタル映像信号を入力とするシリアル／パラレル変換回路１は、映像信号をシリアルデジタルからパラレルデジタル信号ａに変換する。ＢＴＡ（Broadcasting Technology Association ）Ｓ−００４Ｂで規格化されたＨＤＴＶ（High Definition Television）映像信号を例に取ると、具体的な映像信号とクロック信号は図３のａ，ｂのようになる。

次に、小容量メモリ７とその制御回路部分について、小容量メモリ７のメモリ容量として４ワードを例に取って説明する。第一の書込みアドレス発生回路２では、４クロックのカウンタで構成され、０，１，２，３の値を繰り返す第一の書込みアドレス出力（図３のｃ）を得る。同期分離回路３では、ＥＡＶ（End of Active Video ）同期信号を検出し、水平周期を基本としたパルスを出力する。

ここで、このパルスの周期は１水平周期だけでなく、ラインメモリ１１のメモリ容量に応じて３水平周期など、水平周期のｎ倍数（ｎは正の整数）を周期としたパルスとすることが可能であり、同期分離回路３ではラインナンバＩＤを検出することで、水平周期の倍数を周期としたパルスは容易に発生可能である。ここでは、簡単化のために１水平周期の場合を例にとって説明する。

同期分離回路３の出力を図３のｄに示す。これを基に、リセット位置検出回路４では、ＳＡＶ（Start of Active Video ）同期信号の直前までカウントして、ＳＡＶ同期信号の直前の位相でかつ小容量メモリ７のメモリ容量に応じた４クロック分のパルス幅を持ったパルス（図３のｅ）を得る。論理回路５では、このパルスと第一の書込みアドレスの値“２”のタイミングから、第一の読出しアドレス発生回路６のリセットパルス（図３のｆ）を生成する。第一の読出しアドレス発生回路６では、リセットパルスで読出しアドレスをリセットし、４クロック周期の第一の読出しアドレス（図３のｇ）を発生する。これらの信号を基に、小容量メモリ７の出力は、図３のｈに示す基準クロック信号に同期化された図３のｉのようになる。

次に、ラインメモリ１１とその制御回路部分について説明する。先に説明してきた通り、ラインメモリ１１の容量は１水平周期を例に取って説明する。同期分離回路８は、基準クロック信号（図３のｈ）および小容量メモリ７の出力（図３の−ｉ）を受け、ＳＡＶを検出して図３のｊに示す書込みアドレス発生回路９のリセットパルスを発生する。書込みアドレス発生回路９は、このリセットパルスを受け、ラインメモリ１１のメモリ容量に応じた第二の書込みアドレス（図３のｋ）を発生する。

第二の読出しアドレス発生回路１０は、基準クロック信号（図３のｈ）と基準同期信号（図３のｌ）を受けて第二の読出しアドレス信号（図３のｍ）を発生する。これらの信号を基に、ラインメモリ１１は図３のｎに示す出力信号を得る。

ここで、入力信号に超低周波ジッタがある場合の動作について説明する。ＢＴＡＳ−００４Ｂで規格化されたＨＤＴＶ映像信号を例に取ると、ジッタの規格は、１０Ｈｚ以上で１ＵＩ（Unit Interval ：シリアルデジタルクロックの１周期。ＨＤＴＶ映像信号では、６７５ｐｓ）であり、これ以下の周波数成分の超低周波となるジッタについては規格化されていない。従い、装置によっては、例えば、１Ｈｚで１００ＵＩ（７４．２５ＭＨｚのパラレルクロックで５クロック分）といったジッタを持っている信号を出力するものがあってもよく、これを受ける装置では、映像信号の乱れなどの不都合があってはいけない。

この場合のジッタ量は、小容量メモリの４ワード分のメモリ容量を超えるジッタを持っていることになるが、図１のリセットパルス発生回路１２で適切なリセットパルスを発生することにより、この超低周波ジッタを吸収することが可能となる。

図４を参照して、具体的なジッタ吸収の動作を説明する。図４のａは、第一の書込みアドレス信号ｃがジッタを持っている様子を示している。規格上、１０Ｈｚ以上のジッタは１ＵＩ以下に定められているため、１フィールド以内のジッタも１ＵＩ以下と考えられる。従い、水平周期の倍数ごとに第一の書込みアドレスｃに対する第一の読出しアドレスｇの関係をリセットすることによって、１クロック単位に読出し位相を変化させ、４クロック以内の小容量メモリ７内で、１クロック以内のジッタは吸収することができる。

リセットすることにより得られる第一の読み出しアドレスのジッタ吸収の様子は、図４のｂの通りであり、これに対する小容量メモリの出力は図４のｃのようになる。さらに、前記の通り、このリセットパルスはＳＡＶの直前に発生するとともに、第二の書込みアドレス発生をＳＡＶ検出により行うことにより、クロック単位の位相差はラインメモリの出力で同相にそろえることが可能となる。ＳＡＶ同期を検出した第二の同期分離回路の出力は図４のｄに、また基準同期信号は図４のｅに、更にラインメモリの出力映像信号は図４のｆに、それぞれ示している。

このように、リセットパルスは、ＳＡＶ同期信号の直前でリセットがかかるように発生することにより、ＣＲＣエラーや多重音声信号の乱れを発生することなく、出力を得ることが可能となる。

また、小容量メモリ７およびそのアドレス制御回路として、第一の書込みアドレス発生回路２、リセットパルス発生回路１２、第一の読出しアドレス発生回路６を具備し、この小容量メモリ７において、入力映像信号を基準クロック信号に同期化させることにより、後段の位相調整をなすラインメモリ１１では、基準クロック信号のみの一種のクロック信号だけであるので、ラインメモリ１１としては、異種のクロック信号を使用する必要がなくなり、ＳＤＲＡＭやＦＰＧＡ内蔵のメモリなどを利用することができ、安価な回路構成となるのである。

さらに、入力映像信号に超低周波ジッタがあった場合でも、出力映像信号の乱れ、ＣＲＣエラー、多重音声信号の乱れなどを発生することなく、安定した位相調整出力を得ることができることになるのである。

本発明の実施の形態のブロック図である。図１の一部詳細を示すブロックずである。図２のブロックの各部信号波形例である。図２のブロックにおけるジッタ発生時の各部信号波形図である。従来技術を示すブロック図である。

符号の説明

１シリアル／パラレル変換回路
２第一の書込みアドレス発生回路
３，８同期分離回路
４リセット位置検出回路
５論理回路
６第一の読出しアドレス発生回路
７小容量メモリ
９書込みアドレス発生回路
１０第二の読出しアドレス発生回路
１１ラインメモリ
１２リセットパルス発生回路
１３第二の書込みアドレス発生回路

Claims

入力デジタル映像信号の基準クロック信号への同期化と位相調整とをなす位相調整回路であって、
前記入力デジタル映像信号を前記基準クロック信号に同期制御するための第一のメモリと、
前記第一のメモリの出力の位相調整をなすための第二のメモリとを含むことを特徴とする位相調整回路。
前記入力デジタル映像信号のクロック信号に同期して前記入力デジタル映像信号を前記第一のメモリへ書込み制御し、前記基準クロック信号に同期して前記第一のメモリから読出し制御する同期制御手段を、更に含むことを特徴とする請求項１記載の位相調整回路。
前記同期制御手段の出力の同期信号と前記基準クロック信号とに同期して前記第一のメモリの出力を前記第二のメモリへ書込み制御し、基準同期信号と前記基準クロック信号とに同期して前記第二のメモリから読出し制御する位相調整手段、を更に含むことを特徴とする請求項１または２記載の位相調整回路。
前記同期制御手段は、前記第一のメモリの書込みアドレスに対する前記第一のメモリの読出しアドレスの関係を、前記入力デジタル映像信号の水平周期のｎ倍（ｎは正の整数）毎にリセット制御する手段を有することを特徴とする請求項２または３記載の位相調整回路。
前記リセットは、前記入力デジタル映像信号のＳＡＶ（Start of Active Video ）同期信号の直前で行う様にしたことを特徴とする請求項４記載の位相調整回路。
前記第二のメモリの書込みアドレスの初期値発生を、前記入力デジタル映像信号のＳＡＶ（Start of Active Video ）同期信号の検出に応答してなすようにしたことを特徴とする請求項１〜５いずれか記載の位相調整回路。
前記第二のメモリの読出しアドレスの初期値発生を、基準同期信号の発生に応答してなすようにしたことを特徴とする請求１〜６記載の位相調整回路。
前記第一のメモリの容量は、前記第二のメモリの容量に対して小であることを特徴とする請求項１〜７いずれか記載の位相調整回路。
前記第二のメモリはラインメモリであり、ＳＲＡＭやＦＰＧＡ内蔵のメモリであることを特徴とする請求項１〜８いずれか記載の位相調整回路。