JP4624211B2 - 映像信号用フィルタ回路 - Google Patents

Description

本発明は、映像信号用フィルタ回路、特に放送局のスタジオ設備において入力映像信号を映像画面用に周波数変換する映像信号用フィルタ回路に関する。

従来のこの種の映像信号用フィルタ回路は、機能の違いによって、タップ数・フィルタ係数等は様々であるが、ＦＩＲ（Finite_Impulse_Response）フィルタ回路を採用するのが主流である。図８は、このような映像信号用フィルタ回路の水平方向用フィルタ回路の構成を示し、図９は垂直方向用フィルタ回路の構成を示す（文献公知発明に係るものではない）。

このフィルタ回路は、７タップ中４タップ目をセンタ値とした対称形のＦＩＲフィルタ構成となっており、後段にフィルタの演算結果の四捨五入とデータ値の制限を決めるラウンド・リミット回路９が設けられている（図８）。入力映像信号はタップ１にストレートに供給されるとともに、クロックに応答するレジスタ r1〜r6 を経てタップ１〜タップ７に供給される。タップ１〜タップ７の各映像信号は乗算器 m0〜m6 においてフィルタ係数と乗算され後に加算器Ｓにおいて加算されてラウンド・リミット回路９に入力する。このフィルタ回路の出力 y(7) は次式で与えられる。

y(7) = 6x h(0) + 5x h(1) + 4x h(2) + 3x h(3) + 2x h(4) + 1x h(5) + 0x h(6)
ここで、nｘ（n=0〜6）はタップ n における映像信号のデータ値であり、h(n) はタップ (6-n) のフィルタ係数である。

図９に示す垂直方向用フィルタ回路も水平方向用フィルタ回路と略同構成であり、上式を適用し得る。垂直方向用フィルタ回路では、水平方向用フィルタ回路におけるレジスタ r1〜r6 に代わって遅延メモリ d1〜d6 が使用されている。遅延メモリ m1〜m6 は１ラインイネーブルに応答して、タップに供給される映像信号を１水平方向走査時間だけ遅延させて乗算器 m0〜m6 に出力する。

図１０は、719×239 ライン構成の入力映像信号に対する水平方向用フィルタ回路のタイムチャートを示す。タイミング t0 からタップ１へ順次に供給されるデータ 0〜719 構成の入力映像信号は、レジスタ r1〜r6 を経由で１クロックずれてタップ２〜タップ７へ供給される。対称形のＦＩＲフィルタ構成であるので、タイミング t0 から３クロック後のタイミング t1 から映像信号が出力される。

しかし、タイミング t1〜t2 の３クロックの間はブラッキング期間となる。この間では、まだタップ７からの映像信号が得られていないからである。また、タイミング t3〜t4 の３クロックの間はブラッキング期間となる。この間では、タップ１からの映像信号の最終のデータ 719 が終了しているからである。

図１１は、719×239 ライン構成の入力映像信号に対する垂直方向用フィルタ回路のタイムチャートを示すが、上述の水平方向用フィルタ回路の動作と略同様である。ここでも、タイミング t1〜t2 の３クロックの間と、タップ１からの映像信号の最終のデータ 239 が終了しているタイミング t3〜t4 の３クロックの間はブランキング期間となる。

なお、ＦＩＲフィルタ回路を使用した周波数変換装置として、乗算の係数を変換後の標本化周波数で順次切換えることにより、複数必要であった補間フィルタを１個にしたもの（特許文献１参照）や、変換比が任意の整数であるサンプリング周波数変換を、ＦＩＲフィルタの複数の係数を変換前のクロック周期で変えて出力する発生回路と、データの書き込みと読出しを独立に制御できるメモリを用い、相互の位相ジッタの影響を受けず、変換比にＦＩＲフィルタの回路構成が依存しないようにしたもの（特許文献２参照）が知られている。

特開平２−７３７８１号公報（第３頁、図１） 特開平７−３０３７１号公報（第３頁、図１）

しかしながら、上述した従来の映像信号用フィルタ回路では、図１０と図１１のタイムチャートで示したように、アクティブ期間とブランキング期間について全て均等にフィルタがかかっているが、ブランキング期間のデータはブラックデータとなっている場合が多い。このため、図１２に示すように、映像画面の左右上下端部分のダイナミックレンジが数パーセント減少し、この部分に関しては適正なフィルタ効果を得ることができないという欠点がある。

そこで、本発明の目的は、映像画面の左右上下部分のダイナミックレンジを補償し、適正なフィルタ効果を得られるようにした映像信号用フィルタ回路を提供することにある。

本発明の映像信号用フィルタ回路は、入力映像信号を映像画面用に周波数変換する映像
信号用フィルタ回路において、映像画面の左側，右側のブランキング期間に対応する入力
映像信号のデータに入力映像信号の水平方向の先頭データ，最終データを挿入するための
水平方向用データマッピング回路（図１の１〜７）と、水平方向用データマッピング回路
から入力する映像信号の所定数のデータについて１クロックだけずらせながらフィルタ係
数で重み付けした平均をとって加算して出力する水平方向用フィルタ回路（図１の８）と
、映像画面の上側，下側のブランキング期間に対応する前記入力映像信号のデータに入力
映像信号の垂直方向の先頭データ，最終データを挿入するための垂直方向用データマッピ
ング回路（図２の11〜17）と、垂直方向用データマッピング回路から入力する映像信号の
所定数のデータについて１水平同期信号だけずらせながらフィルタ係数で重み付けした平
均をとって加算して出力する垂直方向用フィルタ回路（図２の18）とで構成し、水平方向用データマッピング回路は、水平同期信号とクロックにより入力映像信号の水平方向の先頭データおよび最終データを保持するタイミングと、保持された先頭データおよび最終データを挿入するための信号を発生するカウンタ・デコーダ（図１の１）と、入力映像信号を所定数のクロックだけ遅延させる第１遅延レジスタ（図１の２）と、入力映像信号の水平方向の先頭データを保持する先頭データレジスタ（図１の３）と、先ず先頭データレジスタの出力を受け入れ、その後は第１遅延レジスタの出力を受け入れる第１セレクタ（図１の４）と、第１セレクタの出力を１クロックだけ遅延させる第２遅延レジスタ（図１の５）と、入力映像信号の水平方向の最終データを保持する最終データレジスタ（図１の６）と、先ず第２遅延レジスタの出力を受け入れ、その後は最終データレジスタの出力を受け入れる第２セレクタ（図１の７）とで構成されたことを特徴とする。

また、本発明の映像信号用フィルタ回路は、入力映像信号を映像画面用に周波数変換する映像信号用フィルタ回路において、映像画面の左側，右側のブランキング期間に対応する入力映像信号のデータに入力映像信号の水平方向の先頭データ，最終データを挿入するための水平方向用データマッピング回路（図１の１〜７）と、水平方向用データマッピング回路から入力する映像信号の所定数のデータについて１クロックだけずらせながらフィルタ係数で重み付けした平均をとって加算して出力する水平方向用フィルタ回路（図１の８）と、映像画面の上側，下側のブランキング期間に対応する前記入力映像信号のデータに入力映像信号の垂直方向の先頭データ，最終データを挿入するための垂直方向用データマッピング回路（図２の11〜17）と、垂直方向用データマッピング回路から入力する映像信号の所定数のデータについて１水平同期信号だけずらせながらフィルタ係数で重み付けした平均をとって加算して出力する垂直方向用フィルタ回路（図２の18）とで構成し、垂直方向用データマッピング回路は、水平同期信号と垂直同期信号とクロックにより入力映像信号の垂直方向の先頭データおよび最終データを保持するタイミングと、保持された先頭データおよび最終データを挿入するための信号を発生するカウンタ・デコーダ（図２の11）と、入力映像信号を所定数の水平同期信号だけ遅延させる第１遅延レジスタ（図２の12）と、入力映像信号の垂直方向の先頭データを保持する先頭データレジスタ（図２の13）と、先ず先頭データレジスタの出力を受け入れ、その後は第１遅延レジスタの出力を受け入れる第１セレクタ（図２の14）と、第１セレクタの出力を１水平同期信号だけ遅延させる第２遅延レジスタ（図２の15）と、入力映像信号の垂直方向の最終データを保持する最終データレジスタ（図２の16）と、先ず第２遅延レジスタの出力を受け入れ、その後は最終データレジスタの出力を受け入れる第２セレクタ（図２の17）とで構成されたことを特徴とする。

更に、水平方向用フィルタ回路および垂直方向用フィルタ回路がＦＩＲフィルタで構成され、第１遅延レジスタによる遅延量は、ＦＩＲフィルタのタップ数が奇数の場合は (n-1)/2+1 段、タップ数が偶数の場合は n/2+1 段であり、先頭データおよび最終データの挿入幅は、ＦＩＲフィルタのタップ数が奇数の場合は (n-1)/2、タップ数が偶数の場合は n/2 であることを特徴とする。

本発明によれば、映像画面の左側，右側のブランキング期間に対応する映像信号に、ブラックデータに代わって入力映像信号の水平方向の先頭データ，最終データを挿入するデータマッピング回路を水平方向用フィルタ回路に対して前置し、また映像画面の上側，下側のブランキング期間に対応する映像信号に、ブラックデータに代わって入力映像信号の水平方向の先頭データ，最終データを挿入するデータマッピング回路を垂直方向用フィルタ回路に対して前置したため、図７に示すように、映像画面の左右上下端部分のダイナミックレンジが補償された適正なフィルタ効果を得ることができるようになる。

本発明の映像信号用フィルタ回路は、入力映像信号を映像画面用に周波数変換する映像信号用フィルタ回路において、水平用フィルタ回路と垂直用フィルタ回路それぞれの前段にデータマッピング回路を追加する。

水平方向用データマッピング回路は、映像画面の左側，右側のブランキング期間に対応する入力映像信号のデータに入力映像信号の水平方向の先頭データ，最終データを挿入して水平方向用フィルタ回路へ出力する。また、垂直方向用データマッピング回路は、映像画面の上側，下側のブランキング期間に対応する入力映像信号のデータに入力映像信号の垂直方向の先頭データ，最終データを挿入して垂直方向用フィルタ回路へ出力する。つまり、データマッピング回路は、入力映像信号のブランキング期間に相当する映像信号に先頭データまたは最終データを埋め込み、この映像信号を水平用フィルタ回路，垂直用フィルタ回路へ出力するのである。

水平方向用フィルタ回路は、水平方向用データマッピング回路から入力する映像信号の所定数のデータについて１クロックだけずらせながらフィルタ係数で重み付けした平均をとって加算して出力する。また、垂直方向用フィルタ回路は、垂直方向用データマッピング回路から入力する映像信号の所定数のデータについて１水平同期信号だけずらせながらフィルタ係数で重み付けした平均をとって加算して出力する。

この結果、映像画面の左側および上側のブランキング期間部分は先頭データと内挿され、右側および下側のブランキング期間部分は最終データと内挿される。したがって、映像画面の左右上下端部分はブランキングデータと内挿されずにダイナミックレンジが補償された適正なフィルタ効果が得られることになる。以下に本発明の実施例について図面を参照して詳細に説明する。

[構成の説明]
図１は本発明の映像信号用フィルタ回路のうちのデータマッピング回路付水平方向用フィルタ回路を示すブロック図である。この水平方向用フィルタ回路は、図８に示した従来の水平方向用フィルタ回路に対して、データマッピング回路を前置している点が異なる。

データマッピング回路は、映像画面の左側のブランキング期間に対応する映像信号に、ブラックデータに代わって入力映像信号の水平方向の先頭データを挿入し、映像画面の右側のブランキング期間に対応する映像信号に、ブラックデータに代わって入力映像信号の水平方向の最終データを挿入する。これにより、映像画面の左端部分と右端部分のダイナミックレンジが補償された適正なフィルタ効果を得ることができる。

データマッピング回路は、カウンタ・デコーダ１と、２つの遅延レジスタ２，５と、先頭データレジスタ３と、２つのセレクタ４，６と、最終データレジスタ７とで構成されている。

カウンタ・デコーダ１は、水平同期信号とクロックにより、映像信号の水平方向の先頭データと最終データを保持するタイミングと、保持された先頭データと最終データを挿入するための信号Ａ，Ｂ，Ｃ，Ｄを発生する。信号Ａは水平同期信号に同期した１クロック周期長の単発パルスである。信号Ｂは信号Ａに続いて発生する３クロック周期長の単発パルスである。信号Ｃは入力映像信号の最終データから３クロック後に発生する１クロック周期長の単発パルスである。信号Ｄは信号Ｃの１クロック後に発生する３クロック周期長の単発パルスである。

遅延レジスタ２は入力映像信号を４クロックだけ遅延させ、先頭データレジスタ３は信号Ａに応答して次の信号Ａまで映像信号の水平方向の先頭データを保持する。セレクタ４は、信号Ｂに応答して先ず先頭データレジスタ３の出力を受け入れ、その後は遅延レジスタ２の出力を受け入れる。これにより、映像信号の左側のブランキング期間に対応する映像信号に水平方向の先頭データを埋め込んだことになる。

遅延レジスタ５はセレクタ４の出力を１クロックだけ遅延させ、最終データレジスタ６は信号Ｃに応答して次の信号Ｃまで映像信号の水平方向の最終データを保持する。セレクタ７は、信号Ｄに応答して先ず遅延レジスタ５の出力を受け入れ、その後は最終データレジスタ６の出力を受け入れる。これにより、映像信号の右側のブランキング期間に対応する映像信号に水平方向の最終データを埋め込んだことになる。

図２は本発明の映像信号用フィルタ回路のうちのデータマッピング回路付垂直方向用フィルタ回路を示すブロック図である。この垂直方向用フィルタ回路は、図９に示した従来の垂直方向用フィルタ回路に対して、データマッピング回路を前置している点が異なる。 また、図１のデータマッピング回路では、カウンタ・デコーダ１が水平同期信号とクロックに応答して信号Ａ〜Ｄを発生しているが、図２のデータマッピング回路では、カウンタ・デコーダ11 は水平同期信号と垂直同期信号とクロックに応答して、映像信号の垂直方向の先頭データと最終データを保持するタイミングと、保持された先頭データと最終データを挿入するための信号 A1〜D1 を発生する。

図２においては、水平同期信号が図１におけるクロック、垂直同期信号が図１における水平同期信号に相当する役割を担う。水平同期信号周期はクロック周期に比して長いことから、構成要素の名称は、図１における「〜レジスタ」に代わって図２では「〜メモリ」としている。

したがって、信号 A1 は垂直同期信号に同期した１水平同期信号周期長の単発パルスである。信号 B1 は信号 A1 に続いて発生する３水平同期信号周期長の単発パルスである。信号C1は入力映像信号の最終データから３水平同期信号後に発生する１水平同期信号周期長の単発パルスである。信号 D1 は信号 C1 の１水平同期信号後に発生する３水平同期信号周期長の単発パルスとなる。

遅延メモリ12 は入力映像信号を４水平同期信号だけ遅延させ、先頭データメモリ13 は信号 A1 に応答して次の信号 A1 まで映像信号の垂直方向の先頭データを保持する。セレクタ14 は、信号 B1 に応答して先ず先頭データメモリ13 の出力を受け入れ、その後は遅延メモリ12 の出力を受け入れる。これにより、映像信号の上側のブランキング期間に対応する映像信号に垂直方向の先頭データを埋め込んだことになる。

遅延メモリ15 はセレクタ14 の出力を１水平同期信号だけ遅延させ、最終データメモリ16 は信号 C1 に応答して次の信号C1まで映像信号の垂直方向の最終データを保持する。セレクタ17 は、信号 D1 に応答して先ず遅延メモリ15 の出力を受け入れ、その後は最終データメモリ16 の出力を受け入れる。これにより、映像信号の下側のブランキング期間に対応する映像信号に垂直方向の最終データを埋め込んだことになる。

図１のデータマッピング回路の最終段であるセレクタ７の出力は、水平方向用フィルタ回路８へ入力映像信号として供給される。その後の動作は従来と同様である。すなわち、水平方向用フィルタ回路８は、入力映像信号の７つのデータについて１クロックだけずらせながらフィルタ係数で重み付けした平均をとって加算して出力とする。

また、図２のデータマッピング回路の最終段であるセレクタ17 の出力は、垂直方向用フィルタ回路18 へ入力映像信号として供給される。その後の動作は従来と同様である。すなわち、垂直方向用フィルタ回路18は、入力映像信号の７つのデータについて１水平同期信号だけずらせながらフィルタ係数で重み付けした平均をとって加算して出力とする。
[動作の説明]
次に、以上のように構成された映像信号用フィルタ回路の動作について、図３および図４に示すタイムチャートを参照しながら説明する。ここでは、放送局のスタジオ設備でよく使用されている画像データの 720×240 フォーマットに準拠した形で説明する。

図３は図１のデータマッピング回路付水平方向用フィルタ回路の動作を示すタイムチャートである。図３において、タイミング t0 で水平同期信号が高レベルになるとともに映像信号が遅延レジスタ２と先頭データレジスタ３に入力する。映像信号はデータ 0〜719 で構成される。

遅延レジスタ２は力映像信号を４クロックだけ遅延させる。カウンタ・デコーダ１は、水平同期信号の高レベルへの遷移に同期してタイミング t0 で信号Ａを発生し、これにより１クロック後のタイミング t1 において入力映像信号の水平方向の先頭データ0のみがラッチされ先頭データレジスタ３に保持される。なお、カウンタ・デコーダ１は0〜 のカウンタアドレスをカウントしている。

タイミング t1〜t3 の３クロックの間は信号Ｂが出力され、この間はセレクタ４は先頭データレジスタ３の出力（先頭データ0）を受け入れ、タイミング t3 以降は遅延レジスタ２の出力を受け入れる。したがって、セレクタ４の出力はデータ0,0,0,0〜719 となる。

このようなセレクタ４の出力が遅延レジスタ５と最終データレジスタ６に入力する。遅延レジスタ５はセレクタ４の出力を１クロックだけ遅延させて、タイミング t1 の１クロック後のタイミング t2 からセレクタ７へ入力する。このときは、まだ信号Ｄは発生していないため、セレクタ７は遅延レジスタ５の出力を受け入れて水平方向用フィルタ回路８へ出力する。

カウンタ・デコーダ１におけるカウントアドレスが最終データに対応する 723 まで進むと、カウンタ・デコーダ１はタイミング t4 で信号Ｃを出力する。カウントアドレス723 が終データに対応するのは、映像信号が遅延レジスタ２で４クロック遅延されているからである。

最終データレジスタ６は、信号Ｃに応答して、タイミング t5 でこの時のセレクタ４の出力である最終データのデータ719 をラッチし保持する。タイミング t5 からの３クロックの間は信号Ｄが発生するため、この間はセレクタ７は最終データレジスタ６の出力（最終データ719）を受け入れるようになる。

以上のようにして得られるセレクタ７の出力は、入力映像信号のデータ 0〜719 の始めの部分に先頭データ0 が３つ先行し、かつ終わりの部分に最終データ719 が３つ続いた 0,0,0,0〜719,719,719,719 となる。これにより、映像信号の左側のブランキング期間に対応する映像信号に水平方向の先頭データ 0 が挿入され、映像信号の右側のブランキング期間に対応する映像信号に水平方向の最終データ 719 が挿入されたことになる。

そして、このような映像信号がタイミング t2 から水平方向用フィルタ回路８へ入力する。水平方向用フィルタ回路８とラウンドリミット回路９における動作は従来例と異なるところがないので説明を省略する。

図４は図２のデータマッピング回路付垂直方向用フィルタ回路の動作を示すタイムチャートである。図４において、タイミング t0 で垂直同期信号が高レベルになるとともに映像信号が遅延メモリ12 と先頭データメモリ13 に入力する。映像信号はデータ 0〜239 で構成される。

遅延メモリ12 は力映像信号を４水平同期信号周期だけ遅延させる。カウンタ・デコーダ11は、垂直同期信号の高レベルへの遷移に同期してタイミング t0 で信号A1 を発生し、これにより１水平同期信号後のタイミング t1 において入力映像信号の垂直方向の先頭データ0のみがラッチされ先頭データメモリ13に保持される。なお、カウンタ・デコーダ11は0〜 のカウンタアドレスをカウントしている。

タイミング t1〜t3 の３クロックの間は信号 B1 が出力され、この間はセレクタ14 は先頭データメモリ13 の出力（先頭データ0）を受け入れ、タイミング t3 以降は遅延メモリ12 の出力を受け入れる。したがって、セレクタ14 の出力はデータ0,0,0,0〜239 となる。

このようなセレクタ14 の出力が遅延メモリ15と最終データメモリ16 に入力する。遅延メモリ15 はセレクタ14 の出力を１水平同期信号だけ遅延させて、タイミング t1 の１水平同期信号後のタイミング t2 からセレクタ17 へ入力する。このときは、まだ信号D1は発生していないため、セレクタ17は遅延メモリ15 の出力を受け入れて水平方向用フィルタ回路18 へ出力する。

カウンタ・デコーダ11 におけるカウントアドレスが最終データに対応する 243 まで進むと、カウンタ・デコーダ１はタイミング t4 で信号Ｃを出力する。カウントアドレス 243 が終データに対応するのは、映像信号が遅延メモリ12 で４水平同期信号だけ遅延されているからである。

最終データメモリ16 は、信号C1 に応答して、タイミング t5 でこの時のセレクタ14 の出力である最終データのデータ239 をラッチし保持する。タイミング t5 からの３水平同期信号の間は信号D1 が発生するため、この間はセレクタ17は最終データメモリ16 の出力（最終データ239）を受け入れるようになる。

以上のようにして得られるセレクタ17の出力は、入力映像信号のデータ 0〜239 の始めの部分に先頭データ 0 が３つ先行し、かつ終わりの部分に最終データ 239 が３つ続いた 0,0,0,0〜239,239,239,239 となる。これにより映像信号の上側のブランキング期間に対応する映像信号に垂直方向の先頭データ0 が挿入され、映像信号の下側のブランキング期間に対応する映像信号に垂直方向の最終データ 239 が挿入されたことになる。

そして、このような映像信号がタイミング t2 から垂直方向用フィルタ回路18 へ入力する。垂直方向用フィルタ回路18とラウンドリミット回路19 における動作は従来例と異なるところがないので説明を省略する。

図５は本発明による水平方向用フィルタ回路の実施例２のブロック図である。この平方向用フィルタ回路は、図１に示した例と同構成であるが、カウンタ・デコーダ１に対して、ビデオフォーマットセレクトコマンドあるいはアスペクト比セレクトコマンド等のプリセット設定を行うようにしている点が異なる。この結果、カウンタ・デコーダ１から発生する最終データを保持するための信号Ｃと、最終データを挿入するための信号Ｄの相対的な位置関係を保ちながら、図６に示すように、入力映像信号のアクティブ期間に合わせて信号Ｃと信号Ｄの絶対的な位置を可変することができ、映像信号フォーマットとアスペクト比に適正に対応することができるようになる。

本発明による水平方向用フィルタ回路の実施例１のブロック図 本発明による垂直方向用フィルタ回路の実施例１のブロック図 図１の水平方向用フィルタ回路のタイムチャート 図２の垂直方向用フィルタ回路のタイムチャート 本発明による水平方向用フィルタ回路の実施例２のブロック図 図５の水平方向用フィルタ回路のタイムチャート 本発明の映像信号用フィルタ回路の結果を示す図 従来の水平方向用フィルタ回路の一例を示すブロック図 従来の垂直方向用フィルタ回路の一例を示すブロック図 図８の水平方向用フィルタ回路のタイムチャート 図９の垂直方向用フィルタ回路のタイムチャート 従来の映像信号用フィルタ回路の結果を示す図

符号の説明

１，11 カウンタ・デコーダ
２，５ 遅延レジスタ
３，13 先頭データレジスタ
４，７ セレクタ
６，16 最終データレジスタ
８ 水平方向用フィルタ回路
９，19 ラウンドリミット回路
12，15 遅延メモリ
14，17 セレクタ
18 垂直方向用フィルタ回路
d1〜d6 遅延メモリ
m1〜m6 乗算器
r1〜r6 遅延レジスタ
Ｓ 加算器

Claims (3)

1. 入力映像信号を映像画面用に周波数変換する映像信号用フィルタ回路において、
   前記映像画面の左側，右側のブランキング期間に対応する前記入力映像信号のデータに
   入力映像信号の水平方向の先頭データ，最終データを挿入するための水平方向用データマ
   ッピング回路と、
   前記水平方向用データマッピング回路から入力する映像信号の所定数のデータについて
   １クロックだけずらせながらフィルタ係数で重み付けした平均をとって加算して出力する
   水平方向用フィルタ回路と、
   前記映像画面の上側，下側のブランキング期間に対応する前記入力映像信号のデータに
   入力映像信号の垂直方向の先頭データ，最終データを挿入するための垂直方向用データマ
   ッピング回路と、
   前記垂直方向用データマッピング回路から入力する映像信号の所定数のデータについて
   １水平同期信号だけずらせながらフィルタ係数で重み付けした平均をとって加算して出力
   する垂直方向用フィルタ回路とで構成し、
   前記水平方向用データマッピング回路は、
   水平同期信号とクロックにより前記入力映像信号の水平方向の先頭データおよび最終デ
   ータを保持するタイミングと、保持された先頭データおよび最終データを挿入するための
   信号を発生するカウンタ・デコーダと、
   入力映像信号を所定数のクロックだけ遅延させる第１遅延レジスタと、
   前記入力映像信号の水平方向の先頭データを保持する先頭データレジスタと、
   先ず前記先頭データレジスタの出力を受け入れ、その後は前記第１遅延レジスタの出力
   を受け入れる第１セレクタと、
   前記第１セレクタの出力を１クロックだけ遅延させる第２遅延レジスタと、
   前記入力映像信号の水平方向の最終データを保持する最終データレジスタと、
   先ず前記第２遅延レジスタの出力を受け入れ、その後は前記最終データレジスタの出力
   を受け入れる第２セレクタとで構成されたことを特徴とする映像信号用フィルタ回路。
2. 入力映像信号を映像画面用に周波数変換する映像信号用フィルタ回路において、
   前記映像画面の左側，右側のブランキング期間に対応する前記入力映像信号のデータに
   入力映像信号の水平方向の先頭データ，最終データを挿入するための水平方向用データマ
   ッピング回路と、
   前記水平方向用データマッピング回路から入力する映像信号の所定数のデータについて
   １クロックだけずらせながらフィルタ係数で重み付けした平均をとって加算して出力する
   水平方向用フィルタ回路と、
   前記映像画面の上側，下側のブランキング期間に対応する前記入力映像信号のデータに
   入力映像信号の垂直方向の先頭データ，最終データを挿入するための垂直方向用データマ
   ッピング回路と、
   前記垂直方向用データマッピング回路から入力する映像信号の所定数のデータについて
   １水平同期信号だけずらせながらフィルタ係数で重み付けした平均をとって加算して出力
   する垂直方向用フィルタ回路とで構成し、
   前記垂直方向用データマッピング回路は、
   水平同期信号と垂直同期信号とクロックにより前記入力映像信号の垂直方向の先頭デー
   タおよび最終データを保持するタイミングと、保持された先頭データおよび最終データを
   挿入するための信号を発生するカウンタ・デコーダと、
   入力映像信号を所定数の水平同期信号だけ遅延させる第１遅延レジスタと、
   前記入力映像信号の垂直方向の先頭データを保持する先頭データレジスタと、
   先ず前記先頭データレジスタの出力を受け入れ、その後は前記第１遅延レジスタの出力
   を受け入れる第１セレクタと、
   前記第１セレクタの出力を１水平同期信号だけ遅延させる第２遅延レジスタと、
   前記入力映像信号の垂直方向の最終データを保持する最終データレジスタと、
   先ず前記第２遅延レジスタの出力を受け入れ、その後は前記最終データレジスタの出力
   を受け入れる第２セレクタとで構成されたことを特徴とする映像信号用フィルタ回路。
3. 前記水平方向用フィルタ回路および垂直方向用フィルタ回路がＦＩＲフィルタで構成され
   、
   前記第１遅延レジスタによる遅延量は、前記ＦＩＲフィルタのタップ数が奇数の場合は
   (n-1)/2+1 段、タップ数が偶数の場合はn/2+1 段であり、
   前記先頭データおよび最終データの挿入幅は、前記ＦＩＲフィルタのタップ数が奇数の
   場合は (n-1)/2、タップ数が偶数の場合はn/2 であることを特徴とする請求項１または請
   求項２記載の映像信号用フィルタ回路。

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