JP2004252436A - 映像信号処理装置、および映像信号処理方法 - Google Patents

Abstract

【課題】 クロックの１周期の長さが短くなることを防ぎ、かつ、基準信号の位相にあわせて映像信号を出力可能な映像信号処理装置、および映像信号処理方法を提供する。
【解決手段】 第１のクロックＳ１０１で処理された映像データ信号Ｓ１００を第２のクロックＳ１０２で処理する際、第２のクロックＳ１０２として、基準信号Ｓ１０３に位相が同期したクロックを用いるのではなく、後段の信号処理装置で用いるクロックを使用し、基準信号Ｓ１０３に位相が同期するように補間回路１１１で映像データ信号Ｓ１００を補間処理するようにした。
【選択図】 図１

Description

本発明は、第１のクロック処理の映像データ信号を、第２のクロック処理の映像データ信号に変換する際に用いる映像信号処理装置、および映像信号処理方法に関するものである。

近年、テレビジョン受像機の多機能化、高画質化に伴い、デジタル映像信号処理技術が多用されてきており、映像信号を異なるクロックに乗せ替え可能な映像信号処理装置が重要視されてきている。

以下、従来の映像信号処理装置について図８を用いて説明する。図８は、従来の映像信号処理装置の概略構成を示すブロック図である。

図８において、１００は本映像信号処理装置に映像データを含んだ映像データ信号Ｓ１００を入力するための映像信号入力端子であり、１０１は第１のクロックＳ１０１を入力するためのクロック入力端子であり、１０２は第２のクロックＳ１０２を入力するためのクロック入力端子であり、１０３は水平同期信号など、画面表示のスタート位置を表す基準信号Ｓ１０３を入力するための基準信号入力端子である。

また、図８において、１０４〜１０７は遅延値を変更可能な遅延素子であり、後述する遅延値の制御が完了した時は、１０４は第２のクロックＳ１０２を１／４クロック（クロックの１周期の１／４）だけ位相シフトさせる遅延素子となり、１０５、１０６、１０７は各々前段の遅延素子からの遅延クロックを１／４クロックずつ位相シフトさせる遅延素子となる。１０８ａは各遅延素子１０４〜１０７で遅延された遅延クロックＳ１０４〜Ｓ１０７のうち、基準信号Ｓ１０３に最も同期している遅延クロックを選択し、該選択したクロックを第２のクロックＳ１０８ａとして出力する選択器であり、１１２は第２のクロックＳ１０２中の注目クロックを上記遅延素子１０４〜１０７により１クロック分遅延したクロックと、上記注目クロックの１クロック後のクロックとの位相を比較する位相比較器であり、１１３は位相比較器１１２から出力される位相差出力Ｓ１１２に基づいて、各遅延素子１０４〜１０７の遅延値を制御する制御信号Ｓ１１３を出力する制御回路である。

また、図８において、１１０ａは映像データ信号Ｓ１００の書き込みに第１のクロックＳ１０１を使用し、出力映像データ信号Ｓ１１０ａの読み出しに第２のクロックＳ１０８ａを使用するメモリであり、１１４は出力映像データ信号Ｓ１１０ａを出力するための映像信号出力端子、１１５は第２のクロックＳ１０８ａを出力するためのクロック出力端子である。

以上のように構成された従来の映像信号処理装置の動作について説明する。
映像信号入力端子１００を介して映像データを含んだ映像データ信号Ｓ１００が、クロック入力端子１０１を介して第１のクロックＳ１０１が、それぞれ入力されると、該映像データは、第１のクロックＳ１０１によりメモリ１１０ａに記憶される。

また、クロック入力端子１０２を介して入力された第２のクロックＳ１０２は、遅延素子１０４〜１０７により順次１／４クロックずつ遅延される。

遅延素子１０７からの遅延クロックＳ１０７は比較信号として、また、クロック入力端子１０２に入力されたクロックの１つ後のクロックは被比較信号として、それぞれ位相比較器１１２に入力される。位相比較器１１２は上記比較信号と上記被比較信号とを比較することにより位相差を検出し、位相差出力Ｓ１１２を制御回路１１３に出力し、制御回路１１３は位相差出力Ｓ１１２に基づいて各遅延素子１０４〜１０７の遅延値を制御する制御信号Ｓ１１３を出力する。

このような、第２のクロックＳ１０２を１クロック遅延した遅延クロックＳ１０７、および第２のクロックＳ１０２の１つ後のクロックとの位相差に基づき、各遅延素子１０４〜１０７の遅延値を制御する動作を、位相比較器１１２において位相差が検出されなくなるまで繰り返すと、各遅延素子１０４〜１０７の遅延値はほぼ同一となる。この時、各遅延素子１０４〜１０７からは、第２のクロックＳ１０２を１／４クロックずつ位相シフトした遅延クロックＳ１０４〜Ｓ１０７が出力される。

このようにして、１／４クロックずつ位相シフトされた遅延クロックＳ１０４〜Ｓ１０７は選択器１０８ａに入力される。選択器１０８ａは遅延クロックＳ１０４〜Ｓ１０７のうち、基準信号入力端子１０３から入力された基準信号Ｓ１０３に最も位相の同期した遅延クロックを選択し、該選択した遅延クロックを第２のクロックＳ１０８ａとしてメモリ１１０ａに供給するとともに、クロック出力端子１１５を介して出力する。

一方、メモリ１１０ａに書き込まれた映像データは、第２のクロックＳ１０８ａにより出力映像データ信号Ｓ１１０ａとして読み出され、映像信号出力端子１１４を介して出力される。この時、出力映像データ信号Ｓ１１０ａのクロックは、第１のクロックＳ１０１から、基準信号Ｓ１０３に位相を同期させた第２のクロックＳ１０８ａに乗せ替えられている。
特開２００２−２９０２１８号公報（第７頁−第１０頁 図１，図２）

しかしながら、上記従来の映像信号処理装置では、基準信号に位相を合わせてクロック位相を切換えるため、切換え時にクロックの１周期の長さが変化してしまう。例えば、図９に示したように、クロックＣＫ２からクロックＣＫ１に切換える場合、切換え時に、１周期の長さが短くなってしまう。クロックの１周期が規格範囲外の長さになってしまった場合や、クロックの１周期の長さが短くなってしまった場合などでは、映像信号処理装置、あるいは映像信号処理装置の後段に接続されており、クロック出力端子１１５より出力した第２のクロックＳ１０８ａを利用する演算装置においては、演算誤差が発生し、表示画像が乱れたり誤動作したりする場合があった。

本発明は、上記問題点を解消するためになされたものであり、クロックの１周期の長さが短くなることを防ぎつつ、基準信号の位相に合わせて映像信号を出力することができる映像信号処理装置、および映像信号処理方法を提供することを目的とする。

上記課題を解決するために、本発明の請求項１に係る映像信号処理装置は、映像データ信号の書き込みに第１のクロックを、読み出しに第２のクロックをそれぞれ使用するメモリと、複数の遅延素子を有し、上記第２のクロックを遅延させる遅延手段と、上記遅延手段の各遅延素子により遅延されたクロックのうち、外部から入力される基準信号に最も同期するクロックを選択し、該選択したクロックの位相情報を出力する選択手段と、上記位相情報を補間係数に変換し出力する補間係数出力手段と、上記メモリから上記第２のクロックにより読み出された映像データ信号に対し、上記補間係数を用いて補間処理し出力する補間手段とを備えたことを特徴とするものである。

また、本発明の請求項２に係る映像信号処理装置は、映像データ信号の書き込みに第１のクロックを、読み出しに第２のクロックをそれぞれ使用するメモリと、各々遅延値を変更可能な複数の遅延素子を有し、上記第２のクロックを、該第２のクロックの１クロック分遅延させる遅延手段と、上記第２のクロック中の注目クロックを上記クロック遅延手段により１クロック分遅延されたクロックの位相と、該注目クロックの１クロック後のクロックの位相とを比較する位相比較手段と、上記位相比較手段によって検出された位相差に基づき、上記遅延手段の各遅延素子の遅延値を制御する制御手段と、上記遅延手段の各遅延素子により遅延されたクロックのうち、外部から入力される基準信号に最も同期するクロックを選択し、該選択したクロックの位相情報を出力する選択手段と、上記位相情報を補間係数に変換し出力する補間係数出力手段と、上記メモリから上記第２のクロックにより読み出された映像データ信号に対し、上記補間係数を用いて補間処理し出力する補間手段とを備えたことを特徴とするものである。

また、本発明の請求項３に係る映像信号処理装置は、映像データ信号の書き込みおよび読み出しに第１のクロックを使用するメモリと、複数の遅延素子を有し、上記第１のクロックを遅延させる遅延手段と、上記遅延手段の各遅延素子により遅延されたクロックのうち、外部から入力される基準信号に最も同期するクロックを選択し、該選択したクロックの位相情報を出力する選択手段と、上記位相情報を補間係数に変換し出力する補間係数出力手段と、上記メモリから上記第１のクロックにより読み出された映像データ信号に対し、上記補間係数を用いて補間処理し出力する補間手段と、を備えたことを特徴とするものである。

また、本発明の請求項４に係る映像信号処理装置は、映像データ信号の書き込みおよび読み出しに第１のクロックを使用するメモリと、各々遅延値を変更可能な複数の遅延素子を有し、上記第１のクロックを、該第１のクロックの１クロック分遅延させる遅延手段と、上記第１のクロック中の注目クロックを上記遅延手段により１クロック分遅延されたクロックの位相と、該注目クロックの１クロック後のクロックの位相とを比較する位相比較手段と、上記位相比較手段によって検出された位相差に基づき、上記遅延手段の各遅延素子の遅延値を制御する制御手段と、上記遅延手段の各遅延素子により遅延されたクロックのうち、外部から入力される基準信号に最も同期するクロックを選択し、該選択したクロックの位相情報を出力する選択手段と、上記位相情報を補間係数に変換し出力する補間係数出力手段と、上記メモリから上記第１のクロックにより読み出された映像データ信号に対し、上記補間係数を用いて補間処理し出力する補間手段と、を備えたことを特徴とするものである。

また、本発明の請求項５に係る映像信号処理方法は、映像データ信号を第１のクロックによりメモリに書き込む書き込みステップと、複数の遅延素子を有し、第２のクロックを遅延させるクロック遅延ステップと、上記各遅延素子により遅延されたクロックのうち、外部から入力される基準信号に最も同期するクロックを選択し、該選択したクロックの位相情報を生成する選択ステップと、上記位相情報を補間係数に変換し出力する補間係数出力ステップと、上記メモリから上記第２のクロックにより読み出した映像データ信号に対し、上記補間係数を用いて補間処理し出力する補間ステップとを含むことを特徴とするものである。

以上のように、本発明の請求項１に記載の映像信号処理装置によれば、映像データ信号の書き込みに第１のクロックを、読み出しに第２のクロックをそれぞれ使用するメモリと、複数の遅延素子を有し、上記第２のクロックを遅延させる遅延手段と、上記遅延手段の各遅延素子により遅延されたクロックのうち、外部から入力される基準信号に最も同期するクロックを選択し、該選択したクロックの位相情報を出力する選択手段と、上記位相情報を補間係数に変換し出力する補間係数出力手段と、上記メモリから上記第２のクロックにより読み出された映像データ信号に対し、上記補間係数を用いて補間処理し出力する補間手段とを備えたことより、上記基準信号に位相を合わせてクロックを切換える際に、クロックの１周期が規格範囲外の長さになることを防止し、さらに、クロックの１周期の長さが短くなることにより、本映像信号処理装置、および後段の装置において、演算誤差や誤動作が生じるのを防止することができる。

また、本発明の請求項２に記載の映像信号処理装置によれば、映像データ信号の書き込みに第１のクロックを、読み出しに第２のクロックをそれぞれ使用するメモリと、各々遅延値を変更可能な複数の遅延素子を有し、上記第２のクロックを、該第２のクロックの１クロック分遅延させる遅延手段と、上記第２のクロック中の注目クロックを上記クロック遅延手段により１クロック分遅延されたクロックの位相と、該注目クロックの１クロック後のクロックの位相とを比較する位相比較手段と、上記位相比較手段によって検出された位相差に基づき、上記遅延手段の各遅延素子の遅延値を制御する制御手段と、上記遅延手段の各遅延素子により遅延されたクロックのうち、外部から入力される基準信号に最も同期するクロックを選択し、該選択したクロックの位相情報を出力する選択手段と、上記位相情報を補間係数に変換し出力する補間係数出力手段と、上記メモリから上記第２のクロックにより読み出された映像データ信号に対し、上記補間係数を用いて補間処理し出力する補間手段とを備えたことより、温度変化、基準信号の急激な変化等がある場合でも、上記各遅延素子から出力されるクロックの周波数を一定に保つことができ、また、上記基準信号に位相を合わせてクロックを切換える際に、クロックの１周期が規格範囲外の長さになることを防止し、さらに、クロックの１周期の長さが短くなることにより、本映像信号処理装置、および後段の装置において、演算誤差や誤動作が生じるのを防止することができる。

また、本発明の請求項３に記載の映像信号処理装置によれば、映像データ信号の書き込みおよび読み出しに第１のクロックを使用するメモリと、複数の遅延素子を有し、上記第１のクロックを遅延させる遅延手段と、上記遅延手段の各遅延素子により遅延されたクロックのうち、外部から入力される基準信号に最も同期するクロックを選択し、該選択したクロックの位相情報を出力する選択手段と、上記位相情報を補間係数に変換し出力する補間係数出力手段と、上記メモリから上記第１のクロックにより読み出された映像データ信号に対し、上記補間係数を用いて補間処理し出力する補間手段とを備えたことより、上記基準信号に位相を合わせてクロックを切換える際に、クロックの１周期が規格範囲外の長さになることを防止し、さらに、クロックの１周期の長さが短くなることにより、本映像信号処理装置、および後段の装置において、演算誤差や誤動作が生じるのを防止することができる。

また、本発明の請求項４に記載の映像信号処理装置によれば、映像データ信号の書き込みおよび読み出しに第１のクロックを使用するメモリと、各々遅延値を変更可能な複数の遅延素子を有し、上記第１のクロックを、該第１のクロックの１クロック分遅延させる遅延手段と、上記第１のクロック中の注目クロックを上記遅延手段により１クロック分遅延されたクロックの位相と、該注目クロックの１クロック後のクロックの位相とを比較する位相比較手段と、上記位相比較手段によって検出された位相差に基づき、上記遅延手段の各遅延素子の遅延値を制御する制御手段と、上記遅延手段の各遅延素子により遅延されたクロックのうち、外部から入力される基準信号に最も同期するクロックを選択し、該選択したクロックの位相情報を出力する選択手段と、上記位相情報を補間係数に変換し出力する補間係数出力手段と、上記メモリから上記第１のクロックにより読み出された映像データ信号に対し、上記補間係数を用いて補間処理し出力する補間手段とを備えたことより、温度変化、基準信号の急激な変化等がある場合でも、上記各遅延素子から出力されるクロックの周波数を一定に保つことができ、また、上記基準信号に位相を合わせてクロックを切換える際に、クロックの１周期が規格範囲外の長さになることを防止し、さらに、クロックの１周期の長さが短くなることにより、本映像信号処理装置、および後段の装置において、演算誤差や誤動作が生じるのを防止することができる。

また、本発明の請求項５に記載の映像信号処理方法によれば、映像データ信号を第１のクロックによりメモリに書き込む書き込みステップと、複数の遅延素子を有し、第２のクロックを遅延させるクロック遅延ステップと、上記各遅延素子により遅延されたクロックのうち、外部から入力される基準信号に最も同期するクロックを選択し、該選択したクロックの位相情報を生成する選択ステップと、上記位相情報を補間係数に変換し出力する補間係数出力ステップと、上記メモリから上記第２のクロックにより読み出した映像データ信号に対し、上記補間係数を用いて補間処理し出力する補間ステップとを含むことにより、上記基準信号に位相を合わせてクロックを切換える際に、クロックの１周期が規格範囲外の長さになることを防止し、さらに、クロックの１周期の長さが短くなることにより、本映像信号処理装置、および後段の装置において、演算誤差や誤動作が生じるのを防止することができる。

以下、本発明の実施の形態について図面を参照しながら説明する。なお、ここで説明する実施の形態はあくまでも一例であって、必ずしもこの実施の形態に限定されるものではない。

（実施の形態１）
以下に、本発明の実施の形態１による映像信号処理装置、および映像信号処理方法について説明する。
図１は本実施の形態１にかかる映像信号処理装置の構成を示すブロック図である。

図１において、１００は本映像信号処理装置に映像データを含んだ映像データ信号Ｓ１００を入力するための映像信号入力端子であり、１０１は第１のクロックＳ１０１を入力するためのクロック入力端子であり、１０２は第２のクロックＳ１０２を入力するためのクロック入力端子であり、１０３は水平同期信号など、画面表示のスタート位置を表す基準信号Ｓ１０３を入力するための基準信号入力端子である。

また、図１において、１０４〜１０７は各々遅延値を変更可能な複数の遅延素子であり、後述する遅延値の制御が完了した時は、１０４はクロック入力端子１０２を介して入力された第２のクロックＳ１０２を１／４クロック（クロックの１周期の１／４）だけ位相シフトさせる遅延素子となり、１０５、１０６、１０７は各々、前段の遅延素子からの遅延クロックを１／４クロックずつ位相シフトさせる遅延素子となる。１０８は各遅延素子１０４〜１０７で遅延された遅延クロックＳ１０４〜Ｓ１０７のうち、基準信号Ｓ１０３に最も同期する遅延クロックを選択し、該選択した遅延クロックの位相情報Ｓ１０８を係数制御回路１０９に出力する選択器であり、１０９は位相情報Ｓ１０８に基づいて出力映像データ信号Ｓ１１０の補間係数Ｓ１０９を出力する係数制御回路であり、１１２は第２のクロックＳ１０２中の注目クロックを上記遅延素子１０４〜１０７により１クロック分遅延したクロックと、上記注目クロックの１クロック後のクロックとの位相を比較する位相比較器であり、１１３は位相比較器１１２から出力される位相差出力Ｓ１１２に基づいて、各遅延素子１０４〜１０７の遅延値を制御する制御信号Ｓ１１３を出力する制御回路である。なお、互いに直列接続された遅延素子１０４〜１０７は、特許請求の範囲における遅延手段に相当するものである。また、係数制御回路１０９は特許請求の範囲における補間係数出力手段に相当するものである。

また、図１において、１１０は書き込みと読み出しとが独立して可能なメモリであり、このメモリ１１０は映像データ信号Ｓ１００の書き込みに第１のクロックＳ１０１を使用し、出力映像データ信号Ｓ１１０の読み出しに第２のクロックＳ１０２を使用している。１１１は補間係数Ｓ１０９を用いて出力映像データ信号Ｓ１１０を補間する補間回路であり、１１４は補間回路１１１で補間された出力映像データ信号Ｓ１１１を出力するための映像信号出力端子、１１５は第２のクロックＳ１０２を出力するためのクロック出力端子である。

図２は補間回路１１１の構成を示す図であり、図１と同一または相当する構成要素については同じ符号を用いている。

図２に示したように、補間回路１１１はメモリ１１０から第２のクロックＳ１０２で読み出された出力映像データ信号Ｓ１１０を第２のクロックＳ１０２の１周期分遅延させる遅延回路２０１と、出力映像データ信号Ｓ１１０から遅延回路出力信号Ｓ２０１を減算する減算回路２０２と、減算回路出力信号Ｓ２０２と補間係数Ｓ１０９とを乗算する乗算回路２０３と、遅延回路出力信号Ｓ２０１と乗算回路出力信号Ｓ２０３とを加算する加算回路２０４と、を備えている。

以上のように構成された映像信号処理装置の動作、および映像信号処理方法について、図１ないし図３を用いて説明する。図３は、本実施の形態１による映像信号処理装置の動作を説明するためのタイミング図であり、図１、及び図２に記した各信号の信号レベルを示したものである。なお、図３において、１０，２０，３０等は、映像の輝度、色、濃度などを示す映像データである。

映像信号入力端子１００を介して映像データを含んだ映像データ信号Ｓ１００が、クロック入力端子１０１を介して第１のクロックＳ１０１が、それぞれ入力されると、該映像データは第１のクロックＳ１０１によりメモリ１１０に記憶される。

また、第２のクロックＳ１０２はクロック入力端子１０２を介して入力される。この第２のクロックＳ１０２は所望の周波数のクロックであり、例えば、本映像信号処理装置の後段に接続される他の演算装置で用いるクロックと同一周波数を有するクロックとされている。この第２のクロックＳ１０２は遅延素子１０４およびメモリ１１０に入力されるとともに、クロック出力端子１１５より出力される。

遅延素子１０４に入力された第２のクロックＳ１０２は遅延素子１０４〜１０７により順次遅延され、該第２のクロックＳ１０２をほぼ１クロック遅延した遅延クロックＳ１０７とされる。

この遅延クロックＳ１０７は比較信号として、また、クロック入力端子１０２に入力されたクロックの１つ後のクロックは被比較信号として、それぞれ位相比較器１１２に入力される。位相比較器１１２は上記比較信号と上記被比較信号とを比較することにより位相差を検出し、位相差出力Ｓ１１２を制御回路１１３に出力し、制御回路１１３は位相差出力Ｓ１１２に基づいて、各遅延素子１０４〜１０７の遅延値を制御する制御信号Ｓ１１３を出力する。

このような、第２のクロックＳ１０２を１クロック遅延した遅延クロックＳ１０７、および第２のクロックＳ１０２の１つ後のクロックとの位相差に基づき、各遅延素子１０４〜１０７の遅延値を制御する動作を、位相比較器１１２において位相差が検出されなくなるまで繰り返すと、各遅延素子１０４〜１０７の遅延値は、ほぼ同一となる。この時、各遅延素子１０４〜１０７からは１／４クロックずつ位相シフトした遅延クロックが出力されており、遅延素子１０４からは、第２のクロックＳ１０２を１／４クロック遅延した遅延クロックＳ１０４が、遅延素子１０５からは、第２のクロックＳ１０２を２／４クロック遅延した遅延クロックＳ１０５が、遅延素子１０６からは、第２のクロックＳ１０２を３／４クロック遅延した遅延クロックＳ１０６が、遅延素子１０７からは、第２のクロックＳ１０２を１クロック遅延した遅延クロックＳ１０７が、それぞれ出力される。

このようにして１／４クロックずつ位相シフトされた遅延クロックＳ１０４〜Ｓ１０７は、選択器１０８に入力される。選択器１０８は遅延クロックＳ１０４〜Ｓ１０７のうち、基準信号入力端子１０３から入力された基準信号Ｓ１０３に最も位相の同期した遅延クロックを選択し、該選択した遅延クロックの位相情報Ｓ１０８を、係数制御回路１０９に出力する。そして、この位相情報Ｓ１０８は係数制御回路１０９により、補間係数Ｓ１０９に変換される。補間係数Ｓ１０９は例えば遅延素子１０４からの遅延クロックＳ１０４が選択された場合は１／４、遅延素子１０５からの遅延クロックＳ１０５が選択された場合は２／４、遅延素子１０６からの遅延クロックＳ１０６が選択された場合は３／４、遅延素子１０７からの遅延クロックＳ１０７が選択された場合は１、とすることができる。図３においては、遅延クロックＳ１０６が基準信号Ｓ１０３に最も位相の同期したクロックとして選択された例を示しており、その補間係数Ｓ１０９として３／４が出力されている。

一方、メモリ１１０に書き込まれた映像データは、第２のクロックＳ１０２により出力映像データ信号Ｓ１１０として読み出される。従って、出力映像データ信号Ｓ１１０は、第１のクロックＳ１０１から第２のクロックＳ１０２に乗せ替えられている。該クロックを乗せ替えて読み出された出力映像データ信号Ｓ１１０は、補間回路１１１に入力される。補間回路１１１は、第２のクロックＳ１０２と補間係数Ｓ１０９とを用いて、出力映像データ信号Ｓ１１０に対してデータ補間処理を施し、基準信号Ｓ１０３に位相を同期させた出力映像データ信号Ｓ１１１を、映像信号出力端子１１４を介して外部へ出力する。

ここで、補間回路１１１による補間処理について図２及び図３を用いて説明する。
まず、遅延回路２０１はメモリ１１０からの出力映像データ信号Ｓ１１０を遅延させ、第２のクロックＳ１０２の１周期分遅延させた遅延回路出力信号Ｓ２０１を出力する。そして、減算回路２０２により出力映像データ信号Ｓ１１０と遅延回路出力信号Ｓ２０１との差を算出し、該算出した減算回路出力信号Ｓ２０２と補間係数Ｓ１０９とを乗算回路２０３により乗算する。さらに、加算回路２０４において、遅延回路出力信号Ｓ２０１に乗算回路２０３からの乗算回路出力信号Ｓ２０３を加算し出力映像データを含んだ出力映像データ信号Ｓ１１１として出力する。この演算を式で表すと、

Ｓ１１１＝（Ｓ１１０−Ｓ２０１）×Ｓ１０９＋Ｓ２０１
となり、第２のクロックＳ１０２の１周期分の時間差を有する２つのデータ間で、位相差の係数（補間係数Ｓ１０９）に応じた補間、すなわち位相合わせを行うことができる。

より具体的に説明すると、図３に示したように、映像信号入力端子１００より “１０”、“２０”の順に映像データを含む映像データ信号Ｓ１００が入力された場合、出力映像データ信号Ｓ１１０に映像データ“２０”が含まれているとき、遅延回路出力信号Ｓ２０１には映像データ“１０”が含まれていることとなる。減算回路２０２により、出力映像データ信号Ｓ１１０と遅延回路出力信号Ｓ２０１との差を算出すると、差分値（減算回路出力信号Ｓ２０２）として１０が得られる。このとき、補間係数Ｓ１０９は３／４であり、乗算回路２０３における、減算回路出力信号Ｓ２０２と補間係数Ｓ１０９との乗算結果（乗算回路出力信号Ｓ２０３）は７．５である。さらに、加算回路２０４において遅延回路出力信号Ｓ２０１に乗算回路出力信号Ｓ２０３を加算して得られた１７．５が、出力映像データ信号Ｓ１１１の含む出力映像データとなる。

次に、補間回路１１１による補間処理の効果について図３〜図６を参照しながら説明する。以下、本映像信号処理装置に、図６（ａ）に示したような、画面に縦線を表示するための映像データを含んだ映像データ信号Ｓ１００が入力されたものとして説明する。

基準信号Ｓ１０３に対してデータ補間による位相合わせを行わない場合、すなわち、第２のクロックＳ１０２でメモリ１１０から映像データを読み出した出力映像データ信号Ｓ１１０の波形を、図４に示す。図示したように、クロック入力端子１０２を介して入力された第２のクロックＳ１０２の位相は基準信号Ｓ１０３からずれていることがあり、これに伴い、メモリ１１０からの出力映像データ信号Ｓ１１０の位相もずれてしまうことがある。この場合、図６（ｂ）に示すように表示画像にジッタが生じてしまい、縦線が第２のクロックＳ１０２のずれ分だけずれて表示されてしまう。

これに対し、基準信号Ｓ１０３に対してデータ補間による位相合わせを行った場合、すなわち、第２のクロックＳ１０２でメモリ１１０から映像データを読み出した出力映像データ信号Ｓ１１０に対して、補間回路１１１において補間処理を施した出力映像データ信号Ｓ１１１の波形を図５に示す。図示したように、出力映像データ信号Ｓ１１１は第２のクロックＳ１０２のずれ量に合わせて位相をシフトさせた信号となっており、第２のクロックＳ１０２の位相ずれが解消されている。この場合、図６（ｃ）に示すように、表示画像がずれることなくきれいに表示することができる。

以上のように、本実施の形態１による映像信号処理装置、および映像信号処理方法によれば、映像データ信号Ｓ１００の書き込みクロックとして第１のクロックＳ１０１を使用し、出力映像データ信号Ｓ１１０の読み出しクロックとして第２のクロックＳ１０２を使用するメモリ１１０と、第２のクロックＳ１０２を１／４クロックずつ位相シフトさせる遅延素子１０４〜１０７と、位相比較器１１２の検出結果に基づき遅延素子１０４〜１０７の遅延値を制御する制御回路１１３と、遅延素子１０４〜１０７により遅延された遅延クロックＳ１０４〜Ｓ１０７のうち、外部から入力される基準信号Ｓ１０３に最も同期する遅延クロックを選択し、該選択した遅延クロックの位相情報Ｓ１０８を出力する選択器１０８と、位相情報Ｓ１０８を補間係数Ｓ１０９に変換する係数制御回路１０９と、メモリ１１０から第２のクロックＳ１０２により読み出された出力映像データ信号Ｓ１１０に対し、補間係数Ｓ１０９を用いて補間処理し、出力映像データ信号Ｓ１１１を出力する補間回路１１１と、を備えたので、基準信号Ｓ１０３に位相を合わせてクロックを切換える際に、クロックの１周期が規格範囲外の長さになることを防止しながら、基準信号Ｓ１０３に位相を合わせてクロックを切換えることができ、液晶テレビなどにおいて、表示画像がずれて表示されることを防止することができる。また、第２のクロックＳ１０２の１周期の長さが短くなることを防止することができるため、本映像信号処理装置における演算誤差も防止することができる。

また、本実施の形態１による映像信号処理装置、および映像信号処理方法では、第２のクロックＳ１０２をそのままクロック出力端子１１５より出力するようにしたので、本映像信号処理装置の後段に、第２のクロックＳ１０２と同一周波数のクロックを用いる演算装置が接続されている場合、その演算装置における演算誤差や誤動作をも防止することができる。

（実施の形態２）
以下に、本発明の実施の形態２による映像信号処理装置、および映像信号処理方法について説明する。

本実施の形態２による映像信号処理装置は、第２のクロックＳ１０２を用いて映像データ信号Ｓ１００の補間処理を行うのではなく、映像データ信号Ｓ１００をメモリ１１０に書き込む時に使用するものと同じ第１のクロックを用いて出力映像データ信号Ｓ１１０の補間処理を行うようにしたものである。

図７は本実施の形態２にかかる映像信号処理装置の構成を示すブロック図である。
図７において、１００は本映像信号処理装置に映像データを含んだ映像データ信号Ｓ１００を入力するための映像信号入力端子であり、１０１は第１のクロックＳ１０１を入力するためのクロック入力端子であり、１０３は基準信号Ｓ１０３を入力するための基準信号入力端子である。

また、１０４〜１０７は各々遅延値を変更可能な複数の遅延素子であり、１０４はクロック入力端子１０１を介して入力された第１のクロックＳ１０１を１／４クロックだけ位相シフトさせる遅延素子となり、１０５、１０６、１０７は各々前段の遅延素子からの遅延クロックを１／４クロックずつ位相シフトさせる遅延素子となる。１０８は各遅延素子１０４〜１０７で遅延された遅延クロックＳ１０４〜Ｓ１０７のうち、基準信号Ｓ１０３に最も同期する遅延クロックを選択し、該選択した遅延クロックの位相情報Ｓ１０８を係数制御回路１０９に出力する選択器であり、１０９は位相情報Ｓ１０８に基づいて出力映像データ信号Ｓ１１０の補間係数Ｓ１０９を出力する係数制御回路であり、１１２は第１のクロックＳ１０１中の注目クロックを上記遅延素子１０４〜１０７により１クロック分遅延したクロックと、上記注目クロックの１クロック後のクロックとの位相を比較する位相比較器であり、１１３は位相比較器１１２から出力される位相差出力Ｓ１１２に基づいて、各遅延素子１０４〜１０７の遅延値を制御する制御信号Ｓ１１３を出力する制御回路である。

また、１１０は書き込みと読み出しとが独立して可能なメモリであり、このメモリ１１０は映像データ信号Ｓ１００の書き込み、および出力映像データ信号Ｓ１１０の読み出しに第１のクロックＳ１０１を使用している。１１１は補間係数Ｓ１０９を用いて出力映像データ信号Ｓ１１０を補間する補間回路であり、１１４は補間回路１１１で補間された出力映像データ信号Ｓ１１１を出力するための映像信号出力端子、１１５は第１のクロックＳ１０１を出力するためのクロック出力端子である。

以上のように構成された映像信号処理装置の動作、および映像信号処理方法について説明する。
第１のクロックＳ１０１はクロック入力端子１０１を介して入力される。この第１のクロックＳ１０１は遅延素子１０４およびメモリ１１０に入力されるとともに、クロック出力端子１１５より出力される。

また、映像データを含んだ映像データ信号Ｓ１００が映像信号入力端子１００を介して入力されると、該映像データは第１のクロックＳ１０１によりメモリ１１０に記憶される。

遅延素子１０４に入力された第１のクロックＳ１０１は遅延素子１０４〜１０７により順次遅延され、該第１のクロックＳ１０１をほぼ１クロック遅延した遅延クロックＳ１０７とされる。

この遅延クロックＳ１０７は比較信号として、また、クロック入力端子１０１に入力されたクロックの１つ後のクロックは被比較信号として、それぞれ位相比較器１１２に入力される。位相比較器１１２は上記比較信号と上記被比較信号とを比較することにより位相差を検出し、位相差出力Ｓ１１２を制御回路１１３に出力し、制御回路１１３は位相差出力Ｓ１１２に基づいて、各遅延素子１０４〜１０７の遅延値を制御する制御信号Ｓ１１３を出力する。

このような、第１のクロックＳ１０１を１クロック遅延した遅延クロックＳ１０７、および第１のクロックＳ１０１の１つ後のクロックとの位相差に基づき、各遅延素子１０４〜１０７の遅延値を制御する動作を、位相比較器１１２において位相差が検出されなくなるまで繰り返すと、各遅延素子１０４〜１０７の遅延値がほぼ同一となる。この時、遅延素子１０４からは第１のクロックＳ１０１を１／４クロック遅延した遅延クロックＳ１０４が、遅延素子１０５からは第１のクロックＳ１０１を２／４クロック遅延した遅延クロックＳ１０５が、遅延素子１０６からは第１のクロックＳ１０１を３／４クロック遅延した遅延クロックＳ１０６が、遅延素子１０７からは第１のクロックＳ１０１を１クロック遅延した遅延クロックＳ１０７が、それぞれ出力される。

これらの遅延クロックＳ１０４〜Ｓ１０７は選択器１０８に入力される。選択器１０８は遅延クロックＳ１０４〜Ｓ１０７のうち基準信号入力端子１０３から入力された基準信号Ｓ１０３に最も位相の同期した遅延クロックを選択し、該選択した遅延クロックの位相情報Ｓ１０８を係数制御回路１０９に出力する。そして、この位相情報Ｓ１０８は係数制御回路１０９により補間係数Ｓ１０９に変換される。

一方、メモリ１１０に書き込まれた映像データは第１のクロックＳ１０１により出力映像データ信号Ｓ１１０として読み出され、補間回路１１１に入力される。補間回路１１１は第１のクロックＳ１０１と補間係数Ｓ１０９とを用いて、出力映像データ信号Ｓ１１０に対してデータ補間処理を施し、基準信号Ｓ１０３に位相を同期させた出力映像データ信号Ｓ１１１を、映像信号出力端子１１４を介して外部へ出力する。

以上のように、本実施の形態２による映像信号処理装置、および映像信号処理方法によれば、映像データ信号Ｓ１００の書き込みクロック、および出力映像データ信号Ｓ１１０の読み出しクロックとして第１のクロックＳ１０１を使用するメモリ１１０と、第１のクロックＳ１０１を１／４クロックずつ遅延させる遅延素子１０４〜１０７と、位相比較器１１２の検出結果に基づき遅延素子１０４〜１０７の遅延値を制御する制御回路１１３と、各遅延素子１０４〜１０７により遅延された遅延クロックＳ１０４〜Ｓ１０７のうち、外部から入力される基準信号Ｓ１０３に最も同期する遅延クロックを選択し、該選択した遅延クロックの位相情報Ｓ１０８を出力する選択器１０８と、位相情報Ｓ１０８を補間係数Ｓ１０９に変換する係数制御回路１０９と、メモリ１１０から第１のクロックＳ１０１により読み出された出力映像データ信号Ｓ１１０に対し、補間係数Ｓ１０９を用いて補間処理し、出力映像データ信号Ｓ１１１を出力する補間回路１１１と、を備えたので、基準信号Ｓ１０３に位相を合わせてクロックを切換える際に、クロックの１周期が規格範囲外の長さになることを防止でき、また、クロックの１周期の長さが短くなることにより本映像信号処理装置における演算誤差や、誤動作が生じるのを防止することができる。

また、本実施の形態２による映像信号処理装置、および映像信号処理方法では、メモリ１１０に対する映像データ信号Ｓ１００の書き込みクロックと、出力映像データ信号Ｓ１１０の読み出しクロックとを第１のクロックＳ１０１とし、この第１のクロックＳ１０１を用いて出力映像データ信号Ｓ１１０の補間処理を行うようにしたので、本映像信号処理装置の後段に、第１のクロックＳ１０１と同一周波数のクロックを用いて信号処理を行う装置が接続されている場合や、後段のクロックの周波数に依存せず、アナログ信号として出力する場合に、本映像信号処理装置に入力するクロックを、第１のクロックＳ１０１のみとすることができ、より簡単な構成で映像信号処理装置を実現可能である。このため、ブラウン管式のテレビジョン受像機などにおける映像信号処理装置の構成を、より簡単なものとすることができる。

なお、上記実施の形態１及び実施の形態２においては、第２のクロックＳ１０２および第１のクロックＳ１０１を、４つの遅延素子１０４〜１０７により１クロック分遅延させるようにしたが、Ｎ（Ｎは１以上の整数）個の遅延素子を備え、各遅延素子により、入力したクロックを１／Ｎクロックずつ遅延させるようにしてもよい。

また、各遅延素子の遅延値が等しい場合、位相比較器１１２および制御回路１１３を備えなくても良い。

また、上記実施の形態１及び実施の形態２においては、各遅延素子の遅延値を等しくしたが、各遅延素子の遅延値は、等しくなくてもよい。全遅延素子の合計遅延値を、１クロックとし、係数制御回路１０９において各遅延素子の遅延値を考慮した補間係数Ｓ１０９を設定するようにしても、基準信号Ｓ１０３に位相を合わせた出力映像データ信号Ｓ１１１を得ることができる。

また、係数制御回路１０９は、位相情報Ｓ１０８にフィルタ処理をかけて補間係数Ｓ１０９の値を安定させるようにしても構わない。

本発明による映像信号処理装置、および映像信号処理方法は、基準信号に位相を合わせてクロックを切換える際に、クロックの１周期が規格範囲外の長さになることを防止し、さらに、クロックの１周期の長さが短くなることによる演算誤差を防止することができるため、有用である。

本発明の実施の形態１にかかる映像信号処理装置の構成を示すブロック図である。 本発明の実施の形態１にかかる映像信号処理装置における補間回路の構成を示すブロック図である。 本発明の実施の形態１にかかる映像信号処理装置の動作を説明するタイミング図である。 基準信号に対してデータ補間を行わずにメモリからデータを読み出した場合のタイミングチャート図である。 基準信号に対してデータ補間を行ってメモリからデータを読み出した場合のタイミングチャート図である。 映像信号入力端子より入力された映像データ信号、および該映像データ信号に基づきモニタ画面に表示された画像の例を示す図である。 メモリより読み出した映像データ信号、および該映像データ信号に基づきモニタ画面に表示された画像の例を示す図である。 メモリより読み題した映像データ信号に対して補間処理を施した出力映像データ信号、および該出力映像データ信号に基づきモニタ画面に表示された画像の例を示す図である。 本発明の実施の形態２にかかる映像信号処理装置の構成を示すブロック図である。 従来の映像信号処理装置の構成を示すブロック図である。 クロックの切換え時に、クロックの１周期の長さが短くなる例を説明する図である。

符号の説明

１００ 映像信号入力端子
１０１，１０２ クロック入力端子
１０３ 基準信号入力端子
１０４，１０５，１０６，１０７ 遅延素子
１０８，１０８ａ 選択器
１０９ 係数制御回路
１１０，１１０ａ メモリ
１１１ 補間回路
１１２ 位相比較器
１１３ 制御回路
１１４ 映像信号出力端子
１１５ クロック出力端子
２０１ 遅延回路
２０２ 減算回路
２０３ 乗算回路
２０４ 加算回路
Ｓ１００ 映像データ信号
Ｓ１０１ 第１のクロック
Ｓ１０２ 第２のクロック
Ｓ１０３ 基準信号
Ｓ１０４，Ｓ１０５，Ｓ１０６，Ｓ１０７ 遅延クロック
Ｓ１０８ 位相情報
Ｓ１０９ 補間係数
Ｓ１１０ 出力映像データ信号
Ｓ１１１ 補間された出力映像データ信号
Ｓ１１２ 位相差出力
Ｓ１１３ 制御信号

Claims (5)

1. 映像データ信号の書き込みに第１のクロックを、読み出しに第２のクロックをそれぞれ使用するメモリと、
   複数の遅延素子を有し、上記第２のクロックを遅延させる遅延手段と、
   上記遅延手段の各遅延素子により遅延されたクロックのうち、外部から入力される基準信号に最も同期するクロックを選択し、該選択したクロックの位相情報を出力する選択手段と、
   上記位相情報を補間係数に変換し出力する補間係数出力手段と、
   上記メモリから上記第２のクロックにより読み出された映像データ信号に対し、上記補間係数を用いて補間処理し出力する補間手段と、を備えた、
   ことを特徴とする映像信号処理装置。
2. 映像データ信号の書き込みに第１のクロックを、読み出しに第２のクロックをそれぞれ使用するメモリと、
   各々遅延値を変更可能な複数の遅延素子を有し、上記第２のクロックを、該第２のクロックの１クロック分遅延させる遅延手段と、
   上記第２のクロック中の注目クロックを上記クロック遅延手段により１クロック分遅延されたクロックの位相と、該注目クロックの１クロック後のクロックの位相とを比較する位相比較手段と、
   上記位相比較手段によって検出された位相差に基づき、上記遅延手段の各遅延素子の遅延値を制御する制御手段と、
   上記遅延手段の各遅延素子により遅延されたクロックのうち、外部から入力される基準信号に最も同期するクロックを選択し、該選択したクロックの位相情報を出力する選択手段と、
   上記位相情報を補間係数に変換し出力する補間係数出力手段と、
   上記メモリから上記第２のクロックにより読み出された映像データ信号に対し、上記補間係数を用いて補間処理し出力する補間手段と、を備えた、
   ことを特徴とする映像信号処理装置。
3. 映像データ信号の書き込みおよび読み出しに第１のクロックを使用するメモリと、
   複数の遅延素子を有し、上記第１のクロックを遅延させる遅延手段と、
   上記遅延手段の各遅延素子により遅延されたクロックのうち、外部から入力される基準信号に最も同期するクロックを選択し、該選択したクロックの位相情報を出力する選択手段と、
   上記位相情報を補間係数に変換し出力する補間係数出力手段と、
   上記メモリから上記第１のクロックにより読み出された映像データ信号に対し、上記補間係数を用いて補間処理し出力する補間手段と、を備えた、
   ことを特徴とする映像信号処理装置。
4. 映像データ信号の書き込みおよび読み出しに第１のクロックを使用するメモリと、
   各々遅延値を変更可能な複数の遅延素子を有し、上記第１のクロックを、該第１のクロックの１クロック分遅延させる遅延手段と、
   上記第１のクロック中の注目クロックを上記遅延手段により１クロック分遅延されたクロックの位相と、該注目クロックの１クロック後のクロックの位相とを比較する位相比較手段と、
   上記位相比較手段によって検出された位相差に基づき、上記遅延手段の各遅延素子の遅延値を制御する制御手段と、
   上記遅延手段の各遅延素子により遅延されたクロックのうち、外部から入力される基準信号に最も同期するクロックを選択し、該選択したクロックの位相情報を出力する選択手段と、
   上記位相情報を補間係数に変換し出力する補間係数出力手段と、
   上記メモリから上記第１のクロックにより読み出された映像データ信号に対し、上記補間係数を用いて補間処理し出力する補間手段と、を備えた、
   ことを特徴とする映像信号処理装置。
5. 映像データ信号を第１のクロックによりメモリに書き込む書き込みステップと、
   複数の遅延素子を有し、第２のクロックを遅延させるクロック遅延ステップと、
   上記各遅延素子により遅延されたクロックのうち、外部から入力される基準信号に最も同期するクロックを選択し、該選択したクロックの位相情報を生成する選択ステップと、
   上記位相情報を補間係数に変換し出力する補間係数出力ステップと、
   上記メモリから上記第２のクロックにより読み出した映像データ信号に対し、上記補間係数を用いて補間処理し出力する補間ステップと、を含む、
   ことを特徴とする映像信号処理方法。

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