JP3532117B2

JP3532117B2 - 映像信号処理装置

Info

Publication number: JP3532117B2
Application number: JP14757699A
Authority: JP
Inventors: 弘和林
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1999-05-27
Filing date: 1999-05-27
Publication date: 2004-05-31
Anticipated expiration: 2019-05-27
Also published as: JP2000338924A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、映像信号処理装置
に関し、特に、外部より入力される水平同期および垂直
同期信号を伴ったアナログ映像信号をデジタル変換を行
うことが必要な液晶パネルなどの表示装置を用いて表示
するような映像表示機器に関する。例えば、データ入力
対応で且つデジタルＴＶなどの動画映像入力も含めた、
マルチスキャン対応が要求される液晶プロジェクタに好
適なものである。

【０００２】

【従来の技術】図１６は、従来の映像信号処理装置の回
路ブロック図である。以下、この従来の映像信号処理装
置の動作を図面に基づいて説明する。１は、入力された
アナログ映像信号を、デジタル映像信号に変換するＡ／
Ｄ変換器、２は、デジタル化された映像信号を処理する
映像信号処理回路、３は、前記処理された映像信号を表
示する映像表示装置、１１は、水平同期信号を遅延させ
るプログラマブル遅延回路、７は、前記Ａ／Ｄ変換器１
および映像信号処理回路２にクロックを供給するための
ＰＬＬ回路、８が、映像信号処理装置全体のコントロー
ルをするシステムマイコンである。映像信号処理装置に
入力されたアナログ映像信号は、Ａ／Ｄ変換器１におい
て、ＰＬＬ回路７からのクロックでサンプリングされ、
デジタル信号に変換される。その後、映像信号処理回路
２によって適当な映像処理が施され、映像表示装置３に
表示される。

【０００３】図２は、ＰＬＬ回路７の一実施例を示すブ
ロック図である。クロック発生のためのＰＬＬ回路７
は、例えば、図２のように、位相比較器１３，ＶＣＯ
（電圧制御発振器）１４，１／Ｎ分周回路１５から構成
される。このＰＬＬ回路７の動作の詳細な説明は省略す
るが、ＶＣＯ１４によって発生されたクロックを、１／
Ｎ分周器１５によって分周したパルスと、外部からの水
平同期信号とを、位相比較器１３により位相比較を行
い、位相差に応じて発生した電圧を平滑化して、ＶＣＯ
１４に対するバイアス電圧として加えることで帰還ルー
プを形成している。

【０００４】ここで、ＶＣＯ１４の利得は、入力される
水平同期信号の周波数、１／Ｎ分周回路１５の分周比Ｎ
によって決定され、分周比Ｎは、水平同期信号の周波数
と垂直同期信号の周波数によって標準規格との照合を行
い、最適と予想できる数値を設定している。

【０００５】しかしながら、必ずしも標準規格通りの信
号が入力されるとは限らないので、この分周比Ｎが、入
力された映像信号に対して適切でない場合には、Ａ／Ｄ
変換器１において、映像信号のサンプルが正しく行われ
ないため、表示映像の品位が低下するという問題が生じ
る。そこで、上記問題を回避するためにユーザーの操作
によって、システムマイコン８を介して１／Ｎ分周回路
１５における分周比Ｎを変化させるような手段（例えば
リモコン操作など）を設けることによって、ユーザー
が、目視にて最適になるように調整を行えるような分周
比調整手段を採用した構成となっている。

【０００６】一方、水平同期信号と映像信号との位相差
については、規格等によって定義はなく、また実際上の
問題として、伝送ケーブルの遅延，信号出力側のドライ
ブ能力などの、外的要因に依存するために予想は不可能
である。そのために、Ａ／Ｄ変換器１にて、映像信号の
サンプリングを適切に行うことができなくなり、特に画
面のコントラストの高いエッジ部分などに、ちらつきノ
イズが生じるなど、画像の表示品位が落ちるという問題
が生じていた。

【０００７】上記問題を回避するために、ユーザーの操
作によって、次のようにして調整を行っていた。図３
は、プログラマブル遅延回路１１の一実施例を示す図で
ある。１６は、水平同期信号を遅延させるための遅延素
子であり、１７は、システムマイコン８からの選択信号
により選択された遅延量の水平同期信号を選択，出力す
るマルチプレクサである。システムマイコン８を介して
プログラマブル遅延回路１１によって、水平同期信号と
映像信号との位相差を故意に生じさせる。この回路から
出力された水平同期信号に基づき、サンプリングクロッ
クが生成される。結果、映像信号とサンプリングクロッ
クの間に位相差を生じさせ、プログラマブル遅延回路１
１によって、その位相差量を変化させることで、映像信
号とサンプリングクロックの位相差が適切になるように
調整できるように構成されている。取込サンプリングク
ロックの１水平期間に対する分周比およびサンプル位相
を最適にすることが、映像信号を、本来の品位で表示す
るために必要なことである。例えば、マルチスキャン対
応の液晶表示装置などでは、入力される信号において標
準化はされてはいるものの、必ずしも、それに合致した
信号が入力するとは限らないことが多く、これが合致し
ない場合においては、ユーザーによる調整に委ねられて
いた。

【０００８】また、一度、起動時などに調整しておいて
も、位相が、時間経過によりずれてしまい、画面上にノ
イズが生じるなどの問題があった。これは映像処理装置
の部品の温度変化による信号遅延などによるずれ、およ
び、信号側の部品の温度変化による信号遅延などによる
位相ずれによって生じる。そのために、映像処理装置の
部品温度補償だけでは、本質的に位相ずれを防ぐことは
できなかった。そのため、再調整が必要になるなどの問
題があった。

【０００９】

【発明が解決しようとする課題】このような問題に対
し、例えば特開平９−１４６５０２号公報には、分周比
および映像に対する位相をシステムマイコンにより自動
に調整することにより好適なサンプリングクロックを自
動に調整する技術が記載されている。しかしながら、こ
れは対象が静止画であることを前提としており、例え
ば、パソコンの静止画などが主な用途である場合におい
ては適しているが、動画を表示するときには最適に調整
することが困難であるという問題を有している。本発明
は、そのような事情に鑑みてなされたもので、静止画，
動画に関わらず入力信号に対してそれをサンプリングす
るのに最適なサンプリングクロックを生成すること、即
ち分周比およびサンプリング位相を最適に調整すること
を目的とするものである。

【００１０】また、部品温度の変化などによる時間経過
に対しての位相ずれに対してもユーザーが気にすること
なく自動的に調整することを可能とするものである。

【００１１】

【課題を解決するための手段】請求項１の発明は、アナ
ログ映像信号をデジタル処理して表示する映像信号処理
装置において、入力されるアナログ映像信号の水平同期
信号に同期し、分周比Ｎをシステムマイコンにより設定
することが可能なサンプリングクロックを発生するＰＬ
Ｌ回路と、前記アナログ映像信号を、前記ＰＬＬ回路か
らのサンプリングクロックによりデジタル変換するＡ／
Ｄ変換器と、前記アナログ映像信号を、前記ＰＬＬ回路
からのサンプリングクロックを、遅延回路を介して、わ
ずかに位相をずらしたサンプリングクロックによりデジ
タル変換するＡ／Ｄ変換器と、前記両者のＡ／Ｄ変換器
の出力信号の差を求める演算回路と、該演算回路の出力
信号を垂直方向に加算するための演算回路と、該演算回
路における加算結果を記憶するメモリ回路と、該メモリ
回路に記憶されたメモリ内容を読み込み、演算処理によ
り適切な分周比Ｎを求めるための処理プログラムを有す
るシステムマイコンおよびメモリコントローラとを具備
し、前記遅延回路の遅延量および前記ＰＬＬ回路の分周
比Ｎを制御することにより前記アナログ映像信号を適切
にサンプリングできる位相および分周数に調整するよう
にしたものである。

【００１２】請求項２の発明は、請求項１の発明におい
て、さらに、前記システムマイコンに対してある一定の
時間経過を知らせる手段を付加し、信号自体や前記映像
信号処理装置における部品の温度依存性などの影響によ
る時間経過にともなうサンプル位相のずれに追従して、
最適の位相になるように自動的に調整するようにしたも
のである。

【００１３】

【発明の実施の形態】本発明による映像信号処理装置の
実施形態の一例を、図面に基づいて説明する。図１は、
本発明の映像信号処理装置の一実施例のブロック図であ
る。図１において、図１６に示した従来の映像信号処理
装置と同じ構成要素には同じ符号を付し、その機能につ
いての説明は省略する。本発明の映像信号処理装置は、
Ａ／Ｄ変換器１，映像処理回路２，映像表示装置３，演
算回路（減算器）４，演算回路（加算器）５，ＦＩＦＯ
メモリ６，ＰＬＬ回路７，システムマイコン８，コント
ローラ９，遅延回路１０，プログラマブル遅延回路１
１，Ａ／Ｄ変換器１２，タイマ２１から構成されてい
る。以下、本発明の映像信号処理装置の動作について図
面に基づいて説明する。映像信号処理装置に入力された
映像信号は、Ａ／Ｄ変換器１において、ＰＬＬ回路７か
らのクロックＣＫ１によりサンプリングされ、デジタル
信号に変換される。このデジタル映像信号は、映像信号
処理回路２によって適当な映像処理が施され、映像表示
装置３に表示される。これは従来例と同様である。

【００１４】同時に、ＰＬＬ回路７から出力されるクロ
ックＣＫ１を、遅延回路１０を通して、Ａ／Ｄ変換器１
に供給されているクロックＣＫ１より、わずかに位相が
遅延されたクロックＣＫ２を、Ａ／Ｄ変換器１２に供給
する。Ａ／Ｄ変換器１２においては、前記映像信号と同
じ信号が、クロックＣＫ２によりサンプリングされ，デ
ジタル信号に変換される。Ａ／Ｄ変換器１及び１２によ
ってデジタル信号に変換された映像信号は、演算回路
（減算器）４に入力され、両者の信号レベルの差が演算
される。

【００１５】図４は、映像信号と、Ａ／Ｄ変換器１及び
１２のサンプリング点の水平位置関係を示す図である。
この演算回路（減算器）４により、図４に示されるよう
に、上記位相差を有する２つのクロックＣＫ１，ＣＫ２
によりサンプリングされた、それぞれの映像信号のレベ
ル差を得ることができる。変位点１は位相がずれている
とき、そして、変位点２は位相があっているときを示し
ている。図５は、ＦＩＦＯ（Fast In Fast Out）メモリ
の一例を示すブロック図である。ＦＩＦＯメモリ６は、
メモリ１８と、カウンタ１９及び２０からなる。メモリ
１８に対しての書き込みアドレスを、カウンタ１９の値
とし、そのカウンタ値を、入力ＷＣＬによって０にリセ
ットし、ＷＣＫへの立ち上がりパルス入力によって＋１
されるようなカウンタを構成している。これにより、Ｗ
ＣＫと同期して、メモリ１８のデータへの入力を行い、
同時に内部でアドレスの昇順を行うことにより、順列デ
ータの保持が可能となるように構成されている。

【００１６】一方、読み出しアドレスを、カウンタ２０
の値とし、そのカウンタ値を、入力ＲＣＬによって０に
リセットし、ＲＣＫへの立ち上がりパルス入力によって
＋１されるようなカウンタを構成することで、ＲＣＫに
同期して、メモリ１８からデータを書き込んだ順列にて
読み出しできるように構成されている。そして、メモリ
１８の内容を０にするためのリセット入力ＧＣＬを、メ
モリ１８に具備している。図６は、両Ａ／Ｄ変換器を介
した映像信号と、その差信号がＦＩＦＯメモリに蓄えら
れていくイメージ図である。映像信号１は、Ａ／Ｄ変換
器１によってデジタル変換された信号、映像信号２はＡ
／Ｄ変換器１２によってデジタル変換された信号を示
す。演算された信号のレベル差は、ＦＩＦＯメモリ６に
蓄えられるように、コントローラ９によってメモリ制御
され、演算回路（加算器）５によって加算されていく。

【００１７】図７乃至図９は、ＦＩＦＯメモリ６とコン
トローラ９からなるメモリコントローラの動作を説明す
るための図である。最初に、垂直同期信号により、メモ
リ１８のリセット信号ＧＣＬが有効となり、メモリの内
容が０にされる。次に、水平同期信号により、ＦＩＦＯ
メモリ６の読み出しアドレス及び書き込みアドレスがリ
セットされる。クロックにより、ＦＩＦＯメモリ６より
データが１つ読み出される。一方、演算回路（減算器）
４によって演算された信号レベルの差が得られている。
この２つを加算し、その結果が、ＦＩＦＯメモリ６に書
き込まれる。これを、次の垂直同期信号が有効になるま
で続ける。

【００１８】この処理により、水平のピクセル単位と、
メモリ１８の１アドレスが対応し、順次メモリ１８に蓄
えられていく。１ライン取り込んだ後、次のラインに対
しては、前回の結果と、取り込んでいるラインの値との
加算を行いメモリに格納されていく。これが映像信号の
全画面に対して行われることになる。

【００１９】次に、ＦＩＦＯメモリ６の値を、システム
マイコン８によって読み取る処理を行う。その様子が、
図９に示されているが、コントローラ９は、システムマ
イコン８の制御により、任意のクロックとリセット信号
を出力できるように、回路構成されている。上記映像信
号の加算結果のＦＩＦＯメモリ６への取込処理が終了し
た後、システムマイコン８は、順列のデータを、ＦＩＦ
Ｏメモリ６より得る処理を行う。このＦＩＦＯメモリ６
より得られた結果は、次のような意味を持つ。

【００２０】映像信号とクロックの位相が適切でない場
合、すなわち現象としては、画面の表示品位が落ちてい
るときには、変化点１で示されるような映像信号とクロ
ックの関係においてデータのサンプリングを行ってい
る。このようなときには、映像信号１と映像信号２の差
分を取ったときに、０でないなんらかの差を生じてい
る。この絶対値は、映像信号に依存することもあり、そ
の値自体は、さほど大きい意味を持たない。

【００２１】一方、位相が適切な場合は、変化点２で示
されるような映像信号とクロックの関係でサンプリング
を行っている。このときには、２つの映像信号の差は、
ほとんどなく、理想的には０であると考えられる。最小
限の構成を示すために、この例では特に記載していない
が、実際にはノイズの除去のために、この差がある値以
下の場合は０とするような回路を挿入することも可能で
ある。図１０は、クロックがあっていない場合の、サン
プルクロックと映像信号の関係を示している。クロック
が、適切値Ｎに対して大きいか、小さい場合において
は、水平方向において映像信号とクロックのサンプリン
グの位相は、ある点においては、クロックの前後におい
て映像信号の変化がほとんどない、つまり適切にサンプ
リングできるような位相関係にあったとしても、映像信
号の変化点とサンプルクロックの位相関係は、少しずつ
ずれていくために、別のある点においては、クロックの
前後において、映像信号の変化点になるような位相関係
が必ず生じることとなる。

【００２２】図１１乃至図１３は、ＦＩＦＯメモリに記
憶された内容の一例を示す図である。図１１において、
値が０になっているところは、クロックにより、映像信
号が適切なサンプリングがされているような場所であ
り、山が生じているところは、不適切になってしまって
いるような場所であることがわかる。よって、メモリ内
容の値を、システムマイコン８によって読み取ること
で、クロックのずれを検出することができる。システム
マイコン８は、クロックのずれを検出した場合には、Ｐ
ＬＬ回路７の１／Ｎ分周器１７の設定値Ｎを変化させる
ことで分周比を操作し適切な値に調整する。

【００２３】図１４は、最適な分周比Ｎの設定と位相調
整の処理手順を示す図である。まず、現在の分周比Ｎ
（ステップＳ１）が、適切値に対して大きい値か、小さ
い値が設定されているのかはわからないので、例えば現
在の分周比Ｎに＋１として設定（ステップＳ４）した結
果と比べ（ステップＳ６）、山の数が増えた場合には、
適切値に近づく方向とは逆であることがわかる。このよ
うなとき、分周比Ｎの値を１つ減らす（ステップＳ８）
と、山の数が、図１１の６個から、図１２に示されるよ
うに５個に減っており、適切値に分周比Ｎが、適切値に
近づくていることがわかる。この処理を順次行い（ステ
ップＳ１〜Ｓ８）、分周比が合致したときには、図１３
のように山がなくなり、どこも０でないか、全ての場所
で０になるかのいずれかになり、正しく調整されたこと
がわかる。このときの分周比Ｎが、最適に調整された分
周比となる。

【００２４】次に、システムマイコン８からの操作によ
り、プログラマブル遅延回路１１を調整し、入力された
水平同期信号の位相を変化させることにより、クロック
と映像信号の位相関係をずらしていく。位相を変化させ
ながらＦＩＦＯメモリ６の内容が全てのアドレスで０に
なるような位相を探し出す（ステップＳ１１〜Ｓ１
２）。これは、全ての位置で映像信号とクロックの位相
が等しくなっているため、ある点で、位相が適切にサン
プルできるような関係にあれば、その時点で、ＦＩＦＯ
メモリ６の全てのアドレスで０になるような値が得られ
るためである。このときの位相関係が最適に調整された
位相となる。

【００２５】一方、タイマ２１により、適当な時間毎
に、以下の処理を行うことで時間経過に対する位相ずれ
を補正することができる。図１５は、時間経過に対する
位相ずれを補正する処理手順を示す図である。まず、ク
ロックＮ，位相ともに、その設定のままで、ＦＩＦＯメ
モリ６の内容を取り込む（ステップＳ１３）。ステップ
Ｓ１４に進み、位相のずれが生じていなければ、全ての
アドレスでの値が、０になっているので、そのときは、
なにもしないで終了する。０でなくなっていれば、位相
のずれを生じているので、位相を１位相だけずらして
（ステップＳ１５）、ステップＳ１３に戻り、ＦＩＦＯ
メモリ６の内容を取り込む。０にならなければ、位相の
ずれが、逆方向であるので、逆方向にずらしてＦＩＦＯ
メモリ６の値を取り込み、０になっているかを判定す
る。通常は、温度依存によるずれは微少であるのでほと
んどの場合、位相ずれは、これだけで調整される。しか
し、０でなければ、さらに２位相、それぞれ前後に位相
をずらして同様に判定を行う。通常、ユーザーの目に
は、ノイズなどにより検知されるよりも、この検出によ
るずれの方が、先に検出される。また、実用上ノイズが
見えるようであっても、この位相変化後に１垂直期間で
演算処理を終了するので、ユーザーの目には変化が捉え
られないうちに終了する。よって、ユーザーが、通常使
用中に、この処理を実行してもユーザーに気づかれず
に、この位相ずれに対応して、最適な位相に調整を行う
ことが可能である。

【００２６】

【発明の効果】本願発明に係る映像処理装置によれば、
映像信号が静止画，動画に関わらず、分周比および位相
の調整を、ユーザーの手を煩わせることなく、自動的に
調整し、映像本来の品位の映像を、再現することが可能
となる。また、部品の温度依存などによって起こる時間
経過による位相のずれにおいても、自動的に調整するこ
とが可能である。

【図面の簡単な説明】

【図１】本発明による映像処理装置の一実施例を示すブ
ロック図である。

【図２】本発明及び従来例におけるプログラマブル遅延
回路のブロック図である。

【図３】本発明及び従来例におけるＰＬＬ回路のブロッ
ク図である。

【図４】映像信号と、Ａ／Ｄ変換器１及び１２のサンプ
リング点の水平位置関係を示す図である。

【図５】本発明の実施例におけるＦＩＦＯメモリ回路の
ブロック図である。

【図６】メモリコントローラにより映像信号と、その差
信号がＦＩＦＯメモリに蓄えられていくイメージ図であ
る。

【図７】クロックがあっていない場合の、サンプルクロ
ックと映像信号の関係を示す図である。

【図８】メモリコントローラの動作を説明する図であ
る。

【図９】メモリコントローラの動作を説明する図であ
る。

【図１０】メモリコントローラの動作を説明する図であ
る。

【図１１】映像信号のメモリに格納された値の例を示す
図である。

【図１２】映像信号のメモリに格納された値の他の例を
示す図である。

【図１３】映像信号のメモリに格納された値のその他の
例を示す図である。

【図１４】本発明の分周比と遅延時間の調整処理手順を
示すフローチャート図である。

【図１５】本発明の時間経過による位相ずれの調整処理
手順を示すフローチャート図である。

【図１６】従来の映像処理装置のブロック図である。

【符号の説明】

１，１２…Ａ／Ｄ変換器、２…映像処理回路、３…映像
表示装置、４…演算回路（減算器）、５…演算回路（加
算器）、６…ＦＩＦＯメモリ、７…ＰＬＬ回路、８…シ
ステムマイコン、９…コントローラ、１０…遅延回路、
１１…プログラマブル遅延回路、１３…位相比較器、１
４…ＶＣＯ、１５…１／Ｎ分周器、１６…遅延素子、１
７…マルチプレクサ、１８…メモリ、１９，２０…カウ
ンタ、２１…タイマ。

Claims

(57)【特許請求の範囲】

【請求項１】アナログ映像信号をデジタル処理して表
示する映像信号処理装置において、入力されるアナログ映像信号の水平同期信号に同期し、
分周比Ｎをシステムマイコンにより設定することが可能
なサンプリングクロックを発生するＰＬＬ回路と、前記アナログ映像信号を、前記ＰＬＬ回路からのサンプ
リングクロックによりデジタル変換するＡ／Ｄ変換器
と、前記アナログ映像信号を、前記ＰＬＬ回路からのサンプ
リングクロックを、遅延回路を介して、わずかに位相を
ずらしたサンプリングクロックによりデジタル変換する
Ａ／Ｄ変換器と、前記両者のＡ／Ｄ変換器の出力信号の差を求める演算回
路と、該演算回路の出力信号を垂直方向に加算するための演算
回路と、該演算回路における加算結果を記憶するメモリ回路と、該メモリ回路に記憶されたメモリ内容を読み込み、演算
処理により適切な分周比Ｎを求めるための処理プログラ
ムを有するシステムマイコンおよびメモリコントローラ
とを具備し、前記遅延回路の遅延量および前記ＰＬＬ回路の分周比Ｎ
を制御することにより前記アナログ映像信号を適切にサ
ンプリングできる位相および分周数に自動的に調整する
ことを特徴とする映像信号処理装置。
【請求項２】請求項１に記載された映像信号処理装置
において、さらに前記システムマイコンに対してある一
定の時間経過を知らせる手段を付加し、信号自体や前記
映像信号処理装置における部品の温度依存性などの影響
による時間経過にともなうサンプル位相のずれに追従し
て、最適な位相になるように自動的に調整するようにし
たことを特徴とする映像信号処理装置。