JP2980456B2 - 画像信号取り込み回路 - Google Patents
画像信号取り込み回路Info
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Description
【０００１】
【産業上の利用分野】この発明は、画像信号を画像用の
ディジタルメモリに取り込む画像信号取り込み回路に関
するものである。
ディジタルメモリに取り込む画像信号取り込み回路に関
するものである。
【０００２】
【従来の技術】従来の画像信号取り込み回路の構成につ
いて図７を参照しながら説明する。図７は、従来の画像
信号取り込み回路を示すブロック図である。
いて図７を参照しながら説明する。図７は、従来の画像
信号取り込み回路を示すブロック図である。
【０００３】図７において、１は入力画像信号で、この
入力画像信号１をＡ／Ｄ変換器２によりディジタル画像
信号３に変換し、ディジタルメモリ４にたくわえる。ま
た、入力画像信号１から水平同期分離回路５により水平
同期信号６をぬきだし、水平同期信号遅延回路７により
遅延した水平同期信号８をサンプリングクロック発生回
路９に入力して、サンプリングクロック１０を発生し
て、Ａ／Ｄ変換器２に使用する。ここで、水平同期信号
遅延回路７の遅延量は遅延量制御信号１３を操作するこ
とにより制御可能である。
入力画像信号１をＡ／Ｄ変換器２によりディジタル画像
信号３に変換し、ディジタルメモリ４にたくわえる。ま
た、入力画像信号１から水平同期分離回路５により水平
同期信号６をぬきだし、水平同期信号遅延回路７により
遅延した水平同期信号８をサンプリングクロック発生回
路９に入力して、サンプリングクロック１０を発生し
て、Ａ／Ｄ変換器２に使用する。ここで、水平同期信号
遅延回路７の遅延量は遅延量制御信号１３を操作するこ
とにより制御可能である。
【０００４】次に、従来の画像信号取り込み回路の動作
について説明する。所定のサンプリングレート（このサ
ンプリングレートのことをドットクロックとする。）で
Ｄ／Ａ変換された画像信号で、同期信号が重畳されてい
る入力画像信号１を、Ａ／Ｄ変換器２により、サンプリ
ングクロック１０で、ディジタル画像信号３に変換す
る。このとき、サンプリングクロック１０は入力画像信
号１のドットクロックに等しいものを使用する。
について説明する。所定のサンプリングレート（このサ
ンプリングレートのことをドットクロックとする。）で
Ｄ／Ａ変換された画像信号で、同期信号が重畳されてい
る入力画像信号１を、Ａ／Ｄ変換器２により、サンプリ
ングクロック１０で、ディジタル画像信号３に変換す
る。このとき、サンプリングクロック１０は入力画像信
号１のドットクロックに等しいものを使用する。
【０００５】また、サンプリングクロック１０は、入力
画像信号１を水平同期分離回路５により分離した水平同
期信号６を水平同期信号遅延回路７により遅延して、遅
延した水平同期信号８を使用して、サンプリングクロッ
ク発生回路９により、遅延水平同期信号８に同期するよ
うにつくっている。入力画像信号１のドットクロックの
位相と、サンプリングクロック１０の位相が合っている
か否かを、ディジタルメモリ４の中身をＤ／Ａ変換器１
５等によりモニタ１７に出して確認する。
画像信号１を水平同期分離回路５により分離した水平同
期信号６を水平同期信号遅延回路７により遅延して、遅
延した水平同期信号８を使用して、サンプリングクロッ
ク発生回路９により、遅延水平同期信号８に同期するよ
うにつくっている。入力画像信号１のドットクロックの
位相と、サンプリングクロック１０の位相が合っている
か否かを、ディジタルメモリ４の中身をＤ／Ａ変換器１
５等によりモニタ１７に出して確認する。
【０００６】双方の位相が合ってない場合は、モニタ１
７上の画像の鮮鋭度が失われるとか、ノイズが発生す
る。その場合、遅延量制御信号１３を変化することによ
り、遅延された水平同期信号８の遅延量を変えて、サン
プリングクロック発生回路９によりそれに同期して発振
する、サンプリングクロック１０の位相を変化させる。
この遅延量制御信号１３の調整をモニタ１７を見ながら
行う。
７上の画像の鮮鋭度が失われるとか、ノイズが発生す
る。その場合、遅延量制御信号１３を変化することによ
り、遅延された水平同期信号８の遅延量を変えて、サン
プリングクロック発生回路９によりそれに同期して発振
する、サンプリングクロック１０の位相を変化させる。
この遅延量制御信号１３の調整をモニタ１７を見ながら
行う。
【０００７】
【発明が解決しようとする課題】従来の画像信号取り込
み回路は以上のように構成されているので、ドットクロ
ックの位相とサンプリングクロック１０の位相を合わせ
るために、モニタ１７で確認して人手で遅延量制御信号
１３を調整する必要があった。そのため、モニタや、調
整する人のちがいにより、調整量がばらつくという問題
点と、温度ドリフト等の位相の変化に対しては、いちい
ち人手で設定しなおさなければならないという問題点が
あった。
み回路は以上のように構成されているので、ドットクロ
ックの位相とサンプリングクロック１０の位相を合わせ
るために、モニタ１７で確認して人手で遅延量制御信号
１３を調整する必要があった。そのため、モニタや、調
整する人のちがいにより、調整量がばらつくという問題
点と、温度ドリフト等の位相の変化に対しては、いちい
ち人手で設定しなおさなければならないという問題点が
あった。
【０００８】この発明は、上記のような問題点を解消す
るためになされたもので、モニタを見ることなく、自動
的にドットクロックとサンプリングクロックの位相を合
わせることができる画像信号取り込み回路を得ることを
目的としています。
るためになされたもので、モニタを見ることなく、自動
的にドットクロックとサンプリングクロックの位相を合
わせることができる画像信号取り込み回路を得ることを
目的としています。
【０００９】
【課題を解決するための手段】この発明の請求項１に係
る画像信号取り込み回路は、次に掲げる手段を備えたも
のである。 〔１〕 入力された画像信号をＡ／Ｄ変換するＡ／Ｄ変
換器。 〔２〕 前記入力画像信号より同期信号を取り出す水平
同期信号分離回路。 〔３〕 この水平同期信号分離回路によりぬき出された
水平同期信号を遅延する水平同期信号遅延回路。 〔４〕 この水平同期信号遅延回路により遅延された水
平同期信号に同期した前記Ａ／Ｄ変換器用のサンプリン
グクロックを発生するサンプリングクロック発生回路。 〔５〕 前記Ａ／Ｄ変換器によりＡ／Ｄ変換された画像
信号をたくわえるディジタルメモリ。 〔６〕 このディジタルメモリにたくわえられた画像信
号の画素データに基づいて前記水平同期信号遅延回路の
遅延量を制御する遅延量制御回路。
る画像信号取り込み回路は、次に掲げる手段を備えたも
のである。 〔１〕 入力された画像信号をＡ／Ｄ変換するＡ／Ｄ変
換器。 〔２〕 前記入力画像信号より同期信号を取り出す水平
同期信号分離回路。 〔３〕 この水平同期信号分離回路によりぬき出された
水平同期信号を遅延する水平同期信号遅延回路。 〔４〕 この水平同期信号遅延回路により遅延された水
平同期信号に同期した前記Ａ／Ｄ変換器用のサンプリン
グクロックを発生するサンプリングクロック発生回路。 〔５〕 前記Ａ／Ｄ変換器によりＡ／Ｄ変換された画像
信号をたくわえるディジタルメモリ。 〔６〕 このディジタルメモリにたくわえられた画像信
号の画素データに基づいて前記水平同期信号遅延回路の
遅延量を制御する遅延量制御回路。
【００１０】この発明の請求項２に係る画像信号取り込
み回路は、次に掲げる手段を備えたものである。 〔１〕 入力された画像信号をＡ／Ｄ変換するＡ／Ｄ変
換器。 〔２〕 入力された水平同期信号を遅延する水平同期信
号遅延回路。 〔３〕 この水平同期信号遅延回路により遅延された水
平同期信号に同期した前記Ａ／Ｄ変換器用のサンプリン
グクロックを発生するサンプリングクロック発生回路。 〔４〕 前記Ａ／Ｄ変換器によりＡ／Ｄ変換された画像
信号をたくわえるディジタルメモリ。 〔５〕 このディジタルメモリにたくわえられた画像信
号の画素データに基づいて前記水平同期信号遅延回路の
遅延量を制御する遅延量制御回路。
み回路は、次に掲げる手段を備えたものである。 〔１〕 入力された画像信号をＡ／Ｄ変換するＡ／Ｄ変
換器。 〔２〕 入力された水平同期信号を遅延する水平同期信
号遅延回路。 〔３〕 この水平同期信号遅延回路により遅延された水
平同期信号に同期した前記Ａ／Ｄ変換器用のサンプリン
グクロックを発生するサンプリングクロック発生回路。 〔４〕 前記Ａ／Ｄ変換器によりＡ／Ｄ変換された画像
信号をたくわえるディジタルメモリ。 〔５〕 このディジタルメモリにたくわえられた画像信
号の画素データに基づいて前記水平同期信号遅延回路の
遅延量を制御する遅延量制御回路。
【００１１】この発明の請求項３に係る画像信号取り込
み回路は、次に掲げる手段を備えたものである。 〔１〕 入力された画像信号をＡ／Ｄ変換するＡ／Ｄ変
換器。 〔２〕 入力された水平同期信号に同期したサンプリン
グクロックを発生するサンプリングクロック発生回路。 〔３〕 このサンプリングクロック発生回路により生成
されたサンプリングクロックを遅延するサンプリングク
ロック遅延回路。 〔４〕 前記Ａ／Ｄ変換器によりＡ／Ｄ変換された画像
信号をたくわえるディジタルメモリ。 〔５〕 このディジタルメモリにたくわえられた画像信
号の画素データに基づいて前記サンプリングクロック遅
延回路の遅延量を制御する遅延量制御回路。さらに、この発明の請求項４に係る画像信号取り込み回
路は、前記遅延量制御回路が、前記ディジタルメモリか
ら画像信号の所定ラインを複数回取込んで複数回の間の
画素データを比べ、異なる画素データの個数を求め、こ
の異なる個数が小さくなるように前記遅延量を変化させ
ていくものである。
み回路は、次に掲げる手段を備えたものである。 〔１〕 入力された画像信号をＡ／Ｄ変換するＡ／Ｄ変
換器。 〔２〕 入力された水平同期信号に同期したサンプリン
グクロックを発生するサンプリングクロック発生回路。 〔３〕 このサンプリングクロック発生回路により生成
されたサンプリングクロックを遅延するサンプリングク
ロック遅延回路。 〔４〕 前記Ａ／Ｄ変換器によりＡ／Ｄ変換された画像
信号をたくわえるディジタルメモリ。 〔５〕 このディジタルメモリにたくわえられた画像信
号の画素データに基づいて前記サンプリングクロック遅
延回路の遅延量を制御する遅延量制御回路。さらに、この発明の請求項４に係る画像信号取り込み回
路は、前記遅延量制御回路が、前記ディジタルメモリか
ら画像信号の所定ラインを複数回取込んで複数回の間の
画素データを比べ、異なる画素データの個数を求め、こ
の異なる個数が小さくなるように前記遅延量を変化させ
ていくものである。
【００１２】
【作用】この発明においては、遅延量制御回路により、
ディジタルメモリに取り込んだディジタル画像データか
らドットクロックとサンプリングクロックの位相誤差が
検出されて、遅延量が変化させられる。すなわち、ディ
ジタルメモリ上のディジタル画像データを遅延量制御回
路により分析して、水平同期信号遅延回路あるいはサン
プリングクロック遅延回路を制御して、ドットクロック
とサンプリングクロックの位相が合うように遅延量を変
化するようにしたものである。
ディジタルメモリに取り込んだディジタル画像データか
らドットクロックとサンプリングクロックの位相誤差が
検出されて、遅延量が変化させられる。すなわち、ディ
ジタルメモリ上のディジタル画像データを遅延量制御回
路により分析して、水平同期信号遅延回路あるいはサン
プリングクロック遅延回路を制御して、ドットクロック
とサンプリングクロックの位相が合うように遅延量を変
化するようにしたものである。
【００１３】
【実施例】実施例１．以下、この発明の実施例１の構成
について図１を参照しながら説明する。図１は、この発
明の実施例１を示すブロック図である。
について図１を参照しながら説明する。図１は、この発
明の実施例１を示すブロック図である。
【００１４】図１において、入力画像信号１〜サンプリ
ングクロック１０及び遅延量制御信号１３は、前述した
従来回路と同様のため、相当部分に同一の符号を付し
て、それらの詳しい説明は省略する。
ングクロック１０及び遅延量制御信号１３は、前述した
従来回路と同様のため、相当部分に同一の符号を付し
て、それらの詳しい説明は省略する。
【００１５】ディジタルメモリ４によりディジタル画像
データ１１を取り出し、ＣＰＵ等から構成される遅延量
制御回路１２にて分析して、遅延量制御信号１３をつく
って、水平同期信号遅延回路７を制御する。
データ１１を取り出し、ＣＰＵ等から構成される遅延量
制御回路１２にて分析して、遅延量制御信号１３をつく
って、水平同期信号遅延回路７を制御する。
【００１６】次に、この発明の実施例１の動作について
図２、図３及び図４を参照しながら説明する。図２は、
実施例１によるｍライン目を２回メモリに取り込んだと
きの画像データを示す図である。また、図３は、実施例
１による異なる個数と遅延量の関係を示す図である。さ
らに、図４は、実施例１の動作を示すフローチャートで
ある。
図２、図３及び図４を参照しながら説明する。図２は、
実施例１によるｍライン目を２回メモリに取り込んだと
きの画像データを示す図である。また、図３は、実施例
１による異なる個数と遅延量の関係を示す図である。さ
らに、図４は、実施例１の動作を示すフローチャートで
ある。
【００１７】入力画像信号１のｍライン目を２回ほどメ
モリして、２回の間の画素データを比べる。図２に示す
場合、１回目と２回目で２箇所異なる画素が存在する。
この異なる箇所の個数は、図３に示すとおり、遅延量を
変化させて、ある遅延量＋ｂにて２回メモリしなおす
と、最小値の０となる。現在の遅延量０より遅延量を正
負にふってやり、異なる個数が小さくなるよう、遅延量
を変化させていく。
モリして、２回の間の画素データを比べる。図２に示す
場合、１回目と２回目で２箇所異なる画素が存在する。
この異なる箇所の個数は、図３に示すとおり、遅延量を
変化させて、ある遅延量＋ｂにて２回メモリしなおす
と、最小値の０となる。現在の遅延量０より遅延量を正
負にふってやり、異なる個数が小さくなるよう、遅延量
を変化させていく。
【００１８】図４は、最小の異なる個数となる遅延量を
求めるフローチャートを示した。まず、遅延量Ｌ1とＬ2
（＝Ｌ1＋ΔＬ）での異なる個数を求めて（ステップ１
８〜１９）、どちらの方向に遅延量を変化させるか、ス
テップ２０にて判断している。
求めるフローチャートを示した。まず、遅延量Ｌ1とＬ2
（＝Ｌ1＋ΔＬ）での異なる個数を求めて（ステップ１
８〜１９）、どちらの方向に遅延量を変化させるか、ス
テップ２０にて判断している。
【００１９】ステップ２５において、異なる個数の減る
方向に遅延量を変えていっている。そして、最小値を越
えたかどうかステップ２６にて判断を行う。最小値を越
えて異なる個数が増した時点の前のＬ値が、ドットクロ
ックとサンプリングクロックの位相誤差が最小となる遅
延量となる。
方向に遅延量を変えていっている。そして、最小値を越
えたかどうかステップ２６にて判断を行う。最小値を越
えて異なる個数が増した時点の前のＬ値が、ドットクロ
ックとサンプリングクロックの位相誤差が最小となる遅
延量となる。
【００２０】この場合の方法は、位相誤差により発生す
るノイズにより、同じラインを再度サンプリングしても
異なる値になることを条件としている。再度サンプリン
グして異なる値になる場合、定常的なノイズによる場合
もあるので、すべての値で判断するのでなく、適度なし
きい値をもうけて、ある値以上の差が発生したときに異
なるとして、同様の処理を行うことも可能である。
るノイズにより、同じラインを再度サンプリングしても
異なる値になることを条件としている。再度サンプリン
グして異なる値になる場合、定常的なノイズによる場合
もあるので、すべての値で判断するのでなく、適度なし
きい値をもうけて、ある値以上の差が発生したときに異
なるとして、同様の処理を行うことも可能である。
【００２１】この発明の実施例１は、前述したように、
画像信号をディジタルメモリ４に取り込む回路に関する
もので、ディジタルメモリ４上のディジタル画像データ
をＣＰＵなどの遅延量制御回路１２により分析し、水平
同期信号遅延回路７を制御して、ドットクロックとサン
プリングクロックの位相が合うように遅延量を補正する
ので、画像信号を高精度に取り込むことができるという
効果を奏する。
画像信号をディジタルメモリ４に取り込む回路に関する
もので、ディジタルメモリ４上のディジタル画像データ
をＣＰＵなどの遅延量制御回路１２により分析し、水平
同期信号遅延回路７を制御して、ドットクロックとサン
プリングクロックの位相が合うように遅延量を補正する
ので、画像信号を高精度に取り込むことができるという
効果を奏する。
【００２２】なお、ディジタルメモリ４は、Ａ／Ｄ変換
器２によりＡ／Ｄ変換された画像信号を数ライン分たく
わえるディジタルメモリでもよい。
器２によりＡ／Ｄ変換された画像信号を数ライン分たく
わえるディジタルメモリでもよい。
【００２３】実施例２．図５に示すように、入力画像信
号１に水平同期信号が重畳されない場合、すなわち外部
より水平同期信号６ａが与えられる場合には、水平同期
分離回路５は不要であり、水平同期信号遅延回路７は外
部から入力される水平同期信号６ａを遅延する。
号１に水平同期信号が重畳されない場合、すなわち外部
より水平同期信号６ａが与えられる場合には、水平同期
分離回路５は不要であり、水平同期信号遅延回路７は外
部から入力される水平同期信号６ａを遅延する。
【００２４】実施例３．上記各実施例では水平同期信号
を遅延制御していたが、図６に示すように、サンプリン
グクロックを遅延制御しても同様の作用効果を奏する。
すなわち、サンプリングクロック発生回路９ａは、外部
から入力された水平同期信号６ａに同期してサンプリン
グクロックを発生し、サンプリングクロック遅延回路７
ａは、サンプリングクロックを遅延量制御信号１３に基
づいて遅延する。
を遅延制御していたが、図６に示すように、サンプリン
グクロックを遅延制御しても同様の作用効果を奏する。
すなわち、サンプリングクロック発生回路９ａは、外部
から入力された水平同期信号６ａに同期してサンプリン
グクロックを発生し、サンプリングクロック遅延回路７
ａは、サンプリングクロックを遅延量制御信号１３に基
づいて遅延する。
【００２５】
【発明の効果】この発明は、以上説明したように、ディ
ジタルメモリ上の画像データを分析することによりドッ
トクロックとサンプリングクロックの位相誤差を検出
し、遅延量を補正するように構成したので精度のよい画
像信号の取り込みが可能になるという効果を奏する。
ジタルメモリ上の画像データを分析することによりドッ
トクロックとサンプリングクロックの位相誤差を検出
し、遅延量を補正するように構成したので精度のよい画
像信号の取り込みが可能になるという効果を奏する。
【図１】この発明の実施例１を示すブロック図である。
【図２】この発明の実施例１による、ｍライン目を２回
メモリに取り込んだときの画像データを示す図である。
メモリに取り込んだときの画像データを示す図である。
【図３】この発明の実施例１による異なる個数と遅延量
の関係を示す図である。
の関係を示す図である。
【図４】この発明の実施例１の動作を示すフローチャー
トである。
トである。
【図５】この発明の実施例２を示すブロック図である。
【図６】この発明の実施例３を示すブロック図である。
【図７】従来の画像信号取り込み回路を示すブロック図
である。
である。
１ 入力画像信号 ２ Ａ／Ｄ変換器 ３ ディジタル画像信号 ４ ディジタルメモリ ５ 水平同期分離回路 ６ 水平同期信号 ７ 水平同期信号遅延回路 ８ 遅延した水平同期信号 ９ サンプリングクロック発生回路 １０ サンプリングクロック １１ ディジタル画像データ １２ 遅延量制御回路 １３ 遅延量制御信号
Claims (4)
- 【請求項１】 入力された画像信号をＡ／Ｄ変換するＡ
／Ｄ変換器と、 前記入力画像信号より同期信号を取り出す水平同期信号
分離回路と、 この水平同期信号分離回路によりぬき出された水平同期
信号を遅延する水平同期信号遅延回路と、 この水平同期信号遅延回路により遅延された水平同期信
号に同期した前記Ａ／Ｄ変換器用のサンプリングクロッ
クを発生するサンプリングクロック発生回路と、 前記Ａ／Ｄ変換器によりＡ／Ｄ変換された画像信号をた
くわえるディジタルメモリと、 このディジタルメモリにたくわえられた画像信号の画素
データに基づいて前記水平同期信号遅延回路の遅延量を
制御する遅延量制御回路とを備えた画像信号取り込み回
路。 - 【請求項２】 入力された画像信号をＡ／Ｄ変換するＡ
／Ｄ変換器と、 入力された水平同期信号を遅延する水平同期信号遅延回
路と、 この水平同期信号遅延回路により遅延された水平同期信
号に同期した前記Ａ／Ｄ変換器用のサンプリングクロッ
クを発生するサンプリングクロック発生回路と、 前記Ａ／Ｄ変換器によりＡ／Ｄ変換された画像信号をた
くわえるディジタルメモリと、 このディジタルメモリにたくわえられた画像信号の画素
データに基づいて前記水平同期信号遅延回路の遅延量を
制御する遅延量制御回路とを備えた画像信号取り込み回
路。 - 【請求項３】 入力された画像信号をＡ／Ｄ変換するＡ
／Ｄ変換器と、 入力された水平同期信号に同期したサンプリングクロッ
クを発生するサンプリングクロック発生回路と、 このサンプリングクロック発生回路により生成されたサ
ンプリングクロックを遅延するサンプリングクロック遅
延回路と、 前記Ａ／Ｄ変換器によりＡ／Ｄ変換された画像信号をた
くわえるディジタルメモリと、 このディジタルメモリにたくわえられた画像信号の画素
データに基づいて前記サンプリングクロック遅延回路の
遅延量を制御する遅延量制御回路とを備えた画像信号取
り込み回路。 - 【請求項４】 前記遅延量制御回路は、前記ディジタル
メモリから画像信号の所定ラインを複数回取込んで複数
回の間の画素データを比べ、異なる画素データの個数を
求め、この異なる個数が小さくなるように前記遅延量を
変化させていく請求項１、２又は３記載の画像信号取り
込み回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4199886A JP2980456B2 (ja) | 1992-07-27 | 1992-07-27 | 画像信号取り込み回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4199886A JP2980456B2 (ja) | 1992-07-27 | 1992-07-27 | 画像信号取り込み回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0646374A JPH0646374A (ja) | 1994-02-18 |
| JP2980456B2 true JP2980456B2 (ja) | 1999-11-22 |
Family
ID=16415247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4199886A Expired - Fee Related JP2980456B2 (ja) | 1992-07-27 | 1992-07-27 | 画像信号取り込み回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2980456B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3823420B2 (ja) | 1996-02-22 | 2006-09-20 | セイコーエプソン株式会社 | ドットクロック信号を調整するための方法及び装置 |
| JP3487119B2 (ja) * | 1996-05-07 | 2004-01-13 | 松下電器産業株式会社 | ドットクロック再生装置 |
| EP1171866A1 (de) * | 1999-03-26 | 2002-01-16 | Fujitsu Siemens Computers GmbH | Verfahren und einrichtung zum nachstellen der phase bei flachbildschirmen |
-
1992
- 1992-07-27 JP JP4199886A patent/JP2980456B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0646374A (ja) | 1994-02-18 |
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