JPH0686245A - 信号処理システム - Google Patents
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- JPH0686245A JPH0686245A JP5035580A JP3558093A JPH0686245A JP H0686245 A JPH0686245 A JP H0686245A JP 5035580 A JP5035580 A JP 5035580A JP 3558093 A JP3558093 A JP 3558093A JP H0686245 A JPH0686245 A JP H0686245A
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- signal
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/79—Processing of colour television signals in connection with recording
- H04N9/797—Processing of colour television signals in connection with recording for recording the signal in a plurality of channels, the bandwidth of each channel being less than the bandwidth of the signal
- H04N9/7976—Processing of colour television signals in connection with recording for recording the signal in a plurality of channels, the bandwidth of each channel being less than the bandwidth of the signal by spectrum folding of the high frequency components of the luminance signal
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/08—Systems for the simultaneous or sequential transmission of more than one television signal, e.g. additional information signals, the signals occupying wholly or partially the same frequency band, e.g. by time division
- H04N7/084—Systems for the simultaneous or sequential transmission of more than one television signal, e.g. additional information signals, the signals occupying wholly or partially the same frequency band, e.g. by time division with signal insertion during the horizontal blanking interval only
- H04N7/085—Systems for the simultaneous or sequential transmission of more than one television signal, e.g. additional information signals, the signals occupying wholly or partially the same frequency band, e.g. by time division with signal insertion during the horizontal blanking interval only the inserted signal being digital
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/79—Processing of colour television signals in connection with recording
- H04N9/87—Regeneration of colour television signals
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Multimedia (AREA)
- Computer Networks & Wireless Communication (AREA)
- Television Signal Processing For Recording (AREA)
- Television Systems (AREA)
- Analogue/Digital Conversion (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 サンプリング周波数に比べて信号周波数が高
い場合にも、正確な位相を持つクロックを生成すること
ができる信号処理システムを提供するにある。 【構成】 エンコーディング時に映像信号がない部分に
位相補正用パターンを挿入すると共に、デコーディング
のとき前記位相補正用パターンを利用して位相を補償す
る、正確なサンプリングポイントが要求される周波数折
りたたみ技法等を応用した映像信号処理システムにおい
て、パターン認識部１０でエンコーディング時に挿入さ
れた位相補正用パターンを認識し、コード変換部２０で
符号のない信号に変換後、比較部３０で認識した位相補
正用パターンの位相と映像信号の位相とを比較し、リー
ドパルスまたはレッグパルスを出力し、クロック調整制
御部４０でこのパルスによりカウンタを制御し、クロッ
ク調整部５０でこのカウント結果に従い映像信号の位相
を位相補正用パターンの位相に合わせる。
い場合にも、正確な位相を持つクロックを生成すること
ができる信号処理システムを提供するにある。 【構成】 エンコーディング時に映像信号がない部分に
位相補正用パターンを挿入すると共に、デコーディング
のとき前記位相補正用パターンを利用して位相を補償す
る、正確なサンプリングポイントが要求される周波数折
りたたみ技法等を応用した映像信号処理システムにおい
て、パターン認識部１０でエンコーディング時に挿入さ
れた位相補正用パターンを認識し、コード変換部２０で
符号のない信号に変換後、比較部３０で認識した位相補
正用パターンの位相と映像信号の位相とを比較し、リー
ドパルスまたはレッグパルスを出力し、クロック調整制
御部４０でこのパルスによりカウンタを制御し、クロッ
ク調整部５０でこのカウント結果に従い映像信号の位相
を位相補正用パターンの位相に合わせる。
Description
【０００１】
【産業上の利用分野】本発明は信号処理システムに関
し、例えば正確なサンプリングポイントが要求される周
波数折りたたみ技法を応用した、ミューズ方式、ＨＤＴ
Ｖの映像信号処理等において、エンコーディングのとき
挿入認識パターンを、デコーディング時にアナログ−デ
ィジタル変換するとき原来周波数の位相を正確に見つけ
ることのできるように信号の位相を調整して所望の信号
処理を可能とする信号処理システムに関するものであ
る。
し、例えば正確なサンプリングポイントが要求される周
波数折りたたみ技法を応用した、ミューズ方式、ＨＤＴ
Ｖの映像信号処理等において、エンコーディングのとき
挿入認識パターンを、デコーディング時にアナログ−デ
ィジタル変換するとき原来周波数の位相を正確に見つけ
ることのできるように信号の位相を調整して所望の信号
処理を可能とする信号処理システムに関するものであ
る。
【０００２】
【従来の技術】一般に、正確な位相を要求するアナログ
信号を受けてディジタル処理する回路においては、周波
数折りたたみした信号や変調された信号、あるいは高周
波信号などをアナログ−ディジタル変換する時、正しい
位相を探す必要がある。特に、ＨＤＴＶ、高画質ＶＴＲ
等からのように与えられた帯域で大量のイメージを送る
場合、周波数折りたたみ技法が多く使用される。この場
合、エンコーダ側から位相に対するパターンを挿入して
応用することができ、ＶＴＲの場合は再生回路に応用す
ることができる。
信号を受けてディジタル処理する回路においては、周波
数折りたたみした信号や変調された信号、あるいは高周
波信号などをアナログ−ディジタル変換する時、正しい
位相を探す必要がある。特に、ＨＤＴＶ、高画質ＶＴＲ
等からのように与えられた帯域で大量のイメージを送る
場合、周波数折りたたみ技法が多く使用される。この場
合、エンコーダ側から位相に対するパターンを挿入して
応用することができ、ＶＴＲの場合は再生回路に応用す
ることができる。
【０００３】しかし、アナログ信号をサンプリングして
ディジタル信号に変換する場合、サンプリング周波数に
比べて信号周波数が低いものは、サンプリングのときエ
ラーが少ないが、周波数が高い場合にはエラーが多くな
る。このため、現在のＶＴＲはサンプリング周波数に比
べて信号の周波数を低くするとエラーが少なくなり、別
問題が発生しないようにしている。
ディジタル信号に変換する場合、サンプリング周波数に
比べて信号周波数が低いものは、サンプリングのときエ
ラーが少ないが、周波数が高い場合にはエラーが多くな
る。このため、現在のＶＴＲはサンプリング周波数に比
べて信号の周波数を低くするとエラーが少なくなり、別
問題が発生しないようにしている。
【０００４】
【発明が解決しようとする課題】しかし、周波数を折り
たたみする方法で帯域をひろげるしようとする場合に
は、サンプリング周波数に比べて信号周波数が高くなら
ざるおえず、エラーが大きくなって問題になる。すなわ
ち、図１２のように周波数が低い時には問題が少ない
が、図１３のように周波数が高い場合には全然異なる信
号で認識されるおそれがある。
たたみする方法で帯域をひろげるしようとする場合に
は、サンプリング周波数に比べて信号周波数が高くなら
ざるおえず、エラーが大きくなって問題になる。すなわ
ち、図１２のように周波数が低い時には問題が少ない
が、図１３のように周波数が高い場合には全然異なる信
号で認識されるおそれがある。
【０００５】
【課題を解決するための手段】本発明は上述の課題を解
決することを目的としてなされたもので、上述の課題を
解決する一手段として以下の構成を備える。即ち、エン
コーディング時に映像信号がない部分に位相補正用パタ
ーンを挿入すると共に、デコーディングのとき前記位相
補正用パターンを利用して位相を補償する信号処理シス
テムであって、エンコーディング時に挿入された位相補
正用パターンを認識するパターン認識手段と、該パター
ン認識手段の認識した前記位相補正用パターンの位相と
映像信号の位相とを比較する比較手段と、該比較手段の
比較結果に対応して前記映像信号の位相を前記位相補正
用パターンの位相に合わせる位相調整手段とを備える。
決することを目的としてなされたもので、上述の課題を
解決する一手段として以下の構成を備える。即ち、エン
コーディング時に映像信号がない部分に位相補正用パタ
ーンを挿入すると共に、デコーディングのとき前記位相
補正用パターンを利用して位相を補償する信号処理シス
テムであって、エンコーディング時に挿入された位相補
正用パターンを認識するパターン認識手段と、該パター
ン認識手段の認識した前記位相補正用パターンの位相と
映像信号の位相とを比較する比較手段と、該比較手段の
比較結果に対応して前記映像信号の位相を前記位相補正
用パターンの位相に合わせる位相調整手段とを備える。
【０００６】または、エンコーディング時に特定パター
ンを挿入すると共に、デコーディングのとき前記挿入パ
ターンを利用して位相を補償する信号処理システムであ
って、エンコーディング時に挿入されたパターンを認識
するパターン認識手段と、該パターン認識手段からの信
号を符号がない信号に変換して出力するコード変換手段
と、該コード変換手段よりの変換信号中の隣接する３つ
の注目画素Ａ、Ｂ、Ｃを正負臨界値Ｔｈ１、Ｔｈ２と比
較して比較結果に対応した少なくとも２種の所定パルス
を出力する比較手段と、少なくともカウンタを備え前記
比較手段よりのパルス信号を基に前記カウンタをカウン
トアップまたはカウントダウンしてカウント結果を出力
するクロック調整制御手段と、該クロック調整制御手段
よりのカウント値に対応してクロックを所定時間遅延さ
せてクロックの位相を調整する位相調整手段とを備え
る。
ンを挿入すると共に、デコーディングのとき前記挿入パ
ターンを利用して位相を補償する信号処理システムであ
って、エンコーディング時に挿入されたパターンを認識
するパターン認識手段と、該パターン認識手段からの信
号を符号がない信号に変換して出力するコード変換手段
と、該コード変換手段よりの変換信号中の隣接する３つ
の注目画素Ａ、Ｂ、Ｃを正負臨界値Ｔｈ１、Ｔｈ２と比
較して比較結果に対応した少なくとも２種の所定パルス
を出力する比較手段と、少なくともカウンタを備え前記
比較手段よりのパルス信号を基に前記カウンタをカウン
トアップまたはカウントダウンしてカウント結果を出力
するクロック調整制御手段と、該クロック調整制御手段
よりのカウント値に対応してクロックを所定時間遅延さ
せてクロックの位相を調整する位相調整手段とを備え
る。
【０００７】
【作用】以上の構成において、アナログ信号をサンプリ
ングしてディジタル信号に変換する場合において、サン
プリング周波数に比べて信号周波数が高い場合にも、正
確な位相を持つクロックを生成することができ、エラー
の少ない、信頼性の高い信号処理が可能となる。
ングしてディジタル信号に変換する場合において、サン
プリング周波数に比べて信号周波数が高い場合にも、正
確な位相を持つクロックを生成することができ、エラー
の少ない、信頼性の高い信号処理が可能となる。
【０００８】
【実施例】以下、図面を参照して本発明に係る一実施例
を詳細に説明する。図１は本発明に係る一実施例の信号
処理システムである位相補償回路の構成を示すブロック
図である。本実施例においては、ビデオ信号をエンコー
ディングするとき、映像信号がない部分に位相補償用パ
ターン（特定の認識パターン）を挿入してサンプリング
周波数に比べて信号周波数が高くなつた場合にも適切な
対処を行える様にしている。この本実施例のビデオ信号
中に挿入されている位相補償用パターン（特定の認識パ
ターン）の例を図２に示す。
を詳細に説明する。図１は本発明に係る一実施例の信号
処理システムである位相補償回路の構成を示すブロック
図である。本実施例においては、ビデオ信号をエンコー
ディングするとき、映像信号がない部分に位相補償用パ
ターン（特定の認識パターン）を挿入してサンプリング
周波数に比べて信号周波数が高くなつた場合にも適切な
対処を行える様にしている。この本実施例のビデオ信号
中に挿入されている位相補償用パターン（特定の認識パ
ターン）の例を図２に示す。
【０００９】図１において、パターン認識部１０はビデ
オ信号中のエンコーディングのとき挿入された位相補償
用パターンを認識する。そしてコード変換部２０は、パ
ターン認識部１０でパターン認識された信号を符号がな
い信号に変換する。そして、前記コード変換部２０での
変換信号は比較部３０に送られる。比較部３０は、サン
プリングされた隣接する３画素（ピックセル）Ａ、Ｂ、
Ｃ間の大きさ、及び正臨界値Ｔｈ１と負臨界値Ｔｈ２間
の大きさを比較して、リード（ｌｅａｄ）パルスまたは
レッグ（ｌａｇ）パルスを出力する。
オ信号中のエンコーディングのとき挿入された位相補償
用パターンを認識する。そしてコード変換部２０は、パ
ターン認識部１０でパターン認識された信号を符号がな
い信号に変換する。そして、前記コード変換部２０での
変換信号は比較部３０に送られる。比較部３０は、サン
プリングされた隣接する３画素（ピックセル）Ａ、Ｂ、
Ｃ間の大きさ、及び正臨界値Ｔｈ１と負臨界値Ｔｈ２間
の大きさを比較して、リード（ｌｅａｄ）パルスまたは
レッグ（ｌａｇ）パルスを出力する。
【００１０】クロック調整制御部４０は、比較部３０よ
りのリードパルスまたはレッグパルスをカウントしてク
ロックレッグ信号またはクロックリード信号を出力す
る。クロック調整制御部４０にはクロック調整部５０が
連結されており、クロック調整制御部４０のクロックリ
ード信号またはクロックレッグ信号により遅延素子を利
用してクロックの位相を調整する。
りのリードパルスまたはレッグパルスをカウントしてク
ロックレッグ信号またはクロックリード信号を出力す
る。クロック調整制御部４０にはクロック調整部５０が
連結されており、クロック調整制御部４０のクロックリ
ード信号またはクロックレッグ信号により遅延素子を利
用してクロックの位相を調整する。
【００１１】上述したパターン認識部１０の詳細構成例
を図３に示す。パターン認識部１０は、図３に示す様
に、多数の加算器ＡＤＤφ〜ＡＤＤ７が直列連結されて
構成される。また、比較部３０の詳細構成を図４に示
す。比較部３０は図４のブロック図に示す様に、隣接さ
れた３画素（ピックセル）Ａ、Ｂ、Ｃ間及び正臨界値Ｔ
ｈ１の大きさを比較する比較演算部３１にパルス発生部
３２を連結させて、記比較演算部３１の比較結果により
リードパルスまたはレッグパルスを発生する様に構成さ
れている。
を図３に示す。パターン認識部１０は、図３に示す様
に、多数の加算器ＡＤＤφ〜ＡＤＤ７が直列連結されて
構成される。また、比較部３０の詳細構成を図４に示
す。比較部３０は図４のブロック図に示す様に、隣接さ
れた３画素（ピックセル）Ａ、Ｂ、Ｃ間及び正臨界値Ｔ
ｈ１の大きさを比較する比較演算部３１にパルス発生部
３２を連結させて、記比較演算部３１の比較結果により
リードパルスまたはレッグパルスを発生する様に構成さ
れている。
【００１２】更に、クロック調整部５０の詳細構成を図
５に示す。本実施例のクロック調整部５０は、図５に示
す様に多数の遅延素子ＤＥ１〜ＤＥ２０及びマルチプレ
クサＭＵＸ１〜ＭＵＸ４で構成されている。そして、多
数の遅延素子ＤＥ１〜ＤＥ２０により入力クロック信号
と位相が異なる多くのクロックを生成し、これをマルチ
プレクサＭＵＸ１〜ＭＵＸ４にそれぞれ入力する。マル
チプレクサＭＵＸ１〜ＭＵＸ４は、クロック調整制御部
４０のクロックリード信号またはクロックレッグ信号に
従い入力クロック信号より対応するクロックを選択して
出力する。
５に示す。本実施例のクロック調整部５０は、図５に示
す様に多数の遅延素子ＤＥ１〜ＤＥ２０及びマルチプレ
クサＭＵＸ１〜ＭＵＸ４で構成されている。そして、多
数の遅延素子ＤＥ１〜ＤＥ２０により入力クロック信号
と位相が異なる多くのクロックを生成し、これをマルチ
プレクサＭＵＸ１〜ＭＵＸ４にそれぞれ入力する。マル
チプレクサＭＵＸ１〜ＭＵＸ４は、クロック調整制御部
４０のクロックリード信号またはクロックレッグ信号に
従い入力クロック信号より対応するクロックを選択して
出力する。
【００１３】更にまた、上述した図４に示す比較演算部
３１の詳細ブロック図を図６に示す。図６において、入
力されるクロック信号ＣＬＫに同期して、入力されるデ
ータをＤフリップフロップＤＦＥ１〜ＤＦＥ３で１画素
づつ遅延させて取り込む。即ち、相隣接する３つの画素
Ａ〜ＣをＤフリップフロップＤＦＥ１〜ＤＦＥ３に保持
する。このＤフリップフロップＤＦＥ１〜ＤＦＥ３の出
力Ａ〜Ｃおよび正臨界値Ｔｈ１は、第１比較部〜第４比
較部３１ａ〜３１ｄにそれぞれ入力され、それぞれの画
素および正臨界値Ｔｈ１の大きさとがそれぞれ比較され
る。
３１の詳細ブロック図を図６に示す。図６において、入
力されるクロック信号ＣＬＫに同期して、入力されるデ
ータをＤフリップフロップＤＦＥ１〜ＤＦＥ３で１画素
づつ遅延させて取り込む。即ち、相隣接する３つの画素
Ａ〜ＣをＤフリップフロップＤＦＥ１〜ＤＦＥ３に保持
する。このＤフリップフロップＤＦＥ１〜ＤＦＥ３の出
力Ａ〜Ｃおよび正臨界値Ｔｈ１は、第１比較部〜第４比
較部３１ａ〜３１ｄにそれぞれ入力され、それぞれの画
素および正臨界値Ｔｈ１の大きさとがそれぞれ比較され
る。
【００１４】ＤフリップフロップＤＦＥ１〜ＤＦＥ３に
は、ＤフリップフロップＤＦＥ１〜ＤＦＥ３よりの出力
Ａ，Ｃの差を求める減算器ＳＵＢ１が接続されており、
この減算器ＳＵＢ１にはこの減算器ＳＵＢ１の出力の絶
対値をとる絶対値表現部３１ｅが接続されている。ま
た、絶対値表現部３１ｅには、この絶対値表現部３１ｅ
の出力と基準値ｒｅｆを比較する第５比較部３１ｆが接
続されている。この基準値ｒｅｆは、データ値の変化量
を１つ遅延させた値であり、第５比較部３１ｆの出力が
ほとんどＣ＝Ａに成るように設定された値である。
は、ＤフリップフロップＤＦＥ１〜ＤＦＥ３よりの出力
Ａ，Ｃの差を求める減算器ＳＵＢ１が接続されており、
この減算器ＳＵＢ１にはこの減算器ＳＵＢ１の出力の絶
対値をとる絶対値表現部３１ｅが接続されている。ま
た、絶対値表現部３１ｅには、この絶対値表現部３１ｅ
の出力と基準値ｒｅｆを比較する第５比較部３１ｆが接
続されている。この基準値ｒｅｆは、データ値の変化量
を１つ遅延させた値であり、第５比較部３１ｆの出力が
ほとんどＣ＝Ａに成るように設定された値である。
【００１５】以上の構成を備える本実施例において、入
力信号がビデオ信号の場合で、ビデオ信号をエンコーデ
ィングするとき、映像信号がない部分に位相補償用パタ
ーン（特定の認識パターン）として図２に示すパターン
を記録させた場合の具体的動作例を以下に説明する。
“１１１１００１０”のパターンをエンコーディングの
とき記録した場合、「６４」を“１”と仮定し、「−６
４」を“０”で仮定すると、図２に示す様になる。従っ
て、入力信号を図３に示すパターン認識部１０へ通過さ
せると図２のようなパターンの場合にもっとも大きな値
を持つようになり、このパターンと類似した他のパター
ンの場合はもっと小さい値を持つようになる。
力信号がビデオ信号の場合で、ビデオ信号をエンコーデ
ィングするとき、映像信号がない部分に位相補償用パタ
ーン（特定の認識パターン）として図２に示すパターン
を記録させた場合の具体的動作例を以下に説明する。
“１１１１００１０”のパターンをエンコーディングの
とき記録した場合、「６４」を“１”と仮定し、「−６
４」を“０”で仮定すると、図２に示す様になる。従っ
て、入力信号を図３に示すパターン認識部１０へ通過さ
せると図２のようなパターンの場合にもっとも大きな値
を持つようになり、このパターンと類似した他のパター
ンの場合はもっと小さい値を持つようになる。
【００１６】前記パターン認識部１０を通過した信号は
コード変換部２０に印加され、符号がないコードで変換
されて比較部３０に印加される。比較部３０では、パタ
ーンに対する比較が遂行され、図７〜図９に示すような
正臨界値Ｔｈ１以上の値を有する３つの形態のパターン
を認識しサンプリングする。また、図１０に示すような
形態の場合にも、もし負臨界値Ｔｈ２より小さい値であ
る場合には同様にパターンで認識される。
コード変換部２０に印加され、符号がないコードで変換
されて比較部３０に印加される。比較部３０では、パタ
ーンに対する比較が遂行され、図７〜図９に示すような
正臨界値Ｔｈ１以上の値を有する３つの形態のパターン
を認識しサンプリングする。また、図１０に示すような
形態の場合にも、もし負臨界値Ｔｈ２より小さい値であ
る場合には同様にパターンで認識される。
【００１７】一方、正臨界値Ｔｈ１と負臨界値Ｔｈ２間
の値である場合、パターンで認識されなく、負臨界値Ｔ
ｈ２より小さいパターンはまた他のパターンでいろいろ
応用されることができる。コード変換部２０で符号がな
いコードに変換するとの意味は、サインドデータ（sign
ed data ）をアンサインドデータ（signless data ）で
取り替えることを意味する。例えば、“００００００１
０”や“０００００１１１”のパターンの場合のよう
に、パターン認識部１０の計数パターンと反対模様のパ
ターンの場合、負（−）の符号が発生してしまう。この
ように、パターン認識部１０を通すと（−）の符号を持
つようになる理由は、上述した様に、「６４」を“１”
と仮定し、「−６４」を“０”と仮定することに起因す
る。本実施例が例にとるパターンである“１１１１００
１０”のパターンの場合は、パターン認識部１０でのパ
ターン計数と類似するので（＋）の符号を持つように成
るので問題がないが、上述したようなパターン認識部１
０のパターン計数と互いに反対模様のパターンを含む信
号をパターン認識部１０に通すと、（−）の符号を持つ
ようになるためである。
の値である場合、パターンで認識されなく、負臨界値Ｔ
ｈ２より小さいパターンはまた他のパターンでいろいろ
応用されることができる。コード変換部２０で符号がな
いコードに変換するとの意味は、サインドデータ（sign
ed data ）をアンサインドデータ（signless data ）で
取り替えることを意味する。例えば、“００００００１
０”や“０００００１１１”のパターンの場合のよう
に、パターン認識部１０の計数パターンと反対模様のパ
ターンの場合、負（−）の符号が発生してしまう。この
ように、パターン認識部１０を通すと（−）の符号を持
つようになる理由は、上述した様に、「６４」を“１”
と仮定し、「−６４」を“０”と仮定することに起因す
る。本実施例が例にとるパターンである“１１１１００
１０”のパターンの場合は、パターン認識部１０でのパ
ターン計数と類似するので（＋）の符号を持つように成
るので問題がないが、上述したようなパターン認識部１
０のパターン計数と互いに反対模様のパターンを含む信
号をパターン認識部１０に通すと、（−）の符号を持つ
ようになるためである。
【００１８】すなわち、このような場合にパターン認識
部１０を通した場合に、結局（−）の符号を与えること
になるので、このような（−）の符号をコード変換部２
０で符号がない信号に変換するものである。そして、図
７〜図９の如くにサンプリングされたパターンの隣接さ
れた３画素８ピックセル）Ａ、Ｂ、Ｃの大きさが比較演
算部３１でそれぞれ比較される。そして、画素Ｂが一定
値を超えるとパターンで認識され、クロックを調整する
ように制御される。比較演算部３１では、多数の比較
器、減算器等を利用して画素Ｂと画素Ａの大きさの比
較、画素Ｂと画素Ｃの大きさの比較、画素Ｃと画素Ａの
大きさの比較、および画素Ｂと正臨界値Ｔｈ１の大きさ
の比較を遂行し、それぞれの比較結果を出力する。
部１０を通した場合に、結局（−）の符号を与えること
になるので、このような（−）の符号をコード変換部２
０で符号がない信号に変換するものである。そして、図
７〜図９の如くにサンプリングされたパターンの隣接さ
れた３画素８ピックセル）Ａ、Ｂ、Ｃの大きさが比較演
算部３１でそれぞれ比較される。そして、画素Ｂが一定
値を超えるとパターンで認識され、クロックを調整する
ように制御される。比較演算部３１では、多数の比較
器、減算器等を利用して画素Ｂと画素Ａの大きさの比
較、画素Ｂと画素Ｃの大きさの比較、画素Ｃと画素Ａの
大きさの比較、および画素Ｂと正臨界値Ｔｈ１の大きさ
の比較を遂行し、それぞれの比較結果を出力する。
【００１９】このとき、図７に示すようにＡ＞Ｃである
とクロックをレッグさせ、図９のようにＡ＜Ｃであると
クロックをリードさせる。一方、図８のようにＡ＝Ｃで
あると位相が良く合っていると判断してクロックの位相
を調整しなくてもよいこととなる。ここで、ＡとＣとを
正確に一致させることは非常に大変であるため、本実施
例においては、ＡとＣの差異がクロック調整部５０の遅
延素子の最悪の場合を考慮してエンコーディングのとき
挿入したパターンの周波数の一定範囲に入るとそこで位
相補償完了と認定する。
とクロックをレッグさせ、図９のようにＡ＜Ｃであると
クロックをリードさせる。一方、図８のようにＡ＝Ｃで
あると位相が良く合っていると判断してクロックの位相
を調整しなくてもよいこととなる。ここで、ＡとＣとを
正確に一致させることは非常に大変であるため、本実施
例においては、ＡとＣの差異がクロック調整部５０の遅
延素子の最悪の場合を考慮してエンコーディングのとき
挿入したパターンの周波数の一定範囲に入るとそこで位
相補償完了と認定する。
【００２０】ここで、上述した一定範囲という範囲をあ
まり広くすると位相が正確に一致しないことになり、一
定範囲をあまり狭くすると所望のデコーディング信号で
位相接近ができない状況が生ずることになる。このた
め、本実施例においては、以上のことを勘案して上述し
た様に適当な範囲内で調整完了とするものである。ま
た、比較演算部３１の比較結果はパルス発生部３２に印
加され、前記パルス発生部３２ではＡ＞Ｃであるとレッ
グパススを、Ａ＜Ｃであるとリードパルスを発生させ
る。
まり広くすると位相が正確に一致しないことになり、一
定範囲をあまり狭くすると所望のデコーディング信号で
位相接近ができない状況が生ずることになる。このた
め、本実施例においては、以上のことを勘案して上述し
た様に適当な範囲内で調整完了とするものである。ま
た、比較演算部３１の比較結果はパルス発生部３２に印
加され、前記パルス発生部３２ではＡ＞Ｃであるとレッ
グパススを、Ａ＜Ｃであるとリードパルスを発生させ
る。
【００２１】クロック調整制御部４０では、パルス発生
部３２からレッグパルスが発生されるとカウンタ値を増
加させ、リードパルスが発生されるとカウンタ値を減ら
せるように制御する。クロツク調整部５０は、このカウ
ント値（ＰＣ０〜ＰＣ４）を基にクロックの位相を調整
することになる。ここで、このクロツクの位相調整をあ
まりたびたび行なうと、モニタで見た場合に画像が振れ
てしまうチンダル現象が生じる虞がある。このため、こ
の調整は、ホールディング情報におけるそれぞれのフィ
ールドの間隔ごとに行なうこととし、上記現象の発生を
抑えている。
部３２からレッグパルスが発生されるとカウンタ値を増
加させ、リードパルスが発生されるとカウンタ値を減ら
せるように制御する。クロツク調整部５０は、このカウ
ント値（ＰＣ０〜ＰＣ４）を基にクロックの位相を調整
することになる。ここで、このクロツクの位相調整をあ
まりたびたび行なうと、モニタで見た場合に画像が振れ
てしまうチンダル現象が生じる虞がある。このため、こ
の調整は、ホールディング情報におけるそれぞれのフィ
ールドの間隔ごとに行なうこととし、上記現象の発生を
抑えている。
【００２２】また、クロック調整部５０では、クロック
調整制御部４０からのカウンタ値の数に従ってクロック
を遅延させる。このとき、注意する点としては、遅延素
子ＤＥ１〜ＤＥ２０の遅延時間が温度により変化する
が、これを考慮に入れても遅延素子ＤＥ１〜ＤＥ２０全
体としての遅延時間（トータルの遅延時間）が、ベスト
ケースでも基準クロックの１サイクル以上（本実施例で
は例えば最大１００ｎｓ以上）でなければならない点で
ある。
調整制御部４０からのカウンタ値の数に従ってクロック
を遅延させる。このとき、注意する点としては、遅延素
子ＤＥ１〜ＤＥ２０の遅延時間が温度により変化する
が、これを考慮に入れても遅延素子ＤＥ１〜ＤＥ２０全
体としての遅延時間（トータルの遅延時間）が、ベスト
ケースでも基準クロックの１サイクル以上（本実施例で
は例えば最大１００ｎｓ以上）でなければならない点で
ある。
【００２３】すなわち、最悪のサンプリングクロックが
中間となる場合、正確な値（デコーディングのときの望
ましいクロック出力）となる様に制御するが、この様な
最悪の場合においても必要な遅延時間が取れる様にする
ためである。このクロック調整制御部４０の出力は図１
１に示すタイミングチヤートに矢印のＰで示す各遅延回
路出力のいずれかを選択することにより、所望のクロッ
ク出力を得ることができる。
中間となる場合、正確な値（デコーディングのときの望
ましいクロック出力）となる様に制御するが、この様な
最悪の場合においても必要な遅延時間が取れる様にする
ためである。このクロック調整制御部４０の出力は図１
１に示すタイミングチヤートに矢印のＰで示す各遅延回
路出力のいずれかを選択することにより、所望のクロッ
ク出力を得ることができる。
【００２４】また、図１１に示す様に、一番多く遅延さ
れたクロック出力であるＤＥ５よりのクロック出力は、
クロックの１サイクル周期である１００ｎｓｅｃ以上と
なつている。以上説明した様に本実施例によれば、エン
コーディングのときに位相補償用に特定のパターンを挿
入し、デコーディングの時に前記エンコーディングの時
に挿入されたパターンを用いて周波数位相を検出する場
合で、オリジナルの位相が進んでいるか、または遅れて
いるかを比較する場合に、厳密な値となるように比較す
るのではなく、クロック調整部５０の遅延素子の遅延値
を考慮して一定範囲の値で比較し、かつ、遅延素子ＤＥ
１〜ＤＥ２０の全体の遅延時間がクロックの一サイクル
周期を含む（１サイクル以上となる）ように構成し、エ
ンコーディングのとき挿入されたパターンと対比するこ
とにより、比較的正確な位相を持つクロックを発生させ
ることのできるようにした位相補償回路が提供できる。
れたクロック出力であるＤＥ５よりのクロック出力は、
クロックの１サイクル周期である１００ｎｓｅｃ以上と
なつている。以上説明した様に本実施例によれば、エン
コーディングのときに位相補償用に特定のパターンを挿
入し、デコーディングの時に前記エンコーディングの時
に挿入されたパターンを用いて周波数位相を検出する場
合で、オリジナルの位相が進んでいるか、または遅れて
いるかを比較する場合に、厳密な値となるように比較す
るのではなく、クロック調整部５０の遅延素子の遅延値
を考慮して一定範囲の値で比較し、かつ、遅延素子ＤＥ
１〜ＤＥ２０の全体の遅延時間がクロックの一サイクル
周期を含む（１サイクル以上となる）ように構成し、エ
ンコーディングのとき挿入されたパターンと対比するこ
とにより、比較的正確な位相を持つクロックを発生させ
ることのできるようにした位相補償回路が提供できる。
【００２５】以上説明した様に本実施例によれば、エン
コーディングのとき映像信号がない部分に特定の認識パ
ターンを挿入しておき、それが位相補正のためのパター
ンであるがを判断したあと、信号の位相とそのパターン
の位相が進んでいるか、または遅れているかを判断して
所定精度で位相を調整することのできる位相補償回路を
提供することができる。
コーディングのとき映像信号がない部分に特定の認識パ
ターンを挿入しておき、それが位相補正のためのパター
ンであるがを判断したあと、信号の位相とそのパターン
の位相が進んでいるか、または遅れているかを判断して
所定精度で位相を調整することのできる位相補償回路を
提供することができる。
【００２６】このとき、遅延素子の遅延値及び温度特性
までも考慮して位相補正をすることが可能となるため、
正確な位相を持つクロックを生成することができ、エラ
ーの少ない、信頼性の高い信号処理が可能となる。
までも考慮して位相補正をすることが可能となるため、
正確な位相を持つクロックを生成することができ、エラ
ーの少ない、信頼性の高い信号処理が可能となる。
【００２７】
【発明の効果】以上のように本発明によれば、エンコー
ディングのとき特定のパターンを挿入して、デコーディ
ングの時にそのパターンを利用して位相補正を行う信号
処理システムにおいて、エンコーディング時に挿入され
た位相補正用パターンを認識するパターン認識手段と、
該パターン認識手段の認識した前記位相補正用パターン
の位相と映像信号の位相とを比較する比較手段と、該比
較手段の比較結果に対応して前記映像信号の位相を前記
位相補正用パターンの位相に合わせる位相調整手段とを
備えることにより、アナログ信号をサンプリングしてデ
ィジタル信号に変換する場合において、サンプリング周
波数に比べて信号周波数が高い場合にも、正確な位相を
持つクロックを生成することができ、エラーの少ない、
信頼性の高い信号処理が可能となる。
ディングのとき特定のパターンを挿入して、デコーディ
ングの時にそのパターンを利用して位相補正を行う信号
処理システムにおいて、エンコーディング時に挿入され
た位相補正用パターンを認識するパターン認識手段と、
該パターン認識手段の認識した前記位相補正用パターン
の位相と映像信号の位相とを比較する比較手段と、該比
較手段の比較結果に対応して前記映像信号の位相を前記
位相補正用パターンの位相に合わせる位相調整手段とを
備えることにより、アナログ信号をサンプリングしてデ
ィジタル信号に変換する場合において、サンプリング周
波数に比べて信号周波数が高い場合にも、正確な位相を
持つクロックを生成することができ、エラーの少ない、
信頼性の高い信号処理が可能となる。
【図１】本発明に係る一実施例の位相補償回路を示すブ
ロック図である。
ロック図である。
【図２】本実施例におけるパターン認識部で用いるパタ
ーン係数の例を示す図である。
ーン係数の例を示す図である。
【図３】図１に示すパターン認識部の詳細構成を示す図
である。
である。
【図４】図２に示す比較部の詳細構成を示すブロック図
である。
である。
【図５】図１に示すクロック調整部の詳細回路図であ
る。
る。
【図６】図４に示す比較演算部の詳細ブロック図であ
る。
る。
【図７】本実施例における認識パターンサンプリングに
よる波形図である。
よる波形図である。
【図８】本実施例における認識パターンサンプリングに
よる波形図である。
よる波形図である。
【図９】本実施例における認識パターンサンプリングに
よる波形図である。
よる波形図である。
【図１０】本実施例における認識パターンサンプリング
による波形図である。
による波形図である。
【図１１】図５に示すクロック調整部よりの出力を示す
タイミングチャートである。
タイミングチャートである。
【図１２】従来のデータサンプリングの一例を示す図で
ある。
ある。
【図１３】従来のデータサンプリングの一例を示す図で
ある。
ある。
１０ パターン認識部 ２０ コード変換部 ３０ 比較部 ３１ 比較演算部 ３１ａ〜３１ｄ，３１ｆ 第１〜第５比較部 ３２ パルス発生部 ４０ クロック調整制御部 ５０ クロック調整部 Ｔｈ１ 正臨界値 Ｔｈ２ 負臨界値 ＡＤＤφ〜ＡＤＤ７ 加算器 ＳＵＢ１ 減算器 ＤＥ１〜ＤＥ２２ 遅延回路
Claims (8)
- 【請求項１】 エンコーディング時に映像信号がない部
分に位相補正用パターンを挿入すると共に、デコーディ
ングのとき前記位相補正用パターンを利用して位相を補
償する信号処理システムであって、 エンコーディング時に挿入された位相補正用パターンを
認識するパターン認識手段と、 該パターン認識手段の認識した前記位相補正用パターン
の位相と映像信号の位相とを比較する比較手段と、 該比較手段の比較結果に対応して前記映像信号の位相を
前記位相補正用パターンの位相に合わせる位相調整手段
とを備えることを特徴とする信号処理システム。きる。 - 【請求項２】 エンコーディング時に特定パターンを挿
入すると共に、デコーディングのとき前記挿入パターン
を利用して位相を補償する信号処理システムであって、 エンコーディング時に挿入されたパターンを認識するパ
ターン認識手段と、 該パターン認識手段からの信号を符号がない信号に変換
して出力するコード変換手段と、 該コード変換手段よりの変換信号中の隣接する３つの注
目画素Ａ、Ｂ、Ｃを正負臨界値Ｔｈ１、Ｔｈ２と比較し
て比較結果に対応した少なくとも２種の所定パルスを出
力する比較手段と、 少なくともカウンタを備え前記比較手段よりのパルス信
号を基に前記カウンタをカウントアップまたはカウント
ダウンしてカウント結果を出力するクロック調整制御手
段と、 該クロック調整制御手段よりのカウント値に対応してク
ロックを所定時間遅延させてクロックの位相を調整する
位相調整手段とを備えることを特徴とする信号処理シス
テム。 - 【請求項３】 前記パターン認識手段を複数の加算器で
構成することを特徴する請求項２記載の信号処理システ
ム。 - 【請求項４】 前記比較手段は、隣接する３画素Ａ、
Ｂ、Ｃ間及び正負Ｔｈ１、Ｔｈ２間の大きさを比較する
比較演算部と、該比較演算部の比較結果に対応して所定
パルスを発生するパルス発生部とで構成されることを特
徴とする請求項２記載の信号処理システム。 - 【請求項５】 前記比較演算部は、隣接する３画素Ａ、
Ｂ、Ｃの内のＡとＣの２つの画素の大きさを比較し、 前記位相調整手段は、前記比較手段の比較値の結果、エ
ンコーディングのとき挿入された認識パターンの検出結
果が周波数の一定範囲内に納まると位相合わせ完了と判
断することを特徴とする請求項４記載の信号処理システ
ム。 - 【請求項６】 前記比較演算部は入力されるクロックに
より入力データを遅延させ少なくとも隣接する３画素Ａ
〜Ｃを保持可能な複数のフリップフロップと、該フリッ
プフロップの各出力と正臨界値Ｔｈ１の大きさを比較す
る第１の比較部と、前記フリップフロップの出力Ａ，Ｃ
の差を求める減算器と、該減算器の出力の絶対値をとる
絶対値表現部と、該絶対値表現部の出力と所定の基準値
とを比較する第２の比較部とを含むことを特徴とする請
求項５記載の信号処理システム。 - 【請求項７】 前記クロック調整手段は少なくとも多数
の遅延素子及びマルチプレクサを含み、位相が異なる複
数のクロック信号生成した後、生成したクロツク信号中
の前記クロック調整制御手段の出力カウント値に対応す
るクロックを選択して出力することを特徴とする請求項
２記載の信号処理システム。 - 【請求項８】 前記クロック調整手段における遅延素子
の全体の遅延時間をクロックの１サイクル以上とするこ
とを特徴とする請求項７記載の信号処理システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920003387A KR950003027B1 (ko) | 1992-02-29 | 1992-02-29 | 위상 보상 회로 |
| KR92-3387 | 1992-02-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0686245A true JPH0686245A (ja) | 1994-03-25 |
| JP2751132B2 JP2751132B2 (ja) | 1998-05-18 |
Family
ID=19329841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5035580A Expired - Fee Related JP2751132B2 (ja) | 1992-02-29 | 1993-02-24 | 信号処理システム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5420895A (ja) |
| JP (1) | JP2751132B2 (ja) |
| KR (1) | KR950003027B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8324993B2 (en) | 2009-08-20 | 2012-12-04 | Fuji Electric Fa Components & Systems Co., Ltd. | Electromagnetic contact device |
| US8653916B2 (en) | 2010-07-08 | 2014-02-18 | Fuji Electric Fa Components & Systems Co., Ltd. | Electromagnetic contactor |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3301555B2 (ja) * | 1993-03-30 | 2002-07-15 | ソニー株式会社 | 無線受信装置 |
| KR960013655B1 (ko) * | 1994-04-12 | 1996-10-10 | 엘지전자 주식회사 | 고선명 텔레비젼 수상기의 데이터 세그먼트 동기신호검출기 |
| GB2309868A (en) * | 1996-01-30 | 1997-08-06 | Sony Corp | Radio receiver detects FCCH synchronising signal |
| US5644271A (en) * | 1996-03-05 | 1997-07-01 | Mehta Tech, Inc. | Temperature compensated clock |
| KR100242972B1 (ko) * | 1997-12-06 | 2000-02-01 | 윤종용 | 평판 디스플레이 장치의 트래킹 조정 회로 |
| US6323910B1 (en) | 1998-03-26 | 2001-11-27 | Clark, Iii William T. | Method and apparatus for producing high-fidelity images by synchronous phase coherent digital image acquisition |
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Family Cites Families (6)
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|---|---|---|---|---|
| JPH07101947B2 (ja) * | 1988-07-19 | 1995-11-01 | 日本電気株式会社 | 標本化クロック再生回路 |
| US4414676A (en) * | 1981-03-31 | 1983-11-08 | Motorola, Inc. | Signal synchronization system |
| US4876699A (en) * | 1988-05-06 | 1989-10-24 | Rockwell International Corporation | High speed sampled data digital phase detector apparatus |
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| US5134637A (en) * | 1991-03-22 | 1992-07-28 | Motorola, Inc. | Clock recovery enhancement circuit |
-
1992
- 1992-02-29 KR KR1019920003387A patent/KR950003027B1/ko not_active IP Right Cessation
-
1993
- 1993-02-24 JP JP5035580A patent/JP2751132B2/ja not_active Expired - Fee Related
- 1993-03-01 US US08/024,013 patent/US5420895A/en not_active Expired - Lifetime
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| US8324993B2 (en) | 2009-08-20 | 2012-12-04 | Fuji Electric Fa Components & Systems Co., Ltd. | Electromagnetic contact device |
| US8653916B2 (en) | 2010-07-08 | 2014-02-18 | Fuji Electric Fa Components & Systems Co., Ltd. | Electromagnetic contactor |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930018949A (ko) | 1993-09-22 |
| US5420895A (en) | 1995-05-30 |
| JP2751132B2 (ja) | 1998-05-18 |
| KR950003027B1 (ko) | 1995-03-29 |
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