JP3123613B2 - 時間軸補正装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、映像信号記録再生装置
等における入力映像信号に含まれるジッタ（Jitter：ま
とまりのない変動）を除去する時間軸補正装置に関す
る。

【０００２】

【従来の技術】従来、上述したような入力映像信号に含
まれるジッタを除去するディバイスとして、ディジタル
ＴＢＣ（Time base corrector：タイムベースコレク
タ）と呼ばれる時間軸補正装置が公知である。

【０００３】これは、例えば、入力映像信号に含まれる
ジッタに追従したクロックでこの入力映像信号をサンプ
リングし、ディジタル信号化してなるデータをメモリに
書き込み、再びそのデータを安定した一定のクロックで
メモリから読み出してアナログ信号に変換することによ
り、ジッタを含まない入力映像信号を得ようとするもの
である。

【０００４】このような入力映像信号に含まれるジッタ
を除去する時間軸補正装置の従来構成を図６に示す。

【０００５】同図中、１はジッタを含む映像信号が入力
する入力端子で、この映像信号は、図７に示すように、
水平同期信号及びバースト信号を含んでいる。この入力
端子１から入力された映像信号を同期信号分離回路２に
より水平同期信号とバースト信号とに分離し、水平同期
信号を位相同期回路（ＰＬＬ：Phase Lock loop）３
に、バースト信号を位相比較回路４にそれぞれ供給す
る。

【０００６】位相同期回路（ＰＬＬ回路）３は、水平同
期信号に位相ロックさせたバースト信号と同一周波数の
クロックを発生させる。位相比較回路４は、位相同期回
路３の出力と同期信号分離回路２からのバースト信号と
を位相比較する。そして、位相差信号がこの位相比較回
路４から第１の位相シフト回路５に供給される。この第
１の位相シフト回路５は、位相比較回路４から供給され
る位相差信号に従い、位相同期回路３の出力クロックを
位相シフトする。

【０００７】これにより、バースト信号と同位相で、且
つ同じ周波数のクロックが得られる。この第１の位相シ
フト回路５からの出力を第１の周波数逓倍回路６により
Ｎ倍周波数の信号に変換する。

【０００８】このようにして、入力端子１から入力する
映像信号は、第１の位相シフト回路５の出力により第１
のＡ／Ｄ変換回路７によってサンプリングされ、ディジ
タル信号化された後、第１のメモリ回路（メモリ手段）
８へ書き込まれる。

【０００９】以上述べた動作により、第１のメモリ回路
８上には、少なくともバースト信号の位置では完全にジ
ッタの除去されたデータが書き込まれる。

【００１０】しかし、１水平同期期間内にも映像信号の
位相は変化し、特に、１水平同期期間の後部で大きな位
相誤差を生ずる。１水平同期期間内の位相誤差はベロシ
ティーエラーと呼ばれる。このベロシティーエラーは、
以下に説明するメモリ読み出し回路で補正される。

【００１１】位相比較回路４の出力を、第１のタイミン
グ信号発生回路９から発生するタイミング信号に基づき
１水平同期期間毎に第２のＡ／Ｄ変換回路１０でアナロ
グ信号からディジタル信号に変換して第２のメモリ回路
（メモリ手段）１１に書き込む。この第２のメモリ回路
１１に書き込まれたデータはクロック入力端子１２より
入力されたバースト信号と同じ周波数の基準クロックを
入力する第２のタイミング信号発生回路１３で、１水平
同期期間毎に発生するタイミング信号によって読み出さ
れ、第１のＤ／Ａ変換回路１４でディジタル信号からア
ナログ信号に変換される。

【００１２】そして、この第１のＤ／Ａ変換回路１４よ
り出力されたデータを基にベロシティーエラー補正波形
信号を波形信号発生回路（波形信号発生手段）１５で発
生する。この波形信号発生回路１５で発生したベロシテ
ィーエラー補正波形信号は、第２の位相シフト回路１６
へ出力される。

【００１３】第２の位相シフト回路１６では、ベロシテ
ィーエラー補正波形信号に従ってクロック入力端子１２
より入力された基準クロックを位相シフトさせて、第２
の周波数逓倍回路１７へ送りＮ倍周波数の信号に変換し
て、第１のメモリ回路８からの読み出し用クロック及び
第２のＤ／Ａ変換回路１８の変換用クロックとして使用
する。この第２のＤ／Ａ変換回路１８からの出力は出力
端子１９から得られる。

【００１４】ここで、第２のメモリ回路１１からの読み
出しは、第１のメモリ回路８の読み出しタイミングより
１水平同期期間先行していなければならない。これは、
波形信号発生回路１５からベロシティーエラー補正波形
信号を発生する場合に、その１水平同期期間の最後のベ
ロシティーエラー値が必要となるからである。

【００１５】以上述べた時間軸補正装置の動作波形を図
８に示す。この図８において、縦軸は位相を、横軸は時
間ｔをそれぞれ示す。図８（ａ）の実線は映像信号入力
の位相変動波形信号（ジッタ波形信号）の波形を示し、
一点鎖線は位相比較回路４の出力波形信号の波形を示
す。

【００１６】第１のＡ／Ｄ変換回路７に加えられるクロ
ックの位相は位相比較回路４の出力波形信号に従う。ま
た、第１のメモリ回路８上に書き込まれたデータの位相
は、位相比較回路４の出力波形信号と映像信号の位相と
の差、即ち、ベロシティーエラーになり、このベロシテ
ィーエラー信号の波形を図８（ｂ）に示す。図８（ｂ）
の実線はベロシティーエラーの波形を示し、また、波形
信号発生回路１５は、位相比較回路４の出力波形信号の
１水平同期期間毎の変化量に比例した傾きを持つ鋸歯状
のベロシティーエラー補正波形信号を発生し、その波形
を図８（ｂ）の一点鎖線に示す。

【００１７】第１のメモリ回路８の読み出しクロック
は、この波形信号発生回路１５から発生するベロシティ
ーエラー補正波形信号で位相シフトされるので、第２の
Ｄ／Ａ変換回路１８の出力は、ベロシティーエラーが除
去されることになる。

【００１８】波形信号発生回路１５は、例えば、図９の
ように構成される。図９中、２０は図６の位相比較回路
４から出力される位相誤差信号が入力する入力端子であ
る。この入力端子２０から入力した位相誤差信号は１Ｈ
ディレイ回路２１及び減算回路２２に加えられる。ま
た、この減算回路２２には１Ｈディレイ回路２１の出力
も加えられる。減算回路２２の出力として前記位相誤差
信号の１水平同期期間の差分ΔＰＥが得られる。２３は
積分回路であり、１水平同期期間毎にリセットするリセ
ット入力を持つ。この積分回路２３では、前記差分ΔＰ
Ｅが積分され、振幅が差分ΔＰＥに比例した鋸歯状のベ
ロシティーエラー補正波形信号が出力端子２４から得ら
れる。

【００１９】

【発明が解決しようとする課題】しかしながら、上述し
た従来の時間軸補正装置では、１水平同期期間内のベロ
シティーエラーを直線で近似しているため、１水平同期
期間内で映像信号の位相変化（速度）が変わる場合、補
正できない位相誤差、即ち、残留位相誤差が残るという
欠点があった。

【００２０】図８（ｃ）はこの残留位相誤差信号の波形
を示す。この残留位相誤差は、特に視覚上重要な映像の
中央部が大きくなる傾向にあるので、問題となるもので
ある。

【００２１】本発明は上記事情に鑑みてなされたもの
で、一水平同期期間の中央近傍における位相変動を精度
よく検出することができる時間軸補正装置を提供するこ
とを目的としている。

【００２２】

【課題を解決するための手段】斯かる目的を達成するた
め本発明の請求項１記載の時間軸補正装置は、入力映像
信号に位相同期した書き込みクロックに従って前記入力
映像信号をメモリに書き込み、読み出しクロックに従っ
て前記メモリから前記映像信号を読み出すことにより前
記入力映像信号の時間軸を補正する時間軸補正装置であ
って、前記書き込みクロックと前記入力映像信号との間
の位相差を検出する位相差検出手段と、前記入力映像信
号のうち連続する複数の水平同期ラインの前記位相差検
出手段の出力のみに基づき前記複数の水平同期ラインの
うちの一つの水平同期期間の中央近傍における前記位相
差を検出すると共に前記一つの水平同期期間の中央近傍
における前記位相差を用いて前記読み出しクロックの位
相を制御する制御手段とを備えたことを特徴とする。

【００２３】

【００２４】

【００２５】

【００２６】

【００２７】

【００２８】

【００２９】

【００３０】

【実施例】以下、本発明の実施例を図１乃至図５に基づ
き説明する。本発明に係る時間軸補正装置と、上述した
図６に示す従来の時間軸補正装置との異なる点は、ベロ
シティーエラー補正波形信号を発生する波形信号発生回
路の構成のみである。

【００３１】（一実施例） 図１は本発明の一実施例に係る時間軸補正装置における
波形信号発生回路のブロック構成図であり、同図中、２
５は波形信号発生回路である。この波形信号発生回路２
５は、３つの１Ｈディレイ回路２６，２７，２８と、４
つの係数器２９，３０，３１，３２と、１つの加算器３
３と、２つの減算器３４，３５と、１つのスイッチ３６
と、１つの積分器３７とからなる。

【００３２】第１〜第３の１Ｈディレイ回路２６〜２８
は互いに直列に接続されており、第１の１Ｈディレイ回
路２６の入力ラインには、位相誤差信号が入力する入力
端子３８が接続されている。

【００３３】そして、この入力端子３８から入力する位
相誤差信号は、第１〜第３の１Ｈディレイ回路２６〜２
８により、各々１Ｈ（１水平同期期間）分宛遅延される
ようになっている。

【００３４】第１の係数器２９の入力ラインは、第１の
１Ｈディレイ回路２６と入力端子３８との接続ラインに
接続されている。第２の係数器３０の入力ラインは、第
１の１Ｈディレイ回路２６と第２の１Ｈディレイ回路２
７との接続ラインに接続されている。第３の係数器３１
の入力ラインは、第２の１Ｈディレイ回路２７と第３の
１Ｈディレイ回路２８との接続ラインに接続されてい
る。第４の係数器３２の入力ラインは、第３の１Ｈディ
レイ回路２８の出力ラインに接続されている。

【００３５】そして、第１〜第４の係数器２９〜３２
は、入力端子３８から入力する位相誤差信号及び第１〜
第３の１Ｈディレイ回路２６〜２８の各出力信号に重み
をつけるものである。

【００３６】第１及び第４の係数器２９及び３２は
「０.５−Ｋ」、第２及び第３の係数器３０及び３１は
「Ｋ」の重みをそれぞれ持っている。

【００３７】第１〜第４の係数器２９〜３２の各出力ラ
インは、加算器３３の入力ラインに接続されている。

【００３８】この加算器３３は、第１〜第４の係数器２
９〜３２の出力を加算して１Ｈの中間点の位相誤差予測
値「Ｘ'ｉ」を出力するものである。

【００３９】第１〜第４の係数器２９〜３２と加算器３
３とにより係数加算手段を構成している。この加算器３
３の出力ラインは、第１の減算器３４の（＋）入力端子
と、第２の減算器３５の（−）入力端子にそれぞれ接続
されている。

【００４０】この第１の減算器３４の（−）入力端子に
は、第２の１Ｈディレイ回路２７の出力ラインが接続さ
れている。そして、この第１の減算器３４は、第２の１
Ｈディレイ回路２７の出力「Ｘｉ」と、加算器３３の出
力である位相誤差予測値「Ｘ'ｉ」との差をとるもので
ある。

【００４１】また、第２の減算器３５の（＋）入力端子
には、第１の１Ｈディレイ回路２６の出力ラインが接続
されている。そして、この第２の減算器３５は、第１の
１Ｈディレイ回路２６の出力「Ｘｉ＋１」と、前記位相
誤差予測値「Ｘ'ｉ」との差をとるものである。

【００４２】第１，第２の減算器３４，３５の出力ライ
ンは、スイッチ３６の固定接点３６1，３６2にそれぞれ
接続されている。このスイッチ３６の可動接点１９3
は、積分器３７の入力ラインに接続されている。

【００４３】そして、スイッチ３６は、第１，第２の減
算器３４，３５の出力を、タイミング信号ＦＨに基づき
択一的に切り換えるものである。このスイッチ３６の出
力は、積分器３７に入力されて積分された後、出力端子
３９からベロシティーエラー補正波形信号として出力さ
れる。

【００４４】次に、上記構成の波形信号発生装置２５の
動作について、図２を用いて説明する。

【００４５】図１において、第１〜第３の１Ｈディレイ
回路２６〜２８、第１〜第４の係数器２９〜３２及び加
算器３３は、ＦＩＲフィルタを構成しており、時刻
「ｉ」における位相誤差を「Ｘｉ」とし、時刻「ｉ」と
「ｉ＋１」の中間点における位相誤差を、Ｘ'ｉ＝Ｋ
（Ｘｉ＋Ｘi+1）＋（０.５−Ｋ）（Ｘi-1＋Ｘi+2）……
（１）式として予測（補間）する。図２（ａ）にこの時
間関係を示す。

【００４６】次に、「Ｘｉ」、「Ｘ'ｉ」、「Ｘi+1」の
間を直線補間し、ベロシティーエラー補正波形信号とす
る。

【００４７】図１の第１，第２の減算器３４，３５、ス
イッチ３６、積分器３７及び出力端子３９は、前記直線
補間動作を行なう。

【００４８】図１の第１，第２の減算器３４，３５の出
力は各々「Ｘ'ｉ−Ｘｉ」、「Ｘi+1−Ｘ'ｉ」であり、
これを図２（ｄ）のタイミング信号ＦＨでスイッチ３６
を制御することにより、１Ｈの中央で切り換えて、これ
を、図２（ｃ）のリセット信号により、１Ｈ毎にリセッ
トされる積分器３７で積分することにより、「Ｘｉ」、
「Ｘ'ｉ」、「Ｘi+1」間を直線補間した２折線波形信号
が得られ、これをベロシティーエラー補正波形信号とし
て出力端子３９から出力する。

【００４９】図２（ｂ）に、スイッチ３６の出力波形信
号（実線）及びベロシティーエラー補正波形信号（破
線）をそれぞれ示す。

【００５０】ここで、前記（１）式の係数「Ｋ」は、残
留位相誤差が最も小さくなる様に選ぶべきである。

【００５１】図３は、各種のジッタ波形信号を測定し、
係数「Ｋ」を変えて残留位相誤差の自乗平均値をとった
データ表である。係数「Ｋ」が０.６５〜０.７の範囲
で、残留位相誤差は最小となる。

【００５２】図４は係数「Ｋ」＝０.７として、上述し
た図８と同じ位相波形信号に対する残留位相誤差を計算
した結果を示すグラフであり、同図において、縦軸は位
相を、横軸は時間ｔをそれぞれ示す。

【００５３】図４（ａ）の実線は映像信号の位相変動波
形信号（ジッタ波形信号）の波形を、一点鎖線は位相誤
差信号の波形をそれぞれ示す。また、図４（ｂ）は残留
位相誤差信号の波形を示す。この図４と図８とを比較す
れば明確なように、本発明の方が従来に比し残留位相誤
差は略１／２に減少している。

【００５４】（他の実施例） なお、上述した実施例においては波形信号発生回路２５
が、位相誤差信号を入力し前記（１）式をそのまま計算
する回路構成であった。

【００５５】これに対して、前記（１）式を変形して、 Ｘ'ｉ−Ｘｉ＝（Ｋ−０.５）ΔＸｉ＋０.５ΔＸi+1＋（０.５−Ｋ） ΔＸi+2 ……（２）式 Ｘi+1−Ｘ'ｉ＝ΔＸi+1−（Ｘ'ｉ−Ｘｉ）……（３）式 但しΔＸｉ＝Ｘｉ−Ｘｉ-1 とし、これを実現する波形信号発生回路２５’の構成を
図５に示す。

【００５６】この図５において、４０は位相誤差信号が
入力する入力端子、４１，４２，４３は第１，第２，第
３の１Ｈディレイ回路、４４は入力端子４０から入力す
る位相誤差信号と第１の１Ｈディレイ回路４１の出力を
減算する減算器、４５，４６，４７は各々、減算器４
４、第２，第３の１Ｈディレイ回路４２，４３の各出力
信号に「０.５−Ｋ」、「０.５」、「Ｋ−０.５」の重
みを付ける係数器、４８は第１〜第３の係数器４５〜４
７の出力を加算し、「Ｘ'ｉ−Ｘｉ」を出力する第１の
加算器、４９は第２の１Ｈディレイ回路４２の出力「Δ
Ｘi+1」と加算器４８の出力との差をとり、「Ｘi+1−
Ｘ'ｉ」を出力する第２の減算器である。

【００５７】加算器４８の出力と第１の減算器４９の出
力は、図１の第１，第２の減算器３４，３５の出力と等
価であり、図１の実施例に比べて加算（減算）回数が１
回減っている。また、第２の係数器４６の係数は「０.
５」であり、ディジタル回路で構成する場合、１ビット
のビットシフトで実現できるので回路規模がコンパクト
になる利点がある。

【００５８】上述した各実施例では、図６の第１のＤ／
Ａ変換回路１４のアナログ出力に対して演算を行なうよ
うにしたが、この場合は、１Ｈディレイ回路は、サンプ
ルホールド回路等、係数器及び加算器は抵抗加算回路
等、積分器はオペアンプとフィードバックコンデンサを
用いた積分回路等で実現することができる。勿論、これ
らの演算は、Ｄ／Ａ変換する以前、或は第２のメモリ１
１を通過する以前の段階で、ディジタル的に演算を行な
っても良く、その場合は、より高精度な演算が可能であ
る。

【００５９】

【発明の効果】以上、詳述したように、本発明の時間軸
補正装置によれば、一水平同期期間の中央近傍における
位相変動を精度よく検出することができるという効果を
奏する。

【図面の簡単な説明】

【図１】本発明の一実施例に係る時間軸補正装置におけ
る波形信号発生回路のブロック構成図である。

【図２】図１の波形信号発生回路の動作を説明するため
のタイミングチャートである。

【図３】図１の波形信号発生回路における係数器の係数
Ｋに対する残留位相誤差の自乗平均値を示すデータ表で
ある。

【図４】本発明の効果を説明するためのタイミングチャ
ートである。

【図５】本発明の他の実施例を示す図１と同状図であ
る。

【図６】従来の時間軸補正装置のブロック構成図であ
る。

【図７】映像信号に含まれるバースト信号と水平同期信
号の説明図である。

【図８】図６に示す時間軸補正装置の動作を説明するた
めのタイミングチャートである。

【図９】図６に示す波形信号発生回路のブロック構成図
である。

【符号の説明】

１１ メモリ（メモリ手段） ２９〜３２ 係数器（係数加算手段） ３３ 加算器（係数加算手段） ２５，２５’ 波形信号発生回路（波形信号発生手
段）

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 5/91 - 5/956 G11B 20/02 H04N 9/79 - 9/898

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 入力映像信号に位相同期した書き込みク
   ロックに従って前記入力映像信号をメモリに書き込み、
   読み出しクロックに従って前記メモリから前記映像信号
   を読み出すことにより前記入力映像信号の時間軸を補正
   する時間軸補正装置であって、 前記書き込みクロックと前記入力映像信号との間の位相
   差を検出する位相差検出手段と、前記入力映像信号のうち連続する複数の水平同期ライン
   の前記位相差検出手段の出力のみに基づき前記複数の水
   平同期ラインのうちの一つの 水平同期期間の中央近傍に
   おける前記位相差を検出すると共に前記一つの水平同期
   期間の中央近傍における前記位相差を用いて前記読み出
   しクロックの位相を制御する制御手段とを備えたことを
   特徴とする時間軸補正装置。