JPH07288848A - 映像信号の時間軸補正装置 - Google Patents
映像信号の時間軸補正装置Info
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- JPH07288848A JPH07288848A JP7007665A JP766595A JPH07288848A JP H07288848 A JPH07288848 A JP H07288848A JP 7007665 A JP7007665 A JP 7007665A JP 766595 A JP766595 A JP 766595A JP H07288848 A JPH07288848 A JP H07288848A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/93—Regeneration of the television signal or of selected parts thereof
- H04N5/95—Time-base error compensation
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/79—Processing of colour television signals in connection with recording
- H04N9/87—Regeneration of colour television signals
- H04N9/89—Time-base error compensation
- H04N9/896—Time-base error compensation using a digital memory with independent write-in and read-out clock generators
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Signal Processing For Recording (AREA)
- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 映像信号の色副搬送波信号に位相同期ループ
を構成するための技術的難しさとハードウェーア上の複
雑度を解決する。 【構成】 入力映像信号を色副搬送波信号の周波数の所
定倍数のサンプリングクロックでディジタル変換するＡ
／Ｄ変換部２１の出力映像信号のドロップ・アウトを補
正するドロップ・アウト補正部２２と、出力映像信号の
水平同期位相誤差に応じて色副搬送波誤差をフィルター
リングし、書き込みクロックを発生してサンプリングク
ロックを出力する書き込みタイミング発生部３２と、ド
ロップ・アウト補正部の出力信号を書き込みタイミング
発生部の出力書き込みクロックによって貯蔵し、読み出
しクロックによって出力するＦＩＦＯメモリ２３の読み
出し、書き込みタイミングを除去するＦＩＦＯコントロ
ーラ２４と、ＦＩＦＯメモリの出力信号をアナログ映像
信号に変換するＤ／Ａ変換部２５で構成する。
を構成するための技術的難しさとハードウェーア上の複
雑度を解決する。 【構成】 入力映像信号を色副搬送波信号の周波数の所
定倍数のサンプリングクロックでディジタル変換するＡ
／Ｄ変換部２１の出力映像信号のドロップ・アウトを補
正するドロップ・アウト補正部２２と、出力映像信号の
水平同期位相誤差に応じて色副搬送波誤差をフィルター
リングし、書き込みクロックを発生してサンプリングク
ロックを出力する書き込みタイミング発生部３２と、ド
ロップ・アウト補正部の出力信号を書き込みタイミング
発生部の出力書き込みクロックによって貯蔵し、読み出
しクロックによって出力するＦＩＦＯメモリ２３の読み
出し、書き込みタイミングを除去するＦＩＦＯコントロ
ーラ２４と、ＦＩＦＯメモリの出力信号をアナログ映像
信号に変換するＤ／Ａ変換部２５で構成する。
Description
【０００１】
【産業上の利用分野】本発明は、映像信号に含まれた時
間軸の変動を補正する映像信号の時間軸補正装置に係
り、特に色副搬送波に位相同期ループを形成してメモリ
に書き込み、連続する２ライン間の色副搬送波位相誤差
の差異分で読み込みクロックを変調して速度誤差まで補
償できるようにする映像信号の時間軸補正装置に関す
る。
間軸の変動を補正する映像信号の時間軸補正装置に係
り、特に色副搬送波に位相同期ループを形成してメモリ
に書き込み、連続する２ライン間の色副搬送波位相誤差
の差異分で読み込みクロックを変調して速度誤差まで補
償できるようにする映像信号の時間軸補正装置に関す
る。
【０００２】
【従来の技術】図１は従来の時間軸補正装置の構成図で
ある。従来の時間軸補正装置は、図１に示すように、入
力されるアナログ映像信号の同期信号を検出する複合同
期信号検出部１と、入力されるアナログ映像信号をディ
ジタル信号に変換するＡ／Ｄ変換部２と、Ａ／Ｄ変換部
２から出力されるディジタル映像信号を外部から入力さ
れるドロップ・アウト検出信号ＤＯＤに従ってタイミン
グを合せて出力するドロップ・アウト補正部３と、ドロ
ップ・アウト補正部３の出力を記憶するＦＩＦＯメモリ
４と、ＦＩＦＯメモリ４の出力をアナログ映像信号に変
換して出力するＤ／Ａ変換部５と、Ａ／Ｄ変換部２から
出力された信号の水平同期位相誤差を検出する水平同期
位相誤差検出部７と、水平同期位相誤差検出部７から出
力される信号を利用してＡ／Ｄ変換部２から出力された
信号の色副搬送波位相誤差を検出する色副搬送波位相誤
差検出部６と、色副搬送波位相誤差検出部６から出力さ
れる信号と水平同期位相誤差検出部７から出力される信
号の中で一つを選択する位相検出部８と、位相検出部８
から出力された信号をフィルター処理する２個のループ
フィルター９，１０と、ループフィルター１０から出力
された信号のタイミングを一致させるタイミング発振部
１１と、タイミング発振部１１から出力される信号に基
づいてＡ／Ｄ変換部２のサンプリングクロック及びＦＩ
ＦＯメモリ４の書き込みクロックを生成する書き込みク
ロック生成部１２と、ＦＩＦＯメモリ４から出力される
信号より同期信号を分離して垂直同期信号Ｖを位相検出
部８に供給する同期分離部１３と、同期分離部１３から
出力される水平同期信号Ｈと位相検出部８から出力され
る信号の線形補間を実行する線形補間部１４と、線形補
間部１４から出力される信号を１／４５５に演算処理す
る演算器１５と、演算器１５から出力される信号を積分
して線形補間部１４に出力する積分部１６と、線形補間
部１４から出力される信号を位相変調させる位相変調部
１７と、位相変調部１７から出力される信号を用いてＦ
ＩＦＯメモリ４の読み出しクロック及びＤ／Ａ変換部５
のサンプリングクロックを生成する読み出しクロック生
成部１８と、で構成される。
ある。従来の時間軸補正装置は、図１に示すように、入
力されるアナログ映像信号の同期信号を検出する複合同
期信号検出部１と、入力されるアナログ映像信号をディ
ジタル信号に変換するＡ／Ｄ変換部２と、Ａ／Ｄ変換部
２から出力されるディジタル映像信号を外部から入力さ
れるドロップ・アウト検出信号ＤＯＤに従ってタイミン
グを合せて出力するドロップ・アウト補正部３と、ドロ
ップ・アウト補正部３の出力を記憶するＦＩＦＯメモリ
４と、ＦＩＦＯメモリ４の出力をアナログ映像信号に変
換して出力するＤ／Ａ変換部５と、Ａ／Ｄ変換部２から
出力された信号の水平同期位相誤差を検出する水平同期
位相誤差検出部７と、水平同期位相誤差検出部７から出
力される信号を利用してＡ／Ｄ変換部２から出力された
信号の色副搬送波位相誤差を検出する色副搬送波位相誤
差検出部６と、色副搬送波位相誤差検出部６から出力さ
れる信号と水平同期位相誤差検出部７から出力される信
号の中で一つを選択する位相検出部８と、位相検出部８
から出力された信号をフィルター処理する２個のループ
フィルター９，１０と、ループフィルター１０から出力
された信号のタイミングを一致させるタイミング発振部
１１と、タイミング発振部１１から出力される信号に基
づいてＡ／Ｄ変換部２のサンプリングクロック及びＦＩ
ＦＯメモリ４の書き込みクロックを生成する書き込みク
ロック生成部１２と、ＦＩＦＯメモリ４から出力される
信号より同期信号を分離して垂直同期信号Ｖを位相検出
部８に供給する同期分離部１３と、同期分離部１３から
出力される水平同期信号Ｈと位相検出部８から出力され
る信号の線形補間を実行する線形補間部１４と、線形補
間部１４から出力される信号を１／４５５に演算処理す
る演算器１５と、演算器１５から出力される信号を積分
して線形補間部１４に出力する積分部１６と、線形補間
部１４から出力される信号を位相変調させる位相変調部
１７と、位相変調部１７から出力される信号を用いてＦ
ＩＦＯメモリ４の読み出しクロック及びＤ／Ａ変換部５
のサンプリングクロックを生成する読み出しクロック生
成部１８と、で構成される。
【０００３】このように構成される従来の映像信号の時
間軸補正装置の動作を説明する。入力されるアナログ映
像信号は読み出しクロック生成部１８から供給されるク
ロックをサンプリングクロックとして、Ａ／Ｄ変換部２
で８ビットのディジタル映像信号に変換される。Ａ／Ｄ
変換部２でディジタル変換された映像信号は、ドロップ
・アウト補正部３で外部から入力されるドロップ・アウ
ト検出信号ＤＯＤに基づいて１Ｈ以前の値がラッチされ
るが、ライン毎に色副搬送波の位相が反転される現象を
考慮してタイミングが合せられて出力される。この時、
複合同期信号検出部１は入力されるアナログ映像信号の
複合同期信号を分離してドロップ・アウト補正部３に供
給する。ＦＩＦＯメモリ４ではドロップ・アウト補正部
３から出力される信号を書き込みクロック生成部１２か
ら出力される書き込みクロックに合せて記憶し、読み出
しクロック生成部１８から出力される読み出しクロック
に合せて読み出してＤ／Ａ変換部５に供給する。ＦＩＦ
Ｏメモリ４から出力されるディジタル映像信号はＤ／Ａ
変換部５で読み出しクロック生成部１８から出力される
クロックに応じてアナログ映像信号に変換されて出力さ
れる。この時入力される映像信号にジッタ（JITTER）が
含まれた場合、このジッタ（JITTER）によって可変され
る書き込みクロックを生成する方法としては、水平同期
信号に固定する方法と色副搬送波に固定する方法が用い
られるが、従来の映像信号の時間軸補正装置ではこの両
方法を選択的に使用する。即ち、Ａ／Ｄ変換部２から出
力される映像信号が色副搬送波位相誤差検出部６と水平
同期位相誤差検出部７に入力されて色副搬送波位相誤差
と水平同期位相誤差が検出され、検出された色副搬送波
位相誤差と水平同期位相誤差は位相検出部８に供給され
て選択的に出力される。位相検出部８の選択は、外部か
ら強制的に映像信号に時間軸ずれが大きいことを知らせ
るために入力される信号ＪＭＰと同期分離部１３から出
力される分離された垂直同期信号Ｖによってなされる
が、垂直同期区間では色副搬送波の無いことを考慮し、
外部から強制的に映像信号に時間軸ずれが大きいことを
知らせる場合を考慮してなされる。即ち、位相検出部８
では垂直同期区間と外部から強制的に映像信号に時間軸
ずれが大きいことを知らせる場合には、水平同期位相誤
差検出部７から出力される水平同期位相誤差を選択し、
その他の場合には色副搬送波位相誤差検出部６から出力
される色副搬送波位相誤差を選択して出力する。この
際、同期分離部１２ではＦＩＦＯメモリ４から出力され
る信号のうち、時間軸補正された複合同期信号から水平
同期信号Ｈ及び垂直同期信号Ｖを分離して、垂直同期信
号Ｖは位相検出部８に供給し水平同期信号Ｈは線形補間
部１４に供給する。位相検出部８から出力される信号
は、ループフィルター９で低周波成分が利得調節された
後、後段のループフィルター１０に入力されて位相補正
及び利得調節が行われる。この際、水平同期位相誤差検
出部７で検出された水平同期位相誤差が大きくて正常的
でないから、水平同期位相誤差検出部７から出力される
信号を選択するように与えられる優先信号ＨＩをループ
フィルター１０が受けて前段のループフィルター９から
出力される信号と水平同期位相誤差検出部７から出力さ
れる信号の中から一つを選択して出力する。ループフィ
ルター１０から出力される信号はディジタルタイミング
発振部１１に入力され、ディジタルタイミング発振部１
１では位相誤差による周波数信号を発振させてクロック
生成部１２に供給する。書き込みクロック生成部１２で
はディジタルタイミング発振部１１から入力された信号
に従って４ｆｓｃクロックを生成し、Ａ／Ｄ変換部２及
びＦＩＦＯメモリ４に供給してサンプリングクロック及
び書き込みクロックとして使用できるようにする。この
ように、位相同期ループにより求めた可変４ｆｓｃクロ
ックで映像信号をサンプリングしても１Ｈ期間内に存在
する速度誤差は残存するので、現在位相誤差検出部８か
ら出力される信号と１Ｈ以前に位相誤差検出部８から出
力される信号の間を線形補間部１４で補間する。即ち、
位相検出部８から出力される信号は同期分離部１３から
出力される水平同期信号Ｈに基づいて線形補間部１４で
ライン別にラッチされ、２ライン間の位相差をメモリで
構成された１／４５５演算器１５に送り出してライン間
の位相差の１／４５５の値を得、これを積分部１６で積
分して４ｆｓｃクロックで２クロック毎に累積された値
を線形補間部１４にフィードバックする。線形補間部１
４では１Ｈ以前の位相誤差に積分部１６から出力される
信号を加算して出力することにより、１Ｈ期間に達する
と過去の誤差値が現在の誤差値に達するようにする。こ
のような線形補間部１４の出力は位相変調部１７に入力
されて一つの水平ライン以内に存在する速度誤差に比例
して位相変調された信号を得、これを読み出しクロック
生成部１２で読み出しクロックに変換及び増幅してＦＩ
ＦＯメモリ４の読み出しクロックとＤ／Ａ変換部５のサ
ンプリング処理クロックとして供給することになる。
間軸補正装置の動作を説明する。入力されるアナログ映
像信号は読み出しクロック生成部１８から供給されるク
ロックをサンプリングクロックとして、Ａ／Ｄ変換部２
で８ビットのディジタル映像信号に変換される。Ａ／Ｄ
変換部２でディジタル変換された映像信号は、ドロップ
・アウト補正部３で外部から入力されるドロップ・アウ
ト検出信号ＤＯＤに基づいて１Ｈ以前の値がラッチされ
るが、ライン毎に色副搬送波の位相が反転される現象を
考慮してタイミングが合せられて出力される。この時、
複合同期信号検出部１は入力されるアナログ映像信号の
複合同期信号を分離してドロップ・アウト補正部３に供
給する。ＦＩＦＯメモリ４ではドロップ・アウト補正部
３から出力される信号を書き込みクロック生成部１２か
ら出力される書き込みクロックに合せて記憶し、読み出
しクロック生成部１８から出力される読み出しクロック
に合せて読み出してＤ／Ａ変換部５に供給する。ＦＩＦ
Ｏメモリ４から出力されるディジタル映像信号はＤ／Ａ
変換部５で読み出しクロック生成部１８から出力される
クロックに応じてアナログ映像信号に変換されて出力さ
れる。この時入力される映像信号にジッタ（JITTER）が
含まれた場合、このジッタ（JITTER）によって可変され
る書き込みクロックを生成する方法としては、水平同期
信号に固定する方法と色副搬送波に固定する方法が用い
られるが、従来の映像信号の時間軸補正装置ではこの両
方法を選択的に使用する。即ち、Ａ／Ｄ変換部２から出
力される映像信号が色副搬送波位相誤差検出部６と水平
同期位相誤差検出部７に入力されて色副搬送波位相誤差
と水平同期位相誤差が検出され、検出された色副搬送波
位相誤差と水平同期位相誤差は位相検出部８に供給され
て選択的に出力される。位相検出部８の選択は、外部か
ら強制的に映像信号に時間軸ずれが大きいことを知らせ
るために入力される信号ＪＭＰと同期分離部１３から出
力される分離された垂直同期信号Ｖによってなされる
が、垂直同期区間では色副搬送波の無いことを考慮し、
外部から強制的に映像信号に時間軸ずれが大きいことを
知らせる場合を考慮してなされる。即ち、位相検出部８
では垂直同期区間と外部から強制的に映像信号に時間軸
ずれが大きいことを知らせる場合には、水平同期位相誤
差検出部７から出力される水平同期位相誤差を選択し、
その他の場合には色副搬送波位相誤差検出部６から出力
される色副搬送波位相誤差を選択して出力する。この
際、同期分離部１２ではＦＩＦＯメモリ４から出力され
る信号のうち、時間軸補正された複合同期信号から水平
同期信号Ｈ及び垂直同期信号Ｖを分離して、垂直同期信
号Ｖは位相検出部８に供給し水平同期信号Ｈは線形補間
部１４に供給する。位相検出部８から出力される信号
は、ループフィルター９で低周波成分が利得調節された
後、後段のループフィルター１０に入力されて位相補正
及び利得調節が行われる。この際、水平同期位相誤差検
出部７で検出された水平同期位相誤差が大きくて正常的
でないから、水平同期位相誤差検出部７から出力される
信号を選択するように与えられる優先信号ＨＩをループ
フィルター１０が受けて前段のループフィルター９から
出力される信号と水平同期位相誤差検出部７から出力さ
れる信号の中から一つを選択して出力する。ループフィ
ルター１０から出力される信号はディジタルタイミング
発振部１１に入力され、ディジタルタイミング発振部１
１では位相誤差による周波数信号を発振させてクロック
生成部１２に供給する。書き込みクロック生成部１２で
はディジタルタイミング発振部１１から入力された信号
に従って４ｆｓｃクロックを生成し、Ａ／Ｄ変換部２及
びＦＩＦＯメモリ４に供給してサンプリングクロック及
び書き込みクロックとして使用できるようにする。この
ように、位相同期ループにより求めた可変４ｆｓｃクロ
ックで映像信号をサンプリングしても１Ｈ期間内に存在
する速度誤差は残存するので、現在位相誤差検出部８か
ら出力される信号と１Ｈ以前に位相誤差検出部８から出
力される信号の間を線形補間部１４で補間する。即ち、
位相検出部８から出力される信号は同期分離部１３から
出力される水平同期信号Ｈに基づいて線形補間部１４で
ライン別にラッチされ、２ライン間の位相差をメモリで
構成された１／４５５演算器１５に送り出してライン間
の位相差の１／４５５の値を得、これを積分部１６で積
分して４ｆｓｃクロックで２クロック毎に累積された値
を線形補間部１４にフィードバックする。線形補間部１
４では１Ｈ以前の位相誤差に積分部１６から出力される
信号を加算して出力することにより、１Ｈ期間に達する
と過去の誤差値が現在の誤差値に達するようにする。こ
のような線形補間部１４の出力は位相変調部１７に入力
されて一つの水平ライン以内に存在する速度誤差に比例
して位相変調された信号を得、これを読み出しクロック
生成部１２で読み出しクロックに変換及び増幅してＦＩ
ＦＯメモリ４の読み出しクロックとＤ／Ａ変換部５のサ
ンプリング処理クロックとして供給することになる。
【０００４】
【発明が解決しようとする課題】しかしながら、前記の
ような従来の映像信号の時間軸補正装置は、次の問題点
があった。第１は、色副搬送波位相誤差検出部６の出力
と水平同期位相誤差検出部７の出力間を切り換える問題
点がある。即ち、大抵の映像信号は群遅延が固定である
線形位相処理がなされない場合が多く、よって水平同期
信号と色副搬送波の間の位相差が０度を外れることにな
り、このような場合に色副搬送波位相誤差検出部６と水
平同期位相誤差検出部７の基準位相が互いに異なるの
で、垂直同期毎に切り換えると垂直同期で残留ジッタ
（JITTAR）が大きくなり、これを解決するためには垂直
同期区間で水平同期による位相同期ループを形成した
後、色副搬送波位相誤差に切り換えるとき、水平同期信
号と色副搬送波との位相差を考慮して位相を補正する
か、或いは色副搬送波位相誤差検出部６の出力を基準す
とるサンプリング基準を移す回路が必要になる。
ような従来の映像信号の時間軸補正装置は、次の問題点
があった。第１は、色副搬送波位相誤差検出部６の出力
と水平同期位相誤差検出部７の出力間を切り換える問題
点がある。即ち、大抵の映像信号は群遅延が固定である
線形位相処理がなされない場合が多く、よって水平同期
信号と色副搬送波の間の位相差が０度を外れることにな
り、このような場合に色副搬送波位相誤差検出部６と水
平同期位相誤差検出部７の基準位相が互いに異なるの
で、垂直同期毎に切り換えると垂直同期で残留ジッタ
（JITTAR）が大きくなり、これを解決するためには垂直
同期区間で水平同期による位相同期ループを形成した
後、色副搬送波位相誤差に切り換えるとき、水平同期信
号と色副搬送波との位相差を考慮して位相を補正する
か、或いは色副搬送波位相誤差検出部６の出力を基準す
とるサンプリング基準を移す回路が必要になる。
【０００５】第２は、速度補償のために読み出しクロッ
クに対して線形位相補間した値に位相変調することに問
題点がある。即ち、速度補償のために読み出しクロック
に対して線形位相補間した値に位相変調する回路を構成
するに当たり、読み出しクロックを作るためのディジタ
ルタイミング発振部と異なる構造のディジタル位相変調
器は１／４５５除算計算器、ＲＯＭ及び４ｆｓｃクロッ
クで２クロックずつ累積する積分器などが必要になる。
クに対して線形位相補間した値に位相変調することに問
題点がある。即ち、速度補償のために読み出しクロック
に対して線形位相補間した値に位相変調する回路を構成
するに当たり、読み出しクロックを作るためのディジタ
ルタイミング発振部と異なる構造のディジタル位相変調
器は１／４５５除算計算器、ＲＯＭ及び４ｆｓｃクロッ
クで２クロックずつ累積する積分器などが必要になる。
【０００６】上記問題点を改善するための本発明の目的
は、映像信号の色副搬送波信号に位相同期ループを構成
することであり、従来の技術が色副搬送波の無い垂直同
期区間で水平同期信号を使用する方式より現われる水平
同期信号から色副搬送波に釣り合う正確度で位相誤差を
検出しなければならないという難しさと、水平同期信号
と色副搬送波間の位相差を考慮しなければならないハー
ドウェーア上の複雑度を高利得フィルターへの切換及び
クリア動作により解決するための映像信号の時間軸補正
装置を提供することにある。
は、映像信号の色副搬送波信号に位相同期ループを構成
することであり、従来の技術が色副搬送波の無い垂直同
期区間で水平同期信号を使用する方式より現われる水平
同期信号から色副搬送波に釣り合う正確度で位相誤差を
検出しなければならないという難しさと、水平同期信号
と色副搬送波間の位相差を考慮しなければならないハー
ドウェーア上の複雑度を高利得フィルターへの切換及び
クリア動作により解決するための映像信号の時間軸補正
装置を提供することにある。
【０００７】なお、本発明の他の目的は、読み出しクロ
ック変調を実行するに当たって、一つのライン内に発生
した速度誤差をＦＩＦＯメモリで遅延した時間だけの正
確な時間に読み出しクロックの変調を行ってディジタル
タイミング発振部の周波数変換特性で周波数変動が一つ
のライン内に位相積分に該当する性質をそのまま用いる
ことにより、読み出しクロック位相変調部を簡素化する
ための映像信号の時間軸補正装置を提供することにあ
る。
ック変調を実行するに当たって、一つのライン内に発生
した速度誤差をＦＩＦＯメモリで遅延した時間だけの正
確な時間に読み出しクロックの変調を行ってディジタル
タイミング発振部の周波数変換特性で周波数変動が一つ
のライン内に位相積分に該当する性質をそのまま用いる
ことにより、読み出しクロック位相変調部を簡素化する
ための映像信号の時間軸補正装置を提供することにあ
る。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に本発明は、入力されるアナログ映像信号を色副搬送波
信号の周波数ｆｓｃの所定の倍数のサンプリングクロッ
クでディジタル変換するＡ／Ｄ変換部と、前記Ａ／Ｄ変
換部から出力されるディジタル映像信号のドロップ・ア
ウトを補正するドロップ・アウト補正部と、前記Ａ／Ｄ
変換部から出力されるディジタル映像信号の水平同期位
相誤差に応じて色副搬送波誤差をフィルター処理して、
書き込みクロックを発生して前記Ａ／Ｄ変換部のサンプ
リングクロックとして出力する書き込みタイミング発生
部と、前記ドロップ・アウト補正部から出力されるディ
ジタル映像信号を前記書き込みタイミング発生部から出
力される書き込みクロックによって記憶し、読み出しク
ロックによって出力するＦＩＦＯメモリと、前記ＦＩＦ
Ｏメモリの読み出し及び書き込みタイミングを除去する
ＦＩＦＯコントローラと、前記ＦＩＦＯメモリから出力
される映像信号をアナログ映像信号に変換するＤ／Ａ変
換部と、で構成されることを特徴とする。
に本発明は、入力されるアナログ映像信号を色副搬送波
信号の周波数ｆｓｃの所定の倍数のサンプリングクロッ
クでディジタル変換するＡ／Ｄ変換部と、前記Ａ／Ｄ変
換部から出力されるディジタル映像信号のドロップ・ア
ウトを補正するドロップ・アウト補正部と、前記Ａ／Ｄ
変換部から出力されるディジタル映像信号の水平同期位
相誤差に応じて色副搬送波誤差をフィルター処理して、
書き込みクロックを発生して前記Ａ／Ｄ変換部のサンプ
リングクロックとして出力する書き込みタイミング発生
部と、前記ドロップ・アウト補正部から出力されるディ
ジタル映像信号を前記書き込みタイミング発生部から出
力される書き込みクロックによって記憶し、読み出しク
ロックによって出力するＦＩＦＯメモリと、前記ＦＩＦ
Ｏメモリの読み出し及び書き込みタイミングを除去する
ＦＩＦＯコントローラと、前記ＦＩＦＯメモリから出力
される映像信号をアナログ映像信号に変換するＤ／Ａ変
換部と、で構成されることを特徴とする。
【０００９】
【実施例】本発明による映像信号の時間軸補正装置の一
実施例は、図２に示すように、Ａ／Ｄ変換部２１、ドロ
ップ・アウト補正部２２、ＦＩＦＯメモリ２３、ＦＩＦ
Ｏコントローラ２４、Ｄ／Ａ変換部２５、及び書き込み
タイミング発生部３９で構成され、ＦＩＦＯメモリ２３
の読み出しクロックＲＣＫを固定された周波数に設定
し、映像信号の時間軸変動成分を補正することになる。
Ａ／Ｄ変換部２１は入力されるアナログ映像信号を書き
込みクロック生成部３９から出力される色副搬送波信号
周波数ｆｓｃの所定の倍数のサンプリングクロックでデ
ィジタル変換する。ドロップ・アウト補正部２２は、外
部から入力されるドロップ・アウト検出信号ＤＯＤに基
づいてＡ／Ｄ変換部２１から出力されるディジタル映像
信号のドロップ・アウトを補正する。
実施例は、図２に示すように、Ａ／Ｄ変換部２１、ドロ
ップ・アウト補正部２２、ＦＩＦＯメモリ２３、ＦＩＦ
Ｏコントローラ２４、Ｄ／Ａ変換部２５、及び書き込み
タイミング発生部３９で構成され、ＦＩＦＯメモリ２３
の読み出しクロックＲＣＫを固定された周波数に設定
し、映像信号の時間軸変動成分を補正することになる。
Ａ／Ｄ変換部２１は入力されるアナログ映像信号を書き
込みクロック生成部３９から出力される色副搬送波信号
周波数ｆｓｃの所定の倍数のサンプリングクロックでデ
ィジタル変換する。ドロップ・アウト補正部２２は、外
部から入力されるドロップ・アウト検出信号ＤＯＤに基
づいてＡ／Ｄ変換部２１から出力されるディジタル映像
信号のドロップ・アウトを補正する。
【００１０】書き込みタイミング発生部３９はＡ／Ｄ変
換部２１から出力されるディジタル映像信号の水平同期
位相誤差を検出して、連続する水平ライン間の誤差が一
定の範囲内にあることを指示する制御信号ＨＥＧＯＯＤ
を出力する水平同期位相誤差検出部２７と、Ａ／Ｄ変換
部２１から出力されるディジタル映像信号の水平同期信
号Ｈ及び垂直同期信号Ｖを分離し、色副搬送波が始まる
ことを知らせるタイミング信号ＳＣＰＴを発生する同期
分離部２８と、同期分離部２８から出力されるタイミン
グ信号ＳＣＰＴを用いてＡ／Ｄ変換部２１から出力され
るディジタル映像信号の色副搬送波とサンプリングクロ
ックとの間の位相誤差を検出する色副搬送波位相誤差検
出部２６と、同期分離部２８から出力される垂直同期信
号Ｖに基づいて垂直同期区間では‘０’を出力し、垂直
同期以外の区間には色副搬送波位相誤差検出部２６から
出力される信号を選択して出力する位相誤差検出部２９
と、水平同期位相誤差検出部２７から出力される制御信
号ＨＥＧＯＯＤに基づいてクリアされ、位相誤差検出部
２９から出力される信号をフイルター処理するループフ
ィルター３０と、水平同期位相誤差検出部２６から出力
される信号のうちで一つを選択して出力するスイッチン
グ部３１と、スイッチング部３１から出力される信号に
基づいて周波数変換を実行して書き込みクロックタイミ
ングを提供するタイミング発振部３２と、タイミング発
振部３２から出力される信号の制御により書き込みクロ
ックＷＣＫを発生して、Ａ／Ｄ変換部２１のサンプリン
グクロックとして出力し且つＦＩＦＯメモリ２３の書き
込みクロックとして出力する書き込みクロック生成部３
３とで構成され、Ａ／Ｄ変換部２１から出力されるディ
ジタル映像信号の水平同期位相誤差に応じて色副搬送波
位相誤差をフイルター処理し、書き込みクロックＷＣＫ
を発生して、Ａ／Ｄ変換部２１のサンプリングクロック
及びＦＩＦＯメモリ２３の書き込みクロックＷＣＫとし
て出力する。ここで、ループフイルター３０は無限イン
パルス応答フイルター（Infinite ImpulseResponse Fil
ter）で構成される。
換部２１から出力されるディジタル映像信号の水平同期
位相誤差を検出して、連続する水平ライン間の誤差が一
定の範囲内にあることを指示する制御信号ＨＥＧＯＯＤ
を出力する水平同期位相誤差検出部２７と、Ａ／Ｄ変換
部２１から出力されるディジタル映像信号の水平同期信
号Ｈ及び垂直同期信号Ｖを分離し、色副搬送波が始まる
ことを知らせるタイミング信号ＳＣＰＴを発生する同期
分離部２８と、同期分離部２８から出力されるタイミン
グ信号ＳＣＰＴを用いてＡ／Ｄ変換部２１から出力され
るディジタル映像信号の色副搬送波とサンプリングクロ
ックとの間の位相誤差を検出する色副搬送波位相誤差検
出部２６と、同期分離部２８から出力される垂直同期信
号Ｖに基づいて垂直同期区間では‘０’を出力し、垂直
同期以外の区間には色副搬送波位相誤差検出部２６から
出力される信号を選択して出力する位相誤差検出部２９
と、水平同期位相誤差検出部２７から出力される制御信
号ＨＥＧＯＯＤに基づいてクリアされ、位相誤差検出部
２９から出力される信号をフイルター処理するループフ
ィルター３０と、水平同期位相誤差検出部２６から出力
される信号のうちで一つを選択して出力するスイッチン
グ部３１と、スイッチング部３１から出力される信号に
基づいて周波数変換を実行して書き込みクロックタイミ
ングを提供するタイミング発振部３２と、タイミング発
振部３２から出力される信号の制御により書き込みクロ
ックＷＣＫを発生して、Ａ／Ｄ変換部２１のサンプリン
グクロックとして出力し且つＦＩＦＯメモリ２３の書き
込みクロックとして出力する書き込みクロック生成部３
３とで構成され、Ａ／Ｄ変換部２１から出力されるディ
ジタル映像信号の水平同期位相誤差に応じて色副搬送波
位相誤差をフイルター処理し、書き込みクロックＷＣＫ
を発生して、Ａ／Ｄ変換部２１のサンプリングクロック
及びＦＩＦＯメモリ２３の書き込みクロックＷＣＫとし
て出力する。ここで、ループフイルター３０は無限イン
パルス応答フイルター（Infinite ImpulseResponse Fil
ter）で構成される。
【００１１】ＦＩＦＯメモリ２３は、ドロップ・アウト
補正部２２から出力されるディジタル映像信号を書き込
みタイミング発生部３９の書き込みクロック生成部３３
から出力される書き込みクロックＷＣＫによって記憶
し、固定された読み出しクロックＲＣＫによってＤ／Ａ
変換部２５に出力する。ＦＩＦＯコントローラ２４はＦ
ＩＦＯメモリ２３の読み出し及び書き込みタイミングを
制御する。Ｄ／Ａ変換部２５はＦＩＦＯメモリ２３から
出力される映像信号をアナログ映像信号に変換する。こ
こで、読み出しクロックＲＣＫは４ｆｓｃ周波数と固定
され、書き込みクロックＷＣＫは４ｆｓｃ周波数でなさ
れる場合であって、映像信号の時間軸の変動成分を補正
することになる。
補正部２２から出力されるディジタル映像信号を書き込
みタイミング発生部３９の書き込みクロック生成部３３
から出力される書き込みクロックＷＣＫによって記憶
し、固定された読み出しクロックＲＣＫによってＤ／Ａ
変換部２５に出力する。ＦＩＦＯコントローラ２４はＦ
ＩＦＯメモリ２３の読み出し及び書き込みタイミングを
制御する。Ｄ／Ａ変換部２５はＦＩＦＯメモリ２３から
出力される映像信号をアナログ映像信号に変換する。こ
こで、読み出しクロックＲＣＫは４ｆｓｃ周波数と固定
され、書き込みクロックＷＣＫは４ｆｓｃ周波数でなさ
れる場合であって、映像信号の時間軸の変動成分を補正
することになる。
【００１２】このように構成された映像信号の時間軸補
正装置の一実施例の動作を説明する。ジッタ（JITTER）
を含むアナログ映像信号はＡ／Ｄ変換部２１で書き込み
クロック生成部３３から出力されるサンプリングクロッ
クＷＣＫに合わせてディジタル映像信号に変換された
後、外部から検出されたドロップ・アウト検出部信号Ｄ
ＯＤに基づいてドロップ・アウト補正部２２でドロップ
・アウト補正される。ドロップ・アウト補正部２２では
Ａ／Ｄ変換部２１から出力されるディジタル映像信号を
ドロップ・アウト補正するとともに約１Ｈ遅延させた
後、書き込みクロック生成部３３から出力される書き込
みクロックＷＣＫに同期してＦＩＦＯコントローラ２４
の制御によってＦＩＦＯメモリ２３に記憶する。ＦＩＦ
Ｏメモリ２３に記憶されたディジタル映像信号は、固定
された読み出しクロックＲＣＫによりＦＩＦＯコントロ
ーラ２４の制御を受けて読み出された後、Ｄ／Ａ変換部
２５で読み出しクロックＲＣＫにより時間軸補正された
アナログ映像信号に変換される。
正装置の一実施例の動作を説明する。ジッタ（JITTER）
を含むアナログ映像信号はＡ／Ｄ変換部２１で書き込み
クロック生成部３３から出力されるサンプリングクロッ
クＷＣＫに合わせてディジタル映像信号に変換された
後、外部から検出されたドロップ・アウト検出部信号Ｄ
ＯＤに基づいてドロップ・アウト補正部２２でドロップ
・アウト補正される。ドロップ・アウト補正部２２では
Ａ／Ｄ変換部２１から出力されるディジタル映像信号を
ドロップ・アウト補正するとともに約１Ｈ遅延させた
後、書き込みクロック生成部３３から出力される書き込
みクロックＷＣＫに同期してＦＩＦＯコントローラ２４
の制御によってＦＩＦＯメモリ２３に記憶する。ＦＩＦ
Ｏメモリ２３に記憶されたディジタル映像信号は、固定
された読み出しクロックＲＣＫによりＦＩＦＯコントロ
ーラ２４の制御を受けて読み出された後、Ｄ／Ａ変換部
２５で読み出しクロックＲＣＫにより時間軸補正された
アナログ映像信号に変換される。
【００１３】一方、Ａ／Ｄ変換部２１から出力されるデ
ィジタル映像信号は、水平同期位相誤差検出部２７に入
力されて水平同期とサンプリングクロックＷＣＫとの位
相誤差が検出され、同時に１Ｈ間の差異が求められて水
平同期区間の時間が一定の範囲以内にあることを判定す
る制御信号ＨＥＧＯＯＤを出力し、この制御信号ＨＥＧ
ＯＯＤはスイッチング部３１の選択制御信号として供給
され、ループフィルター３０のクリア信号として供給さ
れる。なお、Ａ／Ｄ変換部２１から出力されたディジタ
ル映像信号は同期分離部２８に供給されて垂直同期信号
Ｖと水平同期信号Ｈに分離され、分離された垂直同期信
号Ｖは位相誤差検出部２９の選択制御信号として供給さ
れる。なお、同期分離部２８では水平同期信号の下降エ
ッジから一定の時間後に色副搬送波が始まることを知ら
せるタイミング信号ＳＣＰＴを出力し、このタイミング
信号ＳＣＰＴを色副搬送波位相誤差検出部２６に供給す
る。
ィジタル映像信号は、水平同期位相誤差検出部２７に入
力されて水平同期とサンプリングクロックＷＣＫとの位
相誤差が検出され、同時に１Ｈ間の差異が求められて水
平同期区間の時間が一定の範囲以内にあることを判定す
る制御信号ＨＥＧＯＯＤを出力し、この制御信号ＨＥＧ
ＯＯＤはスイッチング部３１の選択制御信号として供給
され、ループフィルター３０のクリア信号として供給さ
れる。なお、Ａ／Ｄ変換部２１から出力されたディジタ
ル映像信号は同期分離部２８に供給されて垂直同期信号
Ｖと水平同期信号Ｈに分離され、分離された垂直同期信
号Ｖは位相誤差検出部２９の選択制御信号として供給さ
れる。なお、同期分離部２８では水平同期信号の下降エ
ッジから一定の時間後に色副搬送波が始まることを知ら
せるタイミング信号ＳＣＰＴを出力し、このタイミング
信号ＳＣＰＴを色副搬送波位相誤差検出部２６に供給す
る。
【００１４】さらに、色副搬送波位相誤差検出部２６で
はＡ／Ｄ変換部２１から出力されるディジタル映像信号
と同期分離部２８から出力されるタイミング信号ＳＣＰ
Ｔを用いて映像信号とサンプリングクロックＷＣＫとの
位相誤差を検出する。即ち、同期分離部２８からタイミ
ング信号ＳＣＰＴを受けて４ｆｓｃのサンプリングクロ
ックＷＣＫを４分周したクロックで映像信号の色副搬送
波とサンプリングクロックＷＣＫとの位相差θのサイン
成分ｓｉｎθを色副搬送波区間で６周期分を平均して求
め、この４分周されたクロックと９０度の位相差を有す
るクロック、即ち４ｆｓｃのサンプリングクロックＷＣ
Ｋを４分周したクロックと９０度位相差を有するクロッ
クで映像信号の色副搬送波とサンプリングクロックとの
位相差θのコサイン成分ｃｏｓθを色副搬送波区間で６
周期分を平均して求めた後、位相差θを計算して位相誤
差検出部２９に提供する。
はＡ／Ｄ変換部２１から出力されるディジタル映像信号
と同期分離部２８から出力されるタイミング信号ＳＣＰ
Ｔを用いて映像信号とサンプリングクロックＷＣＫとの
位相誤差を検出する。即ち、同期分離部２８からタイミ
ング信号ＳＣＰＴを受けて４ｆｓｃのサンプリングクロ
ックＷＣＫを４分周したクロックで映像信号の色副搬送
波とサンプリングクロックＷＣＫとの位相差θのサイン
成分ｓｉｎθを色副搬送波区間で６周期分を平均して求
め、この４分周されたクロックと９０度の位相差を有す
るクロック、即ち４ｆｓｃのサンプリングクロックＷＣ
Ｋを４分周したクロックと９０度位相差を有するクロッ
クで映像信号の色副搬送波とサンプリングクロックとの
位相差θのコサイン成分ｃｏｓθを色副搬送波区間で６
周期分を平均して求めた後、位相差θを計算して位相誤
差検出部２９に提供する。
【００１５】図３ではサンプリングクロックと色副搬送
波との位相関係を示すが、図３（ａ）ではサンプリング
クロックＷＣＫの位相が遅れる時のサインサンプルＳと
コサインサンプルＣの位相関係を示し、図３（ｂ）では
サンプリングクロックＷＣＫの位相が速い時のサインサ
ンプルＳとコサインサンプルＣとの位相関係を示す。
波との位相関係を示すが、図３（ａ）ではサンプリング
クロックＷＣＫの位相が遅れる時のサインサンプルＳと
コサインサンプルＣの位相関係を示し、図３（ｂ）では
サンプリングクロックＷＣＫの位相が速い時のサインサ
ンプルＳとコサインサンプルＣとの位相関係を示す。
【００１６】位相誤差検出部２９の一方の入力は色副搬
送波位相誤差検出部２６から出力される値、他方の入力
は‘０’であり、同期分離部２８で分離された垂直同期
信号Ｖを２入力の選択制御信号として使用する。従っ
て、位相誤差検出部２９では垂直同期信号Ｖが入力され
る間には、色副搬送波が存在しないから色副搬送波によ
る位相誤差検出が不可能なので、‘０’入力を選択して
位相誤差を‘０’値と出力する。なお、位相誤差の検出
部２９では垂直同期信号Ｖが入力されない区間では色副
搬送波位相誤差検出部２６から出力される誤差値を選択
して出力する。
送波位相誤差検出部２６から出力される値、他方の入力
は‘０’であり、同期分離部２８で分離された垂直同期
信号Ｖを２入力の選択制御信号として使用する。従っ
て、位相誤差検出部２９では垂直同期信号Ｖが入力され
る間には、色副搬送波が存在しないから色副搬送波によ
る位相誤差検出が不可能なので、‘０’入力を選択して
位相誤差を‘０’値と出力する。なお、位相誤差の検出
部２９では垂直同期信号Ｖが入力されない区間では色副
搬送波位相誤差検出部２６から出力される誤差値を選択
して出力する。
【００１７】位相誤差検出部２９から出力された信号
は、ループフィルター３０とスイッチング部３１の一方
入力となり、ループフィルター３０では位相誤差検出部
２９から入力された位相誤差の低周波成分を充分な利得
で増幅してスイッチング部３１の他方入力とし、スイッ
チング部３１では水平同期位相誤差検出部２７から出力
される制御信号ＨＲＧＯＯＤに基づいてスイッチングす
る。即ち、水平同期位相誤差検出部２７では連続したラ
イン間の位相誤差が一定値以上に大きくなって色副搬送
波による位相誤差検出範囲、即ち±１８０゜外れた場合
を指示する制御信号ＨＥＧＯＯＤを出力し、この制御信
号ＨＥＧＯＯＤが色副搬送波による位相誤差検出範囲、
即ち±１８０゜外れた場合を指示する信号として入力さ
れる時、スイッチング部３１は利得が小さくなるよう
に、ループフィルター３０を通っていない位相誤差検出
部２９から出力される信号を選択してそのまま出力し、
同時に制御信号ＨＥＧＯＯＤに基づいてループフィルタ
ー３０をクリアさせる。しかしながら、制御信号ＨＥＧ
ＯＯＤが連続したライン間の位相誤差が一定の値以下に
色副搬送波による位相誤差の検出が可能であることを指
示する信号として入力される時、スイッチング部３１は
位相誤差の低周波成分を充分な利得で増加させたループ
フィルター３０から出力される信号を選択して出力す
る。このように水平同期位相誤差検出部２７から出力さ
れる制御信号ＨＥＧＯＯＤによりスイッチング部３１で
選択されて出力される誤差検出信号は、タイミング発振
部３２に入力されることにより完全な位相同期ループが
形成されるようにする。
は、ループフィルター３０とスイッチング部３１の一方
入力となり、ループフィルター３０では位相誤差検出部
２９から入力された位相誤差の低周波成分を充分な利得
で増幅してスイッチング部３１の他方入力とし、スイッ
チング部３１では水平同期位相誤差検出部２７から出力
される制御信号ＨＲＧＯＯＤに基づいてスイッチングす
る。即ち、水平同期位相誤差検出部２７では連続したラ
イン間の位相誤差が一定値以上に大きくなって色副搬送
波による位相誤差検出範囲、即ち±１８０゜外れた場合
を指示する制御信号ＨＥＧＯＯＤを出力し、この制御信
号ＨＥＧＯＯＤが色副搬送波による位相誤差検出範囲、
即ち±１８０゜外れた場合を指示する信号として入力さ
れる時、スイッチング部３１は利得が小さくなるよう
に、ループフィルター３０を通っていない位相誤差検出
部２９から出力される信号を選択してそのまま出力し、
同時に制御信号ＨＥＧＯＯＤに基づいてループフィルタ
ー３０をクリアさせる。しかしながら、制御信号ＨＥＧ
ＯＯＤが連続したライン間の位相誤差が一定の値以下に
色副搬送波による位相誤差の検出が可能であることを指
示する信号として入力される時、スイッチング部３１は
位相誤差の低周波成分を充分な利得で増加させたループ
フィルター３０から出力される信号を選択して出力す
る。このように水平同期位相誤差検出部２７から出力さ
れる制御信号ＨＥＧＯＯＤによりスイッチング部３１で
選択されて出力される誤差検出信号は、タイミング発振
部３２に入力されることにより完全な位相同期ループが
形成されるようにする。
【００１８】タイミング発振部３２ではスイッチング部
３１から出力された位相誤差検出信号値に該当する周波
数の変換を実行して書き込みクロック生成部３３に出力
し、書き込みクロック生成部３３ではタイミング発振部
３２のタイミング制御により４ｆｓｃの書き込みクロッ
クＷＣＫを発生させてＡ／Ｄ変換部２１及びＦＩＦＯメ
モリ２３に供給する。このように、書き込みクロックＷ
ＣＫを生成して使用し、読み出しクロックＲＣＫを４ｆ
ｓｃと固定させて使用する本発明による映像信号の時間
軸補正装置では、入力アナログ映像信号に含まれたジッ
タ（JITTER）が抑圧される。
３１から出力された位相誤差検出信号値に該当する周波
数の変換を実行して書き込みクロック生成部３３に出力
し、書き込みクロック生成部３３ではタイミング発振部
３２のタイミング制御により４ｆｓｃの書き込みクロッ
クＷＣＫを発生させてＡ／Ｄ変換部２１及びＦＩＦＯメ
モリ２３に供給する。このように、書き込みクロックＷ
ＣＫを生成して使用し、読み出しクロックＲＣＫを４ｆ
ｓｃと固定させて使用する本発明による映像信号の時間
軸補正装置では、入力アナログ映像信号に含まれたジッ
タ（JITTER）が抑圧される。
【００１９】なお、一つのライン内に存在する速度誤差
を無くするための本発明による映像信号の時間軸補正装
置の他の実施例は、本発明による時間軸補正装置の一実
施例にＦＩＦＯコントローラ２４の制御によって同期分
離部２８から出力される水平同期信号Ｈと位相誤差検出
部２９から出力される信号に基づいて速度誤差を補償
し、読み出しクロックＲＣＫを変調してＦＩＦＯメモリ
に出力する読み出しタイミング発生部４０をさらに含ん
で構成され、映像信号の速度誤差を補償できるようにし
たものである。
を無くするための本発明による映像信号の時間軸補正装
置の他の実施例は、本発明による時間軸補正装置の一実
施例にＦＩＦＯコントローラ２４の制御によって同期分
離部２８から出力される水平同期信号Ｈと位相誤差検出
部２９から出力される信号に基づいて速度誤差を補償
し、読み出しクロックＲＣＫを変調してＦＩＦＯメモリ
に出力する読み出しタイミング発生部４０をさらに含ん
で構成され、映像信号の速度誤差を補償できるようにし
たものである。
【００２０】即ち、本発明による映像信号の時間軸補正
装置の他の実施例は、図２に示すように、Ａ／Ｄ変換部
２１、ドロップ・アウト補正部２２、ＦＩＦＯメモリ２
３、ＦＩＦＯコントローラ２４、Ｄ／Ａ変換部２５、書
き込みタイミング発生部３９、及び読み出しタイミング
発生部４０で構成され、各構成要素は本発明による映像
信号の時間軸補正装置の一実施例と同一に構成され、速
度誤差を補償できるようにするものであり、残留ジッタ
（JITTER）を除去する方法として読み出しクロックＲＣ
Ｋも変調させる方法を使用する。
装置の他の実施例は、図２に示すように、Ａ／Ｄ変換部
２１、ドロップ・アウト補正部２２、ＦＩＦＯメモリ２
３、ＦＩＦＯコントローラ２４、Ｄ／Ａ変換部２５、書
き込みタイミング発生部３９、及び読み出しタイミング
発生部４０で構成され、各構成要素は本発明による映像
信号の時間軸補正装置の一実施例と同一に構成され、速
度誤差を補償できるようにするものであり、残留ジッタ
（JITTER）を除去する方法として読み出しクロックＲＣ
Ｋも変調させる方法を使用する。
【００２１】ここで、読み出しタイミング発生部４０は
同期分離部２８から出力される水平同期信号Ｈに基づい
て位相誤差検出部２９から出力される１Ｈ以前の位相誤
差を記憶するラッチ部３４と、ラッチ３４部より出力さ
れる１Ｈ以前の位相誤差から位相誤差検出部２９より出
力される現在の位相誤差を減算する減算器３５と、ＦＩ
ＦＯコントローラ２４の制御によって減算器３５から出
力される信号をラッチしてライン間位相誤差を記憶する
ラッチ部３６と、ラッチ部３６から出力される信号に基
づいて周波数変換を実行して読み出しクロックタイミン
グを提供するディジタルタイミング発振部３７と、ディ
ジタルタイミング発振部３７から出力される信号の制御
により読み出しクロックＲＣＫを発生して、ＦＩＦＯメ
モリ２３の読み出しクロックとして出力し且つＤ／Ａ変
換部２５のサンプリングクロックとして出力する読み出
しクロック生成部３８とで構成される。
同期分離部２８から出力される水平同期信号Ｈに基づい
て位相誤差検出部２９から出力される１Ｈ以前の位相誤
差を記憶するラッチ部３４と、ラッチ３４部より出力さ
れる１Ｈ以前の位相誤差から位相誤差検出部２９より出
力される現在の位相誤差を減算する減算器３５と、ＦＩ
ＦＯコントローラ２４の制御によって減算器３５から出
力される信号をラッチしてライン間位相誤差を記憶する
ラッチ部３６と、ラッチ部３６から出力される信号に基
づいて周波数変換を実行して読み出しクロックタイミン
グを提供するディジタルタイミング発振部３７と、ディ
ジタルタイミング発振部３７から出力される信号の制御
により読み出しクロックＲＣＫを発生して、ＦＩＦＯメ
モリ２３の読み出しクロックとして出力し且つＤ／Ａ変
換部２５のサンプリングクロックとして出力する読み出
しクロック生成部３８とで構成される。
【００２２】このように構成される映像信号の時間軸補
正装置の他の実施例の動作を読み出しタイミング発生部
４０を中心として説明する。位相誤差検出部２９の出力
が残留ジッタ（JITTER）を示しているので、１Ｈ間隔で
残留ジッタ（JITTER）を求めると、一つのライン内に存
在するジッタ（JITTER）変化が分かる。即ち、ラッチ部
３４が同期分離部２８から出力される水平同期信号Ｈを
入力として１Ｈ前の位相誤差検出部２９の出力をラッチ
し、このラッチされた１Ｈ前の位相誤差から現在の位相
誤差出力を減算器３５で減算した後、減算の結果をラッ
チ部３６に記憶する。ラッチ部３６ではＦＩＦＯコント
ローラ２４から出力されるタイミング制御信号ＲＭＬを
入力として減算器３５から出力される信号をラッチす
る。タイミング制御信号ＲＭＬはＦＩＦＯメモリ２３の
深さに関わるが、ＦＩＦＯメモリ２３に映像信号が入力
されて出力されるまでの遅延時間を考慮して発生される
信号である。ラッチ部３６から出力される信号はディジ
タルタイミング発振部３７に入力され、ディジタルタイ
ミング発振部３７ではラッチ部３６から入力された信号
値に該当する周波数変換を実行して読み出しクロック生
成部３８に出力し、読み出しクロック生成部３８ではデ
ィジタルタイミング発振部３７のタイミング制御により
読み出しクロックＲＣＫを発生させてＦＩＦＯメモリ２
３とＤ／Ａ変換部２５に供給する。
正装置の他の実施例の動作を読み出しタイミング発生部
４０を中心として説明する。位相誤差検出部２９の出力
が残留ジッタ（JITTER）を示しているので、１Ｈ間隔で
残留ジッタ（JITTER）を求めると、一つのライン内に存
在するジッタ（JITTER）変化が分かる。即ち、ラッチ部
３４が同期分離部２８から出力される水平同期信号Ｈを
入力として１Ｈ前の位相誤差検出部２９の出力をラッチ
し、このラッチされた１Ｈ前の位相誤差から現在の位相
誤差出力を減算器３５で減算した後、減算の結果をラッ
チ部３６に記憶する。ラッチ部３６ではＦＩＦＯコント
ローラ２４から出力されるタイミング制御信号ＲＭＬを
入力として減算器３５から出力される信号をラッチす
る。タイミング制御信号ＲＭＬはＦＩＦＯメモリ２３の
深さに関わるが、ＦＩＦＯメモリ２３に映像信号が入力
されて出力されるまでの遅延時間を考慮して発生される
信号である。ラッチ部３６から出力される信号はディジ
タルタイミング発振部３７に入力され、ディジタルタイ
ミング発振部３７ではラッチ部３６から入力された信号
値に該当する周波数変換を実行して読み出しクロック生
成部３８に出力し、読み出しクロック生成部３８ではデ
ィジタルタイミング発振部３７のタイミング制御により
読み出しクロックＲＣＫを発生させてＦＩＦＯメモリ２
３とＤ／Ａ変換部２５に供給する。
【００２３】このように読み出しクロックＲＣＫを変調
するに当たり、１Ｈ以前の位相誤差値から現在の位相誤
差値を減算してディジタルタイミング発振部３７を駆動
させる理由は、読み出しクロックＲＣＫの場合に書き込
みクロックＷＣＫの場合とは反対に時間を考慮しなけれ
ばならないためである。即ち、図３（ａ）のように、色
副搬送波がサンプリングされた場合はサンプリングクロ
ックが映像信号の色副搬送波位相より遅れ、図３（ｂ）
のように、色副搬送波がサンプリングされた場合はサン
プリングクロックが映像信号の色副搬送波位相より進む
場合に該当する。従って、位相誤差を書き込みクロック
ＷＣＫの立場で正さなければならないので、図３（ａ）
のように正（＋）の位相検出時、サンプリングクロック
周波数が速くなるようにして位相を合わせるべきであ
り、図３（ｂ）のように負（−）の位相検出時、サンプ
リングクロック周波数が遅れるようにして位相を合わせ
るべきである。しかし、既に図３（ａ）、（ｂ）のよう
にサンプリングされてＦＩＦＯメモリ２３に記憶された
映像信号を固定クロックで読み出せば、残留ジッタ（JI
TTER）はそのまま存在する。従って、図３（ａ）の場合
には、読み出しクロックＲＣＫを遅らせようにしてＤ／
Ａ変換部２５に出力してこそ残留ジッタ（JITTER）を除
去する方向になり、図３（ｂ）の場合には読み出しクロ
ックＲＣＫを速くなるようにしてＤ／Ａ変換部２５に出
力してこそ残留ジッタ（JITTER）を除去める方向にな
る。
するに当たり、１Ｈ以前の位相誤差値から現在の位相誤
差値を減算してディジタルタイミング発振部３７を駆動
させる理由は、読み出しクロックＲＣＫの場合に書き込
みクロックＷＣＫの場合とは反対に時間を考慮しなけれ
ばならないためである。即ち、図３（ａ）のように、色
副搬送波がサンプリングされた場合はサンプリングクロ
ックが映像信号の色副搬送波位相より遅れ、図３（ｂ）
のように、色副搬送波がサンプリングされた場合はサン
プリングクロックが映像信号の色副搬送波位相より進む
場合に該当する。従って、位相誤差を書き込みクロック
ＷＣＫの立場で正さなければならないので、図３（ａ）
のように正（＋）の位相検出時、サンプリングクロック
周波数が速くなるようにして位相を合わせるべきであ
り、図３（ｂ）のように負（−）の位相検出時、サンプ
リングクロック周波数が遅れるようにして位相を合わせ
るべきである。しかし、既に図３（ａ）、（ｂ）のよう
にサンプリングされてＦＩＦＯメモリ２３に記憶された
映像信号を固定クロックで読み出せば、残留ジッタ（JI
TTER）はそのまま存在する。従って、図３（ａ）の場合
には、読み出しクロックＲＣＫを遅らせようにしてＤ／
Ａ変換部２５に出力してこそ残留ジッタ（JITTER）を除
去する方向になり、図３（ｂ）の場合には読み出しクロ
ックＲＣＫを速くなるようにしてＤ／Ａ変換部２５に出
力してこそ残留ジッタ（JITTER）を除去める方向にな
る。
【００２４】本発明による映像信号の時間軸補正装置の
一実施例と他の実施例を構成する要素の細部構成及び動
作を図面とともに説明する。図２の色副搬送波位相誤差
検出部２６は図４に示すように、同期分離部２８から出
力されるタイミング信号ＳＣＰＴとＡ／Ｄ変換部２１の
サンプリングクロックから順次遅延した第１及び第２サ
イン及びコサインサンプルパルス信号（ＴＳＩＮＰ、Ｔ
ＳＩＮＭ、ＴＣＯＳＰ、ＴＣＯＳＭ）を発生するパルス
検出部４１と、パルス検出部４１から出力される第１及
び第２サイン及びコサインサンプルパルス信号（ＴＳＩ
ＮＰ、ＴＳＩＮＭ、ＴＣＯＳＰ、ＴＣＯＳＭ）を演算し
てサイン及びコサインの位相差を求め、Ａ／Ｄ変換部２
１から出力されるディジタル色副搬送波とサンプリング
クロック間の位相誤差θを発生する位相誤差検出部４２
とで構成される。
一実施例と他の実施例を構成する要素の細部構成及び動
作を図面とともに説明する。図２の色副搬送波位相誤差
検出部２６は図４に示すように、同期分離部２８から出
力されるタイミング信号ＳＣＰＴとＡ／Ｄ変換部２１の
サンプリングクロックから順次遅延した第１及び第２サ
イン及びコサインサンプルパルス信号（ＴＳＩＮＰ、Ｔ
ＳＩＮＭ、ＴＣＯＳＰ、ＴＣＯＳＭ）を発生するパルス
検出部４１と、パルス検出部４１から出力される第１及
び第２サイン及びコサインサンプルパルス信号（ＴＳＩ
ＮＰ、ＴＳＩＮＭ、ＴＣＯＳＰ、ＴＣＯＳＭ）を演算し
てサイン及びコサインの位相差を求め、Ａ／Ｄ変換部２
１から出力されるディジタル色副搬送波とサンプリング
クロック間の位相誤差θを発生する位相誤差検出部４２
とで構成される。
【００２５】ここで、パルス検出部４１はＡ／Ｄ変換部
２１のサンプリングクロックＷＣＫを４分周して基準色
副搬送波信号ＴＳＰＵＬを発生する基準パルス発生器４
１１と、基準パルス発生器４１１から出力される基準色
副搬送波信号ＴＳＰＵＬを６周期毎にカウントするカウ
ンタ４１２と、カウンタ４１２から出力される信号と同
期分離部２８から出力されるタイミング信号ＳＣＰＴを
入力にして誤差を検出する区間を示す区間パルス信号Ｔ
ＳＷＩＮを出力するフリップフロップ４１３と、フリッ
プフロップ４１３から出力される区間パルス信号ＴＳＷ
ＩＮと基準パルス発生器４１１から出力される基準色副
搬送波信号ＴＳＰＵＬを論理積をとって、第１サインサ
ンプルパルス信号ＴＳＩＮＰを出力するＡＮＤゲート４
１４と、ＡＮＤゲート４１４から出力される第１サイン
サンプルパルス信号ＴＳＩＮＰを１クロック遅延させて
第１コサインサンプルパルス信号ＴＣＯＳＰを出力する
フリップフロップ４１５と、フリップフロップ４１５か
ら出力される第１コサインサンプルパルス信号ＴＣＯＳ
Ｐを１クロック遅延させて第２サインサンプルパルス信
号ＴＳＩＮＭを出力するフリップフロップ４１６と、フ
リップフロップ４１６から出力される第２サインサンプ
ルパルス信号ＴＳＩＮＭを１クロック遅延させて第２コ
サインサンプルパルス信号ＴＣＯＳＭを出力するフリッ
プフロップ４１７とで構成される。
２１のサンプリングクロックＷＣＫを４分周して基準色
副搬送波信号ＴＳＰＵＬを発生する基準パルス発生器４
１１と、基準パルス発生器４１１から出力される基準色
副搬送波信号ＴＳＰＵＬを６周期毎にカウントするカウ
ンタ４１２と、カウンタ４１２から出力される信号と同
期分離部２８から出力されるタイミング信号ＳＣＰＴを
入力にして誤差を検出する区間を示す区間パルス信号Ｔ
ＳＷＩＮを出力するフリップフロップ４１３と、フリッ
プフロップ４１３から出力される区間パルス信号ＴＳＷ
ＩＮと基準パルス発生器４１１から出力される基準色副
搬送波信号ＴＳＰＵＬを論理積をとって、第１サインサ
ンプルパルス信号ＴＳＩＮＰを出力するＡＮＤゲート４
１４と、ＡＮＤゲート４１４から出力される第１サイン
サンプルパルス信号ＴＳＩＮＰを１クロック遅延させて
第１コサインサンプルパルス信号ＴＣＯＳＰを出力する
フリップフロップ４１５と、フリップフロップ４１５か
ら出力される第１コサインサンプルパルス信号ＴＣＯＳ
Ｐを１クロック遅延させて第２サインサンプルパルス信
号ＴＳＩＮＭを出力するフリップフロップ４１６と、フ
リップフロップ４１６から出力される第２サインサンプ
ルパルス信号ＴＳＩＮＭを１クロック遅延させて第２コ
サインサンプルパルス信号ＴＣＯＳＭを出力するフリッ
プフロップ４１７とで構成される。
【００２６】なお、位相誤差検出部４２はパルス検出部
４１から出力される第１サインサンプルパルス信号ＴＳ
ＩＮＰに基づいてＡ／Ｄ変換部２１から出力されるディ
ジタル色副搬送波サインサンプルを記憶するレジスタ４
２１と、パルス検出部４１から出力される第１コサイン
サンプルパルス信号ＴＣＯＳＰに基づいてＡ／Ｄ変換部
２１から出力されるディジタル色副搬送波コサインサン
プルを記憶するレジスタ４２２と、パルス検出部４１か
ら出力される第２コサインサンプルパルス信号ＴＳＩＮ
Ｍに基づいてＡ／Ｄ変換部２１から出力されるディジタ
ル色副搬送波サインサンプルを記憶するレジスタ４２３
と、パルス検出部４１から出力される第２コサインサン
プルパルス信号ＴＣＯＳＭに基づいてＡ／Ｄ変換部２１
から出力されるディジタル色副搬送波コサインサンプル
を記憶するレジスタ４２４と、レジスタ４２１の出力か
らレジスタ４２３の出力を減算する減算器４２５と、レ
ジスタ４２２の出力からレジスタ４２４の出力を減算す
る減算器４２６と、減算器４２５の出力を一方入力とし
て加算する加算器４２７と、減算器４２６の出力を一方
入力として加算する加算器４２８と、加算器４２７の出
力を記憶し、加算器４２８の他方入力として加えるサイ
ンレジスタ４２９と、加算器４２８の出力を記憶し、加
算器４２８の他方入力として加えるコサインレジスタ４
３０と、サインレジスタ４２９の出力とコサインレジス
タ４３０の出力を除算してタンジェント値に変換する演
算部４３１と、演算部４３１の出力を用いて最終誤差値
θを計算して記憶する誤差値メモリ４３２とで構成され
る。
４１から出力される第１サインサンプルパルス信号ＴＳ
ＩＮＰに基づいてＡ／Ｄ変換部２１から出力されるディ
ジタル色副搬送波サインサンプルを記憶するレジスタ４
２１と、パルス検出部４１から出力される第１コサイン
サンプルパルス信号ＴＣＯＳＰに基づいてＡ／Ｄ変換部
２１から出力されるディジタル色副搬送波コサインサン
プルを記憶するレジスタ４２２と、パルス検出部４１か
ら出力される第２コサインサンプルパルス信号ＴＳＩＮ
Ｍに基づいてＡ／Ｄ変換部２１から出力されるディジタ
ル色副搬送波サインサンプルを記憶するレジスタ４２３
と、パルス検出部４１から出力される第２コサインサン
プルパルス信号ＴＣＯＳＭに基づいてＡ／Ｄ変換部２１
から出力されるディジタル色副搬送波コサインサンプル
を記憶するレジスタ４２４と、レジスタ４２１の出力か
らレジスタ４２３の出力を減算する減算器４２５と、レ
ジスタ４２２の出力からレジスタ４２４の出力を減算す
る減算器４２６と、減算器４２５の出力を一方入力とし
て加算する加算器４２７と、減算器４２６の出力を一方
入力として加算する加算器４２８と、加算器４２７の出
力を記憶し、加算器４２８の他方入力として加えるサイ
ンレジスタ４２９と、加算器４２８の出力を記憶し、加
算器４２８の他方入力として加えるコサインレジスタ４
３０と、サインレジスタ４２９の出力とコサインレジス
タ４３０の出力を除算してタンジェント値に変換する演
算部４３１と、演算部４３１の出力を用いて最終誤差値
θを計算して記憶する誤差値メモリ４３２とで構成され
る。
【００２７】このように構成される色副搬送波位相誤差
検出部２６の動作を図５を参照して説明する。図５
（ａ）は、Ａ／Ｄ変換部２１から出力されて入力される
ディジタル映像信号の色副搬送波区間で図５（ｂ）のよ
うなサンプリングクロックＷＣＫでサンプリングされた
サンプル点Ｃ１‐Ｃ１２、Ｓ１‐Ｓ１２を示し、図５
（ｂ）はサンプルクロックＷＣＫを示し、図５（ｃ）は
同期分離部２８から入力されるタイミング信号ＳＣＰＴ
を示す。
検出部２６の動作を図５を参照して説明する。図５
（ａ）は、Ａ／Ｄ変換部２１から出力されて入力される
ディジタル映像信号の色副搬送波区間で図５（ｂ）のよ
うなサンプリングクロックＷＣＫでサンプリングされた
サンプル点Ｃ１‐Ｃ１２、Ｓ１‐Ｓ１２を示し、図５
（ｂ）はサンプルクロックＷＣＫを示し、図５（ｃ）は
同期分離部２８から入力されるタイミング信号ＳＣＰＴ
を示す。
【００２８】このようなサンプリングクロック（図５
（ｂ））とタイミング信号（図５（ｃ））は、パルス検
出部４１に入力されて４個のサンプルパルス、即ち第１
及び第２サイン及びコサインサンプルパルス信号（ＴＳ
ＩＮＰ、ＴＳＩＮＭ、ＴＣＯＳＰ、ＴＣＯＳＭ）を発生
させる。先ず、サンプリングクロックＷＣＫ（図５
（ｂ））は、基準パルス発生器４１１に入力されてサン
プリングクロック（ＷＣＫ：４ｆｓｃ）を４分周した形
態の基準色副搬送波信号ＴＳＰＵＬを図５（ｄ）に示す
ように作る。この基準色副搬送波信号ＴＳＰＵＬ（図５
（ｄ））はＡＮＤゲート４１４に供給される一方、カウ
ンタ４１２に供給されて６個のカウント毎に１パルスが
出力され、このカウンタ４１２のカウントの結果はフリ
ップフロップ４１３のＫ入力端に供給される。
（ｂ））とタイミング信号（図５（ｃ））は、パルス検
出部４１に入力されて４個のサンプルパルス、即ち第１
及び第２サイン及びコサインサンプルパルス信号（ＴＳ
ＩＮＰ、ＴＳＩＮＭ、ＴＣＯＳＰ、ＴＣＯＳＭ）を発生
させる。先ず、サンプリングクロックＷＣＫ（図５
（ｂ））は、基準パルス発生器４１１に入力されてサン
プリングクロック（ＷＣＫ：４ｆｓｃ）を４分周した形
態の基準色副搬送波信号ＴＳＰＵＬを図５（ｄ）に示す
ように作る。この基準色副搬送波信号ＴＳＰＵＬ（図５
（ｄ））はＡＮＤゲート４１４に供給される一方、カウ
ンタ４１２に供給されて６個のカウント毎に１パルスが
出力され、このカウンタ４１２のカウントの結果はフリ
ップフロップ４１３のＫ入力端に供給される。
【００２９】フリップフロップ４１３のＪ入力端には図
５（ｃ）のように水平同期信号の下降エッジから一定の
クロック数をカウントして色副搬送波が始まることを知
らせるタイミング信号ＳＣＰＴが入力されるので、この
タイミング信号ＳＣＰＴ（図５（ｃ））が入力されると
き、フリップフロップ４１３の出力ＴＳＷＩＮは図５
（ｅ）のようにハイ状態となり、以後には基準色副搬送
波信号ＴＳＰＵＬ（図５（ｄ））のパルスが６個入力さ
れる瞬間、カウンタ４１２の出力によりロー状態にな
る。フリップフロップ４１３の出力がハイになる間、基
準色副搬送波ＴＳＰＵＬ（図５（ｄ））が入力される
と、この基準色副搬送波信号ＴＳＰＵＬ（図５（ｄ））
はＡＮＤゲート４１４で第１サインサンプルパルス信号
ＴＳＩＮＰとして図５（ｆ）のように出力される。即
ち、色副搬送波位相誤差検出区間のパルス、即ちフリッ
プフロップ４１３の出力ＴＳＷＩＮがハイである間の６
個の基準色副搬送波信号ＴＳＰＵＬのパルスが第１サイ
ンサンプルパルス信号ＴＳＩＮＰとして出力されるもの
である。
５（ｃ）のように水平同期信号の下降エッジから一定の
クロック数をカウントして色副搬送波が始まることを知
らせるタイミング信号ＳＣＰＴが入力されるので、この
タイミング信号ＳＣＰＴ（図５（ｃ））が入力されると
き、フリップフロップ４１３の出力ＴＳＷＩＮは図５
（ｅ）のようにハイ状態となり、以後には基準色副搬送
波信号ＴＳＰＵＬ（図５（ｄ））のパルスが６個入力さ
れる瞬間、カウンタ４１２の出力によりロー状態にな
る。フリップフロップ４１３の出力がハイになる間、基
準色副搬送波ＴＳＰＵＬ（図５（ｄ））が入力される
と、この基準色副搬送波信号ＴＳＰＵＬ（図５（ｄ））
はＡＮＤゲート４１４で第１サインサンプルパルス信号
ＴＳＩＮＰとして図５（ｆ）のように出力される。即
ち、色副搬送波位相誤差検出区間のパルス、即ちフリッ
プフロップ４１３の出力ＴＳＷＩＮがハイである間の６
個の基準色副搬送波信号ＴＳＰＵＬのパルスが第１サイ
ンサンプルパルス信号ＴＳＩＮＰとして出力されるもの
である。
【００３０】この第１サインサンプルパルス信号（ＴＳ
ＩＮＰ）（図５（ｆ））はフリップフロップ４１５に入
力されてサンプリングクロックＷＣＫの１クロックだけ
遅延されて図５（ｇ）のような第１コサインサンプルパ
ルス信号ＴＳＣＯＰとして出力される。フリップフロッ
プから出力される第１コサインサンプルパルス信号は再
びフリップフロップ４１６に入力されて、サンプリング
クロックＷＣＫの１クロックだけ遅延されて第２サイン
サンプルパルス信号ＴＳＩＮＭとして出力される。フリ
ップフロップ４１６から出力される第２サインサンプル
パルス信号ＴＳＩＮＭはフリップフロップ４１７に入力
されてサンプリングクロックＷＣＫの１クロックだけ遅
延されて第２コサインサンプルパルス信号ＴＣＯＳＭと
して出力される。
ＩＮＰ）（図５（ｆ））はフリップフロップ４１５に入
力されてサンプリングクロックＷＣＫの１クロックだけ
遅延されて図５（ｇ）のような第１コサインサンプルパ
ルス信号ＴＳＣＯＰとして出力される。フリップフロッ
プから出力される第１コサインサンプルパルス信号は再
びフリップフロップ４１６に入力されて、サンプリング
クロックＷＣＫの１クロックだけ遅延されて第２サイン
サンプルパルス信号ＴＳＩＮＭとして出力される。フリ
ップフロップ４１６から出力される第２サインサンプル
パルス信号ＴＳＩＮＭはフリップフロップ４１７に入力
されてサンプリングクロックＷＣＫの１クロックだけ遅
延されて第２コサインサンプルパルス信号ＴＣＯＳＭと
して出力される。
【００３１】このようにパルス検出部４１から出力され
る４個のサンプルパルス、即ち第１及び第２サイン及び
コサインサンプルパルス信号（ＴＳＩＮＰ、ＴＳＩＮ
Ｍ、ＴＣＯＳＰ、ＴＣＯＳＭ）は位相誤差検出部４２の
レジスタ４２１、４２２、４２３、４２４に各々記憶制
御信号として入力される。即ち、レジスタ４２１は図５
（ｆ）のような第１サインサンプルパルス信号（ＴＳＩ
ＮＰ）が入力されるタイミングで入力される図５（ａ）
のディジタル色副搬送波サインサンプルＳ１を記憶する
ことになり、レジスタ４２２は図５（ｇ）のような第１
コサインサンプルパルス信号ＴＣＯＳＰが入力されるタ
イミングで入力される第５（ａ）のディジタル色副搬送
波コサインサンプルＣ１を記憶することになり、レジス
タ４２３は第２サインサンプルパルス信号ＴＳＩＮＭが
入力されるタイミングで入力される図５（ａ）のディジ
タル色副搬送波サインサンプルＳ２を記憶することにな
り、レジスタ４２４は第２コサインサンプルパルス信号
ＴＣＯＳＭが入力されるタイミングで入力される第５
（ａ）のディジタル色副搬送波コサインサンプルＣ２を
記憶することになる。
る４個のサンプルパルス、即ち第１及び第２サイン及び
コサインサンプルパルス信号（ＴＳＩＮＰ、ＴＳＩＮ
Ｍ、ＴＣＯＳＰ、ＴＣＯＳＭ）は位相誤差検出部４２の
レジスタ４２１、４２２、４２３、４２４に各々記憶制
御信号として入力される。即ち、レジスタ４２１は図５
（ｆ）のような第１サインサンプルパルス信号（ＴＳＩ
ＮＰ）が入力されるタイミングで入力される図５（ａ）
のディジタル色副搬送波サインサンプルＳ１を記憶する
ことになり、レジスタ４２２は図５（ｇ）のような第１
コサインサンプルパルス信号ＴＣＯＳＰが入力されるタ
イミングで入力される第５（ａ）のディジタル色副搬送
波コサインサンプルＣ１を記憶することになり、レジス
タ４２３は第２サインサンプルパルス信号ＴＳＩＮＭが
入力されるタイミングで入力される図５（ａ）のディジ
タル色副搬送波サインサンプルＳ２を記憶することにな
り、レジスタ４２４は第２コサインサンプルパルス信号
ＴＣＯＳＭが入力されるタイミングで入力される第５
（ａ）のディジタル色副搬送波コサインサンプルＣ２を
記憶することになる。
【００３２】このような動作はサンプルパルスが入力さ
れる毎に繰り返し行われて、その後のサンプル値Ｓ３‐
Ｓ１２、Ｃ３‐Ｃ１２も順次記憶される。このようにレ
ジスタ４２１に記憶されたサインサンプルＳ１とレジス
タ４２３に記憶されたサインサンプルＳ２は減算器４２
５で減算され（Ｓ１‐Ｓ２）、減算の結果は加算器４２
７で初期値が‘０’であるサインレジスタ４２９の出力
と加算されてｓｉｎθ、サインレジスタ４２９に記憶さ
れる。その後から入力されるサインサンプルＳ３、Ｓ４
に対しても減算器４２５による減算Ｓ３‐Ｓ４が行わ
れ、この減算結果は加算器４２７でサインレジスタ４２
９の出力ｓｉｎθ＝Ｓｉ‐Ｓ２と加算され、加算された
結果（Ｓ１‐Ｓ２）＋（Ｓ３‐Ｓ４）は再びサインレジ
スタ４２９に記憶される。こうした動作が残りのサイン
サンプル（Ｓ５‐Ｓ１２）に対しても同一に行われるの
で、サインレジスタ４２９から最終出力される値ｓｉｎ
θは、 ｓｉｎθ＝（Ｓ１‐Ｓ２）＋（Ｓ３‐Ｓ４）＋（Ｓ５‐
Ｓ６）＋（Ｓ７‐Ｓ８）＋（Ｓ９‐Ｓ１０）＋（Ｓ１１
‐Ｓ１２） となる。
れる毎に繰り返し行われて、その後のサンプル値Ｓ３‐
Ｓ１２、Ｃ３‐Ｃ１２も順次記憶される。このようにレ
ジスタ４２１に記憶されたサインサンプルＳ１とレジス
タ４２３に記憶されたサインサンプルＳ２は減算器４２
５で減算され（Ｓ１‐Ｓ２）、減算の結果は加算器４２
７で初期値が‘０’であるサインレジスタ４２９の出力
と加算されてｓｉｎθ、サインレジスタ４２９に記憶さ
れる。その後から入力されるサインサンプルＳ３、Ｓ４
に対しても減算器４２５による減算Ｓ３‐Ｓ４が行わ
れ、この減算結果は加算器４２７でサインレジスタ４２
９の出力ｓｉｎθ＝Ｓｉ‐Ｓ２と加算され、加算された
結果（Ｓ１‐Ｓ２）＋（Ｓ３‐Ｓ４）は再びサインレジ
スタ４２９に記憶される。こうした動作が残りのサイン
サンプル（Ｓ５‐Ｓ１２）に対しても同一に行われるの
で、サインレジスタ４２９から最終出力される値ｓｉｎ
θは、 ｓｉｎθ＝（Ｓ１‐Ｓ２）＋（Ｓ３‐Ｓ４）＋（Ｓ５‐
Ｓ６）＋（Ｓ７‐Ｓ８）＋（Ｓ９‐Ｓ１０）＋（Ｓ１１
‐Ｓ１２） となる。
【００３３】なお、レジスタ４２２に記憶されたコサイ
ンサンプルＣ１とレジスタ４２４に記憶されたコサイン
サンプルＣ２は減算器４２６で減算され（Ｃ１‐Ｃ
２）、その減算結果は加算器４２８で初期値が‘０’で
あるコサインレジスタ４３０の出力と加算されてｃｏｓ
θ、コサインレジスタ４３０に記憶される。その後から
入力されるコサインサンプルＣ３、Ｃ４に対しても減算
器４２６によって減算Ｃ３‐Ｃ４が行われ、この減算結
果は加算器４２８でコサインレジスタ４３０の出力ｃｏ
ｓθ＝Ｃ１‐Ｃ２と加算され、加算された結果（Ｃ１‐
Ｃ２）＋（Ｃ３‐Ｃ４）は再びコサインレジスタ４３０
に記憶される。こうした動作が残りのコサインサンプル
Ｃ５‐Ｃ１２に対しても同様にして行われるので、コサ
インレジスタ４３０から最終的に出力される値ｃｏｓθ
は、 ｃｏｓθ＝（Ｃ１‐Ｃ２）＋（Ｃ３‐Ｃ４）＋（Ｃ５‐
Ｃ６）＋（Ｃ７‐Ｃ８）＋（Ｃ９‐Ｃ１０）＋（Ｃ１１
‐Ｃ１２） となる。
ンサンプルＣ１とレジスタ４２４に記憶されたコサイン
サンプルＣ２は減算器４２６で減算され（Ｃ１‐Ｃ
２）、その減算結果は加算器４２８で初期値が‘０’で
あるコサインレジスタ４３０の出力と加算されてｃｏｓ
θ、コサインレジスタ４３０に記憶される。その後から
入力されるコサインサンプルＣ３、Ｃ４に対しても減算
器４２６によって減算Ｃ３‐Ｃ４が行われ、この減算結
果は加算器４２８でコサインレジスタ４３０の出力ｃｏ
ｓθ＝Ｃ１‐Ｃ２と加算され、加算された結果（Ｃ１‐
Ｃ２）＋（Ｃ３‐Ｃ４）は再びコサインレジスタ４３０
に記憶される。こうした動作が残りのコサインサンプル
Ｃ５‐Ｃ１２に対しても同様にして行われるので、コサ
インレジスタ４３０から最終的に出力される値ｃｏｓθ
は、 ｃｏｓθ＝（Ｃ１‐Ｃ２）＋（Ｃ３‐Ｃ４）＋（Ｃ５‐
Ｃ６）＋（Ｃ７‐Ｃ８）＋（Ｃ９‐Ｃ１０）＋（Ｃ１１
‐Ｃ１２） となる。
【００３４】このようにしてサインレジスタ４２９とコ
サインレジスタ４３０から出力されるサイン誤差値ｓｉ
ｎθとコサイン誤差値ｃｏｓθは、演算部４３１で除算
されてタンジェント値ｔａｎθ＝ｓｉｎθ／ｃｏｓθに
変換され、変換されたタンジェント値は誤差値メモリ４
３２に入力される。誤差値メモリ４３２は演算部４３１
から出力されるタンジェント値ｔａｎθに与える入力に
対してアークタンジェント計算された値を記憶するＲＯ
Ｍである。誤差メモリは、入力される値に該当する最終
誤差値θを出力することになる。このように色副搬送波
位相誤差検出部２６から出力される誤差値は、位相誤差
検出部２９に入力される。
サインレジスタ４３０から出力されるサイン誤差値ｓｉ
ｎθとコサイン誤差値ｃｏｓθは、演算部４３１で除算
されてタンジェント値ｔａｎθ＝ｓｉｎθ／ｃｏｓθに
変換され、変換されたタンジェント値は誤差値メモリ４
３２に入力される。誤差値メモリ４３２は演算部４３１
から出力されるタンジェント値ｔａｎθに与える入力に
対してアークタンジェント計算された値を記憶するＲＯ
Ｍである。誤差メモリは、入力される値に該当する最終
誤差値θを出力することになる。このように色副搬送波
位相誤差検出部２６から出力される誤差値は、位相誤差
検出部２９に入力される。
【００３５】図２の水平同期位相誤差検出部２７は図６
に示すように、Ａ／Ｄ変換部２１から出力されるディジ
タル映像信号に対して水平同期信号の低域フィルター処
理を行う水平同期低域フィルター６１と、水平同期低域
フィルター６１から出力される信号を入力として受けて
水平同期位相誤差を検出し、その誤差が許容範囲内であ
るかどうかを判断して制御信号ＨＥＧＯＯＤを出力する
誤差判断部６２とで構成される。ここで、水平同期低域
フィルター６１は５次有限インパルス応答フィルターで
構成される。
に示すように、Ａ／Ｄ変換部２１から出力されるディジ
タル映像信号に対して水平同期信号の低域フィルター処
理を行う水平同期低域フィルター６１と、水平同期低域
フィルター６１から出力される信号を入力として受けて
水平同期位相誤差を検出し、その誤差が許容範囲内であ
るかどうかを判断して制御信号ＨＥＧＯＯＤを出力する
誤差判断部６２とで構成される。ここで、水平同期低域
フィルター６１は５次有限インパルス応答フィルターで
構成される。
【００３６】即ち、水平同期低域フィルター６１はＡ／
Ｄ変換部２１から出力されるディジタル映像信号の水平
同期信号を記憶して遅延させるレジスタ６１０と、レジ
スタ６１０から出力される水平同期信号を記憶して遅延
させるレジスタ６１１と、レジスタ６１１から出力され
る水平同期信号を記憶して遅延させるレジスタ６１２
と、レジスタ６１２から出力される水平同期信号を記憶
して遅延させるレジスタ６１３と、Ａ／Ｄ変換部２１か
ら出力されるディジタル映像信号の水平同期信号に所定
の定数Ｋ１をかけるタップ係数部６１４と、レジスタ６
１０から出力される水平同期信号に所定の定数Ｋ２をか
けるタップ係数部６１５と、レジスタ６１１から出力さ
れる水平同期信号に所定の定数Ｋ３をかけるタップ係数
部６１６と、レジスタ６１２から出力される水平同期信
号に所定の定数Ｋ４をかけるタップ係数部６１７と、レ
ジスタ６１３から出力される水平同期信号に所定の定数
Ｋ４をかけるタップ係数部６１８と、タップ係数部６１
４、６１５、６１６、６１７、６１８から出力される信
号を加算して誤差判断部６２に出力する加算器６１９と
で構成される。
Ｄ変換部２１から出力されるディジタル映像信号の水平
同期信号を記憶して遅延させるレジスタ６１０と、レジ
スタ６１０から出力される水平同期信号を記憶して遅延
させるレジスタ６１１と、レジスタ６１１から出力され
る水平同期信号を記憶して遅延させるレジスタ６１２
と、レジスタ６１２から出力される水平同期信号を記憶
して遅延させるレジスタ６１３と、Ａ／Ｄ変換部２１か
ら出力されるディジタル映像信号の水平同期信号に所定
の定数Ｋ１をかけるタップ係数部６１４と、レジスタ６
１０から出力される水平同期信号に所定の定数Ｋ２をか
けるタップ係数部６１５と、レジスタ６１１から出力さ
れる水平同期信号に所定の定数Ｋ３をかけるタップ係数
部６１６と、レジスタ６１２から出力される水平同期信
号に所定の定数Ｋ４をかけるタップ係数部６１７と、レ
ジスタ６１３から出力される水平同期信号に所定の定数
Ｋ４をかけるタップ係数部６１８と、タップ係数部６１
４、６１５、６１６、６１７、６１８から出力される信
号を加算して誤差判断部６２に出力する加算器６１９と
で構成される。
【００３７】なお、誤差判断部６２は水平同期低域フィ
ルター６１から出力される信号を基準サンプル値と比較
する入力比較器６２１と、入力比較器６２１から出力さ
れる信号を許可信号として、水平同期低域フィルター６
１から出力される信号を記憶するレジスタ６２２と、入
力比較器６２１から出力される信号を許可信号にして、
レジスタ６２２から出力される信号を記憶するレジスタ
６２３と、レジスタ６２３の出力からレジスタ６２２の
出力を減算する減算器６２４と、減算器６２４の出力に
所定の定数Ｋをかける乗算器６２５と、入力比較器６２
１から出力される信号をカウントして水平同期位相定数
を検出する水平同期位相整数検出部６２７と、乗算器６
２５の出力と水平同期位相整数検出部６２７の出力を加
算して水平誤差を出力する加算器６２６と、加算器６２
６の出力を許容誤差の基準値と比較して出力される制御
信号ＨＥＧＯＯＤをスイッチング部３１とループフィル
ター３０に加える出力比較器６２８とで構成される。
ルター６１から出力される信号を基準サンプル値と比較
する入力比較器６２１と、入力比較器６２１から出力さ
れる信号を許可信号として、水平同期低域フィルター６
１から出力される信号を記憶するレジスタ６２２と、入
力比較器６２１から出力される信号を許可信号にして、
レジスタ６２２から出力される信号を記憶するレジスタ
６２３と、レジスタ６２３の出力からレジスタ６２２の
出力を減算する減算器６２４と、減算器６２４の出力に
所定の定数Ｋをかける乗算器６２５と、入力比較器６２
１から出力される信号をカウントして水平同期位相定数
を検出する水平同期位相整数検出部６２７と、乗算器６
２５の出力と水平同期位相整数検出部６２７の出力を加
算して水平誤差を出力する加算器６２６と、加算器６２
６の出力を許容誤差の基準値と比較して出力される制御
信号ＨＥＧＯＯＤをスイッチング部３１とループフィル
ター３０に加える出力比較器６２８とで構成される。
【００３８】このように構成される水平同期位相誤差検
出部２７の動作を図７を参照して説明する。正常的な
４．２ＭＨｚ帯域の映像信号は、水平同期信号の下降エ
ッジを時間幅からみたとき、１４０nsec±２０nsecとな
っているが、これをサンプリングクロック（ＷＣＫ：４
ｆｓｃ）でサンプリングすると、そのサンプリング点は
図７（ａ）及び（ｂ）のようになる。図７（ａ）及び
（ｂ）は、水平同期低域フィルター６１を通過させない
１Ｈ以前の下降エッジの波形と現在の下降エッジの波形
であり、この波形は４ｆｓｃでサンプリングされたサン
プリング点を示している。
出部２７の動作を図７を参照して説明する。正常的な
４．２ＭＨｚ帯域の映像信号は、水平同期信号の下降エ
ッジを時間幅からみたとき、１４０nsec±２０nsecとな
っているが、これをサンプリングクロック（ＷＣＫ：４
ｆｓｃ）でサンプリングすると、そのサンプリング点は
図７（ａ）及び（ｂ）のようになる。図７（ａ）及び
（ｂ）は、水平同期低域フィルター６１を通過させない
１Ｈ以前の下降エッジの波形と現在の下降エッジの波形
であり、この波形は４ｆｓｃでサンプリングされたサン
プリング点を示している。
【００３９】ここで、３２Ｄ（Decimal ）は水平同期信
号を検出するための基準値であって、この３２Ｄ値以下
の一番目のサンプルが１Ｈ以前に図７（ａ）でＨ１にサ
ンプリングされ、現在のサンプル値が図７（ｂ）のＨ２
にサンプリングされると、（Ｈ１‐Ｈ２）×Ｋ（Ｋ：整
数）と７０nsec以下の解像度により位相誤差を検出する
ことが出来る。しかしながら、水平同期信号の下降エッ
ジはサンプル数が少なく、雑音による影響を考慮して５
次有限インパルス応答フィルターで構成された低域通過
フィルター６１を通過させて、図７（ｂ）、（ｃ）に示
すように、水平同期信号の下降エッジでサンプル数を増
やした後、前記方法により基準レベル‘３２Ｄ’以下に
サンプリングされる一番目のサンプル値ＨＬ１、ＨＬ２
を使用して水平同期の少数誤差（７０nsec以下）を検出
する。
号を検出するための基準値であって、この３２Ｄ値以下
の一番目のサンプルが１Ｈ以前に図７（ａ）でＨ１にサ
ンプリングされ、現在のサンプル値が図７（ｂ）のＨ２
にサンプリングされると、（Ｈ１‐Ｈ２）×Ｋ（Ｋ：整
数）と７０nsec以下の解像度により位相誤差を検出する
ことが出来る。しかしながら、水平同期信号の下降エッ
ジはサンプル数が少なく、雑音による影響を考慮して５
次有限インパルス応答フィルターで構成された低域通過
フィルター６１を通過させて、図７（ｂ）、（ｃ）に示
すように、水平同期信号の下降エッジでサンプル数を増
やした後、前記方法により基準レベル‘３２Ｄ’以下に
サンプリングされる一番目のサンプル値ＨＬ１、ＨＬ２
を使用して水平同期の少数誤差（７０nsec以下）を検出
する。
【００４０】図７（ｃ）は水平同期低域フィルター６１
を通過させた１Ｈ以前の下降エッジの波形であり、図７
（ｄ）は水平同期低域フィルター６１を通過させた後の
現在の下降エッジの波形である。即ち、Ａ／Ｄ変換部２
１から出力されるディジタル映像信号をレジスタ６１
０、６１１、６１２、６１３を順次通過させてサンプル
単位で遅延処理し、入力されるディジタル映像信号と各
レジスタ６１０、６１１、６１２、６１３で遅延したサ
ンプルをタップ係数部６１４、６１５、６１６、６１
７、６１８で各々のタップ係数Ｋ１、Ｋ２、Ｋ３、Ｋ
４、Ｋ５をかけた後、加算器６１９で最終的に加算処理
した低域通過フィルター処理する。
を通過させた１Ｈ以前の下降エッジの波形であり、図７
（ｄ）は水平同期低域フィルター６１を通過させた後の
現在の下降エッジの波形である。即ち、Ａ／Ｄ変換部２
１から出力されるディジタル映像信号をレジスタ６１
０、６１１、６１２、６１３を順次通過させてサンプル
単位で遅延処理し、入力されるディジタル映像信号と各
レジスタ６１０、６１１、６１２、６１３で遅延したサ
ンプルをタップ係数部６１４、６１５、６１６、６１
７、６１８で各々のタップ係数Ｋ１、Ｋ２、Ｋ３、Ｋ
４、Ｋ５をかけた後、加算器６１９で最終的に加算処理
した低域通過フィルター処理する。
【００４１】低域通過フィルター６１で低域通過フィル
ター処理された水平同期信号サンプル値ＨＬＰＦは誤差
判断部６２の入力比較器６２１の一方の入力端Ａとレジ
スタ６２２とに入力される。入力比較器６２１では基準
値である３２Ｄ（Ｂ）と低域通過フィルター６１の加算
器６１９から出力されるサンプル値ＨＬＰＥ（Ａ）を互
いに比較して比較結果Ａ＜Ｂを出力し、その比較結果は
レジスタ６２２とレジスタ６２３の許可（enable）端子
に入力されると共に水平同期位相整数検出部６２７に入
力されてカウントアップさせる。
ター処理された水平同期信号サンプル値ＨＬＰＦは誤差
判断部６２の入力比較器６２１の一方の入力端Ａとレジ
スタ６２２とに入力される。入力比較器６２１では基準
値である３２Ｄ（Ｂ）と低域通過フィルター６１の加算
器６１９から出力されるサンプル値ＨＬＰＥ（Ａ）を互
いに比較して比較結果Ａ＜Ｂを出力し、その比較結果は
レジスタ６２２とレジスタ６２３の許可（enable）端子
に入力されると共に水平同期位相整数検出部６２７に入
力されてカウントアップさせる。
【００４２】即ち、入力比較器６２１では基準値である
３２Ｄ以下にサンプリングされる瞬間、これをレジスタ
６２２とレジスタ６２３に１Ｈ単位で記憶し、レジスタ
６２３より出力される信号Ｈ１からレジスタ６２２より
出力される信号Ｈ２を減算器６２４で減算し、乗算器６
２５で定数Ｋをかけた後、この値を水平同期位相誤差の
小数分ＨＦＲで加算器６２６に供給する。なお水平同期
位相整数検出部６２７では入力比較器６２１から出力さ
れる信号をカウントして７０nsec解像度を検出した整数
誤差ＨＩを加算器６２６に供給する。
３２Ｄ以下にサンプリングされる瞬間、これをレジスタ
６２２とレジスタ６２３に１Ｈ単位で記憶し、レジスタ
６２３より出力される信号Ｈ１からレジスタ６２２より
出力される信号Ｈ２を減算器６２４で減算し、乗算器６
２５で定数Ｋをかけた後、この値を水平同期位相誤差の
小数分ＨＦＲで加算器６２６に供給する。なお水平同期
位相整数検出部６２７では入力比較器６２１から出力さ
れる信号をカウントして７０nsec解像度を検出した整数
誤差ＨＩを加算器６２６に供給する。
【００４３】加算器６２６では乗算器６２５から出力さ
れる水平同期位相誤差小数分ＨＦＲに水平同期位相整数
検出部６２７から出力される定数誤差ＨＩを加算して水
平同期位相誤差ＨＥＲＲを求め、これを出力比較器６２
８の一方の入力端子（Ａ）に入力させる。出力比較器６
２８では加算器６２６から出力される水平同期位相誤差
ＨＥＲＲ（Ａ）と基準値である１４０nsec（Ｂ）とを比
較して水平同期位相誤差ＨＥＲＲが基準値１４０nsec以
下であれば、色副搬送波の位相誤差検出が可能であるこ
とを指示する制御信号ＨＥＧＯＯＤを出力する。出力比
較器６２８から出力される制御信号ＨＥＧＯＯＤはルー
プフィルター３０をクリアさせ、スイッチング部３１の
スイッチングを制御する。
れる水平同期位相誤差小数分ＨＦＲに水平同期位相整数
検出部６２７から出力される定数誤差ＨＩを加算して水
平同期位相誤差ＨＥＲＲを求め、これを出力比較器６２
８の一方の入力端子（Ａ）に入力させる。出力比較器６
２８では加算器６２６から出力される水平同期位相誤差
ＨＥＲＲ（Ａ）と基準値である１４０nsec（Ｂ）とを比
較して水平同期位相誤差ＨＥＲＲが基準値１４０nsec以
下であれば、色副搬送波の位相誤差検出が可能であるこ
とを指示する制御信号ＨＥＧＯＯＤを出力する。出力比
較器６２８から出力される制御信号ＨＥＧＯＯＤはルー
プフィルター３０をクリアさせ、スイッチング部３１の
スイッチングを制御する。
【００４４】図２のループフィルター３０は図８に示す
ように、位相誤差検出部２９から出力される信号に所定
の定数Ｋ６をかける乗算器８１と、位相誤差検出部２９
から出力される信号を一方入力として加算する加算器８
２と、水平同期位相誤差検出部２７から出力される制御
信号ＨＥＧＯＯＤに基づいてクリアされ、加算器８２の
出力を記憶して所定の時間遅延させ、加算器の他入力と
して出力するレジスタ８３と、乗算器８１の出力と加算
器８２の出力を加算する加算器８４と、加算器８４の出
力に所定の定数Ｋ７をかける乗算器８５と、加算器８４
の出力を一方入力として加算する加算器８６と、水平同
期位相誤差検出部２７から出力される制御信号ＨＥＧＯ
ＯＤに基づいてクリアされ、加算器８６の出力を記憶し
て所定の時間遅延させ、加算器８６の他方入力として加
えるレジスタ８７と、乗算器８５の出力と加算器８６の
出力を加算する加算器８８と、加算器８８の出力に所定
の定数Ｋ８をかけてスイッチング部３１に出力する乗算
器８９とで構成される。
ように、位相誤差検出部２９から出力される信号に所定
の定数Ｋ６をかける乗算器８１と、位相誤差検出部２９
から出力される信号を一方入力として加算する加算器８
２と、水平同期位相誤差検出部２７から出力される制御
信号ＨＥＧＯＯＤに基づいてクリアされ、加算器８２の
出力を記憶して所定の時間遅延させ、加算器の他入力と
して出力するレジスタ８３と、乗算器８１の出力と加算
器８２の出力を加算する加算器８４と、加算器８４の出
力に所定の定数Ｋ７をかける乗算器８５と、加算器８４
の出力を一方入力として加算する加算器８６と、水平同
期位相誤差検出部２７から出力される制御信号ＨＥＧＯ
ＯＤに基づいてクリアされ、加算器８６の出力を記憶し
て所定の時間遅延させ、加算器８６の他方入力として加
えるレジスタ８７と、乗算器８５の出力と加算器８６の
出力を加算する加算器８８と、加算器８８の出力に所定
の定数Ｋ８をかけてスイッチング部３１に出力する乗算
器８９とで構成される。
【００４５】このように構成されるループフィルター３
０の動作を図９とともに説明する。ループフィルター３
０の特性は図９に示すように、位相誤差伝達特性を有
し、入力位相誤差検出信号の低周波成分利得を高めて出
力する。即ち、加算器８２とレジスタ８３は入力信号の
遅延とフィードバックを実行し、この遅延及びフィード
バック加算された結果は、加算器８で乗算器８１の出力
と再び加算処理されてフィルター処理され、前段でフィ
ルター処理された結果は再び後段の加算器８６とレジス
タ８７とにより遅延とフィードバックがなされ、フィー
ドバックされた信号の加算結果は加算器８８で乗算器８
５の出力と再び加算処理されて出力端の乗算器８９で定
数Ｋ８とかけられ、かけられた結果を図９のような伝達
関数特性でフィルター処理された処理結果として出力す
ることになる。このように出力された位相誤差検出信号
はスイッチング部３１に入力され、水平同期位相誤差検
出部２７より出力される制御信号ＨＥＧＯＯＤによりス
イッチング部３１から出力された誤差検出信号がタイミ
ング発振部３２に入力されることにより、完全な位相同
期ループが形成されるようにして、垂直同期区間で色副
搬送波による位相誤差検出が正確になされない時にも同
期範囲を大きく外れないようにするものである。
０の動作を図９とともに説明する。ループフィルター３
０の特性は図９に示すように、位相誤差伝達特性を有
し、入力位相誤差検出信号の低周波成分利得を高めて出
力する。即ち、加算器８２とレジスタ８３は入力信号の
遅延とフィードバックを実行し、この遅延及びフィード
バック加算された結果は、加算器８で乗算器８１の出力
と再び加算処理されてフィルター処理され、前段でフィ
ルター処理された結果は再び後段の加算器８６とレジス
タ８７とにより遅延とフィードバックがなされ、フィー
ドバックされた信号の加算結果は加算器８８で乗算器８
５の出力と再び加算処理されて出力端の乗算器８９で定
数Ｋ８とかけられ、かけられた結果を図９のような伝達
関数特性でフィルター処理された処理結果として出力す
ることになる。このように出力された位相誤差検出信号
はスイッチング部３１に入力され、水平同期位相誤差検
出部２７より出力される制御信号ＨＥＧＯＯＤによりス
イッチング部３１から出力された誤差検出信号がタイミ
ング発振部３２に入力されることにより、完全な位相同
期ループが形成されるようにして、垂直同期区間で色副
搬送波による位相誤差検出が正確になされない時にも同
期範囲を大きく外れないようにするものである。
【００４６】図２のＦＩＦＯメモリ２３は図１０に示す
ように、書き込みクロック生成部３３から出力される書
き込みクロックＷＣＫとＦＩＦＯコントローラ２４から
出力される書き込みアドレスホールド信号ＷＨに基づい
て書き込みアドレスを発生させる書き込みアドレス発生
器１００と、書き込みアドレス発生器１００より出力さ
れる書き込みアドレスから書き込みアドレスの終了アド
レスを検出して書き込み終了検出信号ＷＤをＦＩＦＯコ
ントローラ２４に出力する書き込み終了検出部１０１
と、読み出し検出クロックＲＣＫとＦＩＦＯコントロー
ラ２４から出力される読み出しアドレスホールド信号Ｒ
Ｈに基づいて読み出しアドレスを発生させる読み出しア
ドレス発生器１０３と、読み出しアドレス発生器１０３
より出力される読み出しアドレスから読み出しアドレス
の終了アドレスを検出して読み出し終了検出信号ＲＤを
ＦＩＦＯコントローラ２４に出力する読み出し終了検出
部１０４と、及び書き込みアドレス発生器１００から出
力される書き込みアドレスに応じてドロップ・アウト補
正部２２から出力されるディジタル映像信号を書き込
み、読み出しアドレス発生器１０３から出力される読み
出しアドレスに応じて読み出す１ＨＲＡＭ１０２とで構
成される。ここで、読み出しクロックＲＣＫは本発明に
よる映像信号の時間軸補正装置の一実施例の場合には固
定された読み出しクロックになり、本発明による映像信
号の時間軸補正装置の他の実施例の場合には読み出しタ
イミング発生部４０の読み出しクロック生成部３８から
出力される読み出しクロックになる。
ように、書き込みクロック生成部３３から出力される書
き込みクロックＷＣＫとＦＩＦＯコントローラ２４から
出力される書き込みアドレスホールド信号ＷＨに基づい
て書き込みアドレスを発生させる書き込みアドレス発生
器１００と、書き込みアドレス発生器１００より出力さ
れる書き込みアドレスから書き込みアドレスの終了アド
レスを検出して書き込み終了検出信号ＷＤをＦＩＦＯコ
ントローラ２４に出力する書き込み終了検出部１０１
と、読み出し検出クロックＲＣＫとＦＩＦＯコントロー
ラ２４から出力される読み出しアドレスホールド信号Ｒ
Ｈに基づいて読み出しアドレスを発生させる読み出しア
ドレス発生器１０３と、読み出しアドレス発生器１０３
より出力される読み出しアドレスから読み出しアドレス
の終了アドレスを検出して読み出し終了検出信号ＲＤを
ＦＩＦＯコントローラ２４に出力する読み出し終了検出
部１０４と、及び書き込みアドレス発生器１００から出
力される書き込みアドレスに応じてドロップ・アウト補
正部２２から出力されるディジタル映像信号を書き込
み、読み出しアドレス発生器１０３から出力される読み
出しアドレスに応じて読み出す１ＨＲＡＭ１０２とで構
成される。ここで、読み出しクロックＲＣＫは本発明に
よる映像信号の時間軸補正装置の一実施例の場合には固
定された読み出しクロックになり、本発明による映像信
号の時間軸補正装置の他の実施例の場合には読み出しタ
イミング発生部４０の読み出しクロック生成部３８から
出力される読み出しクロックになる。
【００４７】このように構成されるＦＩＦＯメモリ２３
の動作を説明する。書き込みアドレス発生器１００でＦ
ＩＦＯコントローラ２４から出力される書き込みリセッ
ト信号ＷＳにより書き込みアドレスが‘０’に初期化さ
れ、以後には書き込みクロックＷＣＫ毎に書き込みアド
レスを１ずつ増加させて１ＨＲＡＭ１０２に入力される
ディジタル映像データの該当の書き込みアドレスを供給
することにより、１ＨＲＡＭ１０２に映像データが記憶
されることが出来るようにする。なお、書き込みアドレ
ス発生器１００ではＦＩＦＯコントローラ２４から書き
込みアドレスホールド信号ＷＨが入力されると、書き込
みクロックＷＣＫが入力されてもアドレスの増加を中止
する。この際、書き込み終了検出部１０１では書き込み
アドレス発生器１００の出力より１ＨＲＡＭ１０２の書
き込みアドレスの終了アドレス（Write End of Addres
s）が検出されると、書き込み終了検出信号ＷＤをＦＩ
ＦＯコントローラ２４に出力する。このように、書き込
み終了アドレス以後には、書き込みアドレス発生部１０
０は再び‘０’となり、書き込みクロックＷＣＫ毎に書
き込みアドレスの増加を繰り返す。
の動作を説明する。書き込みアドレス発生器１００でＦ
ＩＦＯコントローラ２４から出力される書き込みリセッ
ト信号ＷＳにより書き込みアドレスが‘０’に初期化さ
れ、以後には書き込みクロックＷＣＫ毎に書き込みアド
レスを１ずつ増加させて１ＨＲＡＭ１０２に入力される
ディジタル映像データの該当の書き込みアドレスを供給
することにより、１ＨＲＡＭ１０２に映像データが記憶
されることが出来るようにする。なお、書き込みアドレ
ス発生器１００ではＦＩＦＯコントローラ２４から書き
込みアドレスホールド信号ＷＨが入力されると、書き込
みクロックＷＣＫが入力されてもアドレスの増加を中止
する。この際、書き込み終了検出部１０１では書き込み
アドレス発生器１００の出力より１ＨＲＡＭ１０２の書
き込みアドレスの終了アドレス（Write End of Addres
s）が検出されると、書き込み終了検出信号ＷＤをＦＩ
ＦＯコントローラ２４に出力する。このように、書き込
み終了アドレス以後には、書き込みアドレス発生部１０
０は再び‘０’となり、書き込みクロックＷＣＫ毎に書
き込みアドレスの増加を繰り返す。
【００４８】一方、読み出しアドレス発生器１０３で
は、ＦＩＦＯコントローラ２４から出力される読み出し
リセット信号ＲＳにより読み出しアドレスが‘０’に初
期化され、以後には読み出しクロックＲＣＫが入力され
るとき毎に読み出しアドレスを１ずつ増加させて１ＨＲ
ＡＭ１０２に出力データの該当の読み出しアドレスを供
給することにより、１ＨＲＡＭ１０２に記憶された映像
データが出力されるようにする。なお、読み出しアドレ
ス発生器１０３でＦＩＦＯコントローラ２４から読み出
しアドレスホールド信号ＲＨが入力されると、読み出し
クロックＲＣＫが入力されても読み出しアドレスの増加
を中止する。この時、読み出し終了検出部１０４では読
み出しアドレス発生器１０３の出力から１ＨＲＭＡ１０
２の読み出しアドレスの終了アドレス（Read End of Ad
ress）が検出されると、読み出し終了検出信号ＲＤをＦ
ＩＦＯコントローラ２４に出力する。このように読み出
し終了アドレス以後には、読み出しアドレス発生部１０
３は再び‘０’となり、読み出しクロックＲＣＫ毎に読
み出しアドレスの増加を繰り返す。
は、ＦＩＦＯコントローラ２４から出力される読み出し
リセット信号ＲＳにより読み出しアドレスが‘０’に初
期化され、以後には読み出しクロックＲＣＫが入力され
るとき毎に読み出しアドレスを１ずつ増加させて１ＨＲ
ＡＭ１０２に出力データの該当の読み出しアドレスを供
給することにより、１ＨＲＡＭ１０２に記憶された映像
データが出力されるようにする。なお、読み出しアドレ
ス発生器１０３でＦＩＦＯコントローラ２４から読み出
しアドレスホールド信号ＲＨが入力されると、読み出し
クロックＲＣＫが入力されても読み出しアドレスの増加
を中止する。この時、読み出し終了検出部１０４では読
み出しアドレス発生器１０３の出力から１ＨＲＭＡ１０
２の読み出しアドレスの終了アドレス（Read End of Ad
ress）が検出されると、読み出し終了検出信号ＲＤをＦ
ＩＦＯコントローラ２４に出力する。このように読み出
し終了アドレス以後には、読み出しアドレス発生部１０
３は再び‘０’となり、読み出しクロックＲＣＫ毎に読
み出しアドレスの増加を繰り返す。
【００４９】ＦＩＦＯメモリ２３の動作を制御する本発
明による映像信号の時間軸補正装置の一実施例のＦＩＦ
Ｏコントローラ２４は図１１に示すように、書き込み終
了検出部１０１から出力される書き込み終了検出信号Ｗ
Ｄを入力にしてアップカウントをするアップカウンタ１
１１と、読み出し終了検出部１０４から出力される読み
出し終了検出信号ＲＤを許可信号にしてアップカウンタ
１１１から出力される信号を記憶するレジスタ１１２
と、レジスタ１１２から出力される信号が‘０’になる
とき、書き込みリセット信号ＷＳをＦＩＦＯメモリ２３
に出力するオーバーフロー検出部１１４と、オーバーフ
ロー検出部１１４から出力される書き込みリセット信号
ＷＳを０．５Ｈ遅延させた読み出しリセット信号ＲＳを
ＦＩＦＯメモリ２３に出力する遅延部１１５と、レジス
タ１１２から出力される信号を該当の基準値と比較する
比較器１１６と、レジスタ１１２から出力される信号を
該当の基準値と比較する比較器１１７と、比較器１１６
の出力信号と垂直同期信号の論理積をとって書き込みア
ドレスホールド信号ＷＨをＦＩＦＯメモリ２３に出力す
るＡＮＤゲート１１８と、比較器１１７の出力信号と垂
直同期信号との論理積をとって読み出しアドレスホール
ド信号ＲＨをＦＩＦＯメモリ２３に出力するＡＮＤゲー
ト１１９とで構成される。ＦＩＦＯメモリ２３の動作を
制御する本発明による映像信号の時間軸補正装置の他の
実施例のＦＩＦＯコントローラ２４は、図１１に示すよ
うに、本発明による映像信号の時間軸補正装置の一実施
例のＦＩＦＯコントローラ２４にダウンカウンタ１１３
を含んで構成される。
明による映像信号の時間軸補正装置の一実施例のＦＩＦ
Ｏコントローラ２４は図１１に示すように、書き込み終
了検出部１０１から出力される書き込み終了検出信号Ｗ
Ｄを入力にしてアップカウントをするアップカウンタ１
１１と、読み出し終了検出部１０４から出力される読み
出し終了検出信号ＲＤを許可信号にしてアップカウンタ
１１１から出力される信号を記憶するレジスタ１１２
と、レジスタ１１２から出力される信号が‘０’になる
とき、書き込みリセット信号ＷＳをＦＩＦＯメモリ２３
に出力するオーバーフロー検出部１１４と、オーバーフ
ロー検出部１１４から出力される書き込みリセット信号
ＷＳを０．５Ｈ遅延させた読み出しリセット信号ＲＳを
ＦＩＦＯメモリ２３に出力する遅延部１１５と、レジス
タ１１２から出力される信号を該当の基準値と比較する
比較器１１６と、レジスタ１１２から出力される信号を
該当の基準値と比較する比較器１１７と、比較器１１６
の出力信号と垂直同期信号の論理積をとって書き込みア
ドレスホールド信号ＷＨをＦＩＦＯメモリ２３に出力す
るＡＮＤゲート１１８と、比較器１１７の出力信号と垂
直同期信号との論理積をとって読み出しアドレスホール
ド信号ＲＨをＦＩＦＯメモリ２３に出力するＡＮＤゲー
ト１１９とで構成される。ＦＩＦＯメモリ２３の動作を
制御する本発明による映像信号の時間軸補正装置の他の
実施例のＦＩＦＯコントローラ２４は、図１１に示すよ
うに、本発明による映像信号の時間軸補正装置の一実施
例のＦＩＦＯコントローラ２４にダウンカウンタ１１３
を含んで構成される。
【００５０】即ち、ＦＩＦＯメモリ２３の動作を制御す
る本発明による映像信号の時間軸補正装置の他の実施例
のＦＩＦＯコントローラ２４は、書き込み終了検出部１
０１から出力される書き込み終了検出信号ＷＤを入力と
してアップカウントするアップカウンタ１１１と、読み
出し終了検出部１０４から出力される読み出し終了検出
信号ＲＤを許可信号にして、アップカウンタ１１１から
出力される信号を記憶するレジスタ１１２と、レジスタ
１１２から出力される信号をタウンカウントしてタイミ
ング制御信号ＲＭＬを読み出しタイミング発生部４０に
出力するタウンカウンタ１１３と、レジスタ１１２から
出力される信号が‘０’となるとき、書き込みリセット
信号ＷＳをＦＩＦＯメモリ２３に出力するオーバーフロ
ー検出部１１４と、オーバーフロー検出部１１４から出
力される書き込みリセット信号ＷＳを０．５Ｈ遅延させ
た読み出しリセット信号ＲＳをＦＩＦＯメモリ２３に出
力する遅延部１１５と、レジスタ１１２から出力される
信号を該当の基準値と比較する比較器１１６と、レジス
タ１１２から出力される信号を該当の基準値と比較する
比較器１１７と、比較器１１６の出力信号と垂直同期信
号を論理積して書き込みアドレスホールド信号ＷＨをＦ
ＩＦＯメモリ２３に出力するＡＮＤゲート１１８と、及
び比較器１１７の出力信号と垂直同期信号との論理積を
とって読み出しアドレスホールド信号ＲＨをＦＩＦＯメ
モリ２３に出力するＡＮＤゲート１１９とで構成され
る。
る本発明による映像信号の時間軸補正装置の他の実施例
のＦＩＦＯコントローラ２４は、書き込み終了検出部１
０１から出力される書き込み終了検出信号ＷＤを入力と
してアップカウントするアップカウンタ１１１と、読み
出し終了検出部１０４から出力される読み出し終了検出
信号ＲＤを許可信号にして、アップカウンタ１１１から
出力される信号を記憶するレジスタ１１２と、レジスタ
１１２から出力される信号をタウンカウントしてタイミ
ング制御信号ＲＭＬを読み出しタイミング発生部４０に
出力するタウンカウンタ１１３と、レジスタ１１２から
出力される信号が‘０’となるとき、書き込みリセット
信号ＷＳをＦＩＦＯメモリ２３に出力するオーバーフロ
ー検出部１１４と、オーバーフロー検出部１１４から出
力される書き込みリセット信号ＷＳを０．５Ｈ遅延させ
た読み出しリセット信号ＲＳをＦＩＦＯメモリ２３に出
力する遅延部１１５と、レジスタ１１２から出力される
信号を該当の基準値と比較する比較器１１６と、レジス
タ１１２から出力される信号を該当の基準値と比較する
比較器１１７と、比較器１１６の出力信号と垂直同期信
号を論理積して書き込みアドレスホールド信号ＷＨをＦ
ＩＦＯメモリ２３に出力するＡＮＤゲート１１８と、及
び比較器１１７の出力信号と垂直同期信号との論理積を
とって読み出しアドレスホールド信号ＲＨをＦＩＦＯメ
モリ２３に出力するＡＮＤゲート１１９とで構成され
る。
【００５１】このように構成されるＦＩＦＯコントロー
ラ２４の動作を説明する。アップカウンタ１１１では書
き込み終了検出部１０１から書き込み終了検出信号ＷＤ
が入力されるとき、‘０’にロードされてアップカウン
トを始め、カウント値は読み出し終了検出部１０４から
出力される読み出し終了検出信号ＲＤが入力されるにつ
れてレジスタ１１２にラッチされる。本発明による映像
信号の時間軸補正装置の他の実施例によるＦＩＦＯコン
トローラ２４の場合、レジスタ１１２にラッチされた値
はダウンカウンタ１１３に入力されてダウンカウントさ
れ、ダウンカウント値が‘０’になるとき、読み出しク
ロック変調のためのタイミング制御信号ＲＭＬ、即ち変
調ラッチ信号を読み出しタイミング発生部４０のラッチ
部３６に出力することにより、読み出しクロックの変調
タイミングを合わせることができるようにする。
ラ２４の動作を説明する。アップカウンタ１１１では書
き込み終了検出部１０１から書き込み終了検出信号ＷＤ
が入力されるとき、‘０’にロードされてアップカウン
トを始め、カウント値は読み出し終了検出部１０４から
出力される読み出し終了検出信号ＲＤが入力されるにつ
れてレジスタ１１２にラッチされる。本発明による映像
信号の時間軸補正装置の他の実施例によるＦＩＦＯコン
トローラ２４の場合、レジスタ１１２にラッチされた値
はダウンカウンタ１１３に入力されてダウンカウントさ
れ、ダウンカウント値が‘０’になるとき、読み出しク
ロック変調のためのタイミング制御信号ＲＭＬ、即ち変
調ラッチ信号を読み出しタイミング発生部４０のラッチ
部３６に出力することにより、読み出しクロックの変調
タイミングを合わせることができるようにする。
【００５２】なお、オーバーフロー検出部１１４ではレ
ジスタ１１２の出力値が‘０’に近いか１Ｈに近くなっ
てオーバーフローのおそれがある場合、書き込みアドレ
スリセット信号ＷＳをＦＩＦＯメモリ２３に出力する。
さらに書き込みアドレスリセット信号ＷＳを遅延部１１
５で０．５Ｈ遅延させて読み出しアドレスリセット信号
ＲＳを作ってＦＩＦＯメモリ２３に出力する。これによ
り、書き込み終了検出信号ＷＤと読み出し終了検出信号
ＲＤも０．５Ｈ間隔を保持する。
ジスタ１１２の出力値が‘０’に近いか１Ｈに近くなっ
てオーバーフローのおそれがある場合、書き込みアドレ
スリセット信号ＷＳをＦＩＦＯメモリ２３に出力する。
さらに書き込みアドレスリセット信号ＷＳを遅延部１１
５で０．５Ｈ遅延させて読み出しアドレスリセット信号
ＲＳを作ってＦＩＦＯメモリ２３に出力する。これによ
り、書き込み終了検出信号ＷＤと読み出し終了検出信号
ＲＤも０．５Ｈ間隔を保持する。
【００５３】なお、比較器１１６ではレジスタ１１２の
出力値を基準値３Ｈ／４と比較して書き込み終了検出信
号ＷＤと読み出し終了検出信号ＲＤの間隔が３Ｈ／４に
至ると、書き込みアドレスホールド信号ＷＨを出力し、
比較器１１６から出力される書き込みアドレスホールド
信号ＷＨは垂直同期信号が入力されるときＡＮＤゲート
１１８から出力されることにより、垂直同期区間のうち
はＦＩＦＯメモリ２３に出力される。
出力値を基準値３Ｈ／４と比較して書き込み終了検出信
号ＷＤと読み出し終了検出信号ＲＤの間隔が３Ｈ／４に
至ると、書き込みアドレスホールド信号ＷＨを出力し、
比較器１１６から出力される書き込みアドレスホールド
信号ＷＨは垂直同期信号が入力されるときＡＮＤゲート
１１８から出力されることにより、垂直同期区間のうち
はＦＩＦＯメモリ２３に出力される。
【００５４】なお、比較器１１７ではレジスタ１１２の
出力値を基準値１Ｈ／４と比較して書き込み終了検出信
号ＷＤと読み出し終了検出信号ＲＤの間隔が１Ｈ／４に
至ると、読み出しアドレスホールド信号ＲＨを出力し、
比較器１１７から出力される読み出しアドレスホールド
信号ＲＨは垂直同期信号が入力されるときＡＮＤゲート
１１９から出力されることにより、垂直同期区間のうち
はＦＩＦＯメモリ２３に出力される。
出力値を基準値１Ｈ／４と比較して書き込み終了検出信
号ＷＤと読み出し終了検出信号ＲＤの間隔が１Ｈ／４に
至ると、読み出しアドレスホールド信号ＲＨを出力し、
比較器１１７から出力される読み出しアドレスホールド
信号ＲＨは垂直同期信号が入力されるときＡＮＤゲート
１１９から出力されることにより、垂直同期区間のうち
はＦＩＦＯメモリ２３に出力される。
【００５５】書き込みアドレスホールド信号ＷＨもしく
は読み出しアドレスホールド信号ＲＨは図１０のＦＩＦ
Ｏメモリ２３の書き込みアドレス発生器１００と読み出
しアドレス発生器１０３に供給されて、書き込み終了検
出信号ＷＤと読み出し終了検出信号ＲＨの間隔が一定の
範囲、即ち、１Ｈ／４〜３Ｈ／４を保持できないとき
は、オーバーフロー検出部１１４から書き込みリセット
信号ＷＳと読み出しリセット信号ＲＳをＦＩＦＯメモリ
２３へ出力して初期化し、再びＦＩＦＯメモリ２３の制
御動作をすることとなる。
は読み出しアドレスホールド信号ＲＨは図１０のＦＩＦ
Ｏメモリ２３の書き込みアドレス発生器１００と読み出
しアドレス発生器１０３に供給されて、書き込み終了検
出信号ＷＤと読み出し終了検出信号ＲＨの間隔が一定の
範囲、即ち、１Ｈ／４〜３Ｈ／４を保持できないとき
は、オーバーフロー検出部１１４から書き込みリセット
信号ＷＳと読み出しリセット信号ＲＳをＦＩＦＯメモリ
２３へ出力して初期化し、再びＦＩＦＯメモリ２３の制
御動作をすることとなる。
【００５６】
【発明の効果】以上説明したように、本発明は映像信号
の色副搬送波に位相同期ループを構成して、色副搬送波
のない垂直同期区間に水平同期信号を用いる従来の装置
で水平同期信号から色副搬送波に釣り合う正確度で位相
誤差を検出しなければならないという難しさと、水平同
期と色副搬送波との位相差を考慮しなければならないと
いうハードウェーア上の複雑度を高利得ループフィルタ
ーへの切換及びクリア動作により改善し、読み出しクロ
ック変調を行って一つのライン内に発生した速度の誤差
をＦＩＦＯメモリで遅延した時間だけ正確な時間に読み
出しクロックの変調をすることにより、ディジタルタイ
ミング発振部の周波数変換特性で周波数変動が一つのラ
イン内に位相積分に当たる性質をそのまま用いて読み出
しクロック位相変調部を簡単にする効果がある。
の色副搬送波に位相同期ループを構成して、色副搬送波
のない垂直同期区間に水平同期信号を用いる従来の装置
で水平同期信号から色副搬送波に釣り合う正確度で位相
誤差を検出しなければならないという難しさと、水平同
期と色副搬送波との位相差を考慮しなければならないと
いうハードウェーア上の複雑度を高利得ループフィルタ
ーへの切換及びクリア動作により改善し、読み出しクロ
ック変調を行って一つのライン内に発生した速度の誤差
をＦＩＦＯメモリで遅延した時間だけ正確な時間に読み
出しクロックの変調をすることにより、ディジタルタイ
ミング発振部の周波数変換特性で周波数変動が一つのラ
イン内に位相積分に当たる性質をそのまま用いて読み出
しクロック位相変調部を簡単にする効果がある。
【図面の簡単な説明】
【図１】従来の映像信号の時間軸補正装置の構成図。
【図２】本発明による映像信号の時間軸補正装置の構成
図。
図。
【図３】サンプリングクロックと色副搬送波との位相関
係を示すタイミング図。
係を示すタイミング図。
【図４】図２の色副搬送波位相誤差検出部の細部構成
図。
図。
【図５】図４の各部分の信号波形図。
【図６】図２の水平同期位相誤差検出部の細部構成図。
【図７】図６の各部分の信号波形図。
【図８】図２のループフィルターの細部構成図。
【図９】図８のループフィルターによる位相誤差伝達の
特性を示す図。
特性を示す図。
【図１０】図２のＦＩＦＯメモリの細部構成図。
【図１１】図２のＦＩＦＯコントローラの細部構成図。
２１ Ａ／Ｄ変換部 ２２ ドロップ・アウト補正部 ２３ ＦＩＦＯメモリ ２４ ＦＩＦＯコントローラ ２５ Ｄ／Ａ変換部 ２６ 色副搬送波位相誤差検出部 ２７ 水平同期位相誤差検出部 ２８ 同期分離部 ２９ 位相誤差検出部 ３０ ループフィルター ３１ スイッチング部 ３２ タイミング発振部 ３３ 書き込みクロック生成部 ３４、３６ ラッチ部 ３５ 減算部 ３７ ディジタルタイミング発振部 ３８ 読み出しクロック生成部 ３９ 書き込みタイミング発生部 ４０ 読み出しタイミング発生部 ４１ パルス検出部 ４２ 位相誤差検出部 ６１ 水平同期低域フィルター ６２ 誤差判断部
Claims (28)
- 【請求項１】入力されるアナログ映像信号を色副搬送波
信号周波数の所定倍数のサンプリングクロックでディジ
タル変換するＡ／Ｄ変換部と、 前記Ａ／Ｄ変換部から出力されるディジタル映像信号の
ドロップ・アウトを補正するドロップ・アウト補正部
と、 前記Ａ／Ｄ変換部から出力されるディジタル映像信号の
水平同期位相誤差に応じて色副搬送波位相誤差をフィル
ター処理し、書き込みクロックを発生して前記Ａ／Ｄ変
換部のサンプリングクロックとして出力する書き込みタ
イミング発生部と、 前記ドロップ・アウト補正部から出力されるディジタル
映像信号を前記書き込みタイミング発生部から出力され
る書き込みクロックによって記憶し、読み出しクロック
によって出力するＦＩＦＯメモリと、 前記ＦＩＦＯメモリの読み出し及び書き込みタイミング
を制御するＦＩＦＯコントローラと、 前記ＦＩＦＯメモリから出力される映像信号をアナログ
映像信号に変換するＡ／Ｄ変換部と、 を備えたことを特徴とする映像信号の時間軸補正装置。 - 【請求項２】前記読み出しクロックは４ｆｓｃ周波数に
固定されることを特徴とする請求項１記載の時間軸補正
装置。 - 【請求項３】前記書き込みクロックは４ｆｓｃ周波数で
なされることを特徴とする請求項１記載の映像信号の時
間軸補正装置。 - 【請求項４】前記書き込みタイミング発生部は、 前記Ａ／Ｄ変換部から出力されるディジタル映像信号の
水平同期位相誤差を検出して連続する水平ライン間の誤
差が一定の範囲内にあることを指示する制御信号を出力
する水平同期位相誤差検出部と、 前記Ａ／Ｄ変換部から出力されるディジタル映像信号の
水平同期信号及び垂直同期信号を分離し、色副搬送波が
始まることを知らせるタイミング信号を発生する同期分
離部と、 前記同期分離部から出力されるタイミング信号を利用し
て前記Ａ／Ｄ変換部から出力されるディジタル映像信号
の色副搬送波とサンプリングクロックとの位相誤差を検
出する色副搬送波位相誤差検出部と、 前記同期分離部から出力される垂直同期信号に基づいて
垂直同期区間には‘０’を出力し、垂直同期以外の区間
には前記色副搬送波位相誤差検出部から出力される信号
を選択して出力する位相誤差検出部と、 前記水平同期位相誤差検出部から出力される制御信号に
基づいてクリアされ且つ前記位相誤差検出部から出力さ
れる信号をフィルター処理するループフィルターと、 前記水平同期位相誤差検出部から出力される制御信号に
基づいて前記位相誤差検出部とループフィルターから出
力される信号の中から一つを選択して出力するスイッチ
ング部と、 前記スイッチング部から出力される信号に基づいて周波
数の変換を行って書き込みクロックタイミングを提供す
るタイミング発振部と、 前記タイミング発振部から出力される信号の制御により
書き込みクロックを発生して、前記Ａ／Ｄ変換部のサン
プリングクロックとして出力し前記ＦＩＦＯメモリの書
き込みクロックとして出力する書き込みクロック生成部
と、 を備えたことを特徴とする請求項３記載の映像信号の時
間軸補正装置。 - 【請求項５】前記ＦＩＦＯコントローラの制御によっ
て、前記同期分離部から出力される水平同期信号と前記
位相誤差検出部から出力される信号に基づいて、速度誤
差を補償し読み出しクロックを変調して前記ＦＩＦＯメ
モリとＤ／Ａ変換部に出力する読み出しタイミング発生
部をさらに含んで構成されることを特徴とする請求項４
記載の映像信号の時間軸補正装置。 - 【請求項６】前記読み出しタイミング発生部は、 前記同期分離部から出力される水平同期信号に基づいて
前記位相誤差検出部から出力される１Ｈ以前の位相誤差
を記憶する第１ラッチ部と、 前記第１ラッチ部より出力される１Ｈ以前の位相誤差か
ら前記位相誤差検出部より出力される現在の位相誤差を
減算する減算器と、 前記ＦＩＦＯコントローラの制御によって前記減算器か
ら出力される信号をラッチしてライン間の位相誤差を記
憶する第２ラッチ部と、 前記第２ラッチ部から出力される信号に基づいて周波数
の変換を実行して読み出しクロックタイミングを提供す
るディジタルタイミング発振部と、 前記ディジタルタイミング発振部から出力される信号の
制御により読み出しクロックを発生して、前記ＦＩＦＯ
メモリの読み出しクロックとして出力し且つ前記Ｄ／Ａ
変換部のサンプリングクロックとして出力する読み出し
クロック生成部と、 を備えたことを特徴とする請求項５記載の映像信号の時
間軸補正装置。 - 【請求項７】前記ループフィルターは、無限インパルス
応答フィルター（infinite ImpulseResponse Filter）
で構成されることを特徴とする請求項４記載の映像信号
の時間軸補正装置。 - 【請求項８】前記ループフィルターは、無限インパルス
応答フィルターで構成されることを特徴とする請求項５
記載の映像信号の時間軸補正装置。 - 【請求項９】前記色副搬送波位相誤差検出部は、 前記同期分離部から出力されるタイミング信号と前記Ａ
／Ｄ変換部のサンプリングクロックから出力されるタイ
ミング信号と前記Ａ／Ｄ変換部のサンプリングクロック
から順次遅延した第１及び第２サイン及びコサインサン
プルパルス信号を発生するパルス検出部と、 前記パルス検出部から出力される第１及び第２サイン及
びコサインサンプルパルス信号を演算してサイン及びコ
サイン位相差を求め、前記Ａ／Ｄ変換部から出力される
ディジタル色副搬送波とサンプリングクロック間の最終
位相誤差を発生する位相誤差検出部と、 を備えたことを特徴とする請求項４記載の映像信号の時
間軸補正装置。 - 【請求項１０】前記パルス検出部は、 前記Ａ／Ｄ変換部のサンプリングクロックを４分周して
基準色副搬送波信号を発生する基準パルス発生器と、 前記基準パルス発生器から出力される基準色副搬送波信
号を６周期毎にカウントするカウンタと、 前記カウンタから出力される信号と前記同期分離部から
出力されるタイミング信号を入力として誤差を検出する
区間を示す区間パルス信号を出力する第１フリップフロ
ップと、 前記第１フリップフロップから出力される区間パルス信
号と前記基準パルス発生器から出力される基準色副搬送
波信号の論理積をとって第１サインサンプルパルス信号
を出力するＡＮＤゲートと、 前記ＡＮＤゲートから出力される第１サインサンプルパ
ルス信号を１クロック遅延させて第１コサインサンプル
パルス信号を出力する第２フリップフロップと、 前記第２フリップフロップから出力される第１コサイン
サンプルパルス信号を１クロック遅延させて第２サイン
サンプルパルス信号を出力する第３フリップフロップ
と、 前記第３フリップフロップから出力される第２サインサ
ンプルパルス信号を１クロック遅延させて第２コサイン
サンプルパルス信号を出力する第４フリップフロップ
と、 を備えたことを特徴とする請求項９記載の映像信号の時
間軸補正装置。 - 【請求項１１】前記位相誤差検出部は、 前記パルス検出部から出力される第１サインサンプルパ
ルス信号に基づいて前記Ａ／Ｄ変換部から出力されるデ
ィジタル色副搬送波サインサンプルを記憶する第１レジ
スタと、 前記パルス検出部から出力される第１コサインサンプル
パルス信号に基づいて前記Ａ／Ｄ変換部から出力される
ディジタル色副搬送波コサインサンプルを記憶する第２
レジスタと、 前記パルス検出部から出力される第２サインサンプルパ
ルス信号に基づいて前記Ａ／Ｄ変換部から出力されるデ
ィジタル色副搬送波サインサンプルを記憶する第３レジ
スタと、 前記パルス検出部から出力される第２コサインサンプル
パルス信号に基づいて前記Ａ／Ｄ変換部から出力される
ディジタル色副搬送波コサインサンプルを記憶する第４
レジスタと、 前記第１レジスタの出力から前記第３レジスタの出力を
減算する第１減算器と、 前記第２レジスタの出力から前記第４レジスタの出力を
減算する第２減算器と、 前記第１減算器の出力を一方入力として加算する第１加
算器と、 前記第２減算器の出力を一方入力として加算する第２加
算器と、 前記第１加算器の出力を記憶し、前記第１加算器の他方
入力として加えるサインレジスタと、 前記第２加算器の出力を記憶し、前記第２加算器の他方
入力として加えるコサインレジスタと、 前記サインレジスタの出力をコサインレジスタの出力で
除算してタンジェント値に変換する演算部と、 前記演算部の出力を用いて最終誤差値を計算し記憶する
誤差値メモリと、 を備えたことを特徴とする請求項９記載の映像信号の時
間軸補正装置。 - 【請求項１２】前記色副搬送波位相誤差検出部は、 前記同期分離部から出力されるタイミング信号と前記Ａ
／Ｄ変換部のサンプリングクロックから順次遅延した第
１及び第２サイン及びコサインサンプルパルス信号を発
生するパルス検出部と、 前記パルス検出部から出力される第１及び第２サイン及
びコサインサンプルパルス信号を演算してサイン及びコ
サイン位相差を求め、前記Ａ／Ｄ変換部から出力される
ディジタル色副搬送波とサンプリングクロック間の最終
位相誤差を発生する位相誤差検出部と、 を備えたことを特徴とする請求項５記載の映像信号の時
間軸補正装置。 - 【請求項１３】前記パルス検出部は、 前記Ａ／Ｄ変換部のサンプリングクロックを４分周して
基準色副搬送波信号を発生する基準パルス発生器と、 前記基準パルス発生器から出力される基準色副搬送波信
号を６周期毎にカウントするカウンタと、 前記カウンタから出力される信号と前記同期分離部から
出力されるタイミング信号を入力として誤差を検出する
区間を示す区間パルス信号を出力する第１フリップフロ
ップと、 前記第１フリップフロップから出力される区間パルス信
号と前記基準パルス発生器から出力される基準色副搬送
波信号の論理積をとって第１サインサンプルパルス信号
を出力するＡＮＤゲートと、 前記ＡＮＤゲートから出力される第１サインサンプルパ
ルス信号を１クロック遅延させて第１コサインサンプル
パルス信号を出力する第２フリップフロップと、 前記第２フリップフロップから出力される第１サインサ
ンプルパルス信号を１クロック遅延させて第２サインサ
ンプルパルス信号を出力する第３フリップフロップと、 前記第３フリップフロップから出力される第２サインサ
ンプルパルス信号を１クロック遅延させて第２コサイン
サンプルパルス信号を出力する第４フリップフロップ
と、 を備えたことを特徴とする請求項１２記載の映像信号の
時間軸補正装置。 - 【請求項１４】前記位相誤差検出部は、 前記パルス検出部から出力される第１サインサンプルパ
ルス信号に基づいて前記Ａ／Ｄ変換部から出力されるデ
ィジタル色副搬送波サインサンプルを記憶する第１レジ
スタと、 前記パルス検出部から出力される第１コサインサンプル
パルス信号に基づいて前記Ａ／Ｄ変換部から出力される
ディジタル色副搬送波コサインサンプルを記憶する第２
レジスタと、 前記パルス検出部から出力される第２サインサンプルパ
ルス信号に基づいて前記Ａ／Ｄ変換部から出力されるデ
ィジタル色副搬送波サインサンプルを記憶する第３レジ
スタと、 前記パルス検出部から出力される第２コサインサンプル
パルス信号に基づいて前記Ａ／Ｄ変換部から出力される
ディジタル色副搬送波コサインサンプルを記憶する第４
レジスタと、 前記第１レジスタの出力から前記第３レジスタの出力を
減算する第１減算器と、 前記第２レジスタの出力から前記第４レジスタの出力を
減算する第２減算器と、 前記第１減算器の出力を一方入力として加算する第１加
算器と、 前記第２減算器の出力を一方入力として加算する第２加
算器と、 前記第１加算器の出力を記憶し、前記第１加算器の他方
入力として加えるサインレジスタと、 前記第２加算器の出力を記憶し、前記第２加算器の他方
入力として加えるコサインレジスタと、 前記サインレジスタの出力をコサインレジスタの出力で
除算してタンジェント値に変換する演算部と、 前記演算部の出力を用いて最終誤差値を計算し記憶する
誤差値メモリと、 を備えたことを特徴とする請求項１２記載の映像信号の
時間軸補正装置。 - 【請求項１５】前記水平同期位相誤差検出部は、 前記Ａ／Ｄ変換部から出力されるディジタル映像信号に
対して水平同期信号の低域フィルター処理を行う水平同
期低域フィルターと、 前記水平同期低域フィルターから出力される信号を入力
として受けて水平同期位相誤差を検出し、その誤差が許
容範囲内であるか否かを判断して制御信号を出力する誤
差判断部と、 を備えたことを特徴とする請求項４記載の映像信号の時
間軸補正装置。 - 【請求項１６】前記水平同期低域フィルターは、５次有
限インパルス応答フィルターで構成されることを特徴と
する請求項１５記載の映像信号の時間軸補正装置。 - 【請求項１７】前記水平同期低域フィルターは、 前記Ａ／Ｄ変換部から出力されるディジタル映像信号の
水平同期信号を記憶して遅延させる第１レジスタと、 前記第１レジスタから出力される水平同期信号を記憶し
て遅延させる第２レジスタと、 前記第２レジスタから出力される水平同期信号を記憶し
て遅延させる第３レジスタと、 前記第３レジスタから出力される水平同期信号を記憶し
て遅延させる第４レジスタと、 前記Ａ／Ｄ変換部から出力されるディジタル映像信号の
水平同期信号に所定の定数をかける第１タップ係数部
と、 前記第１レジスタから出力される水平同期信号に所定の
定数をかける第２タップ係数部と、 前記第２レジスタから出力される水平同期信号に所定の
定数をかける第３タップ係数部と、 前記第３レジスタから出力される水平同期信号に所定の
定数をかける第４タップ係数部と、 前記第４レジスタから出力される水平同期信号に所定の
定数をかける第５タップ係数部と、 前記第１、第２、第３、第４、第５タップ係数部から出
力される信号を加算して前記誤差判断部に加える加算器
と、 を備えたことを特徴とする請求項１６記載の映像信号の
時間軸補正装置。 - 【請求項１８】前記誤差判断部は、 前記水平同期低域フィルターから出力される信号を基準
サンプル値と比較する入力比較器と、 前記入力比較器から出力される信号を許可信号として前
記水平同期低域フィルターから出力される信号を記憶す
る第１レジスタと、 前記入力比較器から出力される信号を許可（enable）信
号として前記第１レジスタから出力される信号を記憶す
る第２レジスタと、 前記第２レジスタの出力から前記第１レジスタの出力を
減算する減算器と、 前記減算器の出力に所定の定数をかける乗算器と、 前記入力比較器から出力される信号をカウントして水平
同期位相整数を検出する水平同期位相整数検出部と、 前記乗算器の出力と前記水平同期位相整数検出部の出力
を加算して水平誤差を出力する加算器と、 前記加算器の出力を許容誤差の基準値と比較して、出力
される制御信号を前記スイッチング部とループフィルタ
ーに加える出力比較器と、 を備えたことを特徴とする請求項１５記載の映像信号の
時間軸補正装置。 - 【請求項１９】前記水平同期位相誤差検出部は、 前記Ａ／Ｄ変換部から出力されるディジタル映像信号に
対して水平同期信号の低域フィルター処理を行う水平同
期低域フィルターと、及び前記水平同期低域フィルター
から出力される信号を入力として受けて水平同期位相誤
差を検出し、その誤差が許容範囲以内であるか否かを判
断して制御信号を出力する誤差判断部と、 を備えたことを特徴とする請求項５記載の映像信号の時
間軸補正装置。 - 【請求項２０】前記水平同期低域フィルターは、５次有
限インパルス応答フィルターで構成されることを特徴と
する請求項１９記載の映像信号の時間軸補正装置。 - 【請求項２１】前記水平同期低域フィルターは、 前記Ａ／Ｄ変換部から出力されるディジタル映像信号の
水平同期信号を記憶して遅延させる第１レジスタと、 前記第１レジスタから出力される水平同期信号を記憶し
て遅延させる第２レジスタと、 前記第２レジスタから出力される水平同期信号を記憶し
て遅延させる第３レジスタと、 前記第３レジスタから出力される水平同期信号を記憶し
て遅延させる第４レジスタと、 前記Ａ／Ｄ変換部から出力されるディジタル映像信号の
水平同期信号に所定の定数をかける第１タップ係数部
と、 前記第１レジスタから出力される水平同期信号に所定の
定数をかける第２タップ係数部と、 前記第２レジスタから出力される水平同期信号に所定の
定数をかける第３タップ係数部と、 前記第３レジスタから出力される水平同期信号に所定の
定数をかける第４タップ係数部と、 前記第４レジスタから出力される水平同期信号に所定の
定数をかける第５タップ係数部と、 前記第１、第２、第３、第４、第５タップ係数部から出
力される信号を加算して前記誤差判断部に加える加算器
と、 を備えたことを特徴とする請求項２０記載の映像信号の
時間軸補正装置。 - 【請求項２２】前記誤差判断部は、 前記水平同期低域フィルターから出力される信号を基準
サンプル値と比較する入力比較器と、 前記入力比較器から出力される信号を許可信号として前
記水平同期低域フィルターから出力される信号を記憶す
る第１レジスタと、 前記入力比較器から出力される信号を許可信号として前
記第１レジスタから出力される信号を記憶する第２レジ
スタと、 前記第２レジスタの出力から前記第１レジスタの出力を
減算する減算器と、 前記減算器の出力に所定の定数をかける乗算器と、 前記入力比較器から出力される信号をカウントして水平
同期位相整数を検出する水平同期位相定数検出部と、 前記乗算器の出力と前記水平同期位相整数検出部の出力
を加算して水平誤差を出力する加算器と、 前記加算器の出力を許容誤差の基準値と比較して出力さ
れる制御信号を前記スイッチング部とループフィルター
に出力する出力比較器と、 を備えたことを特徴とする請求項１９記載の映像信号の
時間軸補正装置。 - 【請求項２３】前記ループフィルターは、 前記位相誤差検出部から出力される信号に所定の定数を
かける第１乗算器と、 前記位相誤差検出部から出力される信号を一方入力とし
て加算する第１加算器と、 前記水平同期位相誤差検出部から出力される制御信号に
基づいてクリアされ、前記第１加算器の出力を記憶して
所定の時間遅延させ、前記第１加算器の他方入力として
加える第１レジスタと、 前記第１乗算器の出力と前記第１加算器の出力を加算す
る第２加算器と、 前記第２加算器の出力に所定の定数をかける第２乗算器
と、 前記第２加算器の出力を一方入力として加算する第３加
算器と、 前記水平同期位相誤差検出部から出力される制御信号に
基づいてクリアされ、前記第３加算器の出力を記憶して
所定の時間遅延させ、前記第３加算器の他方入力として
加える第２レジスタと、 前記第２乗算器の出力と前記第３加算器の出力を加算す
る第４加算器と、 前記第４加算器の出力に所定の定数をかけて前記スイッ
チング部に出力する第３乗算器と、 を備えたことを特徴とする請求項７記載の映像信号の時
間軸補正装置。 - 【請求項２４】前記ループフィルターは、 前記位相誤差検出部から出力される信号に所定の定数を
かける第１乗算器と、 前記位相誤差検出部から出力される信号を一方入力とし
て加算する第１加算器と、 前記水平同期位相誤差検出部から出力される制御信号に
基づいてクリアされ、前記第１加算器の出力を記憶して
所定の時間遅延させ、前記第１加算器の他方入力として
加える第１レジスタと、 前記第１乗算器の出力と前記第１加算器の出力を加算す
る第２加算器と、 前記第２加算器の出力に所定の定数をかける第２乗算器
と、 前記第２加算器の出力を一方入力として加算する第３加
算器と、 前記水平同期位相誤差検出部から出力される制御信号に
基づいてクリアされ、前記第３加算器の出力を記憶して
所定の時間遅延させ、前記第３加算器の他方入力として
加える第２レジスタと、 前記第２乗算器の出力と前記第３加算器の出力を加算す
る第４加算器と、 前記第４加算器の出力に所定の定数をかけて前記スイッ
チング部に出力する第３乗算器と、 を備えたことを特徴とする請求項８記載の映像信号の時
間軸補正装置。 - 【請求項２５】前記ＦＩＦＯメモリは、 前記書き込みクロック生成部から出力される書き込みク
ロックとＦＩＦＯコントローラから出力される書き込み
アドレスホールド信号に基づいて書き込みアドレスを発
生させる書き込みアドレス発生器と、 前記書き込みアドレス発生器より出力される書き込みア
ドレスから書き込みアドレスの終了アドレスを検出し
て、書き込み終了検出信号を前記ＦＩＦＯコントローラ
に出力する書き込み終了検出部と、 前記固定された読み出しクロックとＦＩＦＯコントロー
ラから出力される読み出しアドレスホールド信号に基づ
いて読み出しアドレスを発生させる読み出しアドレス発
生器と、 前記読み出しアドレス発生器より出力される読み出しア
ドレスから読み出しアドレスの終了アドレスを検出し
て、読み出し終了検出信号を前記ＦＩＦＯコントローラ
に出力する読み出し終了検出部と、 前記書き込みアドレス発生器から出力される書き込みア
ドレスに応じて前記ドロップ・アウト補正部から出力さ
れるディジタル映像信号を書き込み、前記読み出しアド
レス発生器から出力される読み出しアドレスに応じて読
み出す１ＨＲＡＭと、 を備えたことを特徴とする請求項４記載の映像信号の時
間軸補正装置。 - 【請求項２６】前記ＦＩＦＯメモリは、 前記書き込みクロック生成部から出力される書き込みク
ロックとＦＩＦＯコントローラから出力される書き込み
アドレスホールド信号に基づいて書き込みアドレスを発
生させる書き込みアドレス発生器と、 前記書き込みアドレス発生器から出力される書き込みア
ドレスから書き込みアドレスの終了アドレスを検出し
て、書き込み終了検出信号を前記ＦＩＦＯコントローラ
に加える書き込み終了検出部と、 前記読み出しタイミング発生部から出力される読み出し
クロックとＦＩＦＯコントローラから出力される読み出
しアドレスホールド信号に従って読み出しアドレスを発
生させる読み出しアドレス発生器と、 前記読み出しアドレス発生器より出力される読み出しア
ドレスから読み出しアドレスの終了アドレスを検出し
て、読み出し終了検出信号を前記ＦＩＦＯコントローラ
に加える読み出し終了検出部と、 前記読み出しアドレス発生器から出力される書き込みア
ドレスに応じて前記ドロップ・アウト補正部から出力さ
れるディジタル映像信号を書き込み、前記読み出しアド
レス発生器から出力される読み出しアドレスに応じて読
み出す１ＨＲＡＭと、 を備えたことを特徴とする請求項５記載の映像信号の時
間軸補正装置。 - 【請求項２７】前記ＦＩＦＯコントローラは、 前記書き込み終了検出部から出力される書き込み終了検
出信号を入力にしてアップカウントするアップカウンタ
と、 前記読み出し終了検出部から出力される読み出し終了検
出信号を許可信号にして前記アップカウンタから出力さ
れる信号を記憶するレジスタと、 前記レジスタから出力される信号が‘０’になる時、書
き込みリセット信号を前記ＦＩＦＯメモリに出力するオ
ーバーフロー検出部と、 前記オーバーフロー検出部から出力される書き込みリセ
ット信号を０．５Ｈ遅延させた読み出しリセット信号を
前記ＦＩＦＯメモリに加える遅延部と、 前記レジスタから出力される信号を該当の第１基準値と
比較する第１比較器と、 前記レジスタから出力される信号を該当の第２基準値と
比較する第２比較器と、 前記第２比較器の出力信号と垂直同期信号の論理積をと
って書き込みアドレスホールド信号を前記ＦＩＦＯメモ
リに加える第１ＡＮＤゲート、 前記第２比較器の出力信号と垂直同期信号を論理積して
読み出しアドレスホールド信号を前記ＦＩＦＯメモリに
加える第２ＡＮＤゲートと、 を備えたことを特徴とする請求項２５記載の映像信号の
時間軸補正装置。 - 【請求項２８】前記ＦＩＦＯコントローラは、 前記書き込み終了検出部から出力される書き込み終了検
出信号を入力としてアップカウントするアップカウンタ
と、 前記読み出し終了検出部から出力される読み出し終了検
出信号を許可信号にして前記アップカウンタから出力さ
れる信号を記憶するレジスタと、 前記レジスタから出力される信号をダウンカウントして
タイミング制御信号を前記読み出しタイミング発生部に
出力するダウンカウンタと、 前記レジスタから出力される信号が‘０’になる時、書
き込みリセット信号を前記ＦＩＦＯメモリに加えるオー
バーフロー検出部と、 前記オーバーフロー検出部から出力される書き込みリセ
ット信号を０．５Ｈ遅延させた読み出しリセット信号を
前記ＦＩＦＯメモリに加える遅延部と、 前記レジスタから出力される信号を該当の第１基準値と
比較する第１比較器と、 前記レジスタから出力される信号を該当の第２基準値と
比較する第２比較器と、 前記第１比較器の出力信号と垂直同期信号の論理積をと
って書き込みアドレスホールド信号を前記ＦＩＦＯメモ
リに出力する第１ＡＮＤゲートと、 前記第２比較器の出力信号と垂直同期信号を論理積して
読み出しアドレスホールド信号を前記ＦＩＦＯメモリに
出力する第２ＡＮＤゲートと、 を備えたことを特徴とする請求項２６記載の映像信号の
時間軸補正装置。
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