JP2553795B2 - ベロシティエラー検出装置 - Google Patents
ベロシティエラー検出装置Info
- Publication number
- JP2553795B2 JP2553795B2 JP3321627A JP32162791A JP2553795B2 JP 2553795 B2 JP2553795 B2 JP 2553795B2 JP 3321627 A JP3321627 A JP 3321627A JP 32162791 A JP32162791 A JP 32162791A JP 2553795 B2 JP2553795 B2 JP 2553795B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- correction
- velocity error
- error
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Television Signal Processing For Recording (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＶＴＲのディジタル映像
信号処理に関するもので、再生映像信号に残留する１ラ
イン内の位相誤差を検出する回路を対象としたものであ
る。
信号処理に関するもので、再生映像信号に残留する１ラ
イン内の位相誤差を検出する回路を対象としたものであ
る。
【０００２】
【従来の技術】近年、半導体プロセス技術の進歩にとも
ない、民生用ＶＴＲの映像信号処理にも様々なディジタ
ル技術が導入されている。
ない、民生用ＶＴＲの映像信号処理にも様々なディジタ
ル技術が導入されている。
【０００３】例えば、再生信号の時間軸補正を行うＴＢ
Ｃ（タイムベースコレクタ）なども大容量メモリの普及
により中級機クラスの機種に取り入れられている。
Ｃ（タイムベースコレクタ）なども大容量メモリの普及
により中級機クラスの機種に取り入れられている。
【０００４】ＴＢＣは再生同期信号やバースト信号から
タイムベースエラーおよびベロシティエラーと呼ばれる
位相誤差信号を検出し、その信号をもとに時間軸の補正
を行うものである。
タイムベースエラーおよびベロシティエラーと呼ばれる
位相誤差信号を検出し、その信号をもとに時間軸の補正
を行うものである。
【０００５】図５はタイムベースエラーとベロシティエ
ラーの関係を示した波形図である。いま、図５（ａ）に
示すような残留位相誤差が再生信号に生じていたとす
る。この位相誤差を映像信号の各ラインの始まりの部分
で検出し、１Ｈ（Ｈ：水平同期期間）期間ホールドした
信号がタイムベースエラーであり、図５（ｂ）に示すよ
うな波形となる。
ラーの関係を示した波形図である。いま、図５（ａ）に
示すような残留位相誤差が再生信号に生じていたとす
る。この位相誤差を映像信号の各ラインの始まりの部分
で検出し、１Ｈ（Ｈ：水平同期期間）期間ホールドした
信号がタイムベースエラーであり、図５（ｂ）に示すよ
うな波形となる。
【０００６】さらに、各Ｈ毎のタイムベースエラーの差
をとったものがベロシティエラーであり、図５（ｃ）に
示すような波形となる。
をとったものがベロシティエラーであり、図５（ｃ）に
示すような波形となる。
【０００７】残留位相誤差を図５（ｂ）で示したタイム
ベースエラーのみで補正しようとすると、映像信号の各
Ｈの始まりの部分では補正がきくが、終わりのほうに行
くにしたがって補正がきかなくなり、画面の右側で色む
ら等が生じる原因となる。そのために、図５（ｃ）で示
したベロシティエラーの検出が必要となり、タイムベー
スエラーとあわせることによりライン内の残留位相誤差
はほぼ完全に補正できる。
ベースエラーのみで補正しようとすると、映像信号の各
Ｈの始まりの部分では補正がきくが、終わりのほうに行
くにしたがって補正がきかなくなり、画面の右側で色む
ら等が生じる原因となる。そのために、図５（ｃ）で示
したベロシティエラーの検出が必要となり、タイムベー
スエラーとあわせることによりライン内の残留位相誤差
はほぼ完全に補正できる。
【０００８】また、色信号に関しても従来のフィードバ
ックＡＰＣ（自動位相制御）に加えて残留位相誤差の補
正にフィードフォワードＡＰＣを用いた例も報告されて
おり、残留位相誤差の検出方法としてＴＢＣと同様のも
のを用いることができる。
ックＡＰＣ（自動位相制御）に加えて残留位相誤差の補
正にフィードフォワードＡＰＣを用いた例も報告されて
おり、残留位相誤差の検出方法としてＴＢＣと同様のも
のを用いることができる。
【０００９】上述したベロシティエラーの検出方法とし
て従来は図６に示すような回路構成をとっている。
て従来は図６に示すような回路構成をとっている。
【００１０】入力端子６ａに与えられる差分信号Δθは
各Ｈ間のベロシティエラーを表し、図５（ｃ）に示した
１次近似の関数となる。従って、映像信号の１Ｈ内にＮ
個のサンプリング点が存在するとすれば、１次関数の傾
きはΔθ／Ｎで表されるから、この計算をＲＯＭテーブ
ル６１を用いて実現する。
各Ｈ間のベロシティエラーを表し、図５（ｃ）に示した
１次近似の関数となる。従って、映像信号の１Ｈ内にＮ
個のサンプリング点が存在するとすれば、１次関数の傾
きはΔθ／Ｎで表されるから、この計算をＲＯＭテーブ
ル６１を用いて実現する。
【００１１】カウンタ６２は入力端子６ｃに与えられる
１ビットのＳＰ（スタートパルス）信号によりカウント
アップを始める。ＳＰ信号はＮクロック毎に入力される
ため、カウント値は０からＮ−１となる。
１ビットのＳＰ（スタートパルス）信号によりカウント
アップを始める。ＳＰ信号はＮクロック毎に入力される
ため、カウント値は０からＮ−１となる。
【００１２】したがって、ＲＯＭテーブル６１とカウン
タ６２の出力を乗算器６３で乗算することにより、ライ
ン内のベロシティエラーを求めることができる。
タ６２の出力を乗算器６３で乗算することにより、ライ
ン内のベロシティエラーを求めることができる。
【００１３】最後に、入力端子６ｂに与えられる１Ｈ前
のタイムベースエラーθn-1を加算器６４を用いて乗算
器６３の出力と加算することで、出力端子６ｄにベロシ
ティエラーの検出信号を得ることができる。
のタイムベースエラーθn-1を加算器６４を用いて乗算
器６３の出力と加算することで、出力端子６ｄにベロシ
ティエラーの検出信号を得ることができる。
【００１４】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、１ライン内のベロシティエラーを検出す
るために、ＲＯＭテーブルや乗算器が必要となり、ＬＳ
Ｉ化を図るうえで回路規模が大きくなるという問題点を
有していた。
来の構成では、１ライン内のベロシティエラーを検出す
るために、ＲＯＭテーブルや乗算器が必要となり、ＬＳ
Ｉ化を図るうえで回路規模が大きくなるという問題点を
有していた。
【００１５】
【課題を解決するための手段】この目的を達成するため
に本発明のベロシティエラー検出装置は、映像信号のｎ
ライン目の位相誤差とｎ−１ライン目の位相誤差の差分
である差分入力信号の絶対値をとる絶対値回路と、前記
絶対値回路の出力と１ビットのスタートパルスを入力と
し、ベロシティエラーの補正信号を１ビットで出力する
補正信号発生回路と、前記補正信号発生回路の出力と前
記差分入力信号の符号ビットを入力とし、ベロシティエ
ラーの補正データを出力する補正データ生成回路と、前
記補正データ生成回路の出力と前記ｎ−１ライン目の位
相誤差と前記スタートパルスを入力とし、ベロシティエ
ラーの検出信号を出力する積分回路からなる構成を有し
ている。
に本発明のベロシティエラー検出装置は、映像信号のｎ
ライン目の位相誤差とｎ−１ライン目の位相誤差の差分
である差分入力信号の絶対値をとる絶対値回路と、前記
絶対値回路の出力と１ビットのスタートパルスを入力と
し、ベロシティエラーの補正信号を１ビットで出力する
補正信号発生回路と、前記補正信号発生回路の出力と前
記差分入力信号の符号ビットを入力とし、ベロシティエ
ラーの補正データを出力する補正データ生成回路と、前
記補正データ生成回路の出力と前記ｎ−１ライン目の位
相誤差と前記スタートパルスを入力とし、ベロシティエ
ラーの検出信号を出力する積分回路からなる構成を有し
ている。
【００１６】
【作用】本発明は上記した構成により、まず絶対値回路
でベロシティエラーの振幅を求める。補正信号発生回路
では１Ｈ期間にこの振幅値分だけ単調増加あるいは単調
減少させるための補正信号を発生させる。この補正信号
をもとに補正データ生成回路は、補正時に“１”，無補
正時に“０”を生成し、さらに差分入力信号の符号によ
り単調減少の場合には−１倍した信号を出力する。そし
て、積分回路で１Ｈ前のタイムベースエラーに補正デー
タを累積加算することにより１ライン内のベロシティエ
ラーを検出することができる。
でベロシティエラーの振幅を求める。補正信号発生回路
では１Ｈ期間にこの振幅値分だけ単調増加あるいは単調
減少させるための補正信号を発生させる。この補正信号
をもとに補正データ生成回路は、補正時に“１”，無補
正時に“０”を生成し、さらに差分入力信号の符号によ
り単調減少の場合には−１倍した信号を出力する。そし
て、積分回路で１Ｈ前のタイムベースエラーに補正デー
タを累積加算することにより１ライン内のベロシティエ
ラーを検出することができる。
【００１７】
【実施例】以下、本発明の実施例について、図１〜図５
を参照しながら説明する。
を参照しながら説明する。
【００１８】図１は本発明の実施例におけるベロシティ
エラー検出装置の構成を示したブロック図である。
エラー検出装置の構成を示したブロック図である。
【００１９】入力端子１ａに与えられたΔθは上述した
ように各Ｈ間のベロシティエラーを表しており、その極
性は図５（ｃ）に示すように正負いずれもとり得るた
め、まず絶対値回路１１で絶対値をとってベロシティエ
ラーの振幅を求める。
ように各Ｈ間のベロシティエラーを表しており、その極
性は図５（ｃ）に示すように正負いずれもとり得るた
め、まず絶対値回路１１で絶対値をとってベロシティエ
ラーの振幅を求める。
【００２０】図２に構成を示した補正信号発生回路１２
は１ライン内のベロシティエラーの情報を検出し、その
補正信号を発生させる回路である。
は１ライン内のベロシティエラーの情報を検出し、その
補正信号を発生させる回路である。
【００２１】入力端子２ｂのＳＰ信号をもとにスイッチ
２３は定数“０”を選択し、次のクロックでＤフリップ
フロップ２４はクリアされる。
２３は定数“０”を選択し、次のクロックでＤフリップ
フロップ２４はクリアされる。
【００２２】入力端子２ａに与えられた絶対値回路１１
の出力であるＡＢＳ信号は加算器２１でＤフリップフロ
ップ２４からのフィードバック信号と累積加算される。
の出力であるＡＢＳ信号は加算器２１でＤフリップフロ
ップ２４からのフィードバック信号と累積加算される。
【００２３】そして、減算器２２で加算器２１の出力か
ら定数“Ｎ”を減算し、結果が正であれば減算器２２の
出力を，負であれば加算器２１の出力をスイッチ２３が
選択する。
ら定数“Ｎ”を減算し、結果が正であれば減算器２２の
出力を，負であれば加算器２１の出力をスイッチ２３が
選択する。
【００２４】減算器２２の符号ビットはスイッチ２３の
制御を行うと同時に、出力端子２ｃからＳＮＧ２信号と
して出力される。
制御を行うと同時に、出力端子２ｃからＳＮＧ２信号と
して出力される。
【００２５】この回路は基本的にはＡＢＳ信号を入力と
する積分回路であるが、２のべき乗でオーバーフローせ
ずに定数“Ｎ”以上になったときにオーバーフローす
る。この構成をとることで加算器２１の出力はＮクロッ
ク間にＡＢＳ回オーバーフローすることになるため、減
算器２２の符号ビットを１ライン内のベロシティエラー
の補正信号とすることができる。
する積分回路であるが、２のべき乗でオーバーフローせ
ずに定数“Ｎ”以上になったときにオーバーフローす
る。この構成をとることで加算器２１の出力はＮクロッ
ク間にＡＢＳ回オーバーフローすることになるため、減
算器２２の符号ビットを１ライン内のベロシティエラー
の補正信号とすることができる。
【００２６】補正データ生成回路１３はΔθの符号ビッ
トであるＳＮＧ１信号とＳＮＧ２信号をもとに、１ライ
ン内のベロシティエラーを検出するうえで必要な補正デ
ータを生成する回路である。
トであるＳＮＧ１信号とＳＮＧ２信号をもとに、１ライ
ン内のベロシティエラーを検出するうえで必要な補正デ
ータを生成する回路である。
【００２７】図３にその構成を示す。説明上、演算はす
べて２の補数で行っているとする。図５（ｃ）の波形図
からもわかるように、ベロシティエラーは単調増加ある
いは単調減少の何れかであり、そのどちらかはＳＮＧ１
信号の極性によって知ることができる。すなわち、正の
時には入力端子３ａは“０”であるため、ＸＯＲゲート
３１の出力はオール“０”となり、負の時には“１”で
あるため、ＸＯＲゲート３１の出力はオール“１”とな
る。そして、この信号の新たなＬＳＢとして“１”を付
加した信号がＡＮＤゲート３２に入力される。この操作
は、ベロシティエラーが単調増加のときには２の補数の
“１”を、単調減少のときには“−１”を設定している
ことになる。
べて２の補数で行っているとする。図５（ｃ）の波形図
からもわかるように、ベロシティエラーは単調増加ある
いは単調減少の何れかであり、そのどちらかはＳＮＧ１
信号の極性によって知ることができる。すなわち、正の
時には入力端子３ａは“０”であるため、ＸＯＲゲート
３１の出力はオール“０”となり、負の時には“１”で
あるため、ＸＯＲゲート３１の出力はオール“１”とな
る。そして、この信号の新たなＬＳＢとして“１”を付
加した信号がＡＮＤゲート３２に入力される。この操作
は、ベロシティエラーが単調増加のときには２の補数の
“１”を、単調減少のときには“−１”を設定している
ことになる。
【００２８】入力端子３ｂに与えられるＳＮＧ２信号は
１ライン内のベロシティエラーの補正が必要かどうかを
判断する信号である。すなわち、この信号が“０”のと
きにはＮＯＴゲート３３によりＡＮＤゲート３２がアク
ティブになり、出力端子３ｃに補正データが出力され、
“１”のときにはＡＮＤゲート３２はマスクされ、補正
データは出力されない。
１ライン内のベロシティエラーの補正が必要かどうかを
判断する信号である。すなわち、この信号が“０”のと
きにはＮＯＴゲート３３によりＡＮＤゲート３２がアク
ティブになり、出力端子３ｃに補正データが出力され、
“１”のときにはＡＮＤゲート３２はマスクされ、補正
データは出力されない。
【００２９】積分回路１４は補正データ生成回路１３の
出力を累積加算する回路であり、その構成を図４に示
す。
出力を累積加算する回路であり、その構成を図４に示
す。
【００３０】入力端子４ｃのＳＰ信号をもとにスイッチ
４３は入力端子４ｂに与えられた１Ｈ前の位相誤差θ
n-1を選択する。Ｄフリップフロップ４２は次のクロッ
クでこのθn-1を加算器４１にフィードバックし、つぎ
のＳＰ信号が入力されるまでのＮクロック間、補正デー
タ生成回路１３の出力を累積加算し続けることになる。
４３は入力端子４ｂに与えられた１Ｈ前の位相誤差θ
n-1を選択する。Ｄフリップフロップ４２は次のクロッ
クでこのθn-1を加算器４１にフィードバックし、つぎ
のＳＰ信号が入力されるまでのＮクロック間、補正デー
タ生成回路１３の出力を累積加算し続けることになる。
【００３１】この結果、出力端子４ｄにはタイムベース
エラーである１Ｈ前の位相誤差θn- 1から現在の位相誤
差θnまでの１ライン内のベロシティエラーθ（Ｉ），
（Ｉ＝０〜Ｎ−１）が検出されて出力されることにな
る。
エラーである１Ｈ前の位相誤差θn- 1から現在の位相誤
差θnまでの１ライン内のベロシティエラーθ（Ｉ），
（Ｉ＝０〜Ｎ−１）が検出されて出力されることにな
る。
【００３２】
【発明の効果】以上のように本発明では、１ライン内の
ベロシティエラーを検出する手段としておもに加算器，
減算器，スイッチ，Ｄフリップフロップからなる回路を
用いており、しかもそれぞれが比較的単純なゲート回路
や積分回路で構成されるため、従来のＲＯＭや乗算器を
用いた方法に比べて回路規模を小さくすることができ
る。
ベロシティエラーを検出する手段としておもに加算器，
減算器，スイッチ，Ｄフリップフロップからなる回路を
用いており、しかもそれぞれが比較的単純なゲート回路
や積分回路で構成されるため、従来のＲＯＭや乗算器を
用いた方法に比べて回路規模を小さくすることができ
る。
【００３３】従って、ＬＳＩ化に際してはゲート数が削
減でき、チップ面積を縮小するうえで有効となる。
減でき、チップ面積を縮小するうえで有効となる。
【図１】本発明の実施例におけるベロシティエラー検出
装置の構成を示すブロック図
装置の構成を示すブロック図
【図２】図１における補正信号発生回路１２の具体的な
構成を示すブロック図
構成を示すブロック図
【図３】図１における補正データ生成回路１３の具体的
な構成を示すブロック図
な構成を示すブロック図
【図４】図１における積分回路１４の具体的な構成を示
すブロック図
すブロック図
【図５】タイムベースエラーおよびベロシティエラーを
表わす波形図
表わす波形図
【図６】従来のベロシティエラー検出装置の構成を示す
ブロック図
ブロック図
１１ 絶対値回路 １２ 補正信号発生回路 １３ 補正データ生成回路 １４ 積分回路 ２１，４１，６４ 加算器 ２２ 減算器 ２３，４３ スイッチ ２４，４２ Ｄフリップフロップ ３１ ＸＯＲゲート ３２ ＡＮＤゲート ３３ ＮＯＴゲート
Claims (3)
- 【請求項１】 再生映像信号の２ライン間で発生するベ
ロシティエラーのうち１サンプル毎のベロシティエラー
の絶対値が必ず１を越えないものを検出するために、前
記再生映像信号のｎライン目とｎ−１ライン目の位相誤
差の差分である入力信号の絶対値をとる絶対値回路と、 １ビットのスタートパルスをもとに取り込まれた前記絶
対値回路の出力を１サンプル毎に累積し、整数部への桁
上がりの有無により極性の変化する１ビット信号を出力
する補正信号発生回路と、 前記補正信号発生回路の出力が“０”のときには補正デ
ータ“０”を、“１”のときには前記入力信号の符号ビ
ットの極性が正であれば補正データ“１”を、負であれ
ば補正データ“−１”を出力する補正データ生成回路
と、 前記スタートパルスをもとに取り込まれた前記再生映像
信号のｎ−１ライン目の位相誤差と前記補正データ生成
回路の出力を入力とし、 ベロシティエラーの検出信号を
出力する積分回路と、 を備えたベロシティエラー検出装置。 - 【請求項２】 補正信号発生回路はスタートパルスをも
とに取り込まれた絶対値回路の出力を加算器を用いて累
積加算し、加算結果が定数“Ｎ”以上となったときにそ
の差分値を加算器にフィードバックする構成をとり、ベ
ロシティエラーの補正信号として加算結果から定数
“Ｎ”を減算した結果の符号ビットを出力する回路であ
る請求項１に記載のベロシティエラー検出装置。 - 【請求項３】 積分回路はタイムベースエラーにベロシ
ティエラーの補正データを累積加算する回路である請求
項１に記載のベロシティエラー検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3321627A JP2553795B2 (ja) | 1991-12-05 | 1991-12-05 | ベロシティエラー検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3321627A JP2553795B2 (ja) | 1991-12-05 | 1991-12-05 | ベロシティエラー検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05161160A JPH05161160A (ja) | 1993-06-25 |
| JP2553795B2 true JP2553795B2 (ja) | 1996-11-13 |
Family
ID=18134621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3321627A Expired - Fee Related JP2553795B2 (ja) | 1991-12-05 | 1991-12-05 | ベロシティエラー検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2553795B2 (ja) |
-
1991
- 1991-12-05 JP JP3321627A patent/JP2553795B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05161160A (ja) | 1993-06-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0379212B1 (en) | Jitter compensation circuit for processing jitter components of reproduced video signal | |
| US5455813A (en) | Digital signal reproducing apparatus | |
| JP3129156B2 (ja) | 位相検出方法およびその実施装置 | |
| EP0280931B1 (en) | Digital servo system using microcomputer for controlling phase and speed of rotary body | |
| JPH0362753A (ja) | データ処理装置 | |
| JPH05153557A (ja) | クロツク再生回路および時間軸誤差補正装置 | |
| JP2553795B2 (ja) | ベロシティエラー検出装置 | |
| JPH0686245A (ja) | 信号処理システム | |
| JP2553794B2 (ja) | ベロシティエラー検出装置 | |
| US5576842A (en) | Data detection method and apparatus therefor for use in a digital recording/reproduction system | |
| JP3331711B2 (ja) | クロック信号生成装置 | |
| CA2058387C (en) | Method and circuit for regenerating the binary bit stream from a ternary signal | |
| JPH0380621A (ja) | 映像信号の歪補正装置 | |
| JPH0732493B2 (ja) | 速度誤差の補正装置 | |
| JPH0646287A (ja) | 映像信号フィードバッククランプ回路 | |
| JP2585762B2 (ja) | フィードバックくし形フィルタ | |
| JP2568055Y2 (ja) | テレビジョン信号のクランプ装置 | |
| JPH09219067A (ja) | デジタル情報再生装置 | |
| JP2720695B2 (ja) | 映像信号処理装置 | |
| JPH0585982B2 (ja) | ||
| JP2651053B2 (ja) | サーボ回路 | |
| JPH0220941A (ja) | データ識別回路 | |
| JPH0654009A (ja) | 受信入力電界強度検出回路 | |
| JPH0429410A (ja) | 位相同期回路 | |
| JPH07262695A (ja) | 同期検出回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070822 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080822 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080822 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090822 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |