JPH07262695A

JPH07262695A - 同期検出回路

Info

Publication number: JPH07262695A
Application number: JP5160494A
Authority: JP
Inventors: Ikuo Kobayashi; 育夫小林
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1994-03-23
Filing date: 1994-03-23
Publication date: 1995-10-13

Abstract

(57)【要約】【目的】同期符号の欠損期間を計測し、その欠損期間
によりパラレルデータのビットシフト位相を補正するこ
とができると共に、欠落した同期符号に対応する同期信
号パルスを補償して出力することができ、これにより、
同期符号の検出能力を高めることができる同期信号検出
回路を提供する【構成】欠損期間検出手段３３のカウント手段３３１
は、周期計測手段３１の出力をカウントしパルス出力手
段３２からの同期信号パルスによりクリアされる。上記
欠損期間検出手段３３の制御手段３３２は、上記パルス
出力手段３２からの同期信号パルスが供給される直前の
上記カウント手段のカウント値によりパルス遅延手段３
４と位相情報遅延手段４２における遅延量を制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば、ビデオテープ
レコーダの再生信号から同期信号を検出する同期検出回
路に関するものである。

【０００２】

【従来の技術】例えば、ビデオテープレコーダ（以下、
ＶＴＲと言う。）において、デジタルパターンのビデオ
信号をビデオテープに記録する際に、上記ビデオ信号は
適当な大きさのブロック単位に分割される。このブロッ
ク毎に誤り訂正、及び、修整のための符号化が施された
後、上記ビデオ信号を高密度記録に適した性質を持つ信
号に変換するためにチャネルコーディングが行われる。
さらに、上記ブロック毎に、再生側でフレーム同期、或
は、ワード同期をとるための同期符号が付加される。そ
して、記録等化回路で記録過程における非線形ひずみ補
正をするための波形処理が施された後、磁気ヘッドによ
りデジタルパターンのビデオ信号（以下、デジタルデー
タと言う。）がビデオテープに記録される。

【０００３】上述のようにして記録されたデジタルデー
タを再生する場合、まず、増幅及び波形等化処理が施さ
れる。そして、クロック再生が行われ、ビット時刻の相
当するパルスを作り、このビット時刻でレベル比較を行
うことにより記録されたデジタルデータを再現する。次
に、そのデジタルデータの各ブロック（以下、同期ブロ
ックと言う。）の同期符号を検出してデータの区切りを
明かにする。そして、復調が施された後、メモリによっ
て時間補正の処理等が行われて再生データとして出力さ
れる。

【０００４】上述のように同期符号を検出するための同
期検出回路は、図４に示すように、所定周期で同期符号
が付加されたシリアルなデジタルデータ（以下、シリア
ルデータと言う。）、例えば、ＶＴＲから再生されたシ
リアルデータをパラレルなデータ（以下、パラレルデー
タＳｎと言う。）に変換するシリアル／パラレル（以
下、Ｓ／Ｐと言う。）変換部１００と、上記Ｓ／Ｐ変換
部１００からのパラレルデータＳｎに付加された同期符
号とビットシフト位相を検出する同期符号／ビットシフ
ト位相検出回路２００と、上記同期符号／ビットシフト
位相検出回路２００同期符号による同期符号の検出周期
に一致した上記同期符号／ビットシフト位相検出回路２
００からの同期符号の検出出力パルスＳＹｎを同期信号
出力パルスＳＯｎとして出力するパルス出力部３００
と、上記パルス出力部３００からの同期信号出力パルス
ＳＯｎに同期して上記同期符号／ビットシフト位相検出
回路２００から取り込んだビットシフト位相ＰＯｎに基
いて、上記Ｓ／Ｐ変換部１００からのパラレルデータの
ビットシフト位相合わせを行い正規なデータＤｎを復元
し出力するデータ出力部４００とで構成されている。

【０００５】上記パルス出力部３００は、上記同期符号
／ビットシフト位相検出回路２００による同期符号の検
出周期を計測する周期カウンタ３０１と、上記周期カウ
ンタ３０１により計測された周期に一致した上記同期符
号／ビットシフト位相検出回路２００による同期符号の
検出出力パルスＳＹｎを同期信号出力パルスＳＯｎとし
て出力するゲート回路３０２とで構成されている。

【０００６】ここで、上記周期カウンタ３０１には、同
期符号の検出周期Ｌｎを計測するためのクロック信号Ｃ
Ｋが供給されている。また、上記同期符号／ビットシフ
ト位相検出回路２００からの同期符号の検出出力パルス
ＳＹｎをリセットパルスとして使用し、Ｌｎクロック後
にキャリーＣＯｎを出力する。以後、次の同期符号が検
出されるまで、Ｌｎクロック毎に上記キャリーＣＯｎを
出力する。

【０００７】上記データ出力部４００は、上記同期信号
出力パルスＳＯｎに同期して上記同期符号／ビットシフ
ト位相検出回路２００からのビットシフト位相ＰＯｎを
ビットシフト位相情報ＰＡｎとして出力するレジスタ４
０１と、上記Ｓ／Ｐ変換部１００からの上記パラレルデ
ータＳｎを１同期ブロック遅延させる遅延回路４０２
と、上記レジスタ４０１からのビットシフト位相情報Ｐ
Ａｎに基いてビットローテーションを行うビットローテ
ーション回路４０３とで構成されている。

【０００８】ここで、上記Ｓ／Ｐ変換部１００におい
て、シリアルデータから８ビットのパラレルデータＳｎ
への変換は任意のタイミングで行われる。例えば、図５
に示すように、各データブロックが各々ビット０〜１３
から成るシリアルデータにおいて、あるデータブロック
ＤＡＴＡ０のビット２からＳ／Ｐ変換がＳ／Ｐ変換部１
００により行われたとする。この場合、Ｓ／Ｐ変換部１
００から出力されるパラレルデータは、データブロック
ＤＡＴＡ０のビット２からの８ビットのデータであるた
め、正規なデータを復元させるためには、２ビットロー
テーションさせて位相を合わせる必要がある。このため
に、上記レジスタ３０１は、上記パルス出力部３００か
ら出力される同期信号出力パルスＳＯｎに同期して、上
記同期符号／ビットシフト検出回路２００からのビット
シフト位相ＰＯｎを取り込む。この取り込んだビットシ
フト位相ＰＯｎをビットシフト位相情報ＰＡｎとして出
力するものである。

【０００９】次に、上述の構成をした同期検出回路の動
作を説明する。

【００１０】シリアルデータは、Ｓ／Ｐ変換部１００に
より８ビットのパラレルデータＳｎに変換され、そのパ
ラレルデータＳｎは、同期符号／ビットシフト位相検出
回路２００と後述するデータ出力部４００に供給され
る。

【００１１】上記同期符号／ビットシフト位相検出回路
２００は、供給されたパラレルデータＳｎに付加された
同期符号を検出し同期符号の検出出力パルスＳＹｎとし
てパルス出力部３００に供給する。また、上記同期符号
のビットシフト位相ＰＯｎを後述するデータ出力部４０
０に供給する。

【００１２】上記パルス出力部３００の周期カウンタ３
０１は、上記同期符号／ビットシフト位相検出回路２０
０から供給された同期符号の検出出力パルスＳＹｎによ
りリセットされる。そして、クロック信号ＣＫにより上
記同期符号の検出周期Ｌｎを計測しＬｎクロック後にキ
ャリーＣＯｎを出力する。以後、次の同期符号が検出さ
れるまでＬｎクロック毎に上記キャリーＣＯｎを出力す
る。上記キャリーＣＯｎはゲート回路３０２に供給され
る。

【００１３】上記ゲート回路３０２は、上記同期符号／
ビットシフト位相検出回路２００から供給された同期符
号の検出出力パルスＳＹｎと上記周期カウンタ２０２か
ら供給されたキャリーＣＯｎが同一のタイミングで供給
された時、上記同期符号の検出出力パルスＳＹｎを同期
信号出力パルスＳＯｎとして出力すると共に、その同期
信号出力パルスＳＯｎをデータ出力部４００にも供給す
る。

【００１４】上記データ出力部４００のレジスタ４０１
は、供給された上記同期信号出力パルスＳＯｎに同期し
て、上述した同期符号／ビットシフト位相検出回路２０
０からのビットシフト位相ＰＯｎを取り込む。取り込ん
た上記ビットシフト位相ＰＯｎを、ビットシフト位相情
報ＰＡｎとしてビットローテーション回路４０３に供給
する。

【００１５】この時、遅延回路４０２は、上述したＳ／
Ｐ変換部１００から供給された８ビットのパラレルデー
タＳｎを１同期ブロック遅延させて上記ビットローテー
ション回路４０３に供給する。

【００１６】上記ビットローテーション回路４０３は、
上記レジスタ４０１からの上記ビットシフト位相情報Ｐ
Ａｎに基いて、供給された上記パラレルデータＳｎをビ
ットローテーションし位相を合わせ、正規なデータＤｎ
を復元して出力する。

【００１７】ここで、上述した各手段から各パルスが出
力されるタイミングについて、具体的に、図６を用いて
説明する。

【００１８】例えば、１つのデータブロックＤＡＴＡｎ
１は、所定周期Ｌｎで同期符号が付加された４つの同期
ブロックＳｎ１〜Ｓｎ４と、１同期ブロック幅のエディ
ットギャップＡｎで構成されている。また、上記データ
ブロックＤＡＴＡｎ１のビットシフト位相ＰＯｎは５で
あるとする。

【００１９】まず、同期符号／ビットシフト位相検出回
路２００は、同期ブロックＳｎ１に付加された同期符号
を検出し同期符号の検出出力パルスＳＹｎ１を出力す
る。この同期符号の検出出力パルスＳＹｎ１により周期
カウンタ３０１はリセットされ、１同期ブロック後にキ
ャリーＣＯｎ１を出力する。この時、上記同期符号／ビ
ットシフト位相検出回路２００は、次の同期ブロックＳ
ｎ２に付加された同期符号を検出し同期符号の検出出力
パルスＳＹｎ２を出力する。即ち、上記同期符号の検出
出力パルスＳＹｎ２と上記キャリーＣＯｎ１が同一のタ
イミングで出力される。従って、パルス出力部３００の
ゲート回路３０２は、同期信号出力パルスＳＯｎ１を出
力する。この時、上記同期符号／ビットシフト位相検出
回路２００から出力されたビットシフト位相ＰＯｎ（＝
５）は、データ出力部４００のレジスタ４０１におい
て、上記同期信号出力パルスＳＯｎ１に同期してビット
シフト位相情報ＰＡｎ（＝５）として出力される。従っ
て、データ出力部４００のビットローテーション回路４
０３において、１同期ブロック遅延されたパラレルデー
タを上記ビットシフト位相情報ＰＡｎ（＝５）に基いて
ビットローテーションされ、正規なデータＤｎ１が復元
される。

【００２０】同様にして、順次データブロックＤＡＴＡ
ｎ１の同期ブロックＳｎ２〜Ｓｎ４とデータブロックＤ
ＡＴＡｎ２の同期ブロックＳｎ５〜Ｓｎ８の各同期符号
が検出される。ここで、データブロックＤＡＴＡｎ２の
ビットシフト位相ＰＯｎは１２であるとすると、データ
ブロックＤＡＴＡｎ２の最初の同期符号の検出により出
力された同期信号出力パルスＳＯｎ５により上記ビット
シフト位相ＰＯｎ（＝１２）がビットシフト位相情報Ｐ
Ａｎ（＝１２）として出力され、このビットシフト位相
情報ＰＡｎ（＝１２）に基いてビットローテーションが
行われる。上述のようにして、データブロックＤＡＴＡ
ｎ１とデータブロックＤＡＴＡｎ２の正規なデータＤｎ
１〜Ｄｎ８が復元される。

【００２１】しかし、ＤＡＴＡ３の最初の同期ブロック
Ｓｎ９の直前にあるエディットギャップＢｎにおいて、
同期信号の間隔が１同期ブロックの整数倍でない箇所、
所謂スキューがあり、データブロックＤＡＴＡｎ３の最
初の同期ブロックＳｎ９から同期符号が検出できない場
合、データブロックＤＡＴＡｎ３のビットシフト位相情
報を得ることができないため上記同期ブロックＳｎ９の
ビットシフト位相を合わせることができない。即ち、デ
ータブロックＤＡＴＡｎ３のビットシフト位相ＰＯｎが
６であるとすると、上記同期ブロックＳｎ９の次の同期
ブロックＳｎ１０の同期符号が検出された時に出力され
る同期信号出力パルスＳＯｎ１０によりビットシフト位
相ＰＯｎ（＝６）がビットシフト位相情報ＰＡｎ（＝
６）として出力される。このため、上記同期ブロックＳ
ｎ１０は、上記ビットシフト位相情報ＰＡｎ（＝６）に
基いてビットシフト位相合わせを行うことができるが、
同期符号が検出できない同期ブロックＳｎ９はビットシ
フト位相合わせを行うことができず、上記同期ブロック
Ｓｎ９のデータが全てエラーとなってしまう。

【００２２】

【発明が解決しようとする課題】上述のような従来の同
期検出回路では、データブロックの最初の同期符号が検
出できれば、データブロックのビット位相が変わらない
限り正しくビット位相を合わせることができ、また、周
期性をチェックすることにより誤検出の確立を低下させ
ているという特徴を持つ反面、トラックの始まりやエデ
ィットギャップの箇所にスキューがある場合、上記スキ
ュー直後のデータブロックにおいて、最初の同期符号が
検出できないとビットシフト位相を合わせることができ
ず、同期符号が検出されなかった同期ブロックが全てエ
ラーとなってしまう。特に、データブロックの区切り、
即ち、エディットギャップから次のエディットギャップ
までが狭いテープフォーマットにおいては、よりその影
響が大きくなる。

【００２３】そこで、本発明は、上述の如き従来の実情
に鑑みてなされたものであり、次のような目的を有する
ものである。

【００２４】即ち、本発明の目的は、同期符号の欠損期
間を計測し、その欠損期間によりパラレルデータのビッ
トシフト位相を補正することができると共に、欠落した
同期符号に対応する同期信号パルスを補償して出力する
ことができ、これにより、同期符号の検出能力を高める
ことができる同期信号検出回路を提供することにある。

【００２５】

【課題を解決するための手段】上述の課題を解決するた
めに、本発明に係る同期検出回路は、所定周期で同期符
号が付加されたシリアルデータをパラレルデータに変換
する変換手段と、上記変換手段からのパラレルデータを
遅延させるデータ遅延手段と、上記変換手段からのパラ
レルデータから同期符号とビットシフト位相とを検出す
る検出手段と、上記検出手段による同期符号の検出周期
を計測する周期計測手段と、上記周期計測手段により計
測した周期に一致した上記検出手段による同期符号の検
出出力パルスを同期信号パルスとして出力するパルス出
力手段と、上記パルス出力手段からの同期信号パルスに
同期して上記検出手段からのビットシフト位相情報を出
力する位相情報出力手段と、上記周期計測手段により測
定した周期と上記パルス出力手段からの同期信号パルス
により上記検出手段により同期符号を検出できなかった
期間を検出する欠損期間検出手段と、上記欠損期間検出
手段により検出された同期符号の欠損期間に応じて上記
位相情報出力手段からのビットシフト位相情報を遅延さ
せる位相情報遅延手段と、上記データ遅延手段からの遅
延されたパラレルデータを上記位相情報遅延手段により
遅延されたビットシフト位相情報に基いてビットローテ
ーションするビットローテーション手段と、上記欠損期
間検出手段により検出された同期符号の欠損期間に応じ
て上記パルス出力手段からの同期信号パルスを遅延させ
るパルス遅延手段とを備え、上記ローテーション手段に
よりパラレルデータのビットシフト位相を補正すると共
に上記パルス遅延手段を介して欠落した同期符号に対応
する同期信号パルスを補償して出力することを特徴とす
る。

【００２６】また、本発明に係る同期検出回路は、上記
欠損期間検出手段は、上記周期計測手段の出力をカウン
トし上記パルス出力手段からの同期信号パルスによりク
リアされるカウント手段と、上記パルス出力手段からの
同期信号パルスが供給される直前の上記カウント手段の
カウント値により上記パルス遅延手段と上記位相情報遅
延手段における遅延量を制御する制御手段とから成るこ
とを特徴とする。

【００２７】また、本発明に係る同期検出回路は、上記
パルス遅延手段は、上記シリアルデータに付加された同
期符号の周期に相当する遅延量を有する少なくとも１個
の遅延手段と、上記パルス出力手段からの同期信号パル
スと該同期信号パルスを上記遅延手段により遅延させた
同期信号パルスとを上記欠損期間検出手段による検出出
力に応じて選択的に出力する選択手段とから成り、上記
位相遅延手段は、上記シリアルデータに付加された同期
符号の周期に相当する遅延量を有する少なくとも１個の
遅延手段と、上記位相情報出力手段からのビットシフト
位相情報と該ビットシフト位相情報を上記遅延手段によ
り遅延させたビットシフト位相情報とを上記欠損期間検
出手段による検出出力に応じて選択的に出力する選択手
段とから成ることを特徴とする。

【００２８】

【作用】本発明に係る同期検出回路では、変換手段は、
所定周期で同期符号が付加されたシリアルデータをパラ
レルデータに変換する。データ遅延手段は、上記変換手
段からのパラレルデータを遅延させる。検出手段は、上
記変換手段からのパラレルデータから同期符号とビット
シフト位相とを検出する。周期計測手段は、上記検出手
段による同期符号の検出周期を計測する。パルス出力手
段は、上記周期計測手段により計測した周期に一致した
上記検出手段による同期符号の検出出力パルスを同期信
号パルスとして出力する。位相情報出力手段は、上記パ
ルス出力手段からの同期信号パルスに同期して上記検出
手段からのビットシフト位相情報を出力する。欠損期間
検出手段は、上記周期計測手段により測定した周期と上
記パルス出力手段からの同期信号パルスにより同期符号
を検出できなかった期間を検出する。位相情報遅延手段
は、上記欠損期間検出手段により検出された同期符号の
欠損期間に応じて上記位相情報出力手段からのビットシ
フト位相情報を遅延させる。ビットローテーション手段
は、上記データ遅延手段からの遅延されたパラレルデー
タを上記位相情報遅延手段により遅延されたビットシフ
ト位相情報に基いてビットローテーションする。パルス
遅延手段は、上記欠損期間検出手段により検出された同
期符号の欠損期間に応じて上記パルス出力手段からの同
期信号パルスを遅延させる。

【００２９】また、本発明に係る同期検出回路では、上
記欠損期間検出手段のカウント手段は、上記周期計測手
段の出力をカウントし上記パルス出力手段からの同期信
号パルスによりクリアされる。上記欠損期間検出手段の
制御手段は、上記パルス出力手段からの同期信号パルス
が供給される直前の上記カウント手段のカウント値によ
り上記パルス遅延手段と上記位相情報遅延手段における
遅延量を制御する。

【００３０】また、本発明に係る同期検出回路では、上
記パルス遅延手段の選択手段は、上記パルス出力手段か
らの同期信号パルスと該同期信号パルスを、上記シリア
ルデータに付加された同期符号の周期に相当する遅延量
を有する少なくとも１個の上記遅延手段により遅延させ
た同期信号パルスとを上記欠損期間検出手段による検出
出力に応じて選択的に出力する。上記位相遅延手段の選
択手段は、上記位相情報出力手段からのビットシフト位
相情報と該ビットシフト位相情報を、上記シリアルデー
タに付加された同期符号の周期に相当する遅延量を有す
る少なくとも１個の上記遅延手段により遅延させたビッ
トシフト位相情報とを上記欠損期間検出手段による検出
出力に応じて選択的に出力する。

【００３１】

【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。

【００３２】本発明に係る同期検出回路は、図１に示す
ように、所定周期で同期符号が付加されたシリアルデー
タをパラレルデータに変換するシリアル／パラレル（以
下、Ｓ／Ｐと言う。）変換手段１と、上記Ｓ／Ｐ変換手
段１からのパラレルデータから同期符号とビットシフト
位相を検出する同期符号／ビットシフト位相検出回路２
と、同期符号の検出周期に一致した上記同期符号／ビッ
トシフト位相検出手段２からの同期符号の検出出力パル
スＳＹを同期信号パルスＳＹａとして出力し、さらに、
同期符号の欠損期間に応じて上記同期信号パルスＳＹａ
を遅延させ同期信号出力パルスＳＯとして出力するパル
ス出力部３と、上記パルス出力部３からの同期信号パル
スＳＹａに同期した上記同期符号／ビットシフト位相検
出回路２からのビットシフト位相情報Ｐａを上記同期符
号の欠損期間に応じて遅延させ、その遅延されたビット
シフト位相出力情報Ｐに基いて上記Ｓ／Ｐ変換手段１か
らのパラレルデータのビットシフト位相合わせを行い正
規なデータＤｏを復元し出力するデータ出力部４とで構
成されている。

【００３３】上記Ｓ／Ｐ変換手段１は、例えば、ＶＴＲ
から再生された直列的なデータであるシリアルデータを
並列的なデータに変換し、８ビットのパラレルデータと
して出力するものである。ここで、例えば、上記パラレ
ルデータの１つのデータブロックは、１同期ブロック幅
のエディットギャップと、周期Ｌで各々同期符号が付加
された４つの同期ブロックで構成されている。

【００３４】上記同期符号／ビットシフト位相検出回路
２は、上記Ｓ／Ｐ変換手段１からのパラレルデータから
同期符号を検出し同期符号の検出出力パルスＳＹを出力
するものであり、また、その検出された同期符号のビッ
トシフト位相ＰＯを出力するものである。

【００３５】上記パルス出力部３は、上記同期符号／ビ
ットシフト位相検出手段２による同期符号の検出周期を
計測する周期計測手段である周期カウンタ３１と、上記
周期カウンタ３１により計測した周期に一致した上記同
期符号／ビットシフト位相検出手段２からの同期符号の
検出出力パルスＳＹを同期信号パルスＳＹａとして出力
するパルス出力手段であるゲート回路３２と、上記周期
カウンタ３１により測定した周期と上記ゲート回路３２
からの同期信号パルスＳＹａにより同期符号を検出でき
なかった期間を検出する欠損期間検出手段３３と、上記
欠損期間検出手段３３からの検出信号に応じて上記ゲー
ト回路３２からの同期信号パルスＳＹａを遅延させ同期
信号出力パルスＳＯとして出力するパルス遅延手段３４
とから構成されている。

【００３６】ここで、上記周期カウンタ３１には、同期
符号の検出期間を計測するためのクロック信号ＣＫが供
給されている。また、上記周期カウンタ３１は、上記同
期符号／ビットシフト位相検出回路２からの同期符号の
検出出力パルスＳＹをリセットパルスとして使用する。
即ち、この同期符号の検出出力パルスＳＹが供給される
と、その１パルスでリセットを行う。そして、上記周期
カウンタ３１は、上記同期符号の検出出力パルスＳＹに
よるリセット後から計測を開始して、Ｌクロック後にキ
ャリーＣＯを出力する。以後同期符号が検出されるまで
上記周期カウンタ３１は、Ｌクロック毎にキャリーＣＯ
を出力する。

【００３７】上記ゲート回路３２は、上記キャリーＣＯ
と一致した上記同期符号／ビットシフト位相検出手段２
からの上記同期符号の検出出力パルスＳＹを同期信号パ
ルスＳＹａとして出力するものである。即ち、上記同期
符号／ビットシフト位相検出回路２において検出された
同期符号と上記キャリーＣＯが同位相の場合、換言する
と、最後に検出された同期符号から次に検出された同期
符号の間隔がＬクロックの整数倍の時、上記ゲート回路
３２は、上記同期符号の検出出力パルスＳＹを有効な同
期符号と判定し同期信号パルスＳＹａとして出力する。
このような構成にすることで、トラックの始めやエディ
ットギャップでのスキュー、或は、データの欠損などに
より同期符号の周期が変わらない限り、同期符号が検出
されると即座に有効な同期信号パルスＳＹａが得られ
る。このようにして、同期性をチェックすることによ
り、誤検出の確率を低下させている。

【００３８】また、上記欠損期間検出手段３３は、上記
周期カウンタ３１からのキャリーＣＯをカウントし上記
ゲート回路３２からの同期信号パルスＳＹａによりクリ
アされるカウント手段３３１と、上記ゲート回路３２か
らの同期信号パルスＳＹａが供給される直前の上記カウ
ント手段３３１のカウント値により上記パルス遅延手段
３４、及び、上記位相情報遅延手段４２における各遅延
量を制御する制御手段３３２とから構成されている。

【００３９】上記カウント手段３３１は、上記周期カウ
ンタ３１からＬクロック毎に出力されるキャリーＣＯを
カウントし、上記ゲート回路３２において有効と判定さ
れた同期信号パルスＳＹａによりクリアされる。即ち、
最後に得られた同期信号パルスＳＹａからその次に得ら
れた同期信号パルスＳＹａの間隔、所謂同期ブロック数
がカウントされる。そのカウント値を上記制御手段３３
２がラッチする。そして、上記パルス遅延手段３４、及
び、後述するデータ出力部４の位相遅延手段４２におけ
る遅延量を制御するための検出信号を出力する。

【００４０】また、上記パルス遅延手段３４は、上記ゲ
ート回路３２からの同期信号パルスＳＹａを１同期ブロ
ック遅延させる第１のパルス遅延回路３４１と、上記同
期信号パルスＳＹａを２同期ブロック遅延させる第２の
パルス遅延回路３４２と、遅延されていない上記ゲート
回路３２からの同期信号パルスＳＹａと上記同期信号パ
ルスＳＹａを第１のパルス遅延回路３４１により１同期
ブロック遅延させた同期信号パルスＳＹｂと上記同期信
号パルスＳＹａを第２のパルス遅延回路３４２により２
同期ブロック遅延させた同期信号パルスＳＹｃとを上記
欠損期間検出手段３３からの検出信号に応じて選択し同
期信号出力パルスＳＯとして出力するパルス選択手段３
４３とから構成されている。

【００４１】上記データ出力部４は、上記ゲート回路３
２からの同期信号パルスＳＹａに同期して上記同期符号
／ビットシフト位相検出回路２からのビットシフト位相
情報Ｐａを出力する位相情報出力手段であるレジスタ４
１と、上記パルス出力部３の欠損期間検出手段３３から
の検出信号に応じて上記レジスタ４１からのビットシフ
ト位相情報Ｐａを遅延させる位相情報遅延手段４２と、
上記Ｓ／Ｐ変換手段１からのパラレルデータを遅延させ
るデータ遅延回路４３と、上記データ遅延回路４３から
の遅延されたパラレルデータを上記位相情報遅延手段４
２により遅延されたビットシフト位相情報Ｐに基いてビ
ットローテーションするビットローテーション回路４４
とで構成されている。

【００４２】さらに、上記位相情報遅延手段４２は、上
記レジスタ４１からのビットシフト位相情報Ｐａを１同
期ブロック遅延させる第１の位相遅延回路４２１と、上
記ビットシフト位相情報Ｐａを２同期ブロック遅延させ
る第２の位相遅延回路４２２と、遅延されていない上記
レジスタ４１からのビットシフト位相情報Ｐａと上記ビ
ットシフト位相情報Ｐａを第１の位相遅延回路４２１に
より１同期ブロック遅延させたビットシフト位相情報Ｐ
ｂと上記ビットシフト位相情報Ｐａを第２の位相遅延回
路４２２により２同期ブロック遅延させたビットシフト
位相情報Ｐｃとを上記欠損期間検出手段３３からの検出
信号に応じて選択しビットシフト位相出力情報Ｐとして
出力する位相選択手段４２３とから構成されている。

【００４３】また、上記データ遅延回路４３は、上記Ｓ
／Ｐ変換手段１からのパラレルデータを３同期ブロック
遅延させるものである。これにより、上記パラレルデー
タは、上記位相情報遅延手段４２により得られたビット
シフト位相出力情報Ｐと上記パルス遅延手段３４により
得られた同期符号の検出出力パルスＰＯの位相に合わせ
られる。

【００４４】ここで、上記欠損期間検出手段３３の制御
手段３３２における上記パルス遅延手段３４のパルス選
択手段３４３と上記位相情報遅延手段４２の位相選択手
段４２３との各遅延量の制御は、上記カウント手段３３
１のカウント値が０の時、即ち、最後に検出された同期
符号から次に検出された同期符号の間隔をＤ＝ｎ＊Ｌと
した時の上記ｎが、１＜ｎ≦２の時は、上記パルス選択
手段３４３により２同期ブロック遅延された同期信号パ
ルスＳＹｃが選択されるように制御し、また、位相選択
手段４２３により２同期ブロック遅延されたビットシフ
ト位相情報Ｐｃが選択されるように制御する。上記カウ
ント手段３３１のカウント値が１の時、即ち、２＜ｎ≦
３の時は、上記パルス選択手段３４３により１同期ブロ
ック遅延された同期信号パルスＳＹｂが選択されるよう
に制御し、また、位相選択手段４２３により１同期ブロ
ック遅延されたビットシフト位相情報Ｐｂが選択される
ように制御する。上記カウント手段３３１のカウント値
が２の時、即ち、３＜ｎ≦４の時は、上記パルス選択手
段３４３により遅延されていない同期信号パルスＳＹａ
が選択されるように制御し、また、位相選択手段４２３
により遅延されていないビットシフト位相情報Ｐａが選
択されるように制御する。また、上記カウント手段３３
１のカウント値が３以上の時、即ち、４＜ｎの時も、上
記パルス選択手段３４３により遅延されていない同期信
号パルスＳＹａが選択されるように制御し、また、位相
選択手段４２３により遅延されていないビットシフト位
相情報Ｐａが選択されるように制御する。

【００４５】次に、上述のような構成をした上記同期検
出回路の動作を説明する。

【００４６】Ｓ／Ｐ変換手段１は、周期Ｌで同期符号が
付加されたシリアルデータをパラレルデータに変換し、
そのパラレルデータを同期符号／ビットシフト位相検出
手段２、及び、データ出力部４に供給する。

【００４７】上記同期符号／ビットシフト位相検出手段
２は、上記Ｓ／Ｐ変換手段１からのパラレルデータから
同期符号を検出し、その同期符号の検出出力パルスＳＹ
をパルス出力部３に供給する。また、上記同期符号のビ
ットシフト位相ＰＯを上記データ出力部４に供給する。

【００４８】上記同期符号／ビットシフト位相検出手段
２から上記パルス出力部３に供給された同期符号の検出
出力パルスＳＹは、上記パルス出力部３の周期カウンタ
３１とゲート回路３２に各々供給される。

【００４９】上記周期カウンタ３１は、上記同期符号／
ビットシフト位相検出手段２からの同期符号の検出出力
パルスＳＹによりリセットされ、上記同期符号の検出出
力パルスＳＹの周期Ｌをクロック信号ＣＫにより計測
し、Ｌクロック後にキャリーＣＯを出力する。さらに、
次の同期符号の検出出力パルスＳＹが上記同期符号／ビ
ットシフト位相検出手段２から供給されるまで、Ｌクロ
ック毎にキャリーＣＯを出力する。このキャリーＣＯ
は、上記ゲート回路３２と欠損期間検出手段３３に供給
される。

【００５０】上記ゲート回路３２は、上記周期カウンタ
３１からのキャリーＣＯと一致した上記同期符号／ビッ
トシフト位相検出手段２からの同期符号の検出出力パル
スＳＹを有効な同期符号と判定して、同期信号パルスＳ
Ｙａとして出力する。この同期信号パルスＳＹａは、上
記欠損期間検出手段３３とパルス遅延手段３４、及び、
上記データ出力部４に供給される。

【００５１】上記欠損期間検出手段３３に供給された同
期信号パルスＳＹａは、上記欠損期間検出手段３３のカ
ウント手段３３１と制御手段３３２に各々供給される。
上記カウント手段３３１は、上述した周期カウンタ３１
からのキャリーＣＯをカウントしており、上記同期信号
パルスＳＹａによりクリアされる。ここで、上記制御手
段３３２は、上記同期信号パルスＳＹａが供給される直
前、即ち、上記周期カウンタ３１がクリアされる直前の
カウント値をラッチする。そして、上記パルス遅延手段
３４、及び、データ出力部４の位相情報遅延手段４２に
検出信号を供給する。

【００５２】上記パルス遅延手段３４に供給された上記
ゲート回路３２からの同期信号パルスＳＹａは、上記パ
ルス遅延手段３４の第１のパルス遅延回路３４１と、第
２のパルス遅延回路３４２と、パルス選択手段３４３に
各々供給される。上記第１のパルス遅延回路３４１は、
上記同期信号パルスＳＹａを１同期ブロック遅延し、同
期信号パルスＳＹｂとして上記パルス選択手段３４３に
供給する。また、上記第２のパルス遅延回路３４２は、
上記同期信号パルスＳＹａを２同期ブロック遅延し、同
期信号パルスＳＹｃとして上記パルス選択手段３４３に
供給する。上記パルス選択手段３４３は、遅延されてい
ない上記同期信号パルスＳＹａと、１同期ブロック遅延
された上記同期信号パルスＳＹｂと、２同期ブロック遅
延された上記同期信号パルスＳＹｃとから上記欠損期間
検出手段３３の制御手段３３２からの検出信号に応じて
選択し同期信号出力パルスＳＯとして出力する。

【００５３】一方、データ出力部４において、同期符号
／ビットシフト位相検出手段２からのビットシフト位相
ＰＯは、データ出力部４のレジスタ４１へ供給される。
さらに、上述したパルス出力部３のゲート回路３２から
の同期信号ＳＹａも上記レジスタ４１へ供給される。上
記レジスタ４１は、上記同期信号ＳＹａに同期して上記
ビットシフト位相ＰＯをビットシフト位相情報Ｐａとし
て出力する。このビットシフト位相情報Ｐａは、位相情
報遅延手段４２に供給される。

【００５４】上記位相情報遅延手段４２に供給されたビ
ットシフト位相情報Ｐａは、上記位相情報遅延手段４２
の第１の位相遅延回路４２１と、第２の位相遅延回路４
２２と、位相選択手段４２３とに各々供給される。上記
第１の位相遅延回路４２１は、上記ビットシフト位相情
報Ｐａを１同期ブロック遅延し、ビットシフト位相情報
Ｐｂとして上記位相選択手段４２３に供給する。また、
上記第２の位相遅延回路４２２は、上記ビットシフト位
相情報Ｐａを２同期ブロック遅延し、ビットシフト位相
情報Ｐｃとして上記位相選択手段４２３に供給する。上
記位相選択手段４２３は、遅延されていない上記ビット
シフト位相情報Ｐａ、１同期ブロック遅延された上記ビ
ットシフト位相情報Ｐｂと、２同期ブロック遅延された
上記ビットシフト位相情報Ｐｃとから上記欠損期間検出
手段３３の制御手段３３２からの検出信号に応じて選択
しビットシフト位相出力情報Ｐとして出力する。このビ
ットシフト位相出力情報Ｐは、ビットローテーション回
路４４に供給される。

【００５５】ここで、上述したＳ／Ｐ変換手段から上記
パルス出力部４に供給されたパラレルデータは、上記パ
ルス出力部４のデータ遅延回路４３に供給される。上記
データ遅延回路４３は、上記パラレルデータを３同期ブ
ロック遅延し、上記ビットローテーション回路４４に供
給する。

【００５６】上記ビットローテーション回路４４は、上
記位相情報遅延手段４２の位相選択手段４２３により選
択されたビットシフト位相出力情報Ｐに基いて、上記デ
ータ遅延回路４３からの３同期ブロック遅延されたパラ
レルデータをローテーションする。従って、ビットシフ
ト位相が合わせられ、正規なデータＤｏが復元される。

【００５７】ここで、上述した各手段から各パルス等が
出力されるタイミングを、具体的に図２を用いて説明す
る。

【００５８】上述のように、パラレルデータの各データ
ブロックＣＨ１〜ＣＨ４には、周期Ｌで同期符号が付加
された４つの同期ブロックＳ１〜Ｓ４と、エディットギ
ャップで構成されている。ここで、例えば、データブロ
ックＣＨ１のエディットギャップＡは１同期ブロック幅
であり、また、ビットシフト位相ＰＯを５とする。

【００５９】まず、同期符号／ビットシフト位相検出回
路２は、データブロックＣＨ１の同期ブロックＳ１に付
加された同期符号を検出し、同期符号の検出出力パルス
ＳＹ１を出力する。この同期符号の検出出力パルスＳＹ
１によりパルス出力部３の周期カウンタ３１はリセット
され、１同期ブロック後にキャリーＣＯ１を出力する。
この時、上記同期符号／ビットシフト位相検出回路２
は、次の同期ブロックＳ２に付加された同期符号を検出
し、同期符号の検出出力パルスＳＹ２を出力する。従っ
て、パルス出力部３のゲート回路３２は、上記キャリー
ＣＯ１と一致した上記同期符号の検出出力パルスＳＹ２
を同期信号パルスＳＹａ１として出力する。この時、上
記パルス出力部３の欠損期間検出手段３３のカウント手
段３３１は０であるので、上記パルス出力部３の欠損期
間検出手段３３の制御手段３３２からは、遅延量を２同
期ブロックに制御するための検出信号Ｃが出力される。
この検出信号Ａにより、上記同期信号パルスＳＹａ１を
２同期ブロック遅延した同期信号パルスＳＹｃ１が選択
される。従って、上記同期信号パルスＳＹｃ１が同期信
号出力パルスとして出力される。

【００６０】また、データ出力部４のレジスタ４１は、
上記同期符号／ビットシフト位相検出回路２からのビッ
トシフト位相ＰＯ（＝５）を上記同期信号パルスＳＹａ
１に同期してビットシフト位相情報Ｐａ１（＝５）とし
て出力する。この時、上記カウント手段３３１は０であ
るので、上記制御手段３３２からの上記検出信号Ｃによ
り、上記ビットシフト位相情報Ｐａ１（＝５）を２同期
ブロック遅延されたビットシフト位相情報Ｐｃ１（＝
５）が選択され、ビットシフト位相出力情報Ｐ１（＝
５）として、上記データ出力部４の位相遅延手段４２か
ら出力される。このビットシフト位相出力情報Ｐ１（＝
５）に基いて、上記データ出力部４のビットローテーシ
ョン回路４４は、上記データ出力部４のデータ遅延回路
４３からの３同期ブロック遅延されたパラレルデータを
ビットローテーションし正規なデータＤｏ１として出力
する。

【００６１】同様にして、同期ブロックＳ３、同期ブロ
ックＳ４に付加された同期符号の検出が行われ、データ
ブロックＣＨ１の正規なデータＤｏ１〜Ｄｏ４が復元さ
れる。

【００６２】ここで、例えば、ビットシフト位相ＰＯが
１２である、上記エディットギャップＡ直後のデータブ
ロックＣＨ２において、最初の同期ブロックＳ１に付加
されている同期符号が検出されなかった場合、上記カウ
ント手段３３１は、キャリーＡ１により１にカウントア
ップする。そして、上記制御手段３３２は、上記カウン
ト手段３３１のカウント値、即ち、同期符号の欠損期間
１をラッチする。そして、遅延量を１同期ブロックに制
御するための検出信号Ｂが出力される。また、次の同期
ブロックＳ２の同期符号が検出されることにより、上記
ゲート回路３２から同期信号パルスＡ２が出力される。

【００６３】上記パルス遅延手段３４は、上記検出信号
Ｂにより、上記同期信号パルスＡ２を１同期ブロック遅
延した同期信号パルスＡｂ２を選択し同期信号出力パル
スとして出力する。即ち、同期符号の欠損期間が１同期
ブロックであるので、上記同期信号パルスＡ２を１同期
ブロック前から出力することとなる。これにより、同期
符号が欠落している同期ブロックＳ１の同期符号を補償
して出力することができる。

【００６４】一方、データ出力部４のレジスタ４１は、
上記同期符号／ビットシフト位相検出回路２からのビッ
トシフト位相ＰＯ（＝１２）を上記同期信号パルスＡ２
に同期してビットシフト位相情報Ｐａ２（＝１２）とし
て出力する。また、上記検出信号Ｂにより、上記ビット
シフト位相情報Ｐａ２を１同期ブロック遅延したビット
シフト位相情報Ｐｂ２（＝１２）が選択され、ビットシ
フト位相出力情報Ｐ２（＝１２）として上記データ出力
部４の位相遅延手段４２から出力される。上記ビットシ
フト位相情報Ｐｂ２に基いて、上記データ出力部４のビ
ットローテーション回路４４は、上記データ出力部４の
データ遅延回路４３からの３同期ブロック遅延されたパ
ラレルデータをビットローテーションし、同期符号が検
出されなかった同期ブロックＳ２のデータが正規なデー
タＤｏ１として復元される。従って、同期符号の欠損期
間が１同期ブロックであるので、１同期ブロック前から
ビットシフト位相を補正したこととなる。これにより、
同期符号が欠落している同期ブロックＳ１のビットシフ
ト位相を補正することができる。

【００６５】次に、スキューがあるエディットギャップ
Ｂにおいて、ビットシフト位相ＰＯが６である、上記エ
ディットギャップＢ直後のデータブロックＣＨ３の同期
ブロックＳ１及び同期ブロックＳ２に付加されている同
期符号が検出されなかった場合、同期信号パルスＢ２が
出力された時の上記制御手段３３２がラッチするカウン
ト値は３である。この時、遅延量なしに制御するための
検出信号Ａが出力される。従って、同期信号出力パルス
として、遅延されていない上記同期信号パルスＢ２が上
記パルス遅延手段３４から出力される。即ち、同期符号
の欠損期間が３同期ブロックであるので、上記同期信号
パルスＢ２を３同期ブロック前から使用することとな
る。

【００６６】また、上記検出信号Ａにより、遅延されて
いない上記ビットシフト位相情報Ｐａ３（＝６）がビッ
トシフト位相出力情報Ｐ３（＝６）として選択される。
上記ビットシフト位相情報Ｐ３に基いて、３同期ブロッ
ク遅延されたパラレルデータをビットローテーション
し、同期符号が検出されなかった同期ブロックＳ１のデ
ータが正規なデータＤｏ１として復元される。即ち、同
期符号の欠損期間が３同期ブロックであるので、３同期
ブロック前からビットシフト位相を補正したこととな
る。

【００６７】ここで、上記制御手段３３２は、マスク信
号ＭＡＳＫにより、上記同期信号パルスＢ２後に出力さ
れる同期信号パルスＢ３と同期信号パルスＢ４を止めて
いる。これは、欠落している２つの同期符号を補償して
出力し、その後、遅延量が２同期ブロックとなるように
遅延量を元に戻すためである。このように、遅延量なし
に制御するための検出信号Ａ、及び、遅延量を１同期ブ
ロックに制御するための検出信号Ｂから、遅延量を２同
期ブロックに制御するための検出信号Ｃへの変化を制御
を行っている。このため、ビットシフト位相情報と３同
期ブロック遅延されたパラレルデータの位相、及び、上
記ビットシフト位相情報に基いたビットローテーション
によって得られた正規のデータと同期符号の検出出力パ
ルスの位相が保たれる。

【００６８】上述のようにして、上記制御手段３３２の
制御からの検出信号、即ち、同期符号の欠損期間に応じ
て同期信号パルス、及び、ビットシフト位相情報を選択
し、３同期ブロック遅延された上記パラレルデータとタ
イミングをあわせている。

【００６９】また、上述の実施例のように、１つのデー
タブロックが１同期ブロック幅のエディットギャップと
所定周期で同期符号が付加された４つの同期ブロックで
構成されている場合、上記欠損期間検出手段３３のカウ
ント手段３３１の最大カウント値は３であるために、４
同期ブロックのうち２同期ブロックの同期符号を検出す
ることができれば、１データブロックの全てのデータを
復元することができる。

【００７０】例えば、図３に示すように、３同期ブロッ
ク遅延したデータが始まる位置ａよりも０同期ブロック
前の位置Ｄ、または、３同期ブロック遅延したデータが
始まる位置ａよりも１同期ブロック前の位置Ｃにビット
シフト位相情報が決定し、３同期ブロック遅延したデー
タが始まる位置ａでは正規のデータを得ることができ
る。

【００７１】従って、上述のような構成にすることによ
り、上記同期検出回路は、同期符号の欠損期間に応じ
て、上記パラレルデータのビットシフト位相を補償する
ことができる。これにより、正規なデータを復元するこ
とができる。また、欠落した同期符号に対応する同期信
号パルスを補償して出力することができる。従って、上
記同期検出回路は、同期符号の検出能力を高めることが
できる。

【００７２】尚、上述の実施例においては、１データブ
ロックが各々同期符号が付加された４つの同期ブロック
で構成されているものとしたが、上記同期検出回路は、
２つの同期符号の間隔が１同期ブロックの整数倍であれ
ば有効な同期符号を得ることができる。

【００７３】

【発明の効果】本発明に係る同期検出回路では、変換手
段は、所定周期で同期符号が付加されたシリアルデータ
をパラレルデータに変換する。データ遅延手段は、上記
変換手段からのパラレルデータを遅延させる。検出手段
は、上記変換手段からのパラレルデータから同期符号と
ビットシフト位相とを検出する。周期計測手段は、上記
検出手段による同期符号の検出周期を計測する。パルス
出力手段は、上記周期計測手段により計測した周期に一
致した上記検出手段による同期符号の検出出力パルスを
同期信号パルスとして出力する。位相情報出力手段は、
上記パルス出力手段からの同期信号パルスに同期して上
記検出手段からのビットシフト位相情報を出力する。欠
損期間検出手段は、上記周期計測手段により測定した周
期と上記パルス出力手段からの同期信号パルスにより同
期符号を検出できなかった期間を検出する。位相情報遅
延手段は、上記欠損期間検出手段により検出された同期
符号の欠損期間に応じて上記位相情報出力手段からのビ
ットシフト位相情報を遅延させる。ビットローテーショ
ン手段は、上記データ遅延手段からの遅延されたパラレ
ルデータを上記位相情報遅延手段により遅延されたビッ
トシフト位相情報に基いてビットローテーションする。
パルス遅延手段は、上記欠損期間検出手段により検出さ
れた同期符号の欠損期間に応じて上記パルス出力手段か
らの同期信号パルスを遅延させる。これにより、同期符
号の欠損期間を計測し、その欠損期間によりパラレルデ
ータのビットシフト位相を補正することができると共
に、欠落した同期符号に対応する同期信号パルスを補償
して出力することができる。従って、同期符号の検出能
力を高めることができる。

【００７４】また、本発明に係る同期検出回路では、上
記欠損期間検出手段のカウント手段は、上記周期計測手
段の出力をカウントし上記パルス出力手段からの同期信
号パルスによりクリアされる。上記欠損期間検出手段の
制御手段は、上記パルス出力手段からの同期信号パルス
が供給される直前の上記カウント手段のカウント値によ
り上記パルス遅延手段と上記位相情報遅延手段における
遅延量を制御する。これにより、これにより、同期符号
の欠損期間を計測し、その欠損期間によりパラレルデー
タのビットシフト位相を補正することができると共に、
欠落した同期符号に対応する同期信号パルスを補償して
出力することができる。従って、同期符号の検出能力を
高めることができる。

【００７５】また、本発明に係る同期検出回路では、上
記パルス遅延手段の選択手段は、上記パルス出力手段か
らの同期信号パルスと該同期信号パルスを、上記シリア
ルデータに付加された同期符号の周期に相当する遅延量
を有する少なくとも１個の上記遅延手段により遅延させ
た同期信号パルスとを上記欠損期間検出手段による検出
出力に応じて選択的に出力する。上記位相遅延手段の選
択手段は、上記位相情報出力手段からのビットシフト位
相情報と該ビットシフト位相情報を、上記シリアルデー
タに付加された同期符号の周期に相当する遅延量を有す
る少なくとも１個の上記遅延手段により遅延させたビッ
トシフト位相情報とを上記欠損期間検出手段による検出
出力に応じて選択的に出力する。これにより、同期符号
の欠損期間を計測し、その欠損期間によりパラレルデー
タのビットシフト位相を補正することができると共に、
欠落した同期符号に対応する同期信号パルスを補償して
出力することができる。従って、同期符号の検出能力を
高めることができる。

【図面の簡単な説明】

【図１】本発明に係る同期検出回路の構成を示す図であ
る。

【図２】本発明に係る同期検出回路における出力パルス
等のタイミングを表す図である。

【図３】ビットシフト位相情報が決定されるまでの各パ
ターンを表す図である。

【図４】従来の同期検出回路の構成を示す図である。

【図５】シリアルデータのビットシフト位相合わせを表
す図である。

【図６】従来の同期検出回路における出力パルス等のタ
イミングを表す図である。

【符号の説明】

１Ｓ／Ｐ変換手段２同期符号／ビットシフト位相検出手段３パルス出力部４データ出力部３１周期カウンタ３２ゲート回路３３欠損期間検出手段３４パルス遅延手段４１レジスタ４２位相情報遅延手段４３データ遅延回路４４ビットローテーション回路３３１カウント手段３３２制御手段３４１第１のパルス遅延回路３４２第２のパルス遅延回路３４３パルス選択手段４２１第１の位相遅延回路４２２第２の位相遅延回路４２３位相選択手段

Claims

【特許請求の範囲】

【請求項１】所定周期で同期符号が付加されたシリア
ルデータをパラレルデータに変換する変換手段と、上記変換手段からのパラレルデータを遅延させるデータ
遅延手段と、上記変換手段からのパラレルデータから同期符号とビッ
トシフト位相とを検出する検出手段と、上記検出手段による同期符号の検出周期を計測する周期
計測手段と、上記周期計測手段により計測した周期に一致した上記検
出手段による同期符号の検出出力パルスを同期信号パル
スとして出力するパルス出力手段と、上記パルス出力手段からの同期信号パルスに同期して上
記検出手段からのビットシフト位相情報を出力する位相
情報出力手段と、上記周期計測手段により測定した周期と上記パルス出力
手段からの同期信号パルスにより上記検出手段により同
期符号を検出できなかった期間を検出する欠損期間検出
手段と、上記欠損期間検出手段により検出された同期符号の欠損
期間に応じて上記位相情報出力手段からのビットシフト
位相情報を遅延させる位相情報遅延手段と、上記データ遅延手段からの遅延されたパラレルデータを
上記位相情報遅延手段により遅延されたビットシフト位
相情報に基いてビットローテーションするビットローテ
ーション手段と、上記欠損期間検出手段により検出された同期符号の欠損
期間に応じて上記パルス出力手段からの同期信号パルス
を遅延させるパルス遅延手段とを備え、上記ローテーション手段によりパラレルデータのビット
シフト位相を補正すると共に上記パルス遅延手段を介し
て欠落した同期符号に対応する同期信号パルスを補償し
て出力することを特徴とする同期検出回路。
【請求項２】上記欠損期間検出手段は、上記周期計測手段の出力をカウントし上記パルス出力手
段からの同期信号パルスによりクリアされるカウント手
段と、上記パルス出力手段からの同期信号パルスが供給される
直前の上記カウント手段のカウント値により上記パルス
遅延手段と上記位相情報遅延手段における遅延量を制御
する制御手段とから成ることを特徴とする請求項１記載
の同期検出装置。
【請求項３】上記パルス遅延手段は、上記シリアルデータに付加された同期符号の周期に相当
する遅延量を有する少なくとも１個の遅延手段と、上記パルス出力手段からの同期信号パルスと該同期信号
パルスを上記遅延手段により遅延させた同期信号パルス
とを上記欠損期間検出手段による検出出力に応じて選択
的に出力する選択手段とから成り、上記位相遅延手段は、上記シリアルデータに付加された同期符号の周期に相当
する遅延量を有する少なくとも１個の遅延手段と、上記位相情報出力手段からのビットシフト位相情報と該
ビットシフト位相情報を上記遅延手段により遅延させた
ビットシフト位相情報とを上記欠損期間検出手段による
検出出力に応じて選択的に出力する選択手段とから成る
ことを特徴とする請求項１記載の同期検出装置。