KR100595145B1 - 신호 처리 장치 - Google Patents

Abstract

재생 데이터를 처리하는 장치에 관한 것으로서, 특히 동기 미검출 신호(SMS)가 발생하면 FIFO의 리드 포인터를 고정시켜 데이터의 출력을 중지시킨 후 다음 동기 검출 신호(SDS)가 발생될 때까지 카운트된 값을 이용하여 리드 포인터를 새로이 지정하여 데이터의 출력을 개시함으로써, 동기 신호의 미검출시에도 데이터의 손실을 막으며, 이로 인해 RS 코드가 가지고 있는 에러 정정 능력은 실제로 발생하는 리드 에러에만 적용되므로 결과적으로 에러 정정 능력을 높일 수 있다.

Description

신호 처리 장치

본 발명은 재생 데이터를 처리하는 장치에 관한 것으로서, 특히 동기 신호의 미검출시에도 원 데이터의 손실을 막는 신호 처리 장치에 관한 것이다.

도 1은 일반적인 디스크 신호 처리장치의 구성 블록도로서, 디스크로부터 신호를 읽어들이는 재생 과정을 설명하면 다음과 같다. 즉, 디스크로부터의 데이터는 디스크 인터페이스(107)를 통해 FIFO(106)에 임시 저장된다. 상기 FIFO(106)는 디스크의 회전 속도와 신호 처리 장치의 동작 속도 간의 차이를 보상해주기 위해 이용된다.

이때, 데이터 전이 제어부(102)는 타이밍에 맞춰 FIFO(106)에서 데이터를 읽어 와 메모리(103)에 저장한 후 ECC부(104)에서 수행된 에러 정정 결과에 따라 메모리(103)에 저장되어 있는 데이터 값을 수정한다. 그리고나서, 상기 데이터 전이 제어부(102)는 호스트 인터페이스(101)의 요구에 따라 메모리(103)에 저장된 데이터를 순차적으로 호스트 인터페이스(101)를 통해 호스트로 전송한다.

한편, 기록 과정은 상기된 재생 과정의 순서와 반대 과정을 거쳐 진행된다.

이때, 유저 데이터는 디스크에서 '섹터'라는 기본 단위로 저장되며, 그 구조는 도 2와 같다. 즉, 한 섹터는 크게 섹터의 주소를 나타내는 ID(Identification) 영역과 실제 유저 데이터가 저장되는 데이터 영역으로 나누어진다. 여기서, 데이터 영역은 다시 동기(SYNC), 재동기(RESYNC), CRC(Cyclic Redundancy Check) 코드, ECC, 패리티(PA), 버퍼(BUFF), 유저 데이터등으로 이루어진다.

도 3은 도 2의 섹터 구조를 더욱 상세히 나타낸 것으로서, 유저 데이터(D1∼D512)는 동기(SYNC) 신호인 SB1∼SB3 직후부터 시작되며 중간중간에 재동기 신호들(RS1∼RS34)을 가진다. 그리고, 512 바이트의 유저 데이터 다음에는 4바이트의 빈 데이터(Empty data)(FF)가 이어진 후 CRC 코드(CRC1∼CRC4)가 4바이트 기록되며, 최종적으로 에러 정정 코드 80 바이트가 이어서 기록된다. 이때, 에러 정정 코드는 각 인터리브(Interleave)에 대해서 수행되며, 따라서 도 3의 각 인터리브는 각각 104바이트의 데이터(FF와 CRC도 포함)와 16바이트의 에러 정정 코드를 가진다.

이때, 디스크 인터페이스(107)는 동기 신호 검출 기능이 있기 때문에 동기(SYNC), 재동기(RESYNC) 신호등을 검출함으로써, 바이트 동기를 통해 정확한 데이터를 디스크로부터 추출할 수 있다. 그런데, 만약에 어떤 원인에 의해 동기 신호가 검출되지 않은 경우가 발생하면, 디스크 인터페이스(107)는 SMS(Sync Missing Signal)를 더미 데이터 발생부(108)로 출력하면서 FIFO(106)로의 해당 데이터 출력을 중단한다. 이때 SMS를 입력받은 더미 데이터 발생부(108)는 해당 데이터 구간동안 더미 데이터(00)를 FIFO(106)로 출력한다. 여기서, 동기 신호 미검출시 유저 데이터를 더미 데이터(00)로 대체하는 이유는 동기 신호를 검출하지 못하면 유저 데이터의 바이트 동기가 불가능하기 때문이다. 즉, 어디부터가 유저 데이터의 시작인지 또는 동기 신호의 끝인지가 불분명하기 때문이다.

이와같이, 종래에는 동기 신호를 검출하지 못할 경우에는 뒤따르는 유저 데이터를 모두 더미 데이터(00)로 처리함으로써 그 만큼 유저 데이터를 잃어버리게 되며, 이 데이터가 중요 데이터일 경우 치명적인 에러가 된다.

만일, 재생 도중 RS1 신호가 검출되지 않는다면, 더미 데이터 발생부(108)는 D16∼D30까지의 구간 동안에 더미 데이터(00)를 출력하게 되며, 그 만큼의 유저 데이터를 손실하게 된다.

또한, 각 인터리브에 포함되는 더미 데이터 개수만큼의 에러 정정 능력을 상실하게 된다.

예를 들어, 대부분의 디스크 시스템에 쓰이는 바와 같이 도 3에 있는 에러 정정 코드가 리드 솔로몬(Reed-Solomon ; RS) 코드라고 한다면 각 인터리브에 있는 16바이트의 에러 정정 코드들은 8바이트의 에러를 정정할 수 있는 능력을 갖게된다. 따라서, 동기 신호 미검출시에 D16∼D30까지의 유저 데이터를 모두 더미 데이터로 대체해 버린다면 각 인터리브당 3바이트씩의 더미 데이터가 존재하게 되고, 이는 결과적으로 각 인터리브에 있는 16바이트의 에러 정정 코드의 능력을 감소시키게 된다. 왜냐하면, 삽입된 더미 데이터는 원래 값을 알지 못하는 에러와 동등하게 취급되기 때문이다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 이웃한 두 동기 신호 사이의 비트 수를 계속 카운팅하여 유저 데이터의 시작과 끝 지점을 추적함으로써, 동기 신호의 미검출시에도 데이터의 손실을 막는 신호 처리 장치를 제공함에 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 신호 처리 장치는, 동기 신호 검출 유무에 따라 동기 검출 신호 및 동기 미검출 신호를 발생하는 디스크 인터페이스와, 동기 검출 신호가 발생될 때마다 리셋되어 비트 수를 카운트하는 카운터와, 동기 미검출 신호가 발생하면 재생 데이터의 출력을 중지시키고 이후에 동기 검출 신호가 발생되면 상기 카운트 값을 이용하여 재생할 데이터 영역의 초기 지점을 결정하여 데이터 출력을 개시하는 제어부로 구성된 것을 특징으로 하는 신호 처리 장치.

상기 제어부는 동기 미검출 신호가 발생되면 선입선출 메모리의 리드 포인터를 고정시켜 데이터의 출력을 중지시킨 후 다시 동기 검출 신호가 발생되면 카운트 값을 이용하여 선입 선출 메모리의 리드 포인터를 이동시키는 것을 특징으로 한다.

상기 제어부는 선입선출 메모리의 리드 포인터를 현재의 카운트 값으로부터 유저 데이터 필드의 전체 비트 수와 동기 신호의 비트 수를 뺀 만큼의 위치로 이동시켜 데이터 출력을 개시시키는 것을 특징으로 한다.

본 발명의 다른 목적, 특징 및 잇점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.

이하, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명한다.

도 4는 본 발명에 따른 디스크 신호 처리의 구성 블록도로서, 호스트 인터페이스(401), 데이터 전이 제어부(402), 메모리(403), ECC부(404), 내부 처리부(406), 및 디스크 인터페이스(407)의 구성은 종래와 동일하며, 본 발명에서는 카운터(408)와 포인터 제어부(409)가 더 구비된다.

즉, 디스크로부터 신호를 읽어들이는 재생 과정을 설명하면, 디스크로부터의 데이터는 디스크 인터페이스(407)를 통해 FIFO(406)에 임시 저장된다. 상기 FIFO(406)는 디스크의 회전 속도와 신호 처리 장치의 동작 속도 간의 차이를 보상해주기 위해 이용된다.

이때, 데이터 전이 제어부(402)는 동기 검출 신호(Sync Detection Signal ; SDS) 또는 동기 미검출 신호(Sync Missing Signal ; SMS)에 의해 FIFO(406)에서 데이터를 읽어 와 메모리(403)에 저장한 후 ECC부(404)에서 수행된 에러 정정 결과에 따라 메모리(403)에 저장되어 있는 데이터 값을 수정한다. 그리고나서, 상기 데이터 전이 제어부(402)는 호스트 인터페이스(401)의 요구에 따라 메모리(403)에 저장된 데이터를 순차적으로 호스트 인터페이스(401)를 통해 호스트로 전송한다.

이때, 상기 디스크 인터페이스(407)는 동기 신호가 정상적으로 검출되면 SDS를 발생하고, 어떤 원인에 의해 동기 신호가 검출되지 않으면 SMS를 발생하여 데이터 전이 제어부(402), 카운터(408), 및 포인터 제어부(409)로 출력한다.

도 5는 재동기(RESYNC) 신호인 RS1을 읽는 도중 비트 슬립(Bit slip)이 발생하여 결과적으로 RS1을 검출하지 못하게 된 경우를 예로 들고 있다.

만일 정상적으로 RS1 신호가 검출되었다면 ⓑ 위치에서 SDS가 발생된다. 하지만 비트 슬립으로 인하여 RS1 신호가 미검출되었기 때문에 ⓑ 위치에서는 SDS 신호대신 SMS가 발생한다. 이때, 디스크 인터페이스(407)로부터 SMS를 입력받은 데이터 전이 제어부(402)와 포인터 제어부(409)는 FIFO(406)로부터 메모리(403)로의 데이터 출력을 중지시킨 후, 다음에 올 SDS를 기다리게 된다.

한편, 카운터(408)에서는 직전의 SDS에 의해 0으로 리셋된 값으로부터 비트 수를 계속해서 카운트하고 있다가 다음번 SDS에 의해 다시 0으로 그 값이 리셋된다. 즉, 카운터(408)는 SDS 신호가 입력될 때마다 리셋되어 카운트를 수행한다.

이때, 포인터 제어부(409)는 FIFO(406)의 리드 포인터와 라이트 포인터를 제어하는데, 디스크 인터페이스(407)로부터 SMS를 입력받으면 리드 포인터를 고정시키고 이후에 SDS 신호를 수신하게 되면 카운터(408)에서 카운트된 값을 참조하여 리드 포인터를 올바른 위치로 이동시켜 유저 데이터를 메모리(403)로 출력한다. 즉, 비트 슬립이 발생하여 ⓑ 위치에서 SMS가 발생하면 포인터 제어부(409)는 FIFO(406)의 리드 포인터를 고정시키면서 데이터 전이 제어부(402)와 연동하여 FIFO(406)로부터의 출력을 중지시킨다. 이때, 디스크 인터페이스(407)를 통해 입력되는 데이터는 정상적으로 FIFO(406)에 라이트된다. 그리고, ⓒ 위치에서 재동기(RESYNC) 신호인 RS2에 대한 SDS가 발생하면 포인터 제어부(409)는 카운터(408)의 카운트 값을 이용하여 FIFO(406)의 리드 포인터를 이동시키는데, FIFO(406)의 리드 포인터는 현재의 카운트 값에서 N+8을 뺀 위치에 해당하는 곳(위치 ⓓ)로 이동한다. 여기서, N은 유저 데이터 필드의 전체 비트 수이고, 8은 동기 신호의 비트수이다. 즉, 카운터(408)에서 출력되는 값은 RS2 신호가 검출될 때까지 카운트된 값이기 때문이다.

그리고나서, 데이터 전이 제어부(402)는 FIFO(406)의 리드 포인터가 가리키는 유저 데이터를 읽어 와 메모리(403)에 저장한다. 이때, 현재 카운트 값 - 8에 해당하는 곳 즉, 위치 ⓔ까지 FIFO(406)의 데이터를 읽어온다.

따라서, 종래에는 더미 데이터로 대체되어 손실되었던 RS1과 RS2 사이의 유저 데이터가 그대로 보존되어 메모리(403)에 저장되게 된다.

한편, 기록 과정은 상기된 재생 과정의 순서와 반대 과정을 거쳐 진행된다.

또한, 본 발명은 디스크 재생 시스템뿐만 아니라 일반적인 디지털 신호 처리장치에도 적용할 수 있다.

이상에서와 같이 본 발명에 따른 신호 처리장치에 의하면, SMS이 발생하면 FIFO의 리드 포인터를 고정시켜 데이터의 출력을 중지시킨 후 다음 SDS가 발생될 때까지 카운트된 값을 이용하여 리드 포인터를 새로이 지정하여 데이터의 출력을 개시함으로써, 동기 신호의 미검출시에도 데이터의 손실을 막는 효과가 있다. 이로 인해 RS 코드가 가지고 있는 8바이트의 에러 정정 능력은 실제로 발생하는 리드 에러에만 적용되므로 결과적으로 에러 정정 능력을 높이는 효과가 있다. 따라서, 디스크 시스템은 보다 정확한 데이터 처리를 보장할 수 있다.

도 1은 일반적인 디스크 신호 처리 장치의 구성 블록도

도 2는 도 1의 디스크의 섹터 포맷을 나타낸 도면

도 3은 도 2의 섹터 포맷을 상세하게 나타낸 도면

도 4는 본 발명에 따른 디스크 신호 처리 장치의 구성 블록도

도 5는 도 4의 각 부의 동작 타이밍도

도면의 주요부분에 대한 부호의 설명

401 : 호스트 인터페이스 402 : 데이터 전이 제어부

403 : 메모리 404 : ECC부

405 : 내부 처리부 406 : FIFO

407 : 디스크 인터페이스 408 : 카운터

409 : 포인터 제어부

Claims (5)

1. 소정 위치마다 동기 신호가 삽입되어 있는 재생 데이터를 처리하는 장치에 있어서,

   동기 신호 검출 유무에 따라 동기 검출 신호 및 동기 미검출 신호를 발생하는 신호 발생 수단과,

   동기 검출 신호가 발생될 때마다 리셋되어 비트 수를 카운트하는 카운팅 수단과,

   동기 미검출 신호가 발생하면 재생 데이터의 출력을 중지시키고 이후에 동기 검출 신호가 발생되면 상기 카운트 값을 이용하여 재생할 데이터 영역의 초기 지점을 결정하여 데이터 출력을 개시하는 제어 수단으로 구성된 것을 특징으로 하는 신호 처리 장치.
2. 제 1 항에 있어서, 상기 제어 수단은

   재생 데이터를 임시 저장하는 선입선출 메모리와,

   상기 동기 검출 신호와 동기 미검출 신호 그리고, 카운트 값을 이용하여 FIFO의 리드 포인트와 라이트 포인터를 제어하는 포인터 제어부와,

   상기 선입선출 메모리로부터 데이터를 읽어 와 저장한 후 저장된 데이터의 에러 정정을 수행하는 데이터 제어부로 구성된 것을 특징으로 하는 신호 처리 장치.
3. 제 2 항에 있어서, 상기 포인터 제어부는

   동기 미검출 신호가 발생되면 선입선출 메모리의 리드 포인터를 고정시켜 데이터의 출력을 중지시킨 후 다시 동기 검출 신호가 발생되면 카운트 값을 이용하여 선입 선출 메모리의 리드 포인터를 이동시키는 것을 특징으로 하는 신호 처리 장치.
4. 제 3 항에 있어서, 상기 포인터 제어부는

   상기 선입선출 메모리의 리드 포인터를 현재의 카운트 값으로부터 유저 데이터 필드의 전체 비트 수와 동기 신호의 비트 수를 뺀 만큼의 위치로 이동시켜 데이터 출력을 개시시키는 것을 특징으로 하는 신호 처리 장치.
5. 제 4 항에 있어서, 상기 선입 선출 메모리는

   상기 포인터 제어부의 제어에 의해 현재 카운트 값에서 동기 비트 수를 뺀 위치까지 데이터를 출력하는 것을 특징으로 하는 신호 처리 장치.