JPS63272191A

JPS63272191A - 時間軸変動補正回路

Info

Publication number: JPS63272191A
Application number: JP62104514A
Authority: JP
Inventors: Minoru Yoneda; 稔米田; Yuji Sato; 裕治佐藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-04-30
Filing date: 1987-04-30
Publication date: 1988-11-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の効果］（産業上の利用分野）この発明は、例えばビデオディスクプレーヤやビデオテ
ープレコーダ等の画像再生装置に使用して好適する時間
軸変動補正回路に関する。

（従来の技術）周知のように、例えばビデオディスクプレーヤやビデオ
テープレコーダ等の画像再生装置には、ディスクの回転
速度やテープ走行速度のばらつきによって再生された信
号に生じる時間軸変動（ジッタ）を補正するために、時
間軸変動補正回路が設けられている。

第２図は、ＢＢＤやＣＣＤ等の遅延素子を用いた、従来
の時間軸変動補正回路を示すものである。

すなわち、図中１１は入力端子で、図示しないディスク
やテープ等の記録媒体を再生して得られるテレビジョン
信号が供給されている。この入力端子１１に供給された
テレビジョン信号は、例えばＣＣＤ等の遅延素子を内蔵
する遅延回路１２で所定量の遅延処理を受けた後、出力
端子１３を介して図示しない画像処理系に供給され、画
像表示に供される。

一方、上記入力端子１１に供給されたテレビジョン信号
は、水平同期検出回路１４に供給されて水平同期信号が
検出される。そして、この水平同期信号は、位ト目比較
回路１５によって一定周期の基準水平同期信号ｆＨと位
相比較され、その位相差成分がローパスフィルタ１Ｂを
介して電圧制御発振回路（以下ｖＣＯという）　１７に
供給されることにより、Ｖ　ＣＯ１５の発振周波数が制
御される。

ここで、上記Ｖ　ＣＯ１５の発振周波数は、テレビジョ
ン信号の時間軸変動（ジッタ）成分に対応しており、こ
のＶ　Ｃ０１７の発振出力に応じて遅延回路１２の遅延
量を制御することによって、時間軸変動を補正するよう
にしている。

ところで、遅延素子を用いた時間軸変動の補正手段では
、遅延素子を通すことによるテレビジョン信号の劣化は
まぬがれないものである。

そこで、近時の画像再生装置にあっては、ディスクやテ
ープから読み取ったテレビジョン信号をデジタル化デー
タに変換し、このデジタルテレビジョン信号をメモリに
対して書き込み読み出しすることにより、種々の特殊画
像処理を行なわせるようにした、デジタル画像処理技術
が導入されてきていることから、上記メモリを用いてテ
レビジョン信号を劣化させることなく、時間軸変動の補
正を行なうことが考えられている。

第３図は、このようなデジタル画像処理技術が導入され
た画像再生装置に使用される、従来の時間軸変動補正回
路を示すものである。すなわち、入力端子１８に供給さ
れたアナログテレビジョン信号は、Ａ／Ｄ　（アナログ
／デジタル）変換回路１９によって、例えば８ビツトの
デジタルテレビジョン信号に変換された後、フィールド
メモリ、２０に供給される。

このフィールドメモリ２０は、デジタルテレビジョン信
号の１フイ一ルド分を記憶できる容量を有しており、書
き込みアドレス生成回路２１から出力されるアドレスに
基づいて、上記デジタルテレビジョン信号を記憶するも
のである。

この場合、上記アナログテレビジョン信号は、バースト
ＰＬＬ回路２２に供給されて、その色副搬送波に同期し
たクロック信号ｆ　ＰＬＬが生成されている。つまり、
このクロック信号ｆ　ＰＬＬは、アナログテレビジョン
信号の時間軸変動に対応した時間軸変動を有しているこ
とになる。

そして、上記Ａ／Ｄ変換回路１９は、このクロック信号
ｆＰＬＬに同期してアナログテレビジョン信号をサンプ
リングして、アナログ／デジタル変換動作を行なってい
る。また、上記書き込みアドレス生成回路２１も、クロ
ック信号ｆ　ＰＩ、Ｉ、に基づいて書き込みアドレスを
生成してフィールドメモリ２０に出力している。

このため、デジタルテレビジョン信号がフィールドメモ
リ２０に書き込まれるタイミングは、入力されたアナロ
グテレビジョン信号の時間軸変動に対応していることに
なる。

一方、上記のようにしてデジタルテレビジョン信号の書
き込まれたフィールドメモリ２０からは、読み出しアド
レス生成回路２３から出力されるアドレスに基づいて、
上記デジタルテレビジョン信号が読み出される。そして
、このフィールドメモリ２０から読み出されたデジタル
テレビジョン信号は、Ｄ／Ａ　（デジタル／アナログ）
変換回路２４によって元のアナログテレビジョン信号に
変換され、出力端子２５を介して図示しない画像処理系
に供給され、画像表示に洪される。

この場合、上記書き込みアドレス生成回路２１は、例え
ば水晶振動子等を用いて生成された一定周期の基準クロ
ック信号ｆｘに基づいて、読み出しアドレスを生成して
フィールドメモリ２０に出力している。また、上記Ｄ／
Ａ変換回路２４は、この基準クロック信号ｆｘに同期し
て、デジタルテレビジョン信号をアナログテレビジョン
信号に変換するようにしている。

このため、デジタルテレビジョン信号がフィールドメモ
リ２０から読み出されるタイミングは、人力されたアナ
ログテレビジョン信号の時間軸変動に無関係に一定とな
り、ここに時間軸変動が補正されるものである。

ところで、上記フィールドメモリ２０に対するデジタル
テレビジョン信号の書き込みタイミングが、第４図（ａ
）に示す書き込みクロックの立上りで行なわれ、またフ
ィールドメモリ２０からのデジタルテレビジョン信号の
読み出しタイミングが、同図（ｂ）に示す読み出しクロ
ックの立上りから１周期期間Ｔ１で行なわれるとする。

すると、書き込みタイミングと読み出しタイミングとが
、第４図に示す関係となっていれば、１回の読み出し期
間Ｔｌ中に１回の書き込み動作しか行なわれないため、
フィールドメモリ２０のアクセスタイムは、１データを
読み出す時間内に１データを古き込むことができれば、
時間軸変動の補正が可能となる。

しかしながら、例えばディスクの回転速度やテープの走
行速度が速くなって、フィールドメモリ２０に対する書
き込みタイミングと読み出しタイミングとが、第５図（
ａ）、（ｂ）に示すような関係となると、１データの読
み出し期間Ｔ２中に２データの書き込みを行なう必要が
生じ、フィールドメモリ２０に対する書き込み及び読み
出しを、本来の２倍の速さで行なわなければならず、構
成上非常に困難になるという問題が生じる。

（発明が解決しようとする問題点）以上のように、デジタル画像処理技術の導入された画像
再生装置に用いられる、従来の時間軸変動補正回路では
、メモリに対する書き込み及び読み出し速度を、本来の
２倍以上の速度で行なう必要が生じる場合があり、構成
上困難になるという問題を有している。

そこで、この発明は上記事情を考慮してなされたもので
、メモリに対する古き込み及び読み出し速度を、本来の
２倍以上の速度で行なう必要が生じた場合でも、十分に
対処することができ、しかも構成が簡易で実用に適する
極めて良好な時間軸変動補正回路を提供することを目的
とする。

［発明の構成コ（問題点を解決するための手段）すなわち、この発明に係る時間軸変動補正回路は、記録
媒体から読み取ったアナログ信号をデジタル信号に変換
してメモリに記憶させた後読み出して元のアナログ信号
に変換する信号処理システムを対象としている。そして
、記録媒体から読み取ったアナログ信号から、該アナロ
グ信号に含まれる時間軸変動に対応した時間軸変動を有
するクロック信号を生成し、このクロック信号に同期し
てアナログ信号をデジタル信号に変換する。

一方、メモリから、一定期間内に、１ブロックが所定の
ビット数で構成されるｎブロック分のデジタル信号を、
一定周期の基準クロック信号に同期して連続的に読み出
し、ｎブロック分のデジタル信号が読み出される期間に
、クロック信号に同期して変換された（ｎ−１）ブロッ
ク、ｎブロックまたは（ｎ＋１）ブロック分のデジタル
信号を、クロック信号に同期してメモリに連続的に書き
込むようにする。ここで、メモリから読み出されたデジ
タル信号は、基準クロック信号に同期してアナログ信号
に変換される。

（作用）上記のような構成によれば、メモリから、一定期間内に
、ｎブロック分のデジタル信号を、基準クロック信号に
同期して連続的に読み出すとともに、この読み出し期間
に生成された（ｎ−１）ブロック、ｎブロックまたは（
ｎ＋１）ブロック分のデジタル信号を、クロック信号に
同期してメモリに連続的に書き込むようにしたので、メ
モリに対する書き込み及び読み出し速度を、本来の２倍
以上の速度で行なう必要が生じた場合でも、十分に対処
することができ、しかも構成が簡易で実用に適するよう
になるものである。

（実施例）以下、この発明の一実施例について図面を参照して詳細
に説明する。第１図において、２Ｂは入力端子で、図示
しないデ、ｆスクやテープ等の記録媒体を再生して得ら
れるアナログテレビジョン信号か供給されている。この
入力端子２６に供給されたアナログテレビジョン信号は
、Ａ／Ｄ変換回路２７に供給されて、８ビットのデジタ
ルテレビジョン信号に変換される。なお、このＡ／Ｄ変
換回路２７のサンプリング周波数は、４　ｆ　ｓｅ　（
ｆ　ｓｃは色Ｍｌｌ搬送波周波数）である。

そして、上記Ａ／Ｄ変換回路２７から出力されるデジタ
ルテレビジョン信号は、バッファ回路２８に供給される
。このバッファ回路２８は、人力された８ビツトのデジ
タルテレビジョン信号の４サンプリング分（つまり３２
ビツト）を１ブロックとして、９ブロック分のデジタル
テレビジョン信号を収納可能となされている。

そして、上記バッファ回路２８に収納されたデジタルテ
レビジョン信号は、読み出し書き込みメモリ　（以下Ｒ
ＡＭという）２９に供給される。このＲＡ　Ｍ　２．９
は、１フイ一ルド分つまり　２６２水平走査期間分のデ
ジタルテレビジョン信号を記憶できる容量を有しており
、アドレスコントローラ３０から出力される書き込みア
ドレスに基づいて、上記デジタルテレビジョン信号を記
憶するものである。

この場合、上記アナログテレビジョン信号は、バースト
ＰＬＬ回路３１に供給されて、その色副搬送波に同期し
たクロック信号ｆ　ＰＩ、Ｌが生成されている。つまり
、このクロック信号ｆＰＬＬは、アナログテレビジョン
信号の時間軸変動に対応した時間軸変動を有しているこ
とになる。

そして、上記Ａ／Ｄ変換回路２７は、このクロック信号
ｆ　ＰＬＬに同期してアナログテレビジョン信号をサン
プリングして、アナログ／デジタル変換動作を行なって
いる。また、上記アドレスコントローラ３０も、クロッ
ク信号ｆ　ＰＬＬに基づいて書き込みアドレス′を生成
してＲＡＭ２９に出力している。

このため、デジタルテレビジョン信号がＲＡＭ２９に書
き込まれるタイミングは、入力されたアナログテレビジ
ョン信号の時間軸変動に対応していることになる。

一方、上記のようにしてデジタルテレビジョン信号の書
き込まれたＲＡＭ２９からは、アドレスコントローラ３
０から出力される読み出しアドレスに基づいて、上記デ
ジタルテレビジョン信号が読み出される。そして、この
ＲＡ　Ｍ　２９から読み出されたデジタルテレビジョン
信号は、バッファ回路３２に供給される。

このバッファ回路３２は、ＲＡＭ２０から出力される８
ブロック分のデジタルテレビジョン信号を収納可能とな
されている。そして、このバッファ回路３２に収納され
たデジタルテレビジョン信号は、Ｄ／Ａ変換回路３３に
よって元のアナログテレビジョン信号に変換され、出力
端子３４を介して図示しない画像処理系に（３（給され
、画像表示に供される。

この場合、上記アドレスコントローラ３０は、例えば水
晶振動子等を用いて生成された一定周期の基準クロック
信号ｆＸに基づいて、読み出しアドレスを生成してＲＡ
Ｍ２９に出力している。また、上記Ｄ／Ａ変換回路３３
は、この基僧クロック信号ｆｘに同期して、デジタルテ
レビジョン信号をアナログテレビジョン信号に変換する
ようにしている。

ここで、上記ＲＡＭ２９に対するデジタルテレビジョン
信号の書き込み及び読み出しは、デジタルテレビジョン
信号の８ブロック期間、つまり８　Ｔ　ｓｃ＃　２．２
ｕ　５ｅｅ（Ｔ　ｓｃは色副搬送波周期）の期間を単位として行なわれる。そして、上記８ブロッ
ク期間の前半において、ＲＡＭ２９からは、８ブロック
分のデジタルテレビジョン信号が連続的に読み出され、
バッファ回路３２に収納される。

また、ＲＡＭ２９から８ブロック分のデジタルテレビジ
ョン信号が読み出されている期間において、バッファ回
路２８は、上記８ブロック期間のうち上述した読み出し
期間を差し引いた残りの期間で、ＲＡＭ２９に記憶させ
ることができるデジタルテレビジョン信号のブロック数
を判別する。

ここで、バッファ回路２８によって判断されるブロック
数は、読み出しブロック数をｎとすると、（ｎ−１）ブ
ロック、ｎブロック、　　（ｎ＋１）ブロックのいずれ
かとなる。すなわち、この実施例では、読み出しブロッ
ク数を８としたので、バッファ回路２８で判断すべきブ
ロック数は、７，８゜９のいずれかとなる。

このため、入力されたアナログテレビジョン信号に時間
軸変動がなければ、バッファ回路２８は、ＲＡＭ２９に
供給すべきデジタルテレビジョン信号を８ブロックと判
断し、８ブロック分のデジタルテレビジョン信号がＲＡ
Ｍ２９に記憶される。また、読み出しタイミングに対し
て書き込みタイミングが、先にｆｊ５５図に示したよう
な関係となった場合には、バッファ回路２８は、ＲＡＭ
２９に供給すべきデジタルテレビジョン信号を９ブロッ
クと判断し、９ブロック分のデジタルテレビジョン信号
がＲＡＭ２９に記憶される。

したがって、上記実施例のような構成によれば、ＲＡＭ
２９から読み出すデジタルテレビジョン信号を８ブロッ
クに固定し、バッファ回路２８によって、ＲＡＭ２９に
書き込み可能なブロック数（７，８゜９）を判断して、
そのブロック数だけＲＡＭ２９に書き込むようにしたの
で、ＲＡＭ２９に対する書き込み及び読み出し速度を、
本来の２倍以上の速度で行なう必要が生じた場合でも、
十分に時間軸変動の補正を行なうことができ、しかも構
成が簡易で実用に適するものである。

また、基本的に８ブロックづつのデジタルテレビジョン
信号の書き込み及び読み出しを行なっているため、Ｄ−
ＲＡＭのページモードサイクルを有効に利用することが
可能となる。

なお、この発明は上記実施例に限定されるものではなく
、この外その要旨を逸脱しない範囲で種々変形して実施
することができる。

［発明の効果］したがって、以上詳述したようにこの発明によれば、メ
モリに対する書き込み及び読み出し速度を、本来の２倍
以上の速度で行なう必要が生じた場合でも、十分に対処
することができ、しかも構成が簡易で実用に適する極め
て良好な時間軸変動補正回路を提供することができる。

【図面の簡単な説明】

第１図はこの発明に係る時間軸変動補正回路の一実施例
を示すブロック構成図、第２図及び第３図はそれぞれ従
来の時間軸変動補正回路を示すブロック構成図、第４図
及び第５図はそれぞれ同従来の時間軸変動補正回路の動
作を説明するためのタイミング図である。１１・・・入力端子、１２・・・遅延回路、１３・・・
出力端子、１４・・・水平同期検出回路、１５・・・位
相比較回路、１６・・・ローパスフィルタ、１７・・・
ＶＣＯ１１８・・・入力端子、１９・・・Ａ／Ｄ変換回
路、２０・・・フィールドメモリ、２１・・・書き込み
アドレス生成回路、２２・・・バーストＰＬＬ回路、２
３・・・読み出しアドレス生成回路、２４・・・Ｄ／Ａ
変換回路、２５・・・出力端子、２Ｂ・・・入力端子、
２７・・・Ａ／Ｄ変換回路、２８・・・バッファ回路、
２９・・・ＲＡＭ、３０・・・アドレスコントローラ、
３１・・・バーストＰＬＬ回路、３２・・・バッファ回
路、３３・・・Ｄ／Ａ変換回路、３４・・・出力端子。出願人代理人　弁理士　鈴江武彦第３図第４図　　　　第５図

Claims

【特許請求の範囲】

記録媒体から読み取ったアナログ信号をデジタル信号に
変換してメモリに記憶させた後読み出して元のアナログ
信号に変換する信号処理システムにおいて、前記記録媒
体から読み取ったアナログ信号から該アナログ信号に含
まれる時間軸変動に対応した時間軸変動を有するクロッ
ク信号を生成するクロック信号生成手段と、このクロッ
ク信号生成手段で生成されたクロック信号に同期して前
記アナログ信号をデジタル信号に変換する第１の変換手
段と、前記メモリから一定期間内に１ブロックが所定の
ビット数で構成されるｎブロック分のデジタル信号を一
定周期の基準クロック信号に同期して連続的に読み出す
読み出し手段と、この読み出し手段でｎブロック分のデ
ジタル信号が読み出される期間に前記第１の変換手段で
変換された（ｎ−１）ブロック、ｎブロックまたは（ｎ
＋１）ブロック分のデジタル信号を前記クロック信号に
同期して前記メモリに連続的に書き込む書き込み手段と
、前記読み出し手段で読み出されたデジタル信号を前記
基準クロック信号に同期してアナログ信号に変換する第
２の変換手段とを具備してなることを特徴とする時間軸
変動補正回路。