JPS6113785A - 時間軸エラ−補正装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は映像信号の時間軸変動を補正する時間軸エラー
補正装置に関する。

〔発明の背景〕

ＶＴＲなどの磁気録画再生装置、あるいはビデオディス
クなどの映像再生装置などでは、磁気ヘッドあるいはピ
ックアップヘッドなどの信号検出媒体と磁気テープある
いはディスクなどの記録媒体との相対的な位置変動によ
って、再生映像信号に一時間軸変動を生じる。ゆるやか
に変動する場合には再生画面上でゆらぎ（いわゆるジッ
タ）となって現われる。一方、時間軸に急激な変化があ
る場合にはくねり（いわゆるスキー−歪）などの現象と
なって現われ、再生画の安定性を著しく損なう問題を本
質的に持っている。

この４間軸変動の補正方法として、例えば日本放送出版
協会、放送技術双書第５巻ＶＴＲ技術第６章に記載され
ている時間軸補正装置が従来から公知である。

しかし上記従来例では負帰還制御によるＡＦＣ系を用い
ているため、時間軸変動の周波数が高かったり、スキュ
ーのように急激な時間軸変動が発生したりすると本質的
に追従誤差を生じ、時間軸変動が補正されずに残留して
しまう問題がある。また、その補正能力を高めるために
ＡＦＣ系の応答速度を高めると入力映像信号に含まれる
ノイズにも敏感に応答しやすくなって、逆にＡＦＣ系が
擾乱されるなど著しく動作が不安定になる問題がある。

さらに、ＡＦＣ系の応答速度を高めた時には時間軸変動
量が増大した場合にＡＦＣ系が同期引込み範囲から逸脱
してし７まい、もはや時間軸補正が不能になるなどの問
題を有していた。

〔発明の目的〕

本発明の目的は、上記した問題点を除き、スキュー歪や
周波数の高い時間軸変動をも安定にかつ確実に除去可能
な時間軸エラー補正装置を提供することＫある。

〔発明の概要〕

本発明は上記の目的を達成するために、時間軸変動を含
む映像信号の速度エラーを検出し、その検出信号により
発振回路の発振周波数全周波数変調し、またその発振出
力を入力映像信号に含まれる同期情報に瞬時瞬時位相同
期させ、その出力信号をもって再生映像信号のサンプリ
ング口・ツクとなすことを特徴とする。

〔発明の実施例〕

以下、本発明を図面を用い詳細に説明する。

第１図は本発明による時間軸エラー補正装置のブロフク
図を示しており、第２図はその各部波形図を示す。

第１図において１０は時間軸エラーを含む映像信号の入
力端子、２０は時間軸エラーを補正した映像信号の出力
端子、１１は低域通過ろ波器（以下ＬｐＦと記す）、１
２はクランプ回路、１３はＡＤ変換器、１４はランダム
アクセスメモリ（以下ＲＡＭと記す）、１５はＤＡ変換
器、１６はＬｐＦ、１７は加算回路、３０は同期分離回
路、３１は遅延回路３２は書込みクロック発生回路、易
は書込みアドレス発生回路、３４は速度エラー検出回路
、４０は読取シクロツク発生回路、４１は読取シアドレ
ス発生回路、４２は基準同期信号発生回路、４３は遅延
回路、４４は基準垂直同期信号の出力端子、である。

第２図において、αは時間軸エラーを含む映像信号を示
す。

端子１０より入力きれた第２図αに示す映像信号αＩｄ
ＬＰＦ１１、クランプ回路１２を介してＡＤ変換器１３
に入力される。ＬｐｐｌｌではＡＤ変換器１３でのサン
プリングによる折返し雑音が生じないように映像信号α
の帯域をサンプリング周波数の１／２以下となるように
し、クランプ回路１２ではペデスタルレベルを一定電位
に固定する。

映像信号α中、テレビ画面上に映し出されるのは第２図
αの波形中に示すＡからＢまでの映像内容を伝送する期
間（以下この期間の信号を映像情報信号と呼ぶ）でｓｂ
、ＢからＡ′までの期間は水平ブランキング期間であシ
、画面上には映出されない。

一方、映像信号αは同期分離回路３０にも入力され、水
平走査に基づく同期情報ＶＨ５及び垂直走査に基づく同
期情報ＷＶＳが分離出力される。

回路３０で分離出力された水平同期情報ＦＭＳは遅延回
路３１を経て書込みクロック発生回路３２に入力される
。

遅延回路３１はたとえばモノマルチバイブレータより成
り、第２図すに示すように水平同期情報ＷＩＩＳを位置
Ａｆで時間τ遅延する。

第２図Ｃは第１図の書込みクロック発生回路３２の出力
信号Ｃを示しており、第２図すに示す遅延した水平同期
情報すの立下りエツジに位相同期して発振を開始し、信
号すが低レベルＣ以下”Ｌ′と記す）の期間は発振を継
続する。そして信号すが高レベル（以下”Ｈ′と記す）
になると発振を停止する。信号すは書込みクロックＣの
発振開始点を制御するので以下書込みスタートパルスと
呼ぶ。

また、水平同期情報ＩＦ’ＢＳは速度エラー検出回路３
４に入力され、速度エラー検出信号ＶＥは書込みクロッ
ク発生回路３２に入力される。

書込みクロック発生回路３２の発振周波数は書込みクロ
ックＣの周波数と後述する読取りクロツクｄの周波数が
平均的に一致するように設定する。書込みクロック発生
回路３２は電圧制御発振器より成り、その電圧制御端子
には速度エラー検出信号ＶＥが入力される。そして速度
エラー検出信号ＶＥに応じ、書込みクロックＣの周波数
は変調を受ける。映像信号αが時間軸エラーを有してい
て伸長した場合には書込みクロックＣの周波数は下げら
れ、短縮された場合には上げられる。

上記のようにして得られた書込みクロックＣはＡＤ変換
器１６、書込みアドレス発生回路３３に入力される。Ａ
Ｄ変換器１３では書込みクロックＣに従い、第２図αに
示す再生映像信号αを位置ＡからＢまでの期間ＡＤ変換
する。書込みクロックＣを用いて再生映像信号αをサン
プリングすれば、画面上でのサンプリング点の位置をそ
ろえることができる。

書込みアドレス発生回路３３はカウンタ回路より成り、
書込みクロックＣが停止している期間に水平同期情報Ｗ
Ｈ５に基づく信号により上記カウンタをクリアし、位置
Ａからカウントを開始し所定値となる位置Ｂでカウント
を停止するように構成しである。このカウンタの値をデ
ータアドレス信号としてＲＡＭ１ａに与える。

また、１？ＡＭ１ａは一水平走査を一単位とした複数の
ラインメモリから成っておシ、どのラインメモリにデー
タを記憶するかは、書込みアドレス発生回路３３で作ら
れるラインアドレス信号で制御し、ラインメモリ内のデ
ータの格納位置は前記データアドレス信号で制御する。

ラインアドレス信号は水平同期情報ＦＥＥに同期して変
化し、垂面同期情報ＷＶＳに基づいて形成した垂直ブラ
ンキング信号によりリセットされる。

以上のようにして、ＡＤ変換された映像情報信号をＲＡ
Ｍ１４の所定位置に格納することができる。従って、Ｒ
ＡＭ　１ａに格納された信号をクリスタル発振器などで
作られた安定なりロック信号で読取ることにより、時間
軸エラーの除去された映像信号を得ることができる。

次に読取りの方法について説明する。読取りクロック発
生回路４０はクリスタル等を用いた安定な連続信号を発
生する発振器より成り′、この基準発振出力は基準同期
信号発生回路４２に入力され、安定な基準同期信号を生
成する。

同期信号発生回路４２で作られた基準水平同期信号ＲＨ
５は遅延回路３１の遅延時間τとほぼ同じ遅延時間を有
する遅延回路４３を介して読取りクロック発生回路４０
に入力される。読取りクロック発生回路４０では遅延回
路４３の出力信号をゲート信号とし第２図ｄに示すよう
に、基準水平同期信号ＲＨ５から時間τの間クロック信
号を停止する読取りクロックｄを生成し、読取りアドレ
ス発生回路４１とＤＡ変換器１５に入力する。

読取シアドレス発生回路４１は書込みアドレス発生回路
３３と同様にカウンタ回路で構成されている。ＲＡＭ１
４を構成するラインメモリを選択するラインアドレスは
回路４２からの垂直同期信号ＲＶＳに基づいて形成した
垂直ブチンキング信号によりリセットされる。また、−
ラインメモリ内のデータアドレス信号は読取シクロツク
ｄが停止している期間に水平同期信号ＲＨ５に基づく信
号でカラン“りはクリアされる。読取シクロツクｄが入
力されるとカウントを開始し、カウンタの出力信号を読
取りアドレスとしてＲＡＭ１４に入力し、ＲＡＭ１４に
格納されていた第２図ａに示す期間ＡからＢに相当する
映像情報信号を読取る。

以上のようにして時間軸エラーのない信号がＲＡＭ１４
から読取られ、同期信号が除去された第２図Ｃに示す映
像信号ＣがＤＡ変換器１５で復元される。

上記映像信号ｅは読取シクロツク信号ｄの１／２の周波
数以下の帯域を持っＬＰＦｌ（Ｓで不要帯域を除去され
た後、加算回路１７に入力され、基準同期信号発生回路
４２で作られた所定の時間間隔を有する基準同期信号Ｒ
Ｃ５を加算され、同期信号開隔の変化がない映像信号ｆ
が端子２ｏがら出力される。

なお基糸同期信号発生回路４２からの基準垂直同期信号
ＲＶＳは端子４４を介して図示しないサーボ制御装置の
基準信号として出力される。

このサーボ制御装置は、上記第１図の実施例に基づく時
間軸エラー補正装置を適用するＶＴＲなどにおいて、磁
気ヘッドなどの信号検出媒体と磁気テープなどの記録媒
体との相対的な位相を制御して信号を正しく再生するた
めのトラッキング制御系などで構成され、従来から公知
のものが用いられる。このサーボ制御装置に上記端子４
４からの基準垂直同期信号ＲＶ、Ｓが入力されることに
よって、端子１０がらの入力映像信号αがこの基準垂直
同期信号ＲＶＳに位相同期するように、更に具体的には
入力映像信号αの垂直同期信号の位相に対して上記基準
垂直同期信号ＲＶＳの位相が時間的に遅れた状態で位相
同期するようにサーボ制御される。

このサーボ制御により、Ｒ）４Ｍ１Ａへの書込み動作が
読取り動作よυ時間先行するように制御されるため、Ｒ
ＡＭ　１４に書込まれた映像情報は欠落なくそのすべて
が変動のない安定した時間軸で正しく読取られ、またＲ
ＡＭ　１４への書込み時に削除されたブランキングと同
期情報は２１ＤＫ回路１７にて読取りと同じ安定した時
間軸の基準同期信号／ｌ’Ｃ，５によって補われるため
、端子２ｏがらは入力映像信号αの時間軸エラーが除去
された安定な映像信号が正しく復元されて出方される。

以上のように同期情報に瞬時瞬時位相同期した書込みク
ロツクを用いてサンプリング処理を行なっているので、
スキュー歪のような急激々時間軸変動も除去可能である
。また、速度エラー検出信号に応じ書込みクロックを変
調しているので、水平同期情報の周期及変動するような
速度エラーについても除去可能という効果が得られる。

第３図は第１図に示した速度エラー検出回路３４の一実
施例を示すブロック図である。第４図はその各部波形図
である。

第３図において、５ｏは時間軸エラーを含む映像信号か
ら分離した水平同期情報ＷＨ５の入力端子、５１．５２
は遅延回路、５３は台形波発生回路、５４はサンプルホ
ールド回路、５５は立上シェッジ検出回路、５６は利得
調整回路、６ｏは速度エラー検出信号ＶＥの出力端子で
ある。

端子５０から入力された水平同期情報ＦＥＥ（第４図ｇ
）は遅延回路５１とエツジ検出回路５５へ入力される。

遅延回路５１はたとえばモノマルチパイプレークより成
シ、第４図りに示すようＫ、−水平走査期間よりも短い
任意の時間τ、遅延する。遅延回路５１の出力信号はさ
らに遅延回路５２に入力され第４図番に示すようにその
立下シェッジをさらに時間τ２遅延する。

遅延回路５２の出力信号りは台形波発生回路５３に入力
され、第４図ノ゛に示すよう按第４図器の”Ｌ”期間に
台形波を形成する。台形波発生回路５３の出力信号はサ
ンプルホールド回路５４に入力される。

一方、エツジ検出回路５５では水平同期情報ＶＨ５の立
上シエッジを検出しく第４図ｋ・）、検出されたエツジ
信号はサンプルホールド回路５４に入力される。

第４図ｋに示すエツジ信号ｋをサンプリング信号として
、第４図ノ゛に示す台形波信号をサンプリングする。な
お、サンプリング位置が台形波信号の傾斜部となるよう
に、遅延回路５２の遅延時間τ２を調整する。

サンプリングホールド回路５４では第４図ノに示すよう
に、サンプリングした電位を保持し、この信号を利得調
整回路５６ＶＣ入力し、利得を調査した後速度エラー検
出信号ＶＥとして端子６゜よ多出力する。

第１図、に示す書込みクロック発生回路３２を構成する
電圧制御発振器の中心周波数をｆ６、発振周波数制御感
度をΔｆｃＨｚ／ＶＥとし、第３図に示す台形波発生回
路５３の傾斜部の特性をΔＶ〔Ｖル〕とし、−水平走査
期間をｒｈとする。このようにした場合、利得調整回路
５６の利得に、は次式で表わされるように調整すれば良
い。

なお、利得ｇ！Ｍ回路５６で利得を調整する代シに、台
形波発生回路５３の傾斜特性あるいは書込みクロック発
生回路３２の電圧制御発振器の制御感度を調整すること
により、速度エラーが最小となるように調整することも
可能であり、その場合には利得調整回路５６は不要であ
る。

また、第３図に示す方式では、いわゆるフィードフォワ
ード構成となっているので応答が早く周波数の高い時間
軸エラーにも追従可能という特徴がある。

第５図は速度エラー検出回路の鳩の実施例を示すブロッ
ク図である。第６図はその波形図である。

第５図において、一部は第６図に示したブロック図と同
じであシ、同一部分には同一符号を付したのでその詳細
説明は省略する。３４′は速度エラー検出回路、７ｏは
書込みクロックの入力端子、７１は水平同期情報ＷＨ５
の立下りエツジ検出回、路、７２はカウンタ回路である
。

第６図において、ｈ、ｃは第２図す、ｃを、ｌ、には第
４図のｌ、ｋを再記したものである。

第５図において、端子５ｏから入力された水平同期情報
ＩＰ’ｆｌ　、５は立下り工・ソジ検出回路５５と立下
りエツジ検出回路７１に入力され、それぞれのエツジ情
報が検出される。

立下シェノジ信号はカウンタ回路７２のクリア端子に入
力され、書込みりＯツク信号Ｃが停止している期間にカ
ウンタ回路７２のクロック端子に入力さｉｌ−だ書込み
クロックＣはカウンタ回路７２でカウントされる。カウ
ンタ回路７２の出力信号Ｌ′は第６図乙′に示すように
カウント値が所定値になると状態を反転し”Ｌ′となり
、クリアされると初期状態”Ｈ−にもどる。

信号ｔ′は台形波発生回路５３尾人力され、以下第３図
に示したブロック図と同様に動作し、端子６０より速度
エラー検出信号ＶＥ（第６図７’）が出力される。

第５図ｐ（−示した実施例では負帰還構成となってお勺
、第、３図に示した方式と異なり、利得調整を必要とせ
ずに速度エラー検出及び書込みクロック制御ができ無調
整で時間軸エラー補正が可能という効果がある。

第６図に示した速度エラー検出回路の実施例では、水平
同期情報を用いて速度エラー検出を行なう場合について
説明を行なった。ＶＴＲへの記録時、映像信号に速度エ
ラー検出用のパイロット信号を多重し、再生時パイロッ
ト信号をもとに速度エラーを検出することも可能である
。

この場合にも第３図に示した本発明を適用することが可
能である。

再生時ハイロット信号をバンドパスフィルタで抜取り、
波形整形回路で矩形波信号とする。

この矩形波信号をエツジ検出回路に入力し、得られたエ
ツジ情報を第３図の端子５０に入力する。

この場合、遅延回路５１．５２の遅延時間はパイロット
信号周波数に合わせて設定し直す必要がある。

速度エラー検出用パイロット信号周波数を水平同期信号
周波数よりも高く設定することにより、より高い周波数
の速度エラー検出も可能となる。

第１図に示した実施例における書込みクロックＣの周波
数は、書込みクロック発生回路３２の固有の発振周波数
によって定められるが、その発振周波数は電源電圧変動
や周囲温度変化、回路部品の経時変化などによって変動
してしまうが、こうした問題をも解決し、常に安定した
周波数の招込みクロックを生成する方法を第７図の実施
例により示す。第８図はその説明用の波形図である。

第７図は一部第１図と共通であり、共通部分には同一ね
号を付し、その詳細説明は省略する。

第７図において、８１はモノマルチバイフレータ８２は
ランチ回路、８２はＡＮＤ回路、８４は水晶発振回路・
８５ハ１／ｎ、分周回路、８６は位相比較回路、８７＆
；Ｉゲート回路、８８はループフィルタ、８９は加ｆＪ
回路、９０は１／ｒＬ７分周回路、９１はｎ２／、分周
回路、９２はスイッチ、９３はコンデンサ、９４はＡＮ
Ｄ回路である。ここで、水晶発振回路８４ハ第１図に示
す読取９クロック発生回゛路の安定な発振器を表わして
いる。

端子１０からの入力映像信号α（第８図α）よりそれに
含まれる水平同期情報ＦＥＥ’（第８図ｈ）及び垂直同
期情報ＷＶＳ　（第８　歯ｃ　）が同期分離回路３０に
て分離出力される。垂直同期情報Ｆ１７Ｓにより単安定
マルチ回路８１がトリガされて入力映像信号の垂直ブラ
ンキング期間に基づく所定時間Ｔｏのパルス幅の出力（
第８図ｇ）が回路８１よシ得られる。回路８１からの出
力はラッチ回路８２にて水平同期情報ＦＨ，Ｓ（の立下
シ）により同期化され、その出力は第８図のｅに示すよ
うに所定時間Ｔ１の期間゛Ｌ′の信号となり、いわば入
力映像信号の垂直ブランキング期間を検知した信号とな
る。水平同期情報ＦＭＳはこの回路８２からの出力によ
りＡＮＤゲート回路８３でゲートされ、その出力（第８
図ｇ）によυ遅延回路３１がトリガされて所定時間幅τ
の書込みスタートパルス（第８図ｇ１）が出力される。

その結果回路３１からの出力である書込みスタートパル
スは第８図の１に示すように上記の垂直ブランキング期
間に対応するＴ、の期間ではインヒビットされて書込み
スタートパルスは出力されない。

３２はイネーブル端子Ｅに入力される回路３１からノ書
込ミスタートパルスに同期して発振の開始及び停止が行
なわれ、かつ電圧制御入力端子Ｖに入力される制御電圧
に応じてその発振周波数が可変される発振回路であり、
その具体例としてテキサス・インスツルメンツ社製のイ
ネーブル端子付の無安定マルチ発振器回路のＩＣ（、Ｓ
Ｎ　７５　Ｓ　１２４　）などをこの発振回路３２とし
て用いることができる。この発振回路３２のイネーブル
端子Ｅに上記書込みスタートパルスを入力させることに
より、第８図んの斜線部に示すようにスター１パルスが
”Ｈ″の期間では発振停止して羊の出力は”Ｌ”となり
、スタートパルスが“Ｈ”からＬ”の遷移に同期して発
振回始し、スタートパルスが°Ｌ°の期間で連続的な発
振出力が得られる。１だ回路５１からのスタートパルス
は上記したように垂直ブランキング期間Ｔ１以外のみ出
力されるため、発振回路３２からの出力は第８図のｈに
示すように、上記の垂直ブランキング期間Ｔ、では、そ
の直前のスタートパルス（第８図ｇのＸ）によって同期
発振された出力が得られる。

一方、水平同期情報ＶＭＳは速度エラー検出回路３４に
入力され、速度エラー検出信号が出力される。検出信号
はスイッチ９２に入力される。スイッチ９２の制御信号
として、第８図ｇに示すラッチされた垂直ブランキング
期間を示す信号（第６図ｇ）が入力される。そして、垂
直ブランキング期間Ｔ、にはスイッチ９２は開き速度エ
ラー検出信号は伝送されず、垂直ブランキング期間ＴＩ
以外にはスイッチ９２は閉じられ、速度エラー検出信号
はコンデンサ９３、加算回路８９を介して発振回路３２
に入力される。

本実施例は、垂直ブランキング期間Ｔ１において、いわ
ゆるＰＬＬ回路にょシ書込みクロック発生回路３２の発
振出力を外部の安定な発振出方に位相同期させて、肩波
数偏差を生じない安定した発振周波数を確保することを
特徴とするものである。

即ち、水晶発振回路８４にて安定した周波数の基準クロ
ックを得、回路８５，８６，８７，８８，３２．９０に
よりｐＬＬ回路を構成して、回路３２からの発振出力を
上記回路８４からの基準クロックに位相同期させるもの
である。

水晶発振回路８４からの出力は分周回路８５にて適宜’
／ｎ、　Ｋ分周され、その出力は位相比較回路８６の一
方に供給される。回路８６の他方には発振回路３２から
の出力を分周回路９ｏにて適宜１／ｒＬ２に分周した出
力が供給される。なお、回路９゜にて回路３１からの書
込みスタートパルスにょシ各分局段はリセットされる。

回・路８６にてこれらが位相比較され、両者の位相差に
応じた誤差信号が回路８６よｐ出力される。ゲート回路
８７はラッチ回路８２からの出力によって上記の垂直ブ
ランキングの期間Ｔ、だけ回路８６からの出力をゲート
シてループフィルタ８８に供給し、それ以外の期間では
ゲート回路８７はオフとなりて回路８６から回路８８へ
の供給は遮断されるとともに、回路８７の出力インピー
ダンスは十分高くなる。この結果、垂直ブランキングＴ
１の期間でのみ回路８６からの位相誤差信号が回路８７
ヲ介して回路８８に供給され、それ以外の期間ではその
位相誤差信号が回路８８に保持される。回路８８は積分
回路などで構成され、この回路８８にて位相誤差信号は
十分平滑され、また以上のＰＬＬ回路の特性が十分安定
するように特性保償される。

この回路８８の出力は加算回路８９に入力される。

前記したように加算回路８９の他の入力には速度エラー
検出信号が入力されているが、期間ＴＩにはスイッチ９
２はオフし、速度エラー検出信号の影響なく位相誤差信
号は発振回路３２の電圧制御入力端子ｒに入力される。

以上で構成されるＰＬＬ負帰還制御により、回路３２０
発振出力は回路８４からの安定な基準クロックに位相同
期結合され、その発振周波数ｆＴＩＪは上記回路８４か
らの基準クロックの周波数をｆｒｒＬとすると、次式で
与えられ、 ｆｗ＝　−・ｆｍ　　　　　　　　（２１町 町、町＋ｆｍの値によりｆｗの値を任意に設定でき、そ
の設定値に対して偏差を生ずることもなく安定した発振
出力を得ることができる。

垂直ブランキング期間Ｔ、以外の期間には加算回路８９
で回路８８に保持されている位相誤差信号に速度エラー
検出信号が重畳されて、発振回路３２０発振出力を制御
し、入力映像信号αの時間軸変動忙応じた書込みクロッ
ク信号を発生することが可能である。

第７図に示す他の回路動作ｅよ第１図に示す回路動作と
同じであシ、その説明は省略する。

第１図に示した実施例ではメモリとしてＲＡＭを用いた
場合について説明を行なったが、メモリとしてはＲＡＭ
の代シにシフトレジスタ、ＣＣＤ遅延線などを用いても
良く、本発明の主旨をはずれるものではない。

またメモリは一定容量を持ってお９、連環的にデータの
書込み、読取りを行なう二上記したように入力映像信号
と基準同期信号はサーボ制　−御装置により位相同期し
ているが、位相のゆらぎは残る。メ七す容量はこの位相
ゆらぎを除去しスキー−歪を補正するに足るだけのライ
ンメモリ数必要である。

〔発明の効果〕

本発明によれば、映像信号に速度エラーやスキュー歪な
どいかなる時間軸変動がβっでも、その影響を受けるこ
となく安定にかつ確実に時間軸エラーを除去できる表ど
の効果を得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図第２図はそ
の各部波形図、第３図は本発明による速度エラー検出回
路の一実施例を示すブロック図、第４図はその各部波形
図、第５図は本発明による速度エラー検出回路の他の実
施例を示すブロック図、第６図はその各部波形図、第７
図は本発明の他の実施例を示すブロック図、第８図はそ
の各部波形図である。 １３・・・・・・・・・・・・ＡＤ変換器１４・・・・
・・・・・・・・　ランダムアクセスメモリ１５・・・
・・・・・・・・ＤＡ変換器３０・・・・・・・・・・
・・同期分離回路３２・・・・・・・・・・・書込みク
ロック発生回路３３・・・・・・・・・・・　書込みア
ドレス発生回路３４．３４″・・・・・速度エラー検出
回路４０　　・・・・・・・・読取りクロック発生回路
４１・・・・・・・・・・　読取シアドレス発生回路４
２・・・・・・・・・　基準同期信号発生回路５５・・
・・・・・・・・・台形波発生回路代理人弁理士　高　
橋　明　岑？、７））Ｗ、２　図 算３図 算　４０ 算５い 算６図 Ｌ′　　　”　　　　　　　　　　　１手続補正書（方
式） 事件の表示 昭和　５９　　年特許願第　１３３１２５　　号発明の
名称　時間軸エラー補正装置 補正をする者 事件と１俤　特許出願人 名　称　　（５１０１株式会ｔ」　日　立　製　作　所
代　　理　　　人 補正の対象　願書及び明細書

Claims (1)

【特許請求の範囲】
1. １、時間軸変動を含む映像信号の同期情報分離回路と、
   上記映像信号の速度エラー検出手段と、該検出手段の出
   力信号により発振周波数を制御されかつ上記同期情報に
   より発振の開始、継続および停止を制御される発振器と
   、上記発振器の出力信号で上記映像信号をサンプリング
   する手段と、該サンプリングされた信号を逐次書込み、
   読取りの可能な所定記憶容量を有するメモリと、所定周
   波数の基準信号を発生する発生回路とを有し、該基準信
   号発生回路の出力信号により上記メモリからサンプリン
   グされた映像信号を読取ることを特徴とする時間軸エラ
   ー補正装置。