JPH084337B2 - 時間軸エラ−補正装置 - Google Patents
時間軸エラ−補正装置Info
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- JPH084337B2 JPH084337B2 JP59133123A JP13312384A JPH084337B2 JP H084337 B2 JPH084337 B2 JP H084337B2 JP 59133123 A JP59133123 A JP 59133123A JP 13312384 A JP13312384 A JP 13312384A JP H084337 B2 JPH084337 B2 JP H084337B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/79—Processing of colour television signals in connection with recording
- H04N9/87—Regeneration of colour television signals
- H04N9/89—Time-base error compensation
- H04N9/896—Time-base error compensation using a digital memory with independent write-in and read-out clock generators
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Signal Processing For Recording (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は映像信号の時間軸変動を補正する時間軸エラ
ー補正装置に関する。
ー補正装置に関する。
〔発明の背景〕 VTRなどの磁気録画再生装置、あるいはビデオディス
クなどの映像再生装置などでは、磁気ヘッドあるいはピ
ックアップヘッドなどの信号検出媒体と磁気テープある
いはディスクなどの記録媒体との相対的な位置変動によ
って、再生映像信号に時間軸変動を生じる。ゆるやかに
変動する場合には再生画面上でゆらぎ（いわゆるジッ
タ）となって現われる。一方、時間軸に急激な変化があ
る場合にはくねり（いわゆるスキュー歪）などの現象と
なって現われ、再生画の安定性を著しく損なう問題を本
質的に持っている。
クなどの映像再生装置などでは、磁気ヘッドあるいはピ
ックアップヘッドなどの信号検出媒体と磁気テープある
いはディスクなどの記録媒体との相対的な位置変動によ
って、再生映像信号に時間軸変動を生じる。ゆるやかに
変動する場合には再生画面上でゆらぎ（いわゆるジッ
タ）となって現われる。一方、時間軸に急激な変化があ
る場合にはくねり（いわゆるスキュー歪）などの現象と
なって現われ、再生画の安定性を著しく損なう問題を本
質的に持っている。
この時間軸変動の補正方法として、例えば日本放送出
版協会、放送技術双書第５巻VTR技術第６章に記載され
ている時間軸補正装置が従来から公知である。
版協会、放送技術双書第５巻VTR技術第６章に記載され
ている時間軸補正装置が従来から公知である。
しかし上記従来例では負帰還制御によるAFC系を用い
ているため、時間軸変動の周波数が高かったり、スキュ
ーのように急激な時間軸変動が発生したりすると本質的
に追従誤差を生じ、時間軸変動が補正されずに残留して
しまう問題がある。また、その補正能力を高めるために
AFC系の応答速度を高めると入力映像信号に含まれるノ
イズにも敏感に応答しやすくなって、逆にAFC系が擾乱
されるなど著しく動作が不安定になる問題がある。さら
に、AFC系の応答速度を高めた時には時間軸変動量が増
大した場合にAFC系が同期引込み範囲から逸脱してしま
い、もはや時間軸補正が不能になるなどの問題を有して
いた。
ているため、時間軸変動の周波数が高かったり、スキュ
ーのように急激な時間軸変動が発生したりすると本質的
に追従誤差を生じ、時間軸変動が補正されずに残留して
しまう問題がある。また、その補正能力を高めるために
AFC系の応答速度を高めると入力映像信号に含まれるノ
イズにも敏感に応答しやすくなって、逆にAFC系が擾乱
されるなど著しく動作が不安定になる問題がある。さら
に、AFC系の応答速度を高めた時には時間軸変動量が増
大した場合にAFC系が同期引込み範囲から逸脱してしま
い、もはや時間軸補正が不能になるなどの問題を有して
いた。
本発明の目的は、上記した問題点を除き、スキュー歪
や周波数の高い時間軸変動をも安定にかつ確実に除去可
能な時間軸エラー補正装置を提供することにある。
や周波数の高い時間軸変動をも安定にかつ確実に除去可
能な時間軸エラー補正装置を提供することにある。
本発明は上記の目的を達成するために、時間軸変動を
含む映像信号の速度エラーを検出し、その検出信号によ
り発振回路の発振周波数を周波数変調し、またその発振
出力を入力映像信号に含まれる同期情報に瞬時瞬時位相
同期させ、その出力信号をもって再生映像信号のサンプ
リングロックとなすことを特徴とする。
含む映像信号の速度エラーを検出し、その検出信号によ
り発振回路の発振周波数を周波数変調し、またその発振
出力を入力映像信号に含まれる同期情報に瞬時瞬時位相
同期させ、その出力信号をもって再生映像信号のサンプ
リングロックとなすことを特徴とする。
以下、本発明を図面を用い詳細に説明する。
第１図は本発明による時間軸エラー補正装置のブロッ
ク図を示しており、第２図はその各部波形図を示す。
ク図を示しており、第２図はその各部波形図を示す。
第１図において10は時間軸エラーを含む映像信号の入
力端子、20は時間軸エラーを補正した映像信号の出力端
子、11は低域通過ろ波器（以下LPFと記す）、12はクラ
ンプ回路、13はAD変換器、14はランダムアクセスメモリ
（以下RAMと記す）、15はDA変換器、16はLPF、17は加算
回路、30は同期分離回路、31は遅延回路32は書込みクロ
ック発生回路、33は書込みアドレス発生回路、34は速度
エラー検出回路、40は読取りクロック発生回路、41は読
取りアドレス発生回路、42は基準同期信号発生回路、43
は遅延回路、44は基準垂直同期信号の出力端子、であ
る。
力端子、20は時間軸エラーを補正した映像信号の出力端
子、11は低域通過ろ波器（以下LPFと記す）、12はクラ
ンプ回路、13はAD変換器、14はランダムアクセスメモリ
（以下RAMと記す）、15はDA変換器、16はLPF、17は加算
回路、30は同期分離回路、31は遅延回路32は書込みクロ
ック発生回路、33は書込みアドレス発生回路、34は速度
エラー検出回路、40は読取りクロック発生回路、41は読
取りアドレス発生回路、42は基準同期信号発生回路、43
は遅延回路、44は基準垂直同期信号の出力端子、であ
る。
第２図において、ａは時間軸エラーを含む映像信号を
示す。
示す。
端子10より入力された第２図ａに示す映像信号ａはLP
F11、クランプ回路12を介してAD変換器13に入力され
る。LPF11ではAD変換器13でのサンプリングによる折返
し雑音が生じないように映像信号ａの帯域をサンプリン
グ周波数の1/2以下となるようにし、クランプ回路12で
はペデスタルレベルを一定電位に固定する。
F11、クランプ回路12を介してAD変換器13に入力され
る。LPF11ではAD変換器13でのサンプリングによる折返
し雑音が生じないように映像信号ａの帯域をサンプリン
グ周波数の1/2以下となるようにし、クランプ回路12で
はペデスタルレベルを一定電位に固定する。
映像信号ａ中、テレビ画面上に映し出されるのは第２
図ａの波形中に示すＡからＢまでの映像内容を伝送する
期間（以下この期間の信号を映像情報信号と呼ぶ）であ
り、ＢからＡ′までの期間は水平ブランキング期間であ
り、画面上には映出されない。
図ａの波形中に示すＡからＢまでの映像内容を伝送する
期間（以下この期間の信号を映像情報信号と呼ぶ）であ
り、ＢからＡ′までの期間は水平ブランキング期間であ
り、画面上には映出されない。
一方、映像信号ａは同期分離回路30にも入力され、水
平走査に基づく同期情報WHS及び垂直走査に基づく同期
情報WVSが分離出力される。回路30で分離出力された水
平同期情報WHSは遅延回路31を経て書込みクロック発生
回路32に入力される。
平走査に基づく同期情報WHS及び垂直走査に基づく同期
情報WVSが分離出力される。回路30で分離出力された水
平同期情報WHSは遅延回路31を経て書込みクロック発生
回路32に入力される。
遅延回路31はたとえばモノマルチバイブレータより成
り、第２図ｂに示すように水平同期情報WHSを位置Ａま
で時間τ遅延する。
り、第２図ｂに示すように水平同期情報WHSを位置Ａま
で時間τ遅延する。
第２図ｃは第１図の書込みクロック発生回路32の出力
信号ｃを示しており、第２図ｂに示す遅延した水平同期
情報ｂの立下りエッジに位相同期して発振を開始し、信
号ｂが低レベル（以下“L"と記す）の期間は発振を継続
する。そして信号ｂが高レベル（以下“H"と記す）にな
ると発振を停止する。信号ｂは書込みクロックｃの発振
開始点を制御するので以下書込みスタートパルスと呼
ぶ。
信号ｃを示しており、第２図ｂに示す遅延した水平同期
情報ｂの立下りエッジに位相同期して発振を開始し、信
号ｂが低レベル（以下“L"と記す）の期間は発振を継続
する。そして信号ｂが高レベル（以下“H"と記す）にな
ると発振を停止する。信号ｂは書込みクロックｃの発振
開始点を制御するので以下書込みスタートパルスと呼
ぶ。
また、水平同期情報WHSは高速エラー検出回路34に入
力され、速度エラー検出信号VEは書込みクロック発生回
路32に入力される。
力され、速度エラー検出信号VEは書込みクロック発生回
路32に入力される。
書込みクロック発生回路32の発振周波数は書込みクロ
ックｃの周波数と後述する読取りクロックｄの周波数が
平均的に一致するように設定する。書込みクロック発生
回路32は電圧制御発振器により成り、この電圧制御端子
には速度エラー検出信号VEが入力される。そして速度エ
ラー検出信号VEに応じ、書込みクロックｃの周波数は変
調を受ける。映像信号ａが時間軸エラーを有していて伸
長した場合には書込みクロックｃの周波数は下げられ、
短縮された場合には上げられる。
ックｃの周波数と後述する読取りクロックｄの周波数が
平均的に一致するように設定する。書込みクロック発生
回路32は電圧制御発振器により成り、この電圧制御端子
には速度エラー検出信号VEが入力される。そして速度エ
ラー検出信号VEに応じ、書込みクロックｃの周波数は変
調を受ける。映像信号ａが時間軸エラーを有していて伸
長した場合には書込みクロックｃの周波数は下げられ、
短縮された場合には上げられる。
上記のようにして得られた書込みクロックｃはAD変換
器13、書込みアドレス発生回路33に入力される。AD変換
器13では書込みクロックｃに従い、第２図ａに示す再生
映像信号ａを位置ＡからＢまでの期間AD変換する。書込
みクロックｃを用いて再生映像信号ａをサンプリングす
れば、画面上でのサンプリング点の位置をそろえること
ができる。
器13、書込みアドレス発生回路33に入力される。AD変換
器13では書込みクロックｃに従い、第２図ａに示す再生
映像信号ａを位置ＡからＢまでの期間AD変換する。書込
みクロックｃを用いて再生映像信号ａをサンプリングす
れば、画面上でのサンプリング点の位置をそろえること
ができる。
書込みアドレス発生回路33はカウンタ回路より成り、
書込みクロックｃが停止している期間に水平同期情報WH
Sに基づく信号により上記カウンタをクリアし、位置Ａ
からカウントを開始し所定値となる位置Ｂでカウントを
停止するように構成してある。このカウンタの値をデー
タアドレス信号としてRAM14に与える。
書込みクロックｃが停止している期間に水平同期情報WH
Sに基づく信号により上記カウンタをクリアし、位置Ａ
からカウントを開始し所定値となる位置Ｂでカウントを
停止するように構成してある。このカウンタの値をデー
タアドレス信号としてRAM14に与える。
また、RAM14は一水平走査を一単位とした複数のライ
ンメモリから成っており、どのラインメモリにデータを
記憶するかは、書込みアドレス発生回路33で作られるラ
インアドレス信号で制御し、ラインメモリ内のデータの
格納位置は前記データアドレス信号で制御する。ライン
アドレス信号は水平同期情報WHSに同期して変化し、垂
直同期情報WVSに基づいて形成した垂直ブランキング信
号によりセットされる。
ンメモリから成っており、どのラインメモリにデータを
記憶するかは、書込みアドレス発生回路33で作られるラ
インアドレス信号で制御し、ラインメモリ内のデータの
格納位置は前記データアドレス信号で制御する。ライン
アドレス信号は水平同期情報WHSに同期して変化し、垂
直同期情報WVSに基づいて形成した垂直ブランキング信
号によりセットされる。
以上のようにして、AD変換された映像情報信号をRAM1
4の所定位置に格納することができる。従って、RAM14に
格納された信号をクリスタル発振器などで作られた安定
なクロック信号で読取ることにより、時間軸エラーの除
去された映像信号を得ることができる。
4の所定位置に格納することができる。従って、RAM14に
格納された信号をクリスタル発振器などで作られた安定
なクロック信号で読取ることにより、時間軸エラーの除
去された映像信号を得ることができる。
次に読取りの方法について説明する。読取りクロック
発生回路40はクリスタル等を用いた安定な連続信号を発
生する発振器より成り、この基準発振出力は基準同期信
号発生回路42に入力され、安定な基準同期信号を生成す
る。
発生回路40はクリスタル等を用いた安定な連続信号を発
生する発振器より成り、この基準発振出力は基準同期信
号発生回路42に入力され、安定な基準同期信号を生成す
る。
同期信号発生回路42で作られた基準水平同期信号RHS
は遅延回路31の遅延時間τとほぼ同じ遅延時間を有する
遅延回路43を介して読取りクロック発生回路40に入力さ
れる。読取りクロック発生回路40では遅延回路43の出力
信号をゲート信号とし第２図ｄに示すように、基準水平
同期信号RHSから時間τの間クラック信号を停止する読
取りクロックｄを生成し、読取りアドレス発生回路41と
DA変換器15に入力する。
は遅延回路31の遅延時間τとほぼ同じ遅延時間を有する
遅延回路43を介して読取りクロック発生回路40に入力さ
れる。読取りクロック発生回路40では遅延回路43の出力
信号をゲート信号とし第２図ｄに示すように、基準水平
同期信号RHSから時間τの間クラック信号を停止する読
取りクロックｄを生成し、読取りアドレス発生回路41と
DA変換器15に入力する。
読取りアドレス発生回路41は書込みアドレス発生回路
33と同様にカウンタ回路で構成されている。RAM14を構
成するラインメモリを選択するラインアドレスは回路42
からの垂直同期信号RVSに基づいて形成した垂直ブラン
キング信号によりセットされる。また、一ラインメモリ
内のデータアドレス信号は読取りクロックｄが停止して
いる期間に水平同期信号RHSに基づく信号でカウンタは
クリアされる。読取りクロックｄが入力されるとカウン
トを開始し、カウンタの出力信号を読取りアドレスとし
てRAM14に入力し、RAM14に格納されていた第２図ａに示
す期間ＡからＢに相当する映像情報信号を読取る。
33と同様にカウンタ回路で構成されている。RAM14を構
成するラインメモリを選択するラインアドレスは回路42
からの垂直同期信号RVSに基づいて形成した垂直ブラン
キング信号によりセットされる。また、一ラインメモリ
内のデータアドレス信号は読取りクロックｄが停止して
いる期間に水平同期信号RHSに基づく信号でカウンタは
クリアされる。読取りクロックｄが入力されるとカウン
トを開始し、カウンタの出力信号を読取りアドレスとし
てRAM14に入力し、RAM14に格納されていた第２図ａに示
す期間ＡからＢに相当する映像情報信号を読取る。
以上のようにして時間軸エラーのない信号がRAM14か
ら読取られ、同期信号が除去された第２図ｅに示す映像
信号ｅがDA変換器15で復元される。
ら読取られ、同期信号が除去された第２図ｅに示す映像
信号ｅがDA変換器15で復元される。
上記映像信号ｅは読取りクロック信号ｄの1/2の周波
数以下の帯域を持つLPF16で不要帯域を除去された後、
加算回路17に入力され、基準同期信号発生回路42で作ら
れた所定の時間間隔を有する基準同期信号RCSを加算さ
れ、同期信号間隔の変化がない映像信号ｆが端子20から
出力される。
数以下の帯域を持つLPF16で不要帯域を除去された後、
加算回路17に入力され、基準同期信号発生回路42で作ら
れた所定の時間間隔を有する基準同期信号RCSを加算さ
れ、同期信号間隔の変化がない映像信号ｆが端子20から
出力される。
なお基準同期信号発生回路42からの基準垂直同期信号
RVSは端子44を介して図示しないサーボ制御装置の基準
信号として出力される。
RVSは端子44を介して図示しないサーボ制御装置の基準
信号として出力される。
このサーボ制御装置は、上記第１図の実施例に基づく
時間軸エラー補正装置を適用するVTRなどにおいて、磁
気ヘッドなどの信号検出媒体と磁気テープなどの記録媒
体との相対的な位相を制御して信号を正しく再生するた
めのトラッキング制御系などで構成され、従来から公知
のものが用いられる。このサーボ制御装置に上記端子44
からの基準垂直同期信号RVSが入力されることによっ
て、端子10からの入力映像信号ａがこの基準垂直同期信
号RVSに位相同期するように、更に具体的には入力映像
信号ａの垂直同期信号の位相に対して上記基準垂直同期
信号RVSの位相が時間的に遅れた状態で位相同期するよ
うにサーボ制御される。
時間軸エラー補正装置を適用するVTRなどにおいて、磁
気ヘッドなどの信号検出媒体と磁気テープなどの記録媒
体との相対的な位相を制御して信号を正しく再生するた
めのトラッキング制御系などで構成され、従来から公知
のものが用いられる。このサーボ制御装置に上記端子44
からの基準垂直同期信号RVSが入力されることによっ
て、端子10からの入力映像信号ａがこの基準垂直同期信
号RVSに位相同期するように、更に具体的には入力映像
信号ａの垂直同期信号の位相に対して上記基準垂直同期
信号RVSの位相が時間的に遅れた状態で位相同期するよ
うにサーボ制御される。
このサーボ制御により、RAM14への書込み動作が読取
り動作より時間先行するように制御されるため、RAM14
に書込まれた映像情報は欠落なくそのすべてが変動のな
い安定した時間軸で正しく読取られ、またRAM14への書
込み時に削除されたブランキングと同期情報は加算回路
17にて読取りと同じ安定した時間軸の基準同期信号RCS
によって補われるため、端子20からは入力映像信号ａの
時間軸エラーが除去された安定な映像信号が正しく復元
されて出力される。
り動作より時間先行するように制御されるため、RAM14
に書込まれた映像情報は欠落なくそのすべてが変動のな
い安定した時間軸で正しく読取られ、またRAM14への書
込み時に削除されたブランキングと同期情報は加算回路
17にて読取りと同じ安定した時間軸の基準同期信号RCS
によって補われるため、端子20からは入力映像信号ａの
時間軸エラーが除去された安定な映像信号が正しく復元
されて出力される。
以上のように同期情報に瞬時瞬時位相同期した書込み
クロックを用いてサンプリング処理を行なっているの
で、スキュー歪のような急激な時間軸変動も除去可能で
ある。また、速度エラー検出信号に応じ書込みクロック
を変調しているので、水平同期情報の周期が変動するよ
うな速度エラーについても除去可能という効果が得られ
る。
クロックを用いてサンプリング処理を行なっているの
で、スキュー歪のような急激な時間軸変動も除去可能で
ある。また、速度エラー検出信号に応じ書込みクロック
を変調しているので、水平同期情報の周期が変動するよ
うな速度エラーについても除去可能という効果が得られ
る。
第３図は第１図に示した速度エラー検出回路34の一実
施例を示すブロック図である。第４図はその各部波形図
である。
施例を示すブロック図である。第４図はその各部波形図
である。
第３図において、50は時間軸エラーを含む映像信号か
ら分離した水平同期情報WHSの入力端子、51,52は遅延回
路、53は台形波発生回路、54はサンプルホールド回路、
55は立上りエッジ検出回路、56は利得調整回路、60は速
度エラー検出信号VEの出力端子である。
ら分離した水平同期情報WHSの入力端子、51,52は遅延回
路、53は台形波発生回路、54はサンプルホールド回路、
55は立上りエッジ検出回路、56は利得調整回路、60は速
度エラー検出信号VEの出力端子である。
端子50から入力された水平同期情報WHS（第４図ｇ）
は遅延回路51とエッジ検出回路55へ入力される。遅延回
路51はたとえばモノマルチバイブレートより成り、第４
図ｈに示すように、一水平走査間よりも短い任意の時間
τ１遅延する。遅延回路51の出力信号はさらに遅延回路
52に入力され第４図ｉに示すようにその立下りエッジを
さらに時間τ２遅延する。
は遅延回路51とエッジ検出回路55へ入力される。遅延回
路51はたとえばモノマルチバイブレートより成り、第４
図ｈに示すように、一水平走査間よりも短い任意の時間
τ１遅延する。遅延回路51の出力信号はさらに遅延回路
52に入力され第４図ｉに示すようにその立下りエッジを
さらに時間τ２遅延する。
遅延回路52の出力信号ｉは台形波発生回路53に入力さ
れ、第４図ｊに示すように第４図ｉの“L"期間に台形波
を形成する。台形波発生回路53の出力信号はサンプルホ
ールド回路54に入力される。
れ、第４図ｊに示すように第４図ｉの“L"期間に台形波
を形成する。台形波発生回路53の出力信号はサンプルホ
ールド回路54に入力される。
一方、エッジ検出回路55では水平同期情報WHSの立上
りエッジを検出し（第４図ｋ）、検出されたエッジ信号
はサンプルホールド回路54に入力される。
りエッジを検出し（第４図ｋ）、検出されたエッジ信号
はサンプルホールド回路54に入力される。
第４図ｋに示すエッジ信号ｋをサンプリング信号とい
て、第４図ｊに示す台形波信号をサンプリングする。な
お、サンプリング位置が台形波信号の傾斜部となるよう
に、遅延回路52の遅延時間τ２を調整する。
て、第４図ｊに示す台形波信号をサンプリングする。な
お、サンプリング位置が台形波信号の傾斜部となるよう
に、遅延回路52の遅延時間τ２を調整する。
サンプリングホールド回路54では第４図に示すよう
に、サンプリングした電位を保持し、この信号を利得調
整回路56に入力し、利得を調査した後速度エラー検出信
号VEとして端子60より出力する。
に、サンプリングした電位を保持し、この信号を利得調
整回路56に入力し、利得を調査した後速度エラー検出信
号VEとして端子60より出力する。
第１図に示す書込みクロック発生回路32を構成する電
圧制御発振器の中心周波数をf0、発振周波数制御感度を
Δｆ〔Hz/V〕とし、第３図に示す台形波発生回路53の傾
斜部の特性をΔＶ〔V/sec〕とし、一水平走査期間をTh
とする。このようにした場合、利得調整回路56の利得k0
は次式で表されるように調整すれば良い。
圧制御発振器の中心周波数をf0、発振周波数制御感度を
Δｆ〔Hz/V〕とし、第３図に示す台形波発生回路53の傾
斜部の特性をΔＶ〔V/sec〕とし、一水平走査期間をTh
とする。このようにした場合、利得調整回路56の利得k0
は次式で表されるように調整すれば良い。
なお、利得調整回路56で利得を調整する代りに、台形
波発生回路56の傾斜特性あるいは書込みクロック発生回
路32の電圧制御発振器の制御感度を調整することによ
り、速度エラーが最小となるように調整することも可能
であり、その場合には利得調整回路56は不要である。
波発生回路56の傾斜特性あるいは書込みクロック発生回
路32の電圧制御発振器の制御感度を調整することによ
り、速度エラーが最小となるように調整することも可能
であり、その場合には利得調整回路56は不要である。
また、第３図に示す方式では、いわゆるフィードフォ
ワード構成となっているので応答が早く周波数を高い時
間軸エラーにも追従可能という特徴がある。
ワード構成となっているので応答が早く周波数を高い時
間軸エラーにも追従可能という特徴がある。
第５図は速度エラー検出回路の他の実施例を示すブロ
ック図である。第６図はその波形図である。
ック図である。第６図はその波形図である。
第５図において、一部は第３図に示したブロック図と
同じであり、同一部分には同一符号を付したのでその詳
細説明は省略する。34′は速度エラー検出回路、70は書
込みクロックの入力端子、71は水平同期情報VHSの立下
りエッジ検出回路、72はカウンタ回路である。
同じであり、同一部分には同一符号を付したのでその詳
細説明は省略する。34′は速度エラー検出回路、70は書
込みクロックの入力端子、71は水平同期情報VHSの立下
りエッジ検出回路、72はカウンタ回路である。
第６図において、b,cは第２図b,cを、g,kは第４図の
g,kを再記したものである。
g,kを再記したものである。
第５図において、端子50から入力された水平同期情報
WHSは立下りエッジ検出回路55と立下りエッジ検出回路7
1に入力され、それぞれのエッジ情報が検出される。
WHSは立下りエッジ検出回路55と立下りエッジ検出回路7
1に入力され、それぞれのエッジ情報が検出される。
立下りエッジ信号はカウンタ回路72のクリア端子に入
力され、書込みクロック信号ｃが停止している期間にカ
ウンタ回路72のクロック端子に入力された書込みクロッ
クｃはカウンタ回路72でカウントされる。カウンタ回路
72の出力信号ｉ′は第６図ｉ′に示すようにカウント値
が所定値になると状態を反転し“L"となり、クリアされ
ると初期状態“H"にもどる。
力され、書込みクロック信号ｃが停止している期間にカ
ウンタ回路72のクロック端子に入力された書込みクロッ
クｃはカウンタ回路72でカウントされる。カウンタ回路
72の出力信号ｉ′は第６図ｉ′に示すようにカウント値
が所定値になると状態を反転し“L"となり、クリアされ
ると初期状態“H"にもどる。
信号ｉ′は台形波発生回路53に入力され、以下第３図
に示したブロック図と同様に動作し、端子60より速度エ
ラー検出信号VE（第６図ｌ′）が出力される。
に示したブロック図と同様に動作し、端子60より速度エ
ラー検出信号VE（第６図ｌ′）が出力される。
第５図に示した実施例では負帰還構成となっており、
第３図に示した方式と異なり、利得調整を必要とせずに
速度エラー検出及ひ書込みクロック制御ができ無調整で
時間軸エラー補正が可能という効果がある。
第３図に示した方式と異なり、利得調整を必要とせずに
速度エラー検出及ひ書込みクロック制御ができ無調整で
時間軸エラー補正が可能という効果がある。
第３図に示した速度エラー検出回路の実施例では、水
平同期情報を用いて速度エラー検出を行なう場合につい
て説明を行なった。VTRへの記録時、映像信号に速度エ
ラー検出用のパイロット信号を多重し、再生時パイロッ
ト信号をもとに速度エラーを検出することも可能であ
る。この場合にも第３図に示した本発明を適用すること
が可能である。
平同期情報を用いて速度エラー検出を行なう場合につい
て説明を行なった。VTRへの記録時、映像信号に速度エ
ラー検出用のパイロット信号を多重し、再生時パイロッ
ト信号をもとに速度エラーを検出することも可能であ
る。この場合にも第３図に示した本発明を適用すること
が可能である。
再生時パイロット信号をバンドパスフィルタで抜取
り、波形整形回路で矩形波信号とする。この矩形波信号
をエッジ検出回路に入力し、得られたエッジ情報を第３
図の端子50に入力する。この場合、遅延回路51,52の遅
延時間はパイロット信号周波数に合わせて設定し直す必
要がある。
り、波形整形回路で矩形波信号とする。この矩形波信号
をエッジ検出回路に入力し、得られたエッジ情報を第３
図の端子50に入力する。この場合、遅延回路51,52の遅
延時間はパイロット信号周波数に合わせて設定し直す必
要がある。
速度エラー検出用パイロット信号周波数を水平同期信
号周波数よりも高く設定することにより、より高い周波
数の速度エラー検出も可能となる。
号周波数よりも高く設定することにより、より高い周波
数の速度エラー検出も可能となる。
第１図に示した実施例における書込みクロックｃの周
波数は、書込みクロック発生回路32の固有の発振周波数
によって定められるが、その発振周波数は電源電圧変動
や周囲温度変化、回路部品の経時変化などによって変動
してしまうが、こうした問題をも解決し、常に安定した
周波数の書込みクロックを生成する方法を第７図の実施
例により示す。第８図はその説明用の波形図である。
波数は、書込みクロック発生回路32の固有の発振周波数
によって定められるが、その発振周波数は電源電圧変動
や周囲温度変化、回路部品の経時変化などによって変動
してしまうが、こうした問題をも解決し、常に安定した
周波数の書込みクロックを生成する方法を第７図の実施
例により示す。第８図はその説明用の波形図である。
第７図は一部第１図と共通であり、共通部分には同一
部号を付し、その詳細説明は省略する。第７図におい
て、81はモノマルチバイブレータ82はラッチ回路、82は
AND回路、84は水晶発振回路、85は1/n1分周回路、86は
位相比較回路、87はゲート回路、88はループフィルタ、
89は加算回路、90は1/n2分周回路、91はn2/n1分周回
路、92はスイッチ、93はコンデンサ、94はAND回路であ
る。ここで、水晶発振回路84は第１図に示す読取りクロ
ック発生回路の安定な発振器を表わしている。
部号を付し、その詳細説明は省略する。第７図におい
て、81はモノマルチバイブレータ82はラッチ回路、82は
AND回路、84は水晶発振回路、85は1/n1分周回路、86は
位相比較回路、87はゲート回路、88はループフィルタ、
89は加算回路、90は1/n2分周回路、91はn2/n1分周回
路、92はスイッチ、93はコンデンサ、94はAND回路であ
る。ここで、水晶発振回路84は第１図に示す読取りクロ
ック発生回路の安定な発振器を表わしている。
端子10からの入力映像信号ａ（第８図ａ）よりそれに
含まれる水平同期情報WHS（第８図ｂ）及び垂直同期情
報WVS（第８図ｃ）が同期分離回路30にて分離出力され
る。垂直同期情報WVSにより単安定マルチ回路81がトリ
ガされて入力映像信号の垂直ブランキング期間に基づく
所定時間T0のパルス幅の出力（第８図ｄ）が回路81より
得られる。回路81からの出力はラッチ回路82にて水平同
期情報WHS（の立下り）により同期化され、その出力は
第８図のｅに示すように所定時間T1期間“L"の信号とな
り、いわば入力映像信号の垂直ブランキング期間を検知
した信号となる。水平同期情報WHSはこの回路82からの
出力によりANDゲート回路83でゲートされ、その出力
（第８図ｆ）により遅延回路31がトリガされて所定時間
幅τの書込みスタートパルス（第８図ｇ）が出力され
る。その結果回路31からの出力である書込みスタートパ
ルスは第８図のｇに示すように上記の垂直ブランキング
期間に対応するT1の期間ではインヒビットされて書込み
スタートパルスは出力されない。32はイネーブル端子Ｅ
に入力される回路31からの書込みスタートパルスに同期
して発振の開始及び停止が行なわれ、かつ電圧制御入力
端子Ｖに入力される制御電圧に応じてその発振周波数が
可変される発振回路であり、その具体例としてテキサス
インスツルメンツ社製のイネーブル端子付の無安定マル
チ発振回路のIC（SN75S124）などをこの発振回路32とし
て用いることができる。この発振回路32のイネーブル端
子Ｅに上記書込みスタートパルスを入力させることによ
り、第８図ｈの斜線部に示すようにスタートパルスが
“H"の期間では発振停止してその出力は“L"となり、ス
タートパルスが“H"から“L"の遷移に同期して発振回始
し、スタートパルスが“L"の期間で連続的な発振出力が
得られる。また回路31からのスタートパルスは上記した
ように垂直ブランキング期間T1以外のみ出力されるた
め、発振回路32からの出力は第８図のｈに示すように、
上記の垂直ブランキング期間T1では、その直前のスター
トパルス（第８図ｇのｘ）によって同期発振された出力
が得られる。
含まれる水平同期情報WHS（第８図ｂ）及び垂直同期情
報WVS（第８図ｃ）が同期分離回路30にて分離出力され
る。垂直同期情報WVSにより単安定マルチ回路81がトリ
ガされて入力映像信号の垂直ブランキング期間に基づく
所定時間T0のパルス幅の出力（第８図ｄ）が回路81より
得られる。回路81からの出力はラッチ回路82にて水平同
期情報WHS（の立下り）により同期化され、その出力は
第８図のｅに示すように所定時間T1期間“L"の信号とな
り、いわば入力映像信号の垂直ブランキング期間を検知
した信号となる。水平同期情報WHSはこの回路82からの
出力によりANDゲート回路83でゲートされ、その出力
（第８図ｆ）により遅延回路31がトリガされて所定時間
幅τの書込みスタートパルス（第８図ｇ）が出力され
る。その結果回路31からの出力である書込みスタートパ
ルスは第８図のｇに示すように上記の垂直ブランキング
期間に対応するT1の期間ではインヒビットされて書込み
スタートパルスは出力されない。32はイネーブル端子Ｅ
に入力される回路31からの書込みスタートパルスに同期
して発振の開始及び停止が行なわれ、かつ電圧制御入力
端子Ｖに入力される制御電圧に応じてその発振周波数が
可変される発振回路であり、その具体例としてテキサス
インスツルメンツ社製のイネーブル端子付の無安定マル
チ発振回路のIC（SN75S124）などをこの発振回路32とし
て用いることができる。この発振回路32のイネーブル端
子Ｅに上記書込みスタートパルスを入力させることによ
り、第８図ｈの斜線部に示すようにスタートパルスが
“H"の期間では発振停止してその出力は“L"となり、ス
タートパルスが“H"から“L"の遷移に同期して発振回始
し、スタートパルスが“L"の期間で連続的な発振出力が
得られる。また回路31からのスタートパルスは上記した
ように垂直ブランキング期間T1以外のみ出力されるた
め、発振回路32からの出力は第８図のｈに示すように、
上記の垂直ブランキング期間T1では、その直前のスター
トパルス（第８図ｇのｘ）によって同期発振された出力
が得られる。
一方、水平同期情報WHSは速度エラー検出回路34に入
力され、速度エラー検出信号が出力される。検出信号が
スイッチ92に入力される。スイッチ92の制御信号とし
て、第８図ｅに示すラッチされた垂直ブランキング期間
を示す信号（第８図ｅ）が入力される。そして、垂直ブ
ランキング期間T1にはスイッチ92は開き速度エラー検出
信号は伝送されず、垂直ブランキング期間T1以外にはス
イッチ92は閉じられ、速度エラー検出信号はコンデンサ
93、加算回路89を介して発振回路32に入力される。
力され、速度エラー検出信号が出力される。検出信号が
スイッチ92に入力される。スイッチ92の制御信号とし
て、第８図ｅに示すラッチされた垂直ブランキング期間
を示す信号（第８図ｅ）が入力される。そして、垂直ブ
ランキング期間T1にはスイッチ92は開き速度エラー検出
信号は伝送されず、垂直ブランキング期間T1以外にはス
イッチ92は閉じられ、速度エラー検出信号はコンデンサ
93、加算回路89を介して発振回路32に入力される。
本実施例は、垂直ブランキング期間T1において、いわ
ゆるPLL回路により書込みクロック発生回路32の発振出
力を外部の安定な発振出力に位相同期させて、周波数偏
差を生じない安定した発振周波数を確保することを特徴
とするものである。
ゆるPLL回路により書込みクロック発生回路32の発振出
力を外部の安定な発振出力に位相同期させて、周波数偏
差を生じない安定した発振周波数を確保することを特徴
とするものである。
即ち、水晶発振回路84にて安定した周波数の基準クロ
ックを得、回路85,86,87,88,32,90によりPLL回路を構成
して、回路３からの発振出力を上記回路84からの基準ク
ロックに位相同期させるものである。
ックを得、回路85,86,87,88,32,90によりPLL回路を構成
して、回路３からの発振出力を上記回路84からの基準ク
ロックに位相同期させるものである。
水晶発振回路84からの出力は分周回路85にて適宜1/n1
に分周され、その出力は位相比較回路86の一方に供給さ
れる。回路86の他方には発振回路32からの出力を分周回
路90にて適宜1/n2に分周した出力が供給される。なお、
回路90にて回路31からの書込みスタートパルスにより各
分周段はリセットされる。回路86にてこれらが位相比較
され、両者の位相差に応じた誤差信号が回路86より出力
される。ゲート回路87はラッチ回路82からの出力によっ
て上記の垂直ブランキングの期間T1だけ回路86からの出
力をゲートしてループフィルタ88に供給し、それ以外の
期間ではゲート回路87はオフとなって回路86から回路88
への供給は遮断されるとともに、回路87の出力インピー
ダンスは十分高くなる。この結果、垂直ブランキングT1
の期間でのみ回路86からの位相誤差信号が回路87を介し
て回路88に供給され、それ以外の期間ではその位相誤差
信号が回路88に保持される。回路88は積分回路などで構
成され、この回路88にて位相誤差信号は十分平滑され、
また以上のPLL回路の特性が十分安定するように特性保
償される。
に分周され、その出力は位相比較回路86の一方に供給さ
れる。回路86の他方には発振回路32からの出力を分周回
路90にて適宜1/n2に分周した出力が供給される。なお、
回路90にて回路31からの書込みスタートパルスにより各
分周段はリセットされる。回路86にてこれらが位相比較
され、両者の位相差に応じた誤差信号が回路86より出力
される。ゲート回路87はラッチ回路82からの出力によっ
て上記の垂直ブランキングの期間T1だけ回路86からの出
力をゲートしてループフィルタ88に供給し、それ以外の
期間ではゲート回路87はオフとなって回路86から回路88
への供給は遮断されるとともに、回路87の出力インピー
ダンスは十分高くなる。この結果、垂直ブランキングT1
の期間でのみ回路86からの位相誤差信号が回路87を介し
て回路88に供給され、それ以外の期間ではその位相誤差
信号が回路88に保持される。回路88は積分回路などで構
成され、この回路88にて位相誤差信号は十分平滑され、
また以上のPLL回路の特性が十分安定するように特性保
償される。
この回路88の出力は加算回路89に入力される。前記し
たように加算回路89の他の入力には速度エラー検出信号
が入力されているが、期間T1にはスイッチ92はオフし、
速度エラー検出信号の影響をなく位相誤差信号は発振回
路32の電圧制御入力端子Ｖに入力される。
たように加算回路89の他の入力には速度エラー検出信号
が入力されているが、期間T1にはスイッチ92はオフし、
速度エラー検出信号の影響をなく位相誤差信号は発振回
路32の電圧制御入力端子Ｖに入力される。
以上で構成されるPLL負帰還制御により、回路32の発
振出力は回路84からの安定な基準クロックに位相同期結
合され、その発振周波数fwは上記回路84からの基準クロ
ックの周波数をfmとすると、次式で与えられ、 n1,n2,fmの値によりfwの値を任意に設定でき、その設定
値に対して偏差を生ずることもなく安定した発振出力を
得ることができる。
振出力は回路84からの安定な基準クロックに位相同期結
合され、その発振周波数fwは上記回路84からの基準クロ
ックの周波数をfmとすると、次式で与えられ、 n1,n2,fmの値によりfwの値を任意に設定でき、その設定
値に対して偏差を生ずることもなく安定した発振出力を
得ることができる。
垂直ブランキング期間T1以外の期間には加算回路89で
回路88に保持されている位相誤差信号に速度エラー検出
信号が重畳されて、発振回路32の発振出力を制御し、入
力映像信号ａの時間軸変動に応じて書込みクロック信号
を発生することが可能である。
回路88に保持されている位相誤差信号に速度エラー検出
信号が重畳されて、発振回路32の発振出力を制御し、入
力映像信号ａの時間軸変動に応じて書込みクロック信号
を発生することが可能である。
第７図に示す他の回路動作は第１図に示す回路動作と
同じであり、その説明は省略する。
同じであり、その説明は省略する。
第１図に示した実施例ではメモリとしてRAMを用いた
場合について説明を行なったが、メモリとしてはRAMの
代りにシフトレジスタ、CCD遅延線などを用いても良
く、本発明の主旨をはずれるものではない。
場合について説明を行なったが、メモリとしてはRAMの
代りにシフトレジスタ、CCD遅延線などを用いても良
く、本発明の主旨をはずれるものではない。
またメモリは一定容量を持っており、巡環的にデータ
の書込み、読取りを行なう。上記したように入力映像信
号と基準同期信号はサーボ制御装置により位相同期して
いるが、位相のゆらぎは残る。メモリ容量はこの位相ゆ
らぎを除去しスキュー歪を補正するに足るだけのライン
メモリ数必要である。
の書込み、読取りを行なう。上記したように入力映像信
号と基準同期信号はサーボ制御装置により位相同期して
いるが、位相のゆらぎは残る。メモリ容量はこの位相ゆ
らぎを除去しスキュー歪を補正するに足るだけのライン
メモリ数必要である。
本発明によれば、映像信号に速度エラーやスキュー歪
などいかなる時間軸変動があっても、その影響を受ける
ことなく安定にかつ確実に時間軸エラーを除去できるな
どの効果を得ることができる。
などいかなる時間軸変動があっても、その影響を受ける
ことなく安定にかつ確実に時間軸エラーを除去できるな
どの効果を得ることができる。
第１図は本発明の一実施例を示すブロック図第２図はそ
の各部波形図、第３図は本発明による速度エラー検出回
路の一実施例を示すブロック図、第４図はその各部波形
図、第５図は本発明による速度エラー検出回路の他の実
施例を示すブロック図、第６図はその各部波形図、第７
図は本発明の他の実施例を示すブロック図、第８図はそ
の各部波形図である。 13……AD変換器 14……ランダムアクセスメモリ 15……DA変換器 30……同期分離回路 32……書込みクロック発生回路 33……書込みアドレス発生回路 34,34′……速度エラー検出回路 40……読取りクロック発生回路 41……読取りアドレス発生回路 42……基準同期信号発生回路 53……台形波発生回路
の各部波形図、第３図は本発明による速度エラー検出回
路の一実施例を示すブロック図、第４図はその各部波形
図、第５図は本発明による速度エラー検出回路の他の実
施例を示すブロック図、第６図はその各部波形図、第７
図は本発明の他の実施例を示すブロック図、第８図はそ
の各部波形図である。 13……AD変換器 14……ランダムアクセスメモリ 15……DA変換器 30……同期分離回路 32……書込みクロック発生回路 33……書込みアドレス発生回路 34,34′……速度エラー検出回路 40……読取りクロック発生回路 41……読取りアドレス発生回路 42……基準同期信号発生回路 53……台形波発生回路
Claims (2)
- 【請求項１】時間軸変動を含む映像信号の同期情報分離
回路と、上記映像信号の速度エラーを検出するエラー検
出手段と、該エラー検出手段の出力信号によりクロック
周波数を制御されかつ上記同期情報によりクロックの開
始、継続および停止を制御されるクロック発生回路と、
上記クロック発生回路の出力信号で上記映像信号をサン
プリングする手段と、該サンプリングされた信号の書込
み、読出しが可能にされた所定記憶容量を有するメモリ
と、所定周波数の基準信号を発生する基準信号発生回路
とを有し、該基準信号発生回路の出力信号によって上記
メモリからサンプリングされた映像信号を読取ることを
特徴とする時間軸エラー補正装置。 - 【請求項２】上記クロック発生回路は、 クロックを発生する発振器と、 上記映像信号中のブランキング期間の少なくとも一部を
検出するブランキング検出手段と、 上記基準信号発生回路からの出力信号と発振器の出力信
号とを位相比較して位相誤差信号を発生する位相検出手
段と、 ブランキング検出手段の出力に応じて、上記ブランキン
グ期間に上記位相誤差信号を上記発振器に供給して、発
信周波数を制御する制御手段と、 を有することを特徴とする特許請求の範囲第１項記載の
時間軸エラー補正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59133123A JPH084337B2 (ja) | 1984-06-29 | 1984-06-29 | 時間軸エラ−補正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59133123A JPH084337B2 (ja) | 1984-06-29 | 1984-06-29 | 時間軸エラ−補正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6113785A JPS6113785A (ja) | 1986-01-22 |
| JPH084337B2 true JPH084337B2 (ja) | 1996-01-17 |
Family
ID=15097324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59133123A Expired - Fee Related JPH084337B2 (ja) | 1984-06-29 | 1984-06-29 | 時間軸エラ−補正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH084337B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63286081A (ja) * | 1987-05-19 | 1988-11-22 | Pioneer Electronic Corp | Ｐｌｌ回路の制御方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5330815A (en) * | 1976-09-03 | 1978-03-23 | Sony Corp | Frequency control circuit |
| JPS57170688A (en) * | 1981-04-14 | 1982-10-20 | Sony Corp | Jitter compensation circuit |
| JPS58151785A (ja) * | 1982-03-05 | 1983-09-09 | Hitachi Denshi Ltd | 時間軸補正器 |
-
1984
- 1984-06-29 JP JP59133123A patent/JPH084337B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5330815A (en) * | 1976-09-03 | 1978-03-23 | Sony Corp | Frequency control circuit |
| JPS57170688A (en) * | 1981-04-14 | 1982-10-20 | Sony Corp | Jitter compensation circuit |
| JPS58151785A (ja) * | 1982-03-05 | 1983-09-09 | Hitachi Denshi Ltd | 時間軸補正器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6113785A (ja) | 1986-01-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |