JPH0546755B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は雑音などにより誤つて分離された同期
情報のうち、正しい同期情報のみを検出し、欠落
した同期情報を補正する同期情報の分離、補正回
路に関する。

〔発明の背景〕

テレビジヨン受像機、磁気録画再生装置（以下
VTRと略す）などのビデオ信号処理装置ではビ
デオ信号に含まれる同期信号をもとに信号処理を
行なつている。そのため、ビデオ信号から正しく
同期信号を分離する必要がある。

一例として、一垂直走査期間（一フイールド）
の映像信号を複数のトラツクに分割して記録する
セグメント記録方式のVTRの場合について説明
する。セグメント記録方式のVTRでは、映像信
号の一フイールドを複数のトラツクに分けて記録
するため、その再生にあたつては、回転ヘツドの
取付け誤差、テープの伸縮に起因してトラツクの
切り換わり時に発生するいわゆるスキユー（時間
軸の急激な変化）を補正するための時間軸エラー
補正回路が必須となる。そしてスキユーの発生位
置が画面上となるため、瞬時にスキユーを補正す
る必要がある。スキユーの検出は一般に水平同期
信号や、バースト信号などの水平同期情報を用い
て行なう。スキユー補正は瞬時に行なう必要があ
るため、水平同期情報にきわめて追従性の良い検
出、補正が行なわれる。このため、雑音などによ
り誤つて分離された同期情報や同期情報の欠落に
も応答してしまい、特に再生信号のＳ／Ｎが劣化
してきた場合やテープの損傷がはげしい場合には
同期乱れが著しい。

従来の同期分離回路では同期信号分離時に同期
分離誤りが少なくなるような工夫がされており、
たとえば特開昭58−187078号などでその回路が開
示されている。しかし、伝送信号のＳ／Ｎ劣化に
よる雑音、ヘリカルスキヤン型VTRでのヘツド
切換え時のスイツチング雑音などにより、誤つた
信号が同期信号と共に分離されたり、同期信号が
欠落した場合、同期情報を用いた信号処理に大き
な 乱を与えるにもかかわらず、誤つた信号を除
去する方法、同期情報を補う方法については言及
されていない。

〔発明の目的〕

本発明の目的は雑音などにより同期情報と共に
誤つて分離された信号を除去し、さらに欠落した
同期情報を補うことにより正規の同期情報のみを
分離出力し欠落を補正する同期情報の分離及び補
正回路を提供することにある。

〔発明の概要〕

本発明は上記目的を達成するために水平同期情
報の周期性を利用して、正規の同期情報のみをゲ
ート出力するようにし、同期情報が欠落した場合
には補正信号を出力するようにして、同期検出誤
りをなくし、欠落した信号についても補うもので
ある。

具体的には、映像信号に位相同期したクロツク
信号等を計数し、所定の計数値でゲートを開き、
正規の同期情報がゲート回路から出力された後、
ゲートを閉じることにより、正規の同期情報のみ
を分離する。また、同期情報が欠落した場合に
は、上記のようにクロツク信号等を計数し、所定
の計数値で補正信号を出力するようにするもので
ある。

〔発明の実施例〕

以下、本発明を複数のヘツドを有するヘリカル
スキヤン型VTRに適用した場合について第１図
のブロツク図を用いて説明する。第２図はその各
部の波形図である。

第１図において、１は再生映像信号PBVの入
力端子、２は映像信号のドロツプアウト期間、低
レベル（以下低レベルを“Ｌ”と高レベルを
“Ｈ”で示す）となるドロツプアウト信号DOPの
入力端子、３は複数のヘツドで再生された映像信
号を切換えるタイミングを制御するヘツド切換え
信号HSWの入力端子で、ヘツド切換え信号HSW
は複数のヘツドが搭載されたシリンダの回転に同
期して生成され端子３より入力される。４は再生
映像信号PBVに位相同期したクロツク信号WCK
の入力端子、５は同期情報として検出された信号
のうち正規の位置にあると認められたゲートされ
た水平同期情報GHSの出力端子、６は上記ゲー
トされた水平同期情報のうち欠落部分には補つた
信号を挿入した補正された水平同期情報COHの
出力端子、１０は従来より公知の所定閾値Vγで
振幅比較して同期情報を分離する同期分離回路、
１１，１２はAND回路、１３は立下りエツジで
トリガのかかるモノマルチ回路、２０は信号の立
上り、立下りエツジを検出するエツジ検出回路、
２１，４０，４１は２入力信号の入力状況により
その出力状態を変化する回路で、たとえばフリツ
プフロツプである。３０，５０はカウンタ回路、
３１，３２，５１はカウンタの計数値と各回路の
設定値を比較し設定値で信号を出力する比較回
路、４２は選択回路、６０はOR回路、１００は
本発明の同期情報の分離及び補正回路である。

端子１より入力された再生映像信号PBV（第２
図の１）は同期分離回路１０に入力され、所定閾
値Vγと振幅比較され、再生水平同期情報を出力
する。端子２よりドロツプアウト信号DOPが入
力され、上記再生水平同期情報とドロツプアウト
信号DOPがAND回路１１に入力される。ドロツ
プアウト期間はAND回路１１のゲートは閉じ、
AND回路１１からはドロツプアウトによる雑音
は出力されず、AND回路１１で第１段階の保護
がなされる。

AND回路１１の出力信号である第２図２に示
す再生水平同期情報PBSはさらにAND回路１２
の一方の入力端子に入力される。他方の入力端子
には水平同期情報の周期性に従い、水平同期情報
の存在すべき位置の直前でレベル“Ｈ”となる信
号が入力され、正規の位置に存在する再生水平同
期情報PBSのみがゲート出力される。AND回路
１２の出力信号であるゲートされた水平同期情報
GHSは端子５より出力される。

端子５より出力されるゲートされた水平同期情
報GHSはバースト信号分離回路、あるいは、時
間軸エラー補正装置などに入力される。例えば時
間軸エラー補正装置ではゲートされた水平同期情
報GHSをもとにして映像信号に瞬時瞬時位相同
期したクロツク信号を発生し、このクロツク信号
をもとに映像信号の時間軸処理を行なう。ゲート
された正規の同期情報のみを基準に用いて上記処
理を行なえば、信頼性を著しく向上させることが
できる。

以下、本発明の同期情報分離及び補正回路を時
間軸エラー補正装置に適用した場合について説明
する。後述の第５図で詳述するように上記ゲート
された水平同期情報GHSを任意遅延した信号に
基づき生成されたクロツク信号あるいはそれを適
宜分周したクロツク信号が端子４より入力され
る。端子４より入力されるクロツク信号WCKを
第２図３に示す。クロツク信号WCKは水平ブラ
ンキング期間は発振停止され、それ以外の映像信
号期間は映像信号に位相同期して発振継続され
る。第２図３ではクロツクの継続している期間を
斜線で示す。ドロツプアウトなどにより正規の水
平同期情報が欠落した場合には、AND回路１２
の出力から水平同期情報が出力されずクロツク信
号発生回路が水平同期情報でリセツトされず第２
図３の期間D01，D02に示すように水平ブランキ
ング期間もクロツク信号を停止することなく継続
する。

端子４より入力されたクロツク信号WCKはカ
ウンタ回路３０，５０に入力される。カウンタ回
路３０は後述するゲートされた水平同期情報に基
づくクリア信号CLRによりクリアされる。以後、
クロツク信号WCKを計数開始し、カウンタ回路
３０の計数値は比較回路３１，３２でその設定値
と比較される。カウンタ回路３０の計数値が比較
回路３１の設定値と一致する次の水平同期信号の
直前で比較回路３１からゲート開始信号GS１
（第２図５）が出力される。比較回路３１の出力
はフリツプフロツプ４０のS1入力端子に入力さ
れ、フリツプフロツプ４０の出力状態をレベル
“Ｈ”にセツトする。フリツプフロツプ４０の出
力信号は選択回路４２を介してAND回路１２に
入力される。以下第２図７に示される選択回路４
２の出力信号をゲート信号GTとする。AND回
路１１からの正規の水平同期情報が入力される直
前でゲート信号GTはレベル“Ｈ”となつている
ので、AND回路１２からゲートされた水平同期
情報GHS（第２図８）が出力される。

ゲートされた水平同期情報GHSはモノマルチ
回路１３の立下りエツジでトリガのかかるＴ入力
端子に入力される。モノマルチ回路１３の出力
からはクリア信号CLRが出力される。クリア信
号CLRはカウンタ回路３０に入力され、ゲート
された水平同期情報GHSが出力された場合のみ、
カウンタ回路３０はクリアされる。

また、クリア信号CLRはフリツプフロツプ４
０のR1端子に入力され、その出力はゲートされ
た水平同期情報GHSが検出された後直ちに状態
反転して“Ｌ”となる。従つてゲート信号GTは
水平同期信号が入力される直前でレベル“Ｈ”と
なり、検出後直ちにレベル“Ｌ”となり、正規の
水平同期情報のみを分離する。第２図に示すよう
に雑音Ｎにより同期分離回路１０で誤つて分離さ
れた信号NSはゲート信号GTがレベル“Ｌ”と
なつているのでAND回路１２からは出力されず
除去される。

一方、ヘツドの切換え時にはテープの伸縮など
によりスキユーが発生し水平同期情報の時間間隔
が伸縮する。水平同期情報の間隔が短縮した場合
には、比較回路３１で設定したタイミングでゲー
ト信号GTを発生するとゲート信号GTが“Ｈ”
となる前に再生水平同期情報PBSが再生される
ため正規の水平同期情報が欠落してしまう。そこ
で、想定されるスキユー量に応じ先行したゲート
信号を発生するように比較回路３２を設定する。
カウンタ回路３０の計数値は比較回路３２の設定
値と比較され、両者が一致したところでゲート開
始信号GS１に先行した信号GS２を比較回路３２
より出力する。ゲート開始信号GS２はフリツプ
フロツプ４１のS2入力端子に入力され、フリツ
プフロツプ４１の出力を“Ｈ”にセツトする。

端子３から入力されたヘツド切換え信号HSW
はエツジ検出回路２０に入力され、ヘツド切換え
位置を示すエツジ信号を出力する。このエツジ信
号はフリツプフロツプ２１のS0入力端子に入力
され、フリツプフロツプ２１の出力の状態を
“Ｈ”にセツトする。フリツプフロツプ２１の出
力は制御信号CTとして選択回路４２の制御端子
に入力される。この制御信号CTによりヘツド切
換え直後の制御信号CTがレベル“Ｈ”の時には
フリツプフロツプ４１の出力がゲート信号GTと
して選択される。従つて、スキユーにより正規の
水平同期情報が先行していてもAND回路１２で
除去されることなく検出される。フリツプフロツ
プ２１，４１のそれぞれのリセツト端子Ｒ０，Ｒ
２にはクリア信号CLRが入力され、このため正
規の水平同期情報が検出された後直ちにゲート信
号GTはレベル“Ｌ”となり、同時に制御信号
CTも“Ｌ”になる。従つて、上記のヘツド切換
えが行なわれ正規の水平同期信号が分離された後
では前記と同様にフリツプフロツプ４０の出力が
ゲート信号GTとして選択され出力される。

以上説明したように、AND回路１２のゲート
を開いている期間を必要にして十分なだけの期間
とすることができゲートを開いている期間には正
規の水平同期情報のみを通過させ、他の期間には
ゲートを閉じ、雑音などによる誤検出の発生を無
くすことができる。さらにゲート信号GTを生成
するクロツク信号として、再生映像信号PBVに
位相同期したクロツク信号WCKを用いているの
で、位相同期していないクロツクを用いた時に生
ずる１クロツクの量子化誤差を考慮する必要がな
くゲート回路１２の開いている期間をきわめて短
時間とすることができ、高精度に保護ができるの
で、同期情報の分離回路の信頼性を著しく高める
ことができる。特に水平同期情報の直前では雑音
により短期間のいわゆるスパイク性の信号が同期
情報として分離されやすいので、高精度に保護で
きる本発明の効果は大である。

次にドロツプアウトなどにより水平同期信号が
欠落した場合、即ち、再生水平同期情報PBSの
正規位置から信号が欠落した場合の補正方法につ
いて説明する。

再生水平同期情報PBSの正規位置に水平同期
情報が存在しないので、ゲート信号GTが“Ｈ”
となつてもAND回路１２からは水平同期情報が
出力されない。従つて、フリツプフロツプ４０，
４１あるいは２１はリセツトされず、ゲート信号
GTの出力状態はレベル“Ｈ”のままとなる。そ
して次の同期情報が検出され入力されればAND
回路１２から水平同期情報を出力することができ
る。

また水平同期情報PBSが欠落した時にはゲー
トされた水平同期情報GHSが出力されないので、
第２図３の期間D01，D02に示すようにクロツク
信号WCKは水平ブランキング期間でも停止する
ことなく継続する。端子４から入力されたクロツ
ク信号WCKはカウンタ回路５０で計数される。
カウンタ回路５０の計数出力は比較回路５１に入
力される。比較回路５１では、カウンタ回路５０
の計数出力と比較回路５１の設定値を比較し、両
者が一致したところで、補正信号Ｃ０（第２図
９）を出力する。比較回路５１の設定値は水平同
期情報の欠落した時のみ所定位置に補正信号Ｃ０
を出力するように設定する。補正信号Ｃ０とゲー
トされた水平同期情報GHSはOR回路６０に入力
され、正規の同期情報GHSと欠落時に補つた補
正信号Ｃ０で水平走査周期で同期情報の欠落のな
い、補正された水平同期情報COH（第２図１０）
を出力する。

カウンタ回路５０は補正された水平同期情報
COHでクリアされる。水平同期情報の欠落がな
い場合には水平ブランキング期間内でAND回路
１２からのゲートされた水平同期情報GHSに基
づきカウンタ回路５０はクリアされ、水平同期情
報が欠落した場合には、比較回路５１からの補正
信号Ｃ０に基づきクリアされる。

なお補正信号Ｃ０の発生位置については第３図
の波形図を用いて説明する。

第３図は第２図に示す波形図の水平ブランキン
グ期間を拡大して示したしたもので、第３図１は
再生映像信号PBVの波形を示している。２，３
はクロツク信号WCKの波形を示しており、２は
AND回路１２から水平同期情報が出力された場
合、３はドロツプアウトなどにより欠落し出力さ
れなかつた場合の波形図である。４は水平同期情
報が欠落した場合に出力される補正信号Ｃ０を示
している。補正信号Ｃ０の発生位置は、第３図に
示すように正規の水平同期情報が検出された時に
クロツク信号が開始される位置（第３図２のST）
に相当するクロツク信号（第３図３のST′）の直
前とする。即ち、カウンタ回路５０でST′の位置
から計数開始するように補正信号Ｃ０を出力す
る。

比較回路５１の設定を上記のように行なうこと
により、水平同期情報PBSが連続して欠落して
も同一位置に補正信号Ｃ０を出力することができ
る。従つてこの信号を基準に時間軸エラー補正、
ドロツプアウト補正、その他の信号処理を行なえ
ば、同期情報の欠落の影響なしに信号処理を行な
うことができる。

第１図に示す実施例ではさらに、同期保護誤り
を起こした場合に自己復帰能力があるという特長
がある。VTRの起動時など、サーボ系がまだ定
常状態にない時にはトラツキングずれなどを起こ
し、充分な再生レベルが得られず、再生映像信号
のＳ／Ｎが非常に悪い。この状態での同期分離回
路１０の出力は、水平同期情報の欠落、あるいは
雑音による誤検出が非常に多い。この誤検出され
た信号を一度正規の同期情報として誤つてAND
回路１２から出力しても、約一水平走査期間後に
はゲート信号GTはレベル“Ｈ”となり、再び
AND回路１２のゲートが開いて、AND回路１１
からの信号を再び受け付け、以上の動作をくりか
えすため、最終的には正規の水平同期情報を検出
することができる。このように一度誤つた信号を
ゲートしたとしても自己復帰能力があり誤つた状
態で補間信号を出力し続けることがない。

次に、本同期保護回路をセグメント記録方式の
ヘリカルスキヤン型VTR用時間軸エラー補正回
路に適用した場合の実施例を第４図に示す。第４
図では一部第１図と同一部があり、その部分には
同一符号を付し、その詳細説明は省略する。

第４図において、１００は本発明の同期情報分
離及び補正回路、１０１は遅延回路、１１０は時
間軸エラー補正された映像信号の出力端子、１１
１は安定なクロツク源から作つた基準垂直同期情
報の出力端子、１１２はヘツドの回転位相に基づ
いた切換え信号HSWの入力端子、１１３はラツ
チされたヘツド切換え信号HSW′の出力端子、１
２０はAD変換回路、１２１はメモリ、１２２は
DA変換回路、１３０は書き込みクロツク発生回
路、１３１は書き込みアドレス発生回路、１３２
はモノマルチ回路、１３３は書き込みラインアド
レス発生回路、１４０はクリスタル発振器などで
構成された基準信号発生器、１４１は基準同期情
報発生器、１４２は読み取りアドレス発生回路、
１４３は読み取りラインアドレス発生回路、１５
０はＤ型フリツプフロツプである。

端子１より入力された再生映像信号PBVは同
期分離回路１０′及びAD変換回路１２０に入力
される。同期分離回路１０′で水平同期情報PHS
と垂直同期情報PVSが分離出力される。上記分
離出力された水平同期情報PHS、端子２より入
力されたドロツプアウト信号DOP、Ｄ型フリツ
プフロツプ１５０からのラツチされたヘツド切換
え信号HSW′及び書き込みクロツク発生回路１３
０で発生されたクロツク信号WCK（この信号を用
いてメモリ１２１へ書き込み制御を行なうので、
以下書き込みクロツクと呼ぶ）が同期情報の分離
及び補正回路１００に入力される。書き込みクロ
ツクWCKの周波数は後で説明する読み取りクロ
ツクRCKの周波数と一致するように設定する。
同期情報の分離及び補正回路１００では第１図に
示したブロツク図に従い水平同期情報PHSの保
護を行ない、ゲートされた水平同期情報GHSと
補正された水平同期情報COHを出力する。

ゲートされた水平同期情報GHSは遅延回路１
０１で遅延され、その出力である遅延された水平
同期情報GHS′は書き込みクロツク発生回路１３
０に入力される。書き込みクロツク発生回路１３
０では、遅延された水平同期情報GHSに基づき
書き込みクロツクの開始、継続、停止を制御し、
遅延された水平同期情報GHSに位相同期した書
き込みクロツクWCKを発生する。

上記書き込みクロツクWCKはAD変換回路１
２０、書き込みアドレス発生回路１３１にも入力
される。AD変換回路１２０では書き込みクロツ
クWCKに従つて再生映像信号PBVをサンプリン
グし、デイジタル信号に変換してメモリ１２１に
書き込む。

メモリ１２１は水平走査線単位の記憶容量を持
つ複数のメモリセルから構成されている。一つの
メモリセル内の記憶位置は書き込みクロツク
WCKを計数することにより書き込みアドレス発
生回路１３１で発生する書き込みアドレス信号で
制御する。また各メモリセルの選択制御は書き込
みラインアドレス発生回路１３３で発生する書き
込みラインアドレス信号で行なう。

書き込みクロツクWCKはゲートされた水平同
期情報GHSに基づき制御されているので、第２
図に示す期間D01，D02に示すように水平同期情
報が欠落した場合には水平ブランキング期間も書
き込みクロツクWCKは停止することなく連続す
る。書き込アドレス発生回路１３１の制御は補正
された水平同期情報COHを用いて行なう。ゲー
トされた水平同期情報GHSが検出された場合に
は、水平ブランキング期間で書き込みクロツク
WCKが停止止しているので、この期間でゲート
された水平同期情報GHSに基づき補正された水
平同期情報COHで書き込みアドレス発生回路１
３１をクリアする。正規の水平同期情報が欠落し
ている場合には、欠落部分の水平同期情報を補つ
た補正信号COに基づき補正された水平同期情報
COHでアドレス発生回路１３１をクリアする。
すでに説明したように、補正信号の発生位置は第
３図３に示すST′の直前である。従つて正規の水
平同期情報が欠落しても、メモリ１２１のメモリ
セル内の正規の位置に映像信号データを記憶する
ことができる。

また、ヘツド切換え位置でスキユーにより切換
えた後の映像信号が遅延し、このため第１図にお
ける補正信号COが出力された後に正規の水平同
期情報が出力される場合がある。この場合には、
後から検出された正規の水平同期情報で書き込み
アドレス発生回路は再クリアされるため、メモリ
セル内の記憶位置を決める正しいアドレス信号が
出力される。しかし、一水平走査期間内に複数の
水平同期情報が出力されているので、補正された
水平同期情報COHを直接計数してラインアドレ
ス信号を作つたのではメモリ１２１の制御を誤つ
てしまう。一水平走査期間内の複数の水平同期情
報を１つの信号として計数するために補正された
水平同期情報COHをモノマルチ回路１３２に入
力し、その出力信号を書き込みラインアドレス発
生回路１３３に入力する。モノマルチ回路１３２
の遅延時間を一水平走査期間よりも短く設定すれ
ば、モノマルチ回路での分周作用により上記複数
の水平同期情報を１つの水平同期情報とすること
ができる。従つて、書き込みラインアドレス信号
も正しく出力されるので、映像信号を誤りなくメ
モリ１２１に書き込むことができる。

書き込みラインアドレス発生回路１３３には同
期分離回路１０′で分離された垂直同期情報PVS
も入力されており、垂直同期情報PVSに基づく
信号で書き込みラインアドレス発生回路１３３は
リセツトされ、メモリ１２１の所定位置から誤り
なく映像信号を書き込むことができる。

メモリ１２１で映像信号を書き込んだ時点で時
間軸エラー補正の主要部分は終了しており、安定
したクロツク信号を用いてメモリ１２１から映像
信号を読み取ることにより、安定に時間軸エラー
補正ができる。次にメモリ１２１からの映像信号
の読み取り方法について説明する。

基準信号発生器１４０で発生した読み取りクロ
ツクRCKを読み取りアドレス発生回路１４２及
びDA変換回路１２２に入力する。また、基準信
号発生器１４０のクロツク信号は基準同期情報発
生器１４１に入力され、安定した所定周期の基準
水平同期情報RHS、基準垂直同期情報RVSを発
生する。基準水平同期情報RHSは読み取りアド
レス発生回路１４２と読み取りラインアドレス発
生回路１４３に入力される。

読み取りアドレス発生回路１４２では、基準水
平同期情報RHSに基づいて、メモリ１２１内の
メモリセルのアドレス信号を発生し、メモリセル
内の映像信号を読み取る。

また、読み取りラインアドレス発生回路１４３
には基準垂直同期情報RVSが入力されている。
読み取りラインアドレス発生回路１４３は基準垂
直同期情報RVSに基づく信号でリセツトされ、
基準水平同期情報RHSをカウントすることによ
り、メモリ１２１の所定のメモリセルを指定する
読み取りラインアドレス信号を発生する。

以上の読み取りラインアドレス信号及び読み取
りアドレス信号がメモリ１２１に入力され、所定
位置から映像信号を読み取る。メモリ１２１の出
力はDA変換回路１２２に入力され、アナログ信
号に変換された後端子１１０より時間軸エラー補
正された映像信号として出力される。

この実施例では水平ブランキング期間はメモリ
１２１に映像信号の書き込み及び読み取りを行な
つていないので、端子１１０から出力される映像
信号には同期情報は含まれていない。このため同
期情報を付加する必要がある場合には、図示しな
いが基準同期情報発生器１４１で別途基準同期情
報を発生し端子１１０から出力された映像信号に
加算すれば良い。

また、セグメント記録方式のVTRでは、一垂
直走査期間内で複数のヘツド切換わり点が存在す
る。水平走査期間内の映像信号を伝送する映像信
号期間内でヘツド切換えを行なうと、スキユーに
より映像信号の不連続が生じてしまう。映像信号
の不連続をなくすためには、水平ブランキング期
間内のフロントポーチでヘツドを切換えれば良
い。その方法を第４図のブロツク図で説明する。

書き込みアドレス発生回路１３１では水平同期
情報により所定時間遅延した位置から書き込みク
ロツクWCKを計数して、次のラインのフロント
ポーチに相当する位置でヘツド切換え信号ラツチ
用のラツチパルスLPを出力する。

端子１１２より入力されるヘツド切換え信号
HSWはＤ型フリツプフロツプ１５０のデータ入
力端子Ｄに、上記書き込みアドレス発生回路１３
１から出力されるラツチパルスLPはクロツク入
力端子CKに入力される。Ｄ型フリツプフロツプ
１５０の出力端子Ｑからはフロントポーチに相当
する位置でラツチされたラツチされたヘツド切換
え信号HSW′が出力される。ラツチされたヘツド
切換え信号HSW′は端子１１３より出力され、図
示しないVTRの映像信号処理回路に送られ、ラ
ツチされたヘツド切換え信号HSW′を用いて各ヘ
ツドから再生された映像信号を切換え制御する。
この結果フロントポーチで切換えられ、従つて映
像信号期間に不連続のない一連の映像信号が得ら
れる。

また、Ｄ型フリツプフロツプ１５０の端子Ｑか
らの出力であるラツチされたヘツド切換え信号
HSW′は、同期情報の分離及び補正回路１００に
入力される。補正回路１００にてラツチされたヘ
ツド切換え信号HSW′を用いて前記とまつたく同
じ保護動作が行なわれる。

また、基準同期情報発生回路１４１からの基準
垂直同期情報RVSは端子１１１を介して図示し
ないサーボ制御装置の基準信号として出力され
る。

このサーボ制御装置は第４図の実施例に基づく
時間軸エラー補正装置を適用するVTRにおいて
ヘツドと磁気テープとの相対的な位相を制御して
信号を正しく再生するためのトラツキング制御系
などで構成され、従来から公知のものが用いられ
る。このサーボ制御装置に上記端子１１１からの
基準垂直同期情報RVSが入力されることによつ
て、端子１からの入力映像信号PBVがこの基準
垂直同期情報RVSに位相同期するようにサーボ
制御される。さらに具体的には入力映像信号
PBVの垂直同期情報の位相に対して上記基準垂
直同期情報RVSの位相が時間的に遅れた状態で
位相同期するようにサーボ制御される。

以上のようにして、スキユー歪もなく安定に時
間軸エラー補正ができる。

次に書き込みクロツク発生回路の一実施例を第
５図により説明する。第５図において、２１０は
遅延された水平同期情報GHS′の入力端子、２１
１は書き込みクロツクWCKの出力端子、２２０
は反転回路、２２１はNAND回路、２２２はイ
ンダクタ、２２３はキヤパシタである。

端子２１０より入力された遅延された水平同期
情報GHS′は反転回路２２０で状態反転され、
NAND回路２２１の一方の入力端子に入力され
る。遅延された水平同期情報GHS′がレベル
“Ｈ”の期間は反転回路２２０の出力は“Ｌ”と
なるため、NAND回路２２１の出力である書き
込みクロツクWCKはレベル“Ｈ”となる。
NAND回路２２１の出力は第５図に示すように
インダクタ２２２を介してNAND回路２２１の
他方の入力端子に入力され、その端子はキヤパシ
タ２２３で交流的に接地される。従つて、遅延さ
れた水平同期情報GHS′がレベル“Ｌ”の期間反
転回路２２０の出力はレベル“Ｈ”となるため、
NAND回路２２１の出力からは上記インダクタ
２２２のインダクタンス値とキヤパシタ２２３の
容量値で決まる発振周波数の発振出力が得られ
る。以上のようにNAND回路２２１の出力から
は遅延された水平同期情報GHS′に位相同期した
発振出力が得られる。NAND回路２２１の出力
を書き込みクロツク信号とし、端子２１１から出
力する。従つて、第１図に示す端子５からのゲー
トされた水平同期信号GHSを遅延した信号
GHS′が第５図の端子２１０に入力され、第５図
の端子２１１からの書き込みクロツクWCKが第
１図の端子４に入力される。

なお、インダクタ２２２に直列にダンピング用
の抵抗を入れても良く、同様に遅延された水平同
期情報GHS′に位相同期した書き込みクロツク信
号を発生することができる。

第５図に示す書き込みクロツク発生回路はバー
スト信号入力に対しても同期化した発振信号を出
力させることができる。第６図はバースト信号を
含む映像信号の一例を示す波形図である。第７図
は、第６図に示すバースト信号BSを分離する回
路の一実施例を示すブロツク図である。

第６図は水平同期情報の直後にバースト信号が
ある場合の波形図を示す。第７図において、２３
０はゲートされた水平同期情報GHSの入力端子、
２３１は第６図に示す映像信号の入力端子、２３
２はバースト信号の出力端子、２４０は遅延回路
から成るバースト信号部分をゲートするためのゲ
ート信号発生回路、２４１は帯域通過フイルタ、
２４２はリミツタ回路、２４３はAND回路であ
る。

端子２３１から入力された映像信号は帯域通過
フイルタ２４１に入力される。帯域通過フイルタ
２４１の中心周波数は映像信号のバースト信号
BSの周波数にほぼ一致させる。帯域通過フイル
タ２４１の出力はリミツタ回路２４２に入力され
矩形波整形され、その出力はAND回路２４３の
一方の入力端子に入力される。端子２３０から入
力されたゲートされた水平同期情報GHSはゲー
ト信号発生回路２４０に入力され、ゲートされた
水平同期情報GHSと一定の位相関係にあるバー
スト信号をゲートするゲート信号を出力し、
AND回路２４３の他方の入力端子に入力される。
AND回路２４３はゲート信号発生回路２４０か
らのゲート信号が出力されている期間のみリミツ
タ回路２４２の出力信号をゲート出力する。従つ
て、映像信号にバースト信号と同じ周波数の信号
が含まれていてもバースト信号BSのみを選択し
て出力することができる。また、帯域通過フイル
タ２４１を用いているので、雑音帯域をせばめる
ことができ、Ｓ／Ｎ良くバースト信号を分離でき
る。さらにバースト信号のゲート信号を正規の水
平同期情報である信号GHSに基づき作つている
ので、分離されたバースト信号の信頼性も高い。

AND回路２４３の出力は分離されたバースト
信号として端子２３２から出力される。分離され
たバースト信号を第５図に示す端子２１０から入
力し、書き込みクロツク発生回路の発振周波数を
分離されたバースト信号とほぼ一致するように設
定すれば、入力されたバースト信号の平均的な位
相に同期した書き込みクロツクを出力することが
できる。バースト信号を書き込みクロツク発生回
路の入力信号とすれば、バースト信号の平均的位
相に同期化した書き込みクロツク信号を得ること
ができるので、雑音に対しても書き込みクロツク
信号の位相変動を小さくすることができる。

映像信号をVTRに記録する場合には、再生信
号の反転防止のためにバースト信号BSの周波数
を低くする必要がある。このような場合には必要
に応じ第５図のNAND回路２２１の出力を適宜
周波数てい倍し、てい倍した信号を書き込みクロ
ツクWCKとすれば良い。

第８図は本発明の映像信号の分離及び補正回路
の他の実施例を示すブロツク図である。第８図は
一部第１図と共通でその共通部分には同一符号を
付しその詳細説明は省略する。

第８図において、３１′は設定値の切換え可能
な比較回路、１００′は映像情報の分離及び補正
回路である。

第８図に示す実施例の特徴は、比較回路３１′
の設定値が切換え可能という点である。第１図に
示す比較回路３１，３２の設定値に相当する値を
制御信号CTで切換え制御する。従つて、比較回
路３１′の出力GSは通常は第１図に示すゲート開
始信号GS１に相当するタイミングで出力される。
そして、ヘツドが切換えられてから後正規の水平
同期情報GHSが出力されるまではゲート開始信
号GS２に相当するタイミングで出力される。信
号GSをフリツプフロツプ４０のS1端子に入力し、
フリツプフロツプ４０でゲート信号GTを発生
し、ゲート信号GTをAND回路１２に入力する
ことにより、第１図に示す実施例と同じ効果を得
ることができる。

第９図は本発明の同期情報の分離及び補正回路
の他の実施例を示すブロツク図であある。第９図
は一部第１図、第８図と共通でありその共通部分
には同一符号を付しその詳細説明は省略する。

第９図において、２１′はモノマルチ回路、１
００″は映像情報の分離及び補正回路である。

第９図に示す実施例の特徴は、フリツプフロツ
プ２１に代えてモノマルチ回路２１′を用い、カ
ウンタ回路３０を削除し、カウンタ回路５０の出
力を設定値の切換え可能な比較回路３１′の入力
とする点である。このような回路構成にしても第
１図、第８図に示す実施例と同じ効果を得ること
ができる。

モノマルチ回路２１′の遅延時間は一水平走査
期間以下とし、その期間内に再生される最初の水
平同期情報に対しては早くゲートを開くように
（第１図の比較回路４１の設定値のタイミングで
ゲートを開く）制御し、その後は水平同期情報の
直前でゲート開くように（第１図の比較回路４０
の設定値のタイミングでゲートを開く）制御す
る。

カウンタ回路５０は補正された水平同期情報
COHでクリアされている。正規の水平同期情報
GHSが出力された場合には、カウンタ回路５０
は正規の水平同期情報GHSに基づく信号COHに
よりクリアされる。そして比較回路３１′の出力
からは第８図に示す回路と同じ信号が出力され
る。正規の水平同期情報GHSが欠落した場合に
はモノマルチ回路１３からクリア信号CLRが出
力されないためフリツプフロツプ４０からの出力
GTは“Ｈ”のままとなる。。そしてAND回路１
２から正規の同期情報が出力されるとフリツプフ
ロツプ４０は状態反転して“Ｌ”となる。

以上の説明からわかるように、第９図に示す回
路構成でも第１図、第８図に示す実施例と同じ効
果を得ることができる。

なお、本発明の第１図、第４図に示す実施例で
は書き込みクロツクWCKは水平ブランキング期
間で発振停止するとして説明を行なつたが、必ず
しも発振停止する必要はなく、連続している場合
にも本実施例と同様に本発明を適用できる。この
場合にはクリア信号CLRを第３図に示す位置ST
の直前に出力すれば良い。

また、第１図に示す計数回路３０，５０はそれ
ぞれクリア信号CLR、補正された水平同期情報
COHによりクリアされるとしたが、各信号によ
り所定値に設定されるようにしても良く、その場
合にも第１図に示す回路の動作に変化はない。

〔発明の効果〕 本発明によれば映像信号に同期したクロツク信
号を用いて水平同期信号のゲート信号を作製して
いるので、誤つた水平同期情報を含む分離された
水平同期情報がゲートを通過できる期間を必要に
して十分なだけの期間とすることができ、同期検
出誤りを著しく低化させることができる。さら
に、同期情報が欠落した場合にも、映像信号に同
期したクロツク信号を用して補正信号を作製して
いるので、映像信号に同期した所定位置に補正信
号を出力でき、補正された同期情報の信頼性を向
上できる。ドロツプアウト検出信号によりゲート
しているので、ドロツプアウト時に発生する雑音
による誤検出を除去できる。ヘツド切換え時には
ゲート信号を時間先行して出力し、過保護による
同期信号の欠落をなくすことができる。さらに
は、水平同期情報を計数する場合、補正された同
期情報を遅延して計数することにより、一水平走
査期間内に複数の同期情報が発生しても誤計数し
ない、などの効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路のブロツ
ク図、第２図はその動作説明用の波形図、第３図
はその水平ブランキング期間の拡大図、第４図は
本発明の同期情報の分離及び補正回路を時間軸エ
ラー補正回路に適用した場合のブロツク図、第５
図は書き込みクロツク発生回路の一実施例を示す
ブロツク図、第６図はバースト信号を含む映像信
号の波形図、第７図はバースト信号分離回路の一
実施例を示すブロツク図、第８図、第９図は本発
明の他の実施例を示すブロツク図である。 ２１，４０，４１…フリツプフロツプ、３０，
５０…カウンタ回路、３１，３２，５１…比較回
路、３１′…設定値の切換え可能な比較回路、４
２…選択回路、１００，１００′，１００″…同期
情報の分離及び補正回路、１２１…メモリ、１３
０…書き込みクロツク発生回路、１３１…書き込
みアドレス発生回路、１３２…モノマルチ回路、
１３３…書き込みラインアドレス発生回路、１４
０…基準信号発生回路、１４２…読み取りアドレ
ス発生回路、１４３…読み取りラインアドレス発
生回路、２４０…ゲート信号発生回路、２４１…
帯域通過フイルタ、２４７…リミツタ回路。

Claims (1)

1. 【特許請求の範囲】 １ 信号から分離された同期情報をゲートするゲ
   ート手段と、 上記信号の不連続部を検出し制御信号を発生す
   る検出手段と、 時間計測手段と、 該時間計測手段の出力と上記ゲート手段の出力
   に基づきゲート信号を発生するゲート信号発生回
   路と、 上記時間計測手段の出力の所定値を検出し補正
   信号を出力する補正信号出力手段と、 該補正信号出力手段の出力と上記ゲート手段の
   出力を加算する加算回路と、 該加算回路の出力に基づき上記時間計測手段を
   初期設定する初期設定手段と、 を備え、 上記検出手段の制御信号を上記ゲート信号発生
   回路に供給し、上記時間計測手段の出力の第１の
   時間に基づくタイミングと、第２の時間に基づく
   タイミングを切換えてゲート信号を発生させるよ
   うにしたことを特徴とする同期情報の分離補正回
   路。 ２ 上記検出手段は、 上記ゲート手段からの出力に基づき上記制御信
   号をリセツトするリセツト手段を有する構成であ
   る特許請求の範囲第１項記載の同期情報の分離補
   正回路。 ３ 上記加算回路は、 複数の信号を分周する構成を有している特許請
   求の範囲第２項記載の同期情報の分離補正回路。