JPS61171282A - 同期情報の分離及び補正回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は雑音などにより誤って分離された同期情報のう
ち、正しい同期情報のみを検出し、欠落した同期情報を
補正する同期情報の分離及び補正回路に関するウ　　　
　　　　　　　　　　　Ｊ〔発明の背景〕 テレビシロン受像機、磁気録画再生装置（以下ＶＴＲと
略す）などのビデオ信号処理装置ではビデオ信号に含ま
れる同期信号をもとに信号処理を行なりている。そのた
め、ビデオ信号から正しく同期信号を分離する必要があ
る。

−例として、−垂直走査期間（−フィールド）の映像信
号を複数のトラックに分割して記録するセグメント記録
方式のＶＴＲの場合について説明する。セグメント記録
方式のＶＴＲｒは、映像信号の一フィールドを複数のト
ラックに分けて記録するため）その再生にあたっては、
回転ヘッドの取付は誤差、テープの伸縮に起因してトラ
ックの切り換わり時に発生するいわゆるスキー−（時間
軸の急激な変化）を補正するための時間細工２−補正回
路が必須となる。そしてスキニーの発生位置が画面上と
なるため、瞬時にスキニーを補正する必要がある。スキ
ューの検出は一般に水平同期信号や、バースト信号など
の水平同期情報を用いて行なう。瞬時にスキニー補正を
行なうために、水平同期情報にきわめて追従性の良い検
出、補正が行なわれる。

このため、雑音などにより誤って分離された同期情報や
同期情報の欠落にも応答してしまい、特に再生信号のＳ
／Ｎが劣化してきた場合やテープの損傷がはげしい場合
には同期孔れが著しいＯ 従来の同期分離回路では同期信号分離時に同期分１１誤
りが少なくなるような工夫がされており、たとえば特開
昭５８−１８７０７８号などでその回路が開示されてい
る。しかし、伝送信号のＳ／Ｎ劣化による雑音、ヘリカ
ルスキャン型ＶＴＲでのヘッド切換え時のスイッチング
雑音などにより、誤りだ信号が同期信号と共に分離され
たり、同期信号が欠落した場合、同期情報を用いた信号
処理に大きな擾乱を与えるにもかかわらず、誤りた信号
を除去する方法１同期情報を補う方法については言及さ
れていない。

〔発明の目的〕

本発明の目的は雑音などにより同期情報と共に誤って分
離された信号を除去し、さらに欠落した同期情報を補う
ことにより正規の同期情報のみを分離出力し欠落を補正
する同期情報の分離及び補正回路を提供することにある
。

〔発明の概要〕

本発明は上記目的を達成するために水平同期情報の同期
性を利用して、正規の同期情報のみをゲート出力するよ
うにし、同期情報が欠落した場合には補正信号を出力す
るようにして、同期検出誤りをなくし、欠落した信号に
ついても補うものである。

具体的には１映像信号に位相同期したクロック信号を計
数し、所定の計数値でゲートを開き、正規の同期情報が
ゲート回路から出力された後１ゲートを閉じることによ
り、正規の同期情報のみを分離する。また、同期情報が
欠落した場合には為上記クロック信号を計数し、所定の
計数値で補正信号を出力するようにする。

〔発明の実施例〕

以下、本発明の同期情報の分離及び補正回路の一実施例
を第１図のブロック図を用いて説明する。第２図はその
各部の波形図である。

第１図において、１は映像信号ＰＢＶの入力端子、２は
映像信号の欠落したドロップアウト期Ｍ、低レベル（以
下低レベルをＬ′で高レベルをＨ’で示す）となるドロ
ップアウト信号ＤＯＰの入力端子、５は同期情報として
検出された信号のうち正規の位置にあると認められたゲ
ートされた水平同期情報ＧＨ８の出力端子・６は上記ゲ
ートされた水平同期情報のうち欠落部分には補りた信号
を挿入した補正された水平同期情報ＣＯＨの出力端子、
１０は従来より公知の所定閾値Ｖｒで振幅比較して同期
情報を分離する同期公理回路、１１．１２はＡＮＤ回路
１１３は立下りエツジでトリガのかかるモノマルチ回路
、３０．５０はカウンタ回路、３１．５１はカウンタの
計＆値と各回路の設定値を比較し設定値で信号を出力す
る比較回路、４０は２入力信号の入力状況によりその出
力状態を変化する回路で、たとえば７リツプフロツブで
ある０６ｔＪはＯＲ回路、７０はクワツ　　　　７「り
発生回路、８０は遅延回路である。

端子１より入力された映像信号ＰＢＶ（：第２図の（す
）は同期分離回路１０に入力され、所定閾値電圧Ｖｒと
振幅比較され、分離された水平同期情報を出力する。端
子２よりドロップアウト信号ＤＯＰが入力され、上記分
離された水平同期情報とドロップアウト信号ＤＯＰがＡ
ＮＤ回路１１１入力されるＯ　ドロップアウト期間はＡ
ＮＤ回路１１のゲートは閉じ、ＡＮＤ回路１１からはド
ロップアウトによる雑音は出力されず、ＡＮＤ回路１１
で第１段階の保護がなされる。

ＡＮＤ回路１１の出力信号である第２図（２）に示す分
離された水平同期情報ＰＢＳはさらにＡＮＤ回路１２の
一方の入力端子に入力される。他方の入力端子には水平
同期情報の周期性に従い１水平開期情報の存在すべき位
置の直前でレベル１ＨＩとなる信号が入力され、正規の
位置に存在する分離された水平同期情報ＰＢＳのみがゲ
ート出力される。ＡＮＤ回路１２の出力信号であるゲー
トされた水平同期情報ＧＨ８は端子５より出力される。

また、ゲートされた水平同期情報ＧＨ８は遅延回路８０
を介してクロック発生回路７０に入力される０クロック
発生回路７０では、遅延された水平同期情報ＧＨ８’に
基づき、映像信号に位相同期したクロック信号ＷＣＫ（
第２図（３））を発生する。クロック信号ＷＣＫは水平
ブランキング期間は発振停止され、それ以外の映像信号
期間は映像信号に位相同期して発振継続される。第２図
（３）ではクロックの継続している期間を斜線で示す。

ドロップアウトなどにより正規の水平同期情報が欠落し
た場合には、ＡＮＤ回路１２の出力から水平同期情報が
出力されずクロック発生回路７０が水平同期情報でリセ
ットされず第２図（３）の期間ＤＯ１・ＤＯ２に示すよ
うに水平ブランキング期間もクロック信号を停止するこ
となく継続する。

クロック発生回路７０より出力されたクロック信号ＷＣ
Ｋはカウンタ回路３０．５０に入力される。

カウンタ回路５０は後述するゲートされた水平同期情報
に基づくクリア信号ＣＬＲによりクリアされる。以後、
クロック信号ＷＣＫを計数開始し、カウンタ回路３ｏの
計数値は比較回路３１でその設定値と比較される。カウ
ンタ回路５０の計数値が比較回路５１の設定値と一致す
る次の水平同期信号の直前で比較回路３１からゲート開
始信号ＧＳ（第２図（４））が出力される。比較回路３
１の出力はフリップフロップ４０のＳＩ入力端子に入力
され、フリップフロップ４０の出力状態をレベル１Ｈ１
にセットする。フリップ７０ツブ４０の出力信号である
ゲート信号ＧＴ（第２図（５））はＡＮＤ＠路１２に入
力される。ＡＮＤ回路１１からの正規の水平同期情報が
入力される直前でゲート信号ＧＴはレベルＩＨＩとなっ
ているので、ＡＮＤＩ回路１２からゲートされた水平同
期情報ＧＨ８（第２図（６））が出力される◇ ゲートされた水平同期情報ＧＨ８はモノマルチ回路１６
の立下りエツジでトリガのかかる下入力端子に入力され
る。モノマルチ回路１３の出力Ｑからはクリア信号ＣＬ
Ｒが出力される◇クリア信号ＣＬＲはカウンタ回路６０
に入力され、ゲートされた水平同期情報ＧＨ８が出力さ
れた場合のみ、カウンタ回路３０はクリアされる。

また、クリア信号ＣＬＲは７リツプフロツプ４０のＲ１
端子に入力され、その出力であるゲート信号ＧＴはゲー
トされた水平同期情報ＧＨ３が検出された後直ちに状態
反転してレベル゛Ｌ′となる０従ってゲート信号ＧＴは
水平同期信号が入力される直前でレベルＨとなり、検出
後直ちにレベル１Ｌ′となり、正規の水平同期情報のみ
を分離する。第２図に示すように雑音Ｎにより同期分離
回路１０で誤って分離された信号ＮＳはゲート信号ＧＴ
がレベルＬ′となっているのでＡＮＤ回路１２からは出
力されず除去される０以上説明したように、ＡＮＤＩｉ
路１２のゲートを開いている期間を必要にして十分なだ
けの期間とすることができゲートを開いている期間には
正規の水平同期情報のみを通過させ、他の期間にはゲー
トを閉じ、雑音などによる誤検出の発生を無くすことが
できる。さらにゲート信号　　　ＪＧＴを生成するクロ
ック信号として１映像値号ＰＢＶに位相同期したクロッ
ク信号ＷＣＫを用いているので、位相同期していないク
ロックを用いた時に生ずる１クロツクの量子化誤差を考
慮する必要がなくゲート回路１２の開いている期間をき
わめて短時間とすることができ、高精度に保護ができる
ので、同期情報の分離回路の信頼性を著しく高めること
ができる。特に水平同期情報の直前では雑音により短期
間のいわゆるスパイク性の信号が同期情報として分離さ
れやすいので、高精度に保護できる本発明の効果は大で
ある。

次にドロップアウトなどにより水平同期信号が欠落した
場合、即ち１分離された水平同期情報ＰＢＳの正規位置
から信号が欠落した場合の補正手段について説明する。

分離された水平同期情報ＰＢＳの正規位置に水平同期情
報が存在しないので、ゲート信号ＧＴがレベルｔＨＪと
なってもＡＮＤ回路１２からは水平同期情報が出力され
ない。従りて、フリップ７０ツブ４０はリセツトされず
、ゲート信号ＧＴの出力状態はレベル１Ｈ′のままとな
る。そして次の同期情報が検出され入力されればＡＮＤ
＠路１２から水平同期情報を出力することができる。

また水平同期情報ＰＢＳが欠落した時にはゲートされた
水平同期情報ＧＨ８が出力されないので、第２図（６）
の期間ＤＯ１、ＤＯ２に示すようにクロック信号ＷＣＫ
は水平ブランキング期間でも停止することなく継続する
。クロック信号ＷＣＫはカウンタ回路５０に入力され計
数される。

カウンタ回路５０の計数出力は比較回路５１に入力され
る。比較回路５１では、カウンタ回路５０の計数出力と
比較回路５１の設定値を比較し＼両者が一致したところ
で、補正信号Ｃｏ（第２図（７））を出力する。比較回
路５１の設定値は水平同期情報の欠落した時のみ所定位
置に補正信号ＣＯを出力するように設定する。補正信号
ＣＯとゲートされた水平同期情報ＧＨ３はＯＲ回路６０
に入力され、正規の同期情報ＧＨ３と欠落時に補った補
正信号ＣＯで水平走査周期で同期情報の欠落のない、補
正された水平同期情報Ｃ０Ｈ（第２図（８）Ｘ−出力す
る。

カウンタ回路５０は補正された水平同期情報ＣＯＨでク
リアされる。水平同期情報の欠落がない場合には水平ブ
ランキング期間内でＡＮＤ回路１２からのゲートされた
水平同期情報ＧＨ８に基づきカウンタ回路５０はクリア
され、水平同期情報が欠落した場合には、比較回路５１
からの補正信号ＣＯに基づきクリアされる。なお補正信
号ＣＯの発生位置については第６図の波形図を用いて説
明する〇 第３図は第２図に示す波形図の水平ブランキング期間を
拡大して示したもので、第３図（りは映像信号ＰＢＶの
波形を示している。（２）、（３）はクロック信号ＷＣ
Ｋの波形を示しており、（２）はＡＮＤ回路１２から水
平同期情報が出力された場合、＜３）ハドロップアウト
などにより欠落し出力されなかった場合の波形図である
ｏ（４）は水平同期情報が欠落した場合に出力される補
正信号ＣＯを示している。補正信号ＣＯの発生位置は、
第３図に示すように正規の水平同期情報が検出された時
にクロック信号が開始される位置（第３１１（２）のＳ
Ｔ）に相当するクロック信号（第３図（３）のＳＴ’）
の直前とする。即ち、カウンタ回路５０でＳ　Ｔ’の位
置から計数開始するように補正信号ＣＯを出力する。

比較回路５１の設定を上記のように行なうことにより水
平同期情報ＰＢＳが連続して欠落しても同一位置に補正
信号ＣＯを出力することかできる。従ってこの信号を基
準に時間軸エラー補正、ドロップアウト補正、その他の
信号処理を行なえば、同期情報の欠落の影響なしに信号
処理を行なうことができる。

第１図に示す実施例ではさらに、同期保′ａ課りを起こ
した場合に自己復帰能力があるという特長がある。ＶＴ
Ｒの起動時など、サーボ系がまだ定常状態にない時には
トラッキングずれなどを起こし、充分な再生レベルが得
られず、再生映像信号のＳ／Ｎが非常に悪い。この状態
での同期分離−路１ｕの出力は、水平同期情報の欠　　
　　Ｊ落、あるいは雑音による誤検出が非常に多い。

この誤検出された信号を一度正規の同期情報として誤っ
てＡＮＤ回路１２から出力しても、約−水平走査期間後
にはゲート信号ＧＴは１Ｈ′となり、再びＡＮＤ回路１
２のゲートが開いてＡＮＤ回路１１からの信号を再び受
は付け、以上の動作をくりかえすため、最終的には正規
の水平同期情報を検出することができる０このように一
度誤っり信号をゲートしたとしても自己復帰能力があり
誤った状態で補間信号を出力し続けることがない。

次に第１図に示すクロック発生回路７０の一実施例を第
４図により説明する。第４図において、２１０は遅延さ
れた水平同期情報ＧＨ８’の入力端子、２１１はクロッ
ク信号ＷＣＫの出力端子、２２０は反転回路、２２１は
ＮＡＮＤ回路、２２２はインダクタ、２２５はキャパシ
タである。

端子２１０より入力された遅延された水平同期情報ＧＨ
８’は反転回路２２０で状態反転され、ＮＡＮＤ回路２
２１の一方の入力端子に入力される０遅延された水平同
期情報Ｇ　ＨＳ’がレベルゝＨ′の期間は反転回路２２
０の出力は１Ｌ′となるため、ＮＡＮＤ＠Ｍ２２１の出
力であるクロック信号ＷＣＫはレベル１ＨＩとなる。Ｎ
ＡＮＤ回路２２１の出力は第４図に示すようにインダク
タ２２２を介してＮＡＮＤ回路２２１の他方の入力端子
に入力され・その端子はキャパシタ２２５で交流的に接
地される。従って、遅延された水平同期情報ＧＨ８’が
Ｌ′の期間反転回路２２０の出力はレベル゛Ｈ″となる
ため、ＮＡＮＤ回路２２１の出力からは上記インダクタ
２２２のインダクタンス値とキャパシタ２２３の容竜値
で決まる発振周波数の発振出力が得られる。以上のよう
にＮＡＮＤ回路２２１の出力からは遅延された水平同期
情報ＧＨ８’に位相同期した発振出力が得られる。ＮＡ
ＮＤ回路２２１の出力をクロック信号ＷＣＫとし、端子
２１１から出力する。

なお１インダクタ２２２に直列にダンピング用の抵抗を
入れても良く、同様に遅延された水平同期情報Ｇ　ＨＳ
’に位相同期したクロック信号を発生することができる
。

第４図に示すクロック発生回路７０はバースト信号入力
に対しても同期化した発振信号を出力させることができ
る。第５図はバースト信号を含む映像信号の一例を示す
波形図である。第６図は、第５図に示すバースト信号Ｂ
Ｓを分離する回路の一実施例を示すブロック図である。

第５図は水平同期情報の直後にバースト信号ＢＳがある
場合の波形図を示す。第６図において、２３０はゲート
された水平同期情報Ｇ　Ｉ−（Ｓの入力端子、２３１は
第５図に示す映像信号の入力端子−２３２はバースト信
号の出力端子、２４０は遅延回路から成るバースト信号
部分をゲートするためのゲート信号発生回路、２４１は
帯域通過フィルタ、２４２はリミッタ回路、２４３はＡ
ＮＤ回路である。

端子２３１から入力された映像信号は帯域通過フィルタ
２４１に入力される０帯域通過フィルタ２４１の中心周
波数は映像信号のバースト信号ＢＳの周波数にほぼ一致
させる。帯域通過フィルタ２４１の出力はリミッタ回路
２４２に入力され矩形波整形され、その出力はＡＮＤ回
路２４６の一方の入力端子に入力される。端子２６０か
ら入力されたゲートされた水平同期情報ＧＨ８はゲート
信号発生回路２４０に入力され、ゲートされた水平同期
情報ＧＨ３と一定の位相関係にある）く−スト信号をゲ
ートするゲート信号を出力し１ＡＮＤ回路２４３の他方
の入力端子に入力される０ＡＮＤ回路２４６はゲート信
号発生回路２４０からのゲート信号が出力されている期
間のみリミッタ回路２４２の出力信号をゲート出力する
０従りて、映像信号にバースト信号と同じ周波数の信号
が含まれていてもバースト信号ＢＳのみを選択して出力
することができる。また、帯域通過フィルタ２４１を用
いているので、雑音帯域をせばめることができ、Ｓ／Ｎ
良くバースト信号を分離できる。さらにバースト信号の
ゲート信号を正規の水平同期情報である信号ＧＨ８に基
づき作っているので、分離されたバースト信号の信傾性
は高い。　　　　　　　　　　　　　　　　　　ＪＡＮ
Ｄ回路２４６の出力は分離されたバースト信号として端
子２５２から出力される。分離されたバースト信号を第
４図に示す端子２１０から入力し、クロック発生回路の
発振周波数を分離されたバースト信号とほぼ一致するよ
うに設定すれば１入力されたバースト信号の平均的な位
相に同期したクロック信号を出力することができる。バ
ースト信号をクロック発生回路の入力信号とすれば、バ
ースト信号の平均的位相に同期化したクロック信号を得
ることができるので１錐音に対してもクロック信号の位
相変動を小さくすることができる。

映像信号をＶＴＲに記録する場合には、再生信号の反転
防止のためにバースト信号ＢＳの周波数を低くする必要
がある。このような場合には必要に応じ第４図のＮＡＮ
Ｄ回路２２１の出力を適宜周波数でい倍し、てい倍した
信号をクロック信号ＷＣＫとすれば良い。

なお、本発明の第１図に示す実施例ではクロックＭ　号
Ｗ　ＣＫは水平ブランキング期間で発振停止するとして
説明を行なったが、必ずしも発振停止する必要はなく、
連続している場合にも本実施例と同様に本発明を適用で
きる。この場合にはクリア信号ＣＬＲを第５図に示す位
置ＳＴの直前に出力すれば良い。

また、第１図に示す計数回路！１０．５０はそれぞれク
リア信号ＣＬＲ，補正された水平同期信号ＣＯＨにより
クリアされるとしたが、各信号により所定値に設定され
るようにしても良く、その場合にも第１図に示す回路の
動作に変化はない０ 第７図は本発明の他の実施例を示すブロック図である。

＃！７図は一部第１図と共通で、その共通部分には同一
符号を付しその詳細説明は省略する。第８図はその説明
用の波形図であり、水平ブランキング期間を拡大して示
したものである。

第７図において、６′は補正された水平同期情報ＣＯＨ
’の出力端子、８１．８２は遅延回路である。

第１図に示す実施例に対し第７図に示す実施例で異なる
点は、クロック発生回路７０の入力信号を補正された水
平同期情報ＣＯＨ’としている点と、ゲートされた水平
同期情報ＧＨ８を遅延回路８１で遅延した信号ＧＨ８’
と補正信号ＣＯを遅延回路８２で遅延した信号ＣＯ′を
ＯＲ回路６０に入力し、その出力信号を補正された水平
同期情Ｎ　ＣＯＨ’としている点である。

第８図において、（１）は映像信号ＰＢＶの波形を示し
ている。（２）はゲートされた水平同期情報ＧＨ５を（
３）は上記水平同期情報ＧＨ５を遅延回路８１で遅延し
て得た水平同期情報ＧＨ８’である。

（４）はＡＮＩＩ回路１２から正規の水平同期信号が出
力された場合のクロック信号ＷＣＫを示している。また
、（５）　、　（６）　、　（７）はＡＮＤ回路１２か
ら正規の水平同期信号が出力されなかった場合で、（５
）は補正信号ＣＯを、（６）は補正信号ＣＯを遅延じ路
８２で遅延した出力信号ＣＯ′を、そして（７）はクロ
ック信号ＷＣＫを示している。

比較回路５１の設定値は比較回路５１の出力信号ＣＯが
第８図（４）に示すＥＮ（正“規の水平同期情報が出力
された場合のクロック信号ＷＣＫの停止位置）とＳＴ（
正規の水平同期情報が出力された場合のクロック信号Ｗ
ＣＫの開始位置）の間に出力されるように設定する。そ
して遅延回路８２の遅延時間は遅延回路８１の出力信号
ＧＨ８’の後縁と遅延回路８２の出力信号ＣＯ′の後縁
が一致するように設定する。

以上のようなタイミングに回路を設定することにより、
ＡＮＤ回路１２より正規の水平同期信号が出力されなか
った場合にも出力された場合と同様に位置ＳＴからクロ
ック信号が開始されることになる一つンタ回路５０は常
に位置ＳＴまでクリアされているので、連続的に正規の
水平同期信号が欠落しても同一位置に補正信号ＣＯを出
力する。

また、信号ＧＨ８’と信号ＣＯ′の後縁を同一位置とし
ているので、補正された水平同期情報ＣＯＨ’の後縁を
遅延回路で遅延することにより同期幅が一定で周期変動
のない補正された水平同期情報が得られる。　　　　　
　　　　　　　　　　　Ｊなお、第１因に示す実施例に
おいても、同期幅が一定で同期変動のない補正された水
平同期情報が得られる。その方法を第１図のブロック図
中で点線で示す。ゲートされた水平同期情報ＧＨ８と補
正信号ＣＯをそれぞれ遅延回路８５゜８６で遅延し、正
規の水平同期情報に対し、同一位相関係で同期情報をそ
れぞれ出力し、それぞれの出力を論理加算回路８７で論
理加算し、遅延回路８日で遅延することにより同期幅が
一定で周期変動のない補正された同期情報が端子７より
得られる。

第９図は本発明の他の実施例を示すブＨツク図で、一部
第１図と共通である。その共通部分には同一符号を付し
その詳細説明は省略する。

第９図において、第１図との相異点はカウンタ回路３０
が除去されており、カウンタ回路５ｏの計数値が比較回
路５１に入力されている点である。

このようにしても第１図に示す回路と同じ出力信号を各
端子より得ることができる。カウンタ回路５０はゲート
された水平同期情報ＧＨ８が出力された場合には正規の
水平同期情報に基づく信号ＣＯＨでクリアされる。そし
て比較回路３１の出力からは第１図に示す回路と同じ信
号が出力される。正規の水平同期情報ＧＨ５が欠落した
場合にはモノマルチ回路１３からクリア信号ＣＬＲが出
力されないためフリツプフロツプ４０からの出力ＧＴは
％ＨＩのままとなる。そしてＡＮＤ回路１２から正規の
同期情報が出力されるとフリ、プ７０ツブ４０は状態反
転して％ＬＩとなる。

以上の説明かられかるように、第９図に示す回路構成で
も第１図に示す実施例と同じ効果を得ることができる。

〔発明の効果〕

本発明によれば映像信号に同期したクロック信号を用い
て水平同期信号のゲート信号を作製しているので、誤っ
た水平同期情報を含む分離された水平同期情報がゲート
を通過できる期間を必要にして十分なだけの期間とする
ことができ１同期検出誤りを著しく低下させることがで
きる。さらに、同期情報が欠落した場合にも、映像信号
に同期したクロック信号を用いて補正信号を作製してい
るので、映像信号に同期した所定位置に補正信号を出力
でき、補正された同期情報の信頼性を向上できる。更に
は、ドロップアウト検出信号によりゲートしているので
、ドロップアウト時に発生する雑音による誤検出を除去
できる、などの効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路のブロック図・第
２図はその動作説明用の波形図、第３図はその水平ブラ
ンキング期間の拡大図、第４図はクロック発生回路の一
実施例を示すブロック図、第５図はバースト信号２含む
映像信号の波形図、第６図はバースト信号分離回路の一
実施例を示すブロック図１第７図は本発明の他の実施例
を示すブロック図、第８図はその動作説明用の波形図、
第９図は本発明の他の実施例を示すブロック図である。 ３０、５０・・・カウンタ回路 ３１、５１・・・比ｓ２＠路 ４０・・・７リツプ７０ツブ ７０・・・クロック発生回路 ８０、８１．１３２・・・遅延回路 ２４０・・・ゲート信号発生回路 ２４１・・・帯域通過フィルタ ２４２・・・リミッタ回路 箪１図 纂３　図 漢牛図 第４図 Ｙ７図 １σ γε図 （り）　　ＷＣＫ　　　　　　　　　　　　　　　　　
　’　　　。 篤９図

Claims (1)

1. 【特許請求の範囲】 １、入力映像信号よりそれに含まれる同期情報を分離す
   る手段と、該同期情報の分離手段の出力をゲートする第
   １のゲート手段と、所定周波数のクロック信号を計数す
   る第１の計数回路と、上記第１のゲート手段の出力に基
   づく信号により上記第１の計数回路の計数値を設定する
   手段と、上記第１の計数回路の計数値が所定値となった
   ことを検出する第１の検出手段と、該第、の検出手段の
   出力と上記第１のゲート手段の出力に基づく信号により
   上記第１のゲート手段のゲート期間を制御するゲート信
   号を発生する第１のゲート信号発生回路と、上記ゲート
   信号を上記第１のゲート手段に供給する手段とを有し、
   上記第１のゲート手段の出力より同期情報を得るように
   したことを特徴とする同期情報の分離及び補正回路。 ２、上記クロック信号を上記第１のゲート手段の出力に
   基づいて生成することを特徴とする特許請求の範囲第１
   項記載の同期情報の分離及び補正回路。 ３、上記入力映像信号に含まれるバースト信号を分離す
   る手段を有し、バースト信号分離手段の出力に基づいて
   上記クロック信号を生成することを特徴とする特許請求
   の範囲第１項記載の同期情報の分離及び補正回路。 ４、上記バースト信号の分離手段は、上記第１のゲート
   手段からの同期情報でバーストゲート信号を生成する手
   段を有し、バーストゲート信号により上記バースト信号
   を分離するようにしたことを特徴とする特許請求の範囲
   第５項記載の同期情報の分離及び補正回路。 ５、上記バースト信号分離手段の出力に基づき生成され
   たクロック信号を周波数てい倍するてい倍回路を有し、
   てい倍回路の出力より上記クロック信号を得るようにし
   たことを特徴とする特許請求の範囲第１項記載の同期情
   報の分離及び補正回路。 ６、上記クロック信号を計数する第２の計数回路と、該
   第２の計数回路の計数値が所定値となったことを検出す
   る第２の検出手段と、第２の検出手段の出力と上記第１
   のゲート手段の出力を論理加算する第１の論理加算回路
   と、第１の論理加算回路の出力により上記第２の計数回
   路の計数値を設定する手段とを有し、上記第１の論理加
   算回路の出力より同期情報を得るようにしたことを特徴
   とする特許請求の範囲第１項記載の同期情報の分離及び
   補正回路。 ７、上記第１のゲート手段の出力を遅延する第１の遅延
   手段と、上記第２の検出手段の出力を遅延する第２の遅
   延手段と、上記第１の遅延手段の出力と上記第２の遅延
   手段の出力を論理加算する第２の論理加算回路とを有し
   、第２の論理加算回路の出力に基づいて上記クロック信
   号を生成することを特徴とする特許請求の範囲第６項記
   載の同期情報の分離及び補正回路。 ８、上記入力映像信号の欠落期間を検出するドロップア
   ウト検出手段と、ドロップアウト検出手段の出力により
   制御される第５のゲート手段とを有し、上記同期情報の
   分離手段の出力を第５のゲート手段の入力とし、上記欠
   落期間は上記同期情報の分離手段の出力を出力しないよ
   う制御し、上記第３のゲート手段の出力を上記第１のゲ
   ート手段の入力とすることを特徴とする特許請求の範囲
   第１項記載の同期情報の分離及び補正回路。