JPH0691671B2 - クロマ信号位相補正回路 - Google Patents

Description

【発明の詳細な説明】 （発明の分野） 本発明はビデオ処理方式においてカラー信号の位相の補
正を可能にするための回路に関しており、より詳細に
は、ビデオデータ路にクロマ位相情報を挿入し、引き続
いてクロマ位相情報を回復するための回路に関してい
る。

（発明の概要） 本発明は、クロマライン形式を識別し、このライン形式
情報をビデオ信号に挿入しかつビデオ信号から引き続い
て上記ライン形式情報を抽出して出力局基準の位相と整
合するようにクロマサブキヤリアの位相を選択すること
を可能にするための手段を含んだ信号処理方式のための
クロマ信号位相補正回路に関している。

（従来技術の説明） 現在公知のビデオ信号処理方式は、一般的に、ビデオ信
号を記憶するための主メモリとビデオ信号の処理の間に
生じる時間軸あるいは周波数誤差を補正するためのタイ
ミング補正回路を使用している。このような時間的ある
いは周波数的な誤差はビデオ信号及びその結果としての
テレビジヨン画像を悪化させてしまう。

比較的に複雑な回路を組み込んでいるビデオ信号処理方
式で経験する他の問題はテレビジヨン画像のカラー表示
に悪影響を及ぼすカラー不安定性である。

米国において、テレビジヨン信号処理方式は、各継続し
た水平ラインが逆位相のサブキヤリア信号によつて特徴
づけられ、従つて、このようなフオーマツトを使用する
時に２つの異なつたライン形式が存在するようなNTSC規
準フオーマツトを使用する。このNTSC方式では、ビデオ
テープレコーダの出力に生じるクロマ信号がテレビジヨ
ン画像の正しいカラーを保障するために局基準信号の位
相と一致しなければならないことが必要である。テレビ
ジヨン記録方式はカラー補正のためのクロマ処理器及び
欠陥ビデオ信号を補償するためのドロツプアウト補償器
を含む時間軸補正回路網を用いる。時間軸補正方式は適
切なカラー補正及びテレビジヨン画像の正しいカラーを
与えるために比較される入来サブキヤリア位相及び出力
サブキヤリア位相の識別を必要とする。

４つの異なつたライン形式となる４つの異なつたサブキ
ヤリア位相の水平ラインを用いるPAL規準フオーマツト
を使用する国においては、これらライン形式のそれぞれ
の識別は適切なカラー補正のために必要とされる。

従来の方式において、クロマライン形式を識別するため
の回路は、一般的に、主メモリ及び時間軸補正器（TB
C）回路に先だつた段に置かれる。しかしながら、従来
技術の方式に対し相当の改良を有する最近開発されたTB
C方式では、カラー補正は時間軸補正が達成された後に
クロマライン形式情報を使用してビデオ信号を処理する
時に効果的に達成されるという事が発見された。時間軸
補正後に少ない回路でクロマ信号位相補正を達成するこ
とが所望される。

（発明が解決すべき問題点） 本発明は、時間軸補正誤差が取り除かれた後にカラー画
像安定度が達成されるようなクロマ位相補正を含む時間
軸補正方式における上述した種々の欠点を解決する。こ
の目的のために、本発明は附加的なデータビツトのオー
バーヘツドのための必要性を除去して最少量の回路でTB
Cの基準側で使用するためのタイミング補正及び主メモ
リ機能により必要とされるライン形式識別信号を与える
ための手段を提供する。

（これら問題点を解決するための手段） 本発明に従つて作られるテレビジヨンVTR再生方式にお
いて、カラー補正はタイミング補正処理及び主メモリに
先だつて入来ビデオデータを各水平ラインの有効画像期
間の終りにおいてデジタル語の形のライン形式情報とし
てクロマ位相をエンコードすることによつて達成され
る。このデジタル語により識別されるクロマライン形式
情報はメモリの出力に与えられ、各ラインを識別するた
めに抽出され、それによつてクロマ信号の位相補正が同
じチャンネルにおける時間軸補正の後に達成される。

（発明の作用） NTSC及びPALテレビジヨン方式において、各水平ライン
に対するクロマ信号の位相は継続して相違している。NT
SC方式の水平ラインは２つの異なつた形式のラインから
成る４つの異なつたフイールドのシーケンスにおいて生
じ、これに対しPAL方式は４つ異なつた形式のラインを
有する８フイールドシーケンスを用いる。クロマ信号位
相補正は主メモリの下流で必要とされるために、クロマ
ライン形式基準のカラー信号を適切に処理することがで
きるようにするためにライン形式を識別するために必要
とされる。H/2及びH/4識別信号（第2C,2D図）として表
わされるライン形式信号はNTSC及びPALフオーマツトTV
方式において使用されるような水平同期パルス周波数の
1/2及び1/4をそれぞれ表わす。以下の記載は主にNTSC方
式において使用されるようなH/2識別信号の使用に向け
られるが、本発明は同様H/4及びH/2識別信号が使用され
るPAL方式にも応用可能である。

さらに、ヘリカル走査VTRが記録ビデオ情報の再生につ
いての特殊効果（スローモーシヨン、フアーストモーシ
ヨン、スチルフレーム等）を形成するように動作せしめ
られるかあるいはテープが高速でシヤトル操作されるよ
うな表示のために記録ビデオを再生するために動作せし
められる時に、テープの送り速度は記録情報の再生の間
に変えられ、可動再生ヘツドの位置はそれを再生されて
いるビデオ情報の記録トラツクと整合するように維持す
るために制御される。従つて、VTRの特殊効果及びシヤ
トルモードに対し、往々テレビジヨンフイールドの記録
トラツクを繰り返すかあるいはスキツプすることが必要
とされる。本発明のライン形式挿入技術は動作モードに
かかわらずメモリの基準側に適切なライン形式の識別情
報を与える。

（発明の実施例） 第１図においてアナログビデオ入力信号（第2A図）は端
子11で記録テープから得られる。このオフテープすなわ
ちテープからのビデオデータ信号はアナログ対デジタル
変換器10においてデジタル形に変換され、タイミング補
正回路９及びマルチプレクサ手段12に与えられる。タイ
ミング補正回路９はライン24のテープ2Fsc及び4Fscクロ
ツク及びライン26の基準2Fsc及び4Fscクロツクによつて
基本的に制御される４ラインメモリから構成されてもよ
い。ビデオデータ信号は水平ラインに対応する選択され
た数のサンプルのブロツクでテープ2Fsc及び4Fscクロツ
クによりタイミング補正回路９に書き込まれる。データ
が複合カラーテレビジヨン信号の各水平ライン間隔の始
めに生じるカラー同期バーストから与えられるタイミン
グで回路９にテープ速度で書き込まれるために、データ
はカラーサブキヤリア位相誤差に対してもまた他のタイ
ミング誤差に対しても補正されない。サブキヤリア位相
誤差を除去するために、タイミング補正回路９に記憶さ
れたデータは一定でかつ安定な周波数及び位相基準2Fsc
及び4Fscクロツクによつて決定される時間で読み出され
る。従つて、回路９は基準クロツク信号に従つて得られ
たビデオ信号データを再び時間決めするように働く。

この再び時間決めされたビデオ信号はマルチプレクサ手
段12に供給される。この手段12はまたオフテープタイミ
ング信号として働くように入来するビデオ信号から取り
出されたクロマライン形式識別信号（テープ）H/2,H/4
をも受ける。マルチプレクサ12はライン識別器13から
「テープ」H/2及びH/4識別信号を受け入れるため「選
択」命令（第３図にはさらに「挿入語」及び「ドロツプ
アウト」信号としても記載されている）に応じる。それ
により、マルチプレクサは有効画像からテープライン形
式を表わす対応のデジタルクロマライン形式語に切り換
える。

より詳細には、第３図はドロツプアウトが生じた時にラ
イン形式挿入及びドロツプアウト挿入のために使用され
るマルチプレクサ手段12の回路を示す。再時間決めされ
たビデオデータサンプルが９ビツト語の形でタイミング
補正回路９から供給された後に、それらはクロツク信号
に2Fsc,4Fscでバツフア28,30によりそれらをクロツキン
グすることによつて再位相決めされる。バツフア28,30
の出力と平行にビデオ母線に接続されてバツフア32,34
が設けられており、これらはライン形式挿入回路を構成
する。またドロツプアウト挿入回路を構成するバツフア
36,38が最初の２つの回路の出力と並列に接続されてい
る。

これら３つの回路はこの点でビデオデータ母線に並列に
接続されているため、2Fscビデオ母線クロツクの特定の
サンプル周期に対し、タイミング補正回路９のラインメ
モリからのサンプル値出力、ライン形式を表わすサンプ
ル値あるいはドロツプアウトの存在を表わすサンプル値
のいずれかを挿入すべきかどうかの選択を行なうことが
可能となる。どの値が特定のサンプル位置に挿入される
かどうかの選択は第１図の「選択」信号を構成する論理
回路40への入力信号即ち「挿入語」及び「ドロップアウ
ト」信号で行なわれる。この選択は、１つの回路がビデ
オ母線へサンプルの通過を行なわせることを可能としか
つ他の２つの回路出力が３つの状態をとるようにするこ
とによつて達成される。

「挿入語」信号は水平ラインの終了が生じたことを指示
するタイミング補正回路の読み出しアドレスカウンタ
（図示せず）から出力される。この読み出しアドレスカ
ウンタは、本質的に、１つの有効画像ライン当りのサン
プル数（この数はあらかじめロードされかつNTSC,PALカ
ラー規準を反映する）をカウントし、ついで水平ブラン
キング間隔の開始を指示するキヤリー信号を発生する。
「挿入語」信号の低論理レベルが選択されるかあるいは
バツフア32,34の出力を使用可能にしてそのサンプル周
期のビデオ母線にそれらの入力での論理レベルの値を挿
入させる。これら挿入される値は水平ラインの形式であ
り、回路９のラインメモリから次に読み出される。この
情報は15で示されるようなメモリ制御モジユールによつ
て開始され、ライン識別器13により「メモリ制御」信号
H/2,H/4としてライン形式挿入回路32、34に供給され
る。これら信号は「挿入語」の時間に対応する正しい時
間でビデオ母線に転送される。

ドロップアウト挿入回路のバツフア36,38はNANDゲート4
2の低論理レベル出力により使用可能にされる。バツフ
ア36,38が可能化されると、それらはサンプルがドロツ
プアウトであることを示すように全てゼロ（低論理レベ
ル）の語をビデオ母線に挿入する。「ドロツプアウト」
信号が2Fsc速度で双安定回路44によりクロツキングされ
ると、NANDゲート42の出力は上記機能を使用可能にす
る。ドロツプアウト期間はドロツプアウト状態を有する
ビデオサンプルとして前に検出され、上流の段の検出器
により検出されてその特定の期間と一致してタイミング
補正回路９を介して転送される。従つて、ドロツプアウ
ト挿入回路はドロツプアウト期間の前に記憶されたサン
プル値とドロツプアウト値を交換する。ゲート42は「挿
入語」信号が存在しなければ「ドロツプアウト」信号の
時間で語の挿入が行われる。

バツフア28,30はNANDゲート46の出力が低論理レベルで
ある時にデータサンプルがそれらによりクロツキングさ
れるようにし、それにより装置の反転されたOE入力を使
用可能にする。バツフア28,30は、「挿入語」信号も
「ドロツプアウト」信号も存在しない場合に使用可能に
する。そうでなければ、NANDゲート46はバツフア28,30
を使用不能にする。

従つて、ビデオデータ母線へのサンプル値の挿入のため
の優先方法がこの態様で実行される。有効ビデオの終了
を指示する「挿入語」信号は第１の優先を有し、ライン
形式識別がデータストリームに挿入されるようにする。
「ドロツプアウト」信号は第２の優先を有し、「挿入
語」信号がなければ、ドロツプアウト識別サンプルがデ
ータストリームに挿入されるようにする。そうでなけれ
ば（通常はこのケースであるが）、「挿入語」及び「ド
ロツプアウト」信号の不存在のためデータサンプルはデ
ータストリームに挿入される。

クロマライン形式情報を表わすデジタル語を含むデジタ
ルビデオデータ信号は主メモリ14に与えられる。このメ
モリはビデオデータの１つのラインのブロツクでデジタ
ルビデオ信号とクロマ位相情報のデジタル語（ドロツプ
アウトが生じればドロツプアウト語とともに）とを記憶
する。メモリ制御回路15は読み出し／書き込み主メモリ
を制御し、かつこれはクロマ位相サンプルを含む各ビデ
オラインの記憶語タイミング及び位置を制御するための
読み出し及き書き込み同期パルスを生じさせるタイミン
グ発生器を含んでいる。メモリ制御回路15はビデオデー
タ信号とライン形式情報（もし存在すればドロツプアウ
ト語をも）をメモリ14に通過させるための書き込み及び
読み出しプロセス用の種々の列／行ストローブ信号なら
びに制御信号と行／列アドレスとを与える。書き込み及
び読み出しプロセスはタイミングがとられ、それにより
水平及び垂直位相の誤り位置決めは主メモリ14の出力で
補正され、基準信号と同期した時間軸を補正した信号が
与えられる。

本発明によれば、時間軸補正されたビデオ信号はラツチ
20においてストローブされる。このラツチ20は主メモリ
14から読み出される記憶ライン形式語の２つのビツトを
取り出す。１つのビツトは２つの異なつたクロマライン
形式を識別するためにNTSC規準において使用され、２つ
のビツトは４つのクロマライン形式を識別するためにPA
L規準において使用される、ラツチ20は各水平ラインに
対してクロマ位相語のサンプルをローデイングすること
を可能にするために基準水平同期パルスＨを受ける。ラ
ツチ20はオフテープ信号の位相を有するH/2（NTSC）及
びH/4（PAL）識別信号を比較器22に供給する。この比較
器22は例えばTBCの同期発生器（図示せず）から安定な
基準H/2,H/4信号を受ける。オフテープ信号の論理レベ
ルが基準信号と異なつていれば、その差は比較器22によ
り検出され、制御信号「デコード」H/2がカラー処理回
路のエンコーダ／デコーダ16に供給される。PAL規準に
おいては、「デコード」H/2及び「デコード」H/4制御信
号がエンコーダ／デコーダ16に供給される。このエンコ
ーダ／デコーダは制御信号に応じ、ルミナンス信号から
クロマ信号を分離しついで一般的に公知の構成のクロマ
インバータによりクロマ信号の位相を反転してクロマ信
号の位相を基準信号の位相と整合させる。この反転クロ
マ信号を含むビデオデータ信号はルミナンス信号に加え
られ、処理増幅器18を通過する。他の実施例にあつて
は、ビデオデータは遅延されかつ処理増幅器18を通過す
る前に局基準信号の位相と整合するためにカラーサブキ
ヤリアサイクルの半分すなわち180度だけシフトされ
る。

比較器22は「デコード／レコード」H/2制御信号をドロ
ツプアウト補償器17に供給してドロツプアウト補償に対
して必要とされるPAL規準におけるＶ軸スイツチ方向を
識別する。選択された論理レベルに応じて、比較器22は
近接したラインのビデオのクロマ信号を変更するPAL変
更回路の基準位相を決定して、ドロツプアウトを有する
ラインとして同じクロマ位相を供給する。

第４図は信号「テープ」H/2及び「テープ」H/4からの入
来テープフイールドシーケンスを表わす形式情報と基準
信号「基準」H/2及び「基準」H/4からの所望の出力基準
フイールドシーケンスを表わすライン形式情報とを受け
るライン形式制御回路を示す。この回路は本発明に従つ
てライン形式及びフイールドシーケンス動作を制御する
ためにTBCの種々の要素に信号を供給する。

一般的に、このライン形式制御回路は２つの部分すなわ
ち制御信号発生部分とライン形式データ発生部分とから
成る。制御信号発生部分はPROM50によつて制御され、デ
ータ発生部分はPROM80によつて制御される。データラツ
チ52はメモリ制御データ母線の書き込み部分に接続さ
れ、選択ラインS19によって装置にデータ語を書き込む
ために一体的なマイクロプロセツサのための手段を与え
る、ラツチ52のデータ出力D0−D4は入力A0−A3をデコー
ドするためのメモリの特定の部分すなわちアドレスブロ
ツクを選択するためにPROM50によつて使用される。ま
た、データラインD0−D4は論理レベルをそのG2入力に与
えることによつてPROMを使用可能あるいは使用不能にす
るビツトを含んでいる。

この態様でマイクロプロセツサはTV規準に基づいたデコ
ーデイングアルゴリズムを変化するためにPROM50のある
デコード部分を選択する。TV規準はオペレータにより設
定され、システム及びメモリ回路（図示せず）によつて
デコードされる。同様に、PROM80はそのアドレス入力D5
−A7に接続されるラツチ52からのデータラインD5−D7を
有する。これらのデータ入力は、データ入力をその他の
アドレスラインA0−A3にデコードするためのPROM80のあ
るデコードブロツクを選択する。

ライン形式制御回路のデータ発生部分は２つのＤ形双安
定回路88及び86を含んでいる。これら回路は2Fscクロツ
クと同期したクロツキングパルスを生じさせるようにテ
ープ書き込みパルスを受ける。回路86のＱ出力からのパ
ルスは双安定装置54及び84への入来データのライン形式
信号「テープ」H/2,「テープ」H/4をクロツキングす
る。このライン形式情報はついで基準水平速度の書き込
み可能化信号によりラツチ82へクロツキングされる。ラ
ツチ82の出力Q0及びQ1はラツチ82の２つの他のＤ入力に
接続される。従つて、Q0及びQ1は現在の基準水平期間の
開始でのテープH/2及びH/4信号を表わし、Q2及びQ3はそ
れらが前に１つの基準水平期間であつたようなテープH/
2及びテープH/4を表わす。ラツチ82からの出力の２つの
対はPROM80のためのアドレスの４つのビツトとして供給
される。PROM80は２つの組のデータ対「メモリ制御」H/
2,H/4を生じさせ、これらは2Fscクロツクパルスと同期
せしめられるようにバツフア78において再クロツキング
された後にPROM80のQ0,Q1出力からタイミング補正回路
９に出力される。

タイミング補正回路９はこれら２つの信号を一体的なラ
インメモリ中の読み出しアドレスの２つ最上位ビツトと
して使用し、これらビツトによつてアドレスされる水平
ラインのデータの前にデータストリーム中にこれらのコ
ード化された信号を挿入する。このように、水平ライン
が主メモリ14を介してクロッキングされると、その形式
情報が水平ラインの前に置かれる。これら信号はライン
形式比較器PROM50のA1及びA4アドレス入力に対し利用可
能なライン形式を表わす「メモリ出力」H/2,H/4信号と
なるように主メモリを通つた後にデータストリームから
抽出される。PROM50のA0及びA2入力に与えられる所望の
ライン形式信号「基準」H/2,H/4と組み合わせられて、
これら信号は比較されかつライン形式制御回路の制御部
分に使用可能信号を与える。「基準」H/2,H/4信号はTV
規準に対してPROM50によつてデコードされた後にフイー
ルドの所望の出力シーケンスを指示し、かつ「メモリ出
力」H/2,H/4信号はTV規準に対してPROM50によつてデコ
ードされた後に主メモリ14からの実際のライン形式出力
を指示する。従つて、PROMの信号Q0−Q5は適切なフイー
ルドシーケンスあるいはカラー補正が行なわれるように
実際のライン形式が所望のライン形式に変化される場合
に行われる制御動作を行わせるための信号である。

PROM50の出力Q0−Q5はそれぞれ双安定回路45,56,60,70,
72及び74のＤ入力に与えられる。これら制御信号はTBC
の種々の部分に対する制御信号となるように特定の時間
でクロツキングされる。例えば、Q0出力はNANDゲート48
からの1Hシフト信号出力となるようにNANDゲート44の出
力によつて双安定回路45にクロツキングされる。カラー
処理器エンコーダ／デコーダ16が存在しないか「動作指
示」信号によつて使用不能にされる場合はNANDゲート44
からのクロツク信号は、システム基準垂直信号「基準」
Ｖで発生される。これはカラー処理器が存在していない
かあるいは使用不能化されているならば垂直速度でライ
ン形式比較器PROM50の出力Q0を双安定回路45にクロツキ
ングし、１水平ラインの遅延によつて構成されるような
90度のサブキヤリア位相が必要な時に、PAL及びPAL−Ｍ
においてメモリ制御によりカラー補正モードに対し必要
とされるビデオデータのデータ路に１水平ライン遅延を
加える。カラー処理器エンコーダ／デコーダ16が存在し
ておりかつ使用可能化されているならば、カラー補正に
対する垂直タイミング制御は使用されない。この出力は
NANDゲート48によつて発生される信号であり、垂直タイ
ミング制御器への1Hシフトの信号である。NANDゲート48
はマイクロプロセツサ設定のライン形式補正オン／オフ
信号によつて使用可能化される。

双安定回路56はNANDゲート58の出力に180゜「シフト」
信号を生じさせるようにNANDゲート76の出力によつてク
ロツキングされる。双安定回路56のＤ入力は、カラー補
正がカラーサブキヤリア位相の180゜のシフトを必要と
することを示すPROM50のQ1出力を受ける。ライン形式補
正オン／オフ信号が高論理レベルでゲート58を使用可能
にするならば、この180゜「シフト」信号が発生され
る。

双安定回路56へのクロツキング信号は３つのサブキヤリ
アサイクルだけ遅延された基準水平同期信号によりタイ
ミングが取られる。この信号は、存在しているカラー処
理器エンコーダ／デコーダ16により使用可能にされるゲ
ート76により伝達される。同様に、双安定回路60,70,72
及び74はNANDゲート76の出力によりクロツキングされ
る。

双安定回路60及び70の出力は、NANDゲート62,66がそれ
ぞれライン形式補正オン／オフ信号により使用可能にさ
れるならばカラー処理器カラー補正制御信号（「デコー
ド」H/2,H/4信号）を生じさせる。ライン形式補正が与
えられなければ、「デコード」H/2,H/4信号はそれぞれ
排他的ORゲート64及び68により「メモリ出力」H/2,H/4
信号から直接とられる。ライン形式が補正のために必要
とされるならば、「メモリ出力」H/2,H/4信号はゲート6
4及び68によつて反転される。カラー処理器はこれらデ
コード信号をとり、処理増幅器18にデータを与える前に
主メモリ14の入力データからカラー補正信号を生じさせ
る。双安定回路72及び74は、カラー処理器エンコーダ／
デコーダ16が存在するならば、処理増幅器18のためのデ
ータシフト信号（「データシフト180゜」及び「データ
シフト90゜」信号）を生じさせる。出力Q4及びQ5はそれ
ぞれ、カラー処理器がPROM50からのライン形式及びカラ
ーシーケンスデータのためのビデオ母線路に行くデータ
内に生じさせるような遅延の形式にデコードする。

処理増幅器18はエンコーダ／デコーダ16からビデオを受
け、その入来信号の同期及びバースト部分を放棄し、こ
れら信号制分を同期発生器から与えられた新たな同期及
びバーストで置換する。有効画像は新たなバーストと一
致するカラー補正されたクロマ位相を有する新たな同期
及びバーストに加えられる。この組み合わされた信号は
D/A変換器に与えられ、局基準に正確に時間合わせされ
た出力複合ビデオ信号を形成するように低減ろ波され
る。

【図面の簡単な説明】

第１図はデジタルクロマ位相情報をビデオデータに挿入
するための回路のブロツク図である。 第2A−Ｄ図は水平同期及びバースト信号と記録されたテ
ープから与えられる水平信号との間の関係を示す波形で
ある。 第３図は第１図のマルチプレクサ手段の構成を示す図で
ある。 第４図はマルチプレクサ手段及び第１図の比較器と一体
のライン形式制御回路の構成を示す図である。 図で、10はA/D変換回路、９はタイミング補正回路、12
はマルチプレクサ回路、13はオフテープライン識別器、
14は主メモリ、16はエンコーダ／デコーダ、17はドロツ
プアウト補償器、18は処理増幅器、20はラツチ、22は比
較器を示す。

Claims (8)

【特許請求の範囲】
1. 【請求項１】水平同期パルスとクロマバースト信号とを
   有し、連続した水平ラインは異なるクロマ位相ライン形
   式情報を有するビデオデータを処理するクロマ信号位相
   補正回路において、 ビデオデータ信号のライン形式情報をストアし、データ
   信号とライン形式情報の両方の時間誤差を補正するメイ
   ンメモリ手段（14）と、 ビデオ信号の各ラインのクロマライン形式を表すデジタ
   ルデータをそれがメインメモリにストアされる前に、ビ
   デオ信号の連続ラインの各々に選択的に挿入する挿入手
   段（12）と、 前記デジタルデータがメモリから読み出された後に、そ
   のデジタルデータと基準ライン形式識別信号とを各ライ
   ン毎に比較し、デジタルデータと基準信号の間のライン
   形式の不一致を補正するためのライン形式制御信号を発
   生する比較手段（22）と、 前記比較手段からのライン形式制御信号に応答し、各ラ
   インのクロマ信号をシフトし、クロマ信号の位相を基準
   信号の位相に一致させるシフト手段（16）とを有するこ
   とを特徴とするクロマ信号位相補正回路。
2. 【請求項２】特許請求の範囲第１項記載のクロマ信号位
   相補正回路において、基準ライン形式識別信号は、 水平ライン周波数の1/2（H/2）または1/4（H/4）の少な
   くとも一つの信号を含むことを特徴とするクロマ信号位
   相補正回路。
3. 【請求項３】特許請求の範囲第１項記載のクロマ信号位
   相補正回路において、前記挿入手段（12）は、 デジタルビデオサンプルと前記デジタルデータを受信
   し、ビデオ信号の各ラインの有効画像部分の前に前記デ
   ジタルデータを挿入するマルチプレクサによって構成さ
   れることを特徴とするクロマ信号位相補正回路。
4. 【請求項４】特許請求の範囲第３項記載のクロマ信号位
   相補正回路において、前記マルチプレクサは、 再生ビデオ信号中の各ラインのライン形式を表わす信号
   を検出する手段（13）によって制御されることを特徴と
   するクロマ信号位相補正回路。
5. 【請求項５】特許請求の範囲第３項記載のクロマ信号位
   相補正回路において、前記マルチプレクサは、 前記デジタルデータが欠けている場合またはビデオ信号
   中のドロップアウト発生を表わすドロップアウト信号が
   存在する場合にドロップアウトを示すデータサンプルを
   挿入することを特徴とするクロマ信号位相補正回路。
6. 【請求項６】特許請求の範囲第１項記載のクロマ信号位
   相補正回路において、さらに、 ビデオ信号がメインメモリ（14）から読み出された後
   で、ビデオ信号から前記デジタルデータを除去するデジ
   タルデータ除去手段（20）を備え、その出力は前記比較
   手段（22）の入力に接続されることを特徴とするクロマ
   信号位相補正回路。
7. 【請求項７】特許請求の範囲第６項記載のクロマ信号位
   相補正回路において、前記デジタルデータ除去手段（2
   0）は、 クロックラッチ回路から構成されることを特徴とするク
   ロマ信号位相補正回路。
8. 【請求項８】特許請求の範囲第１項記載のクロマ信号位
   相補正回路において、前記デジタルデータは、 各ライン毎に各ラインのライン形式を表わす１または２
   ビットのデジタルワードを含むことを特徴とするクロマ
   信号位相補正回路。