JPS61171285A - 同期情報の分離補正回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は雑音などにより誤って分離された同期情報のう
ち、正しい同期情報のみを検出し、欠落した同期情報を
補正する同期情報の分離、補正回路に関する。

〔発明の背景〕

テレビジョン受像機、磁気録画再生装置（以下ＶＴＲと
略す）などのビデオ信号処理装置ではビデオ信号に含ま
れる同期信号をもとに信号処理を行なっている。そのた
め、ビデオ信号から正しく同期信号を分離する必要があ
る。

−例として、−垂直走査期間（−フィールド）の映像信
号を複数のトラックに分割して記録するセグメント記録
方式のＶＴＲの場合について説明する。セグメント記録
方式のＶＴＲでは、映像信号の一フィールドを複数のト
ラックに分けて記録するため、その再生にあたっては、
回転ヘッドの取付は誤差、テープの伸縮に起因し、！ てトラックの切り換わり時に発生するいわゆるスキュー
（時間軸の急激な変化）を補正するための時間軸エラー
補正回路が必須となる。そしてスキニーの発生位置が画
面上となるため、瞬時にスキニーを補正する必要がある
。スキニーの検出は一般に水平同期信号や、バースト信
号などの水平同期情報を用いて行なう。スキュー補正は
瞬時に行なう必要があるため、水平同期情報にきわめて
追従性の良い検出、補正が行なわれる。このため、雑音
などにより誤って分離された同期情報や同期情報の欠落
にも応答してしまい、特に再生信号のＳ／Ｎが劣化して
きた場合やテープの損傷がはげしい場合には同期乱れが
著しい。

従来の同期分離回路では同期信号分離時に同期分離誤り
が少なくなるような工夫がされており、たとえば特開昭
５８−１８７０７８号などでその回路が開示されている
。しかし、伝送信号のＳ／Ｎ劣化による雑音、ヘリカル
スキャン型ＶＴＲでのヘッド切換え時のスイッチング雑
音などにより、誤った信号が同期信号と共に分離された
り、同期信号が欠落した場合、同期情報を用いた信号処
理に大きな　乱を与えるにもかかわらず、肥った信号を
除去する方法、同期情報を補う方法については言及され
ていない。

〔発明の目的〕

本発明の目的は雑音などにより同期情報と共に誤って分
離された信号を除失し、さらに欠落した□同期情報を補
うことにより正規の同期情報のみを分離出力し欠落を補
正する同期情報の分離及び補正回路を提供することにあ
る。

〔発明の概要〕

本発明は上記目的を達成するために水平同期情報の周期
性を利用して、正規の同期情報のみをゲート出力するよ
うにし、同期情報が欠落した場合には補正信□号を出力
するようにして、同期検出誤りをなくシ、欠落した信号
についても補うものである。

具体的には、映像信号に位相同期したクロック信号を計
数し、所定の計数値でゲートを開き、正規の同期情報が
ゲート回路から出力された後、ゲートを閉じることによ
り、正規の同期情報のみを分離する。また、同期情報が
欠落した場合には、上記クロック信号を計数し、所定の
計数値で補正信号を出力するようにするものである。

〔発明の実施例〕

以下、本発明を複数のヘッドを有するヘリカルスキャン
型ＶＴＲに適用した場合について第１図のブロック図を
用いて説明する。第２図はその各部の波形図である。

第１図において、１は再生映像信号ＰＢＶの入力端子、
２は映像信号のドロップアウト期間、低レベル（以下低
レベルを１Ｌｍと高レベルを“Ｈ”で示す）となるドロ
ップアウト信号ＤＯＰの入力端子、３は複数のヘッドで
再生された映像信号を切換えるタイミングを制御するヘ
ッド切換え信号Ｈ８Ｗの入力端子で、ヘッド切換え信号
Ｈ８Ｗは複数のヘッドが搭載されたシリンダの回転に同
期して生成され端子３より入力される。

４は再生映像信号ＰＢＶに位相同期したクロック信号Ｗ
ＣＫの入力端子、５は同期情報として検出された信号の
うち正規の位置にあると認められたゲートされた水平同
期情報ＧＨ８の出力端子、６は上記ゲートされた水平同
期情報のうち欠落部分には補りた信号を挿入した補正さ
れた水平同期情報ＣＯＨの出力端子、１０は従来より公
知の所定閾値Ｖｒで振幅比較して同期情報を分離する同
期分離回路、１１　、１２はＡＮＤ回路、１３は立下り
エツジでトリガのかかるモノマルチ回路、２０は信号の
立上り、立下りエツジを検出するエツジ検出回路、２１
．４Ｇ、４ｆは２人力信号の入力状況によりその出力状
態を変化する回路で、たとえばフリップフロップである
。５０，５０はカウンタ回路、５１，５２．５１はカウ
ンタの計数値と各回路の設定値を比較し設定値で信号を
出力する比較回路、４２は選択回路、６０はＯＲ回路、
１００は本発明の同期情報の分離及び補正回路である。

端子１より入力された再生映像信号ＰＢＶ（第２ｒｇＪ
の（１））は同期分離回路１０に入力され、所定閾値Ｗ
と振幅比較され、再生水平同期情報　　　　Ｊを出力す
る。端子２よりドロップアウト信号ＤＯＰが入力され、
上記再生水平同期情報とドロップアウト信号ＤＯＰがＡ
ＮＤ回路１１に入力される。ドロップアウト期間はＡＮ
Ｄ回路１１のゲートは閉じ、ＡＮＤ回路１１からはド冒
ツブアウトによる雑音は出力されず、ＡＮＤ回路１１で
第１段階の保護がなされる。

ＡＮＤ回路１１の出力信号である第２図（２）に示す再
生水平同期情報ＰＢＳはさらにＡＮＤ回路１２の一方の
入力端子に入力される。他方の入力端子には水平同期情
報の周期性に従い、水平同期情報の存在すべき位置の直
前でレベルｌ”となる信号が入力され、正規の位置に存
在する再生水平同期情報ＰＢＳのみがゲート出力される
。ＡＮＤ回路１２の出力信号であるゲートされた水平同
期情報ＧＨ８は端子５より出力される。

端子５より出力されるゲートされた水平同期情報ＧＨ８
はバースト信号分離回路、あるいは、時間軸エラー補正
装置などに入力される。例えば時間軸エラー補正装置で
はゲートされた水平同期情報ＧＨ８をもとにして映像信
号に瞬時騎時位相＠期した〃ロック偕妥を易后！、−１
−のクロック信号をもとに映像信号の時間軸処理を行な
う。ゲートされた正規の同期情報のみを基準に用いて上
記処理を行なえば、信頼性を著しく向上させることがで
きる。

以下、本発明の同期情報分離及び補正回路を時間軸エラ
ー補正装置に適用した場合について説明する。後述の８
５１ｍで詳述するように上記ゲートされた水平同期情報
ＧＨ８を任意遅延した信号に基づき生成されたクロック
信号あるいはそれを適宜分周したクロック信号が端子４
より入力される。端子４より入力されるクロック信号Ｗ
ＣＫを第２図（３ンに示す。クロック信号ＷＣＫは水平
ブランキング期間は発振停止され、それ以外の映像信号
期間は映像信号に位相同期して発振継続される。第２図
（５）ではり四ツクの継続している期間を斜線で示す。

ドロップアウトなどにより正規の水平同期情報が欠落し
た場合には、ＡＮＤ回路１２の出力から水平同期情報が
出力されずクロック信号発生回路が水平同期情報でリセ
ットされず第２１１（３）の期間Ｄ０１゜ＤＯ２に示す
ように水平ブランキング期間もクロック信号を停止する
ことなく継続する。

端子４より入力されたクロック信号ＷＣＫはカウンタ回
路５０．５０に入力される。カウンタ回路３０は後述す
るゲートされた水平同期情報に基づくクリア信号ＣＬＨ
によりクリアされる。

以後、りｐツク信号ＷＣＫを計数開始し、カウンタ回路
３０の計数値は比較回路３１．３２でその設定値と比較
される。カウンタ回路３０の計数値が比較回路３１の設
定値と一致する次の水平同期信号の直前で比較回路３１
からゲート開始信号Ｇ５１（第２図（５））が出力され
る。比較回路３１の出力はフリップ７０ツブ４０の８１
入力端子に入力され、フリップフロップ４０の出力状態
をレベル”Ｈ”にセットする。フリ゛ツブ７０ツブ４０
の出力信号は選択回路４２を介してＡＮＤ回路１２に入
力される。以下第２図（７）に示される選択回路４２の
出力信号をゲート信号ＧＴとする。ＡＮＤ回路１１から
の正規のオ平同期情報が入力される直前でゲート信号Ｇ
Ｔはレベル１Ｈ′″となっているので、ＡＮＤ回路１２
からゲートされた水平同期清報ＧＨ５（第２図（８））
が出力される。

ゲートされた水平同期情報ＧＨ８はモノマルチ回路１３
の立下りエツジでトリガのかかる’Ｌ入力端子に入力さ
れる。モノマルチ回路１３の出力Ｑからはクリア信号Ｃ
ＬＲが出力される。クリア信号ＣＬＲはカウンタ回路３
０に入力され、ゲートされた水平同期情報ＧＨ５が出力
された場合のみ、カウンタ回路３０はクリアされる。

また、クリア信号ＣＬＲは７１Ｊツブフロツプ４０のＲ
１端子に入力され、その出、力はゲートされた水平同期
情報ＧＨ８が検出された後直ちに状態反転して＠Ｌ”と
なる。従ってゲート信号ＧＴは水平同期信号が入力され
る直前でレベル′″Ｈ”となり、検出後直ちにレベル“
Ｌ′となり、正規の水平同期情報のみを分離する。第２
図に　　Ｊ示すように雑音Ｎにより同期分離回路１０で
誤って分離された信号Ｎ８はゲート信号ＧＴがレベル″
″Ｌ”となっているのでＡＮＤ回路１２からは出力され
ず除去される。

一方、ヘッドの切換え時にはテープの伸縮などによりス
キニーが発生し水平同期情報の時間Ｍｌｌｉｌが伸縮す
る。水平同期情報の間隔が短縮した場合には、比較回路
５１で設定したタイミングでゲート信号ＧＴを発生する
とゲート信号ＧＴが１Ｈ”となる前に再生水平同期情報
ＰＢＳが再生されるため正規の水平同期情報が欠落して
しまう。そこで、想定されるスキニー量に応じて先行し
たゲート信号を発生するように比較回路３２を設定する
。カウンタ回路３ｏの計数値は比較回路３２の設定値と
比較され、両者が一致したところでゲート開始信号ＧＳ
１に先行した信号ＧＳ２を比較回路３２より出力する。

ゲート開始信号ＧＳ２は７リツプ７０ツブ４１の８２入
力端子に入力され、フリップフロップ４１の出力を＠Ｈ
′にセットする。

端子３から入力されたヘッド切換え信号Ｈ８Ｗはエツジ
検出回路２０に入力され、ヘッド切換え位置を示すエツ
ジ信号を出力する。このエツジ信号はフリップ７ｔ２ツ
ブ２１のＳＯ入力端子に入力され、フリップフロップ２
１の出力の状態を＠Ｈ”にセットする。アリツブ７０ツ
ブ２１の出力は！１１御信号ＣＴとして選択回路４２の
制御端子に入力される。この制御信号ＣＴによりヘッド
切換え直後の制御信号ＣＴがレベル”Ｈ”の時にはフリ
ップ７０ツブ４１の出力がゲート信号ＧＴとして選択さ
れる。従って、スキニーにより正規の水平同期情報が先
行していてもＡＮＤ回路１２で除去されることなく検出
される。

７リツプ７０ツブ２１　、ｉのそれぞれのリセット端子
ＲＯ，Ｒ２にはクリア信号ＣＬＲが入力され、このため
正規の水平同期情報が検出された後直ちにゲート信号Ｇ
Ｔはレベル１Ｌ”となり、同時に制御信号ＣＴも”Ｌ′
″になる。従って、上記のヘッド切換えが行なわれ正規
の水平同期信号が分離された後では前記と同様に７リツ
プフロツプ４０の出力がゲート信号ＧＴとして選択され
出力される。

以上説明したように、ＡＮＤ回路１２のゲートを開いて
いる期間を必要にして十分なだけの期間とすることがで
きゲートを開いている期間には正規の水平同期情報のみ
を通過させ、他の期間にはゲートを閉じ、雑音などによ
る誤検出の発生を無くすことができる。さらにゲート信
号ＧＴを生成するり四ツク信号として、再生映像信号Ｐ
ＢＶに位相同期したり四ツク信号ＷＣＫを用いているの
で、位相同期していないクロックを用いた時に生ずる１
クロツクの量子化誤差を考慮する必要がなくゲート回路
１２の開いている期間をきわめて短時間とすることがで
き、高精度に保護ができるので、同期情報の分離回路の
信頼性を著しく高めることができる。特に水平同期情報
の直前では雑音により短期間のいわゆるスパイク性の信
号が同期情報として分離されやすいので、高精度に保護
できる本発明の効果は大である。

次にドロップアウトなどにより水平同期信号が欠落した
場合、即ち、再生水平同期情報ＰＢＳの正規位置から信
号が欠落した場合の補正方法について説明する。

再生水平同期情報ＰＢＳの正規位置に水平同期情報が存
在しないので、ゲート信号ＧＴが”Ｈ”どなりてもＡＮ
Ｄ回路１２からは水平同期情報が出力されない。従って
、７リツプ７０ツブ４０゜４１あるいは２１はリセット
されず、ゲート信号ＧＴの出力状態はレベル“Ｈ”のま
まとなる。

そして次の同期情報が検出され入力されればＡＮＤ回路
１２から水平同期情報を出力することができる。

また水平同期情報ＰＢＳが欠落した時にはゲートされた
水平同期情報ＧＨＳが出力されないので、第２図（３）
の期間］）０１　、ＤＯ２に示すようにり四ツク信号Ｗ
ＣＫは水平ブランキング期間でも停止することなく継続
する。端子４から入力されたクロック信号ＷＣＫはカウ
ンタ回路５０で計数される。カウンタ回路５０の計数出
力は比較回路５１に入力される。比較回路５１では、カ
ウンタ回路５０の計数出力と比較回路５１の設定値を比
較し、両者が一致したところで、補正信号ＣＯ（第２図
（９））を出力する。比較回路５１の設定値は水平同期
情報の欠落した時のみ所定位置に補正信号ＣＯを出力す
るように設定する。補正信号ＣＯとゲートされた水平同
期情報ＧＨ８はＯＲ回路６０に入力され、正規の同期情
報ＧＨ８と欠落時に補りた補正信号ＣＯで水平走査周期
で同期情報の欠落のない、補正された水平同期情報Ｃ０
Ｈ（第２図０１１）を出力する。

カウンタ回路５０は補正された水平同期情報ＣＯＨでク
リアされる。水平同期情報の欠落がない場合には水平ブ
ランキング期間内でＡＮＤ回路１２からのゲートされた
水平同期情報ＧＨ８に基づきカウンタ回路５０はクリア
され、水平同期情報が欠落した場合には、比較回路５１
からの補正信号ＣＯに基づきクリアされる。

なお補正信号ＣＯの発生位置については第３図の波形図
を用いて説明する。

第３図は第２図に示す波形図の水平ブランキング期間を
拡大して示したもので、第３図（１）は再生映像信号Ｐ
ＢＶの波形を示している。（２）。

（３）はり胃ツク信号ＷＣＫの波形を示しており、（２
）はＡＮＤ回路１２から水平同期情報が出力された場合
、（３）はドロップアウトなどにより欠落し出力されな
かりた場合の波形図である。（４）は水平同期情報が欠
落した場合に出力される補正信号ＣＯを示している。補
正信号（’ｏの発生位置は、第３図に示すように正規の
水平同期情報が検出された時にクロック信号が開始され
る位置（第３図（２）のＳＴ）に相当するクロック信号
（第３図（３）のＳＴ’）の直前とする。即ち、カウン
タ回路５０でＳ　Ｔ’の位置から計数開始するように補
正信号ＣＯを出力する。

比較回路５１の設定を上記のように行なうことにより、
水平同期情報ＰＢＳが連続して欠落しても同一位置に補
正信号ＣＯを出力することができる。従ってこの信号を
基準に時間軸エラー櫂正、ド四ツブアウト櫂正、その他
の信号処理を行なえば、同期情報の欠落の影響なしに信
号処理を行なうことができる。

第１図に示す実施例ではさらに、同期保護誤りを起こし
た場合に自己復帰能力があるという特長がある。ＶＴＲ
の起動時など、サーボ系がまだ定常状態にない時にはト
ラッキングずれなどを起こし、充分な再生レベルが得ら
れず、再生映像信号のＳ／Ｎが非常に悪い。この状態で
の同期分離回路１０の出力は、水平同期情報の欠落、あ
るいは雑音による誤検出が非常に多い。

この誤検出された信号を一度正規の同期情報として課っ
てＡＮＤ＠路１２から出力しても、約−水平走査期間後
にはゲート信号ＧＴはレベル′″Ｈ”となり、再びＡＮ
Ｄ回路１２のゲートが開いて、ＡＮＤ回路１１からの信
号を再び受は付け、以上の動作をくりかえすため、最終
的には正規の水平同期情報を検出することかでざる。

このように一度誤った信号をゲートしたとしても自己復
帰能力があり誤った状態で補間信号を出力し続けること
がない。

次に、本同期保護回路をセグメント記録方式のヘリカル
スキャンｌｌＶＴＲ用時間軸エラー補正回路に適用した
場合の実施例を第４図に示す。

第４図では一部第１図と同一部があり、その部分には同
一符号を付し、その詳細説明は省略する０ 第４図において、１００は本発明の同期情報分離及び補
正回路、１０１は遅延回路、１１０は時間軸エラー補正
された映像信号の出力端子、１１１は安定なりロック源
から作った基準垂直同期情報の出力端子、１１２はヘッ
ドの回転位相に基づいたヘッド切換え信号Ｈ８Ｗの入力
端子、１１３はラッチされたヘッド切換え信号Ｈ８Ｗ’
の出力端子、１２０はＡＤ変換回路、１２１はメモリ、
１２２はＤＡ変換回路、１５０は書き込みクロック発生
回路、１３１は書き込みアドレス発生回路、１３２はモ
ノマルチ回路、１５５は書き込みラインアドレス発生回
路、１４０はクリスタル発振器などで構成された基準信
号発生器、１４１は基準同期情報発生器、１４２は読み
取りアドレス発生回路、１４３は読み取りラインアドレ
ス発生回路、１５０はＤ型フリップフロップである。

端子１より入力された再生映像信号ＰＢＶは同期分離回
路１０′及びＡＤ変換回路１２０に入力される。同期分
離回路１０′で水平同期情報ＰＨ８と垂直同期情報Ｐｖ
Ｓが分離出力される。上記分りｌ出力された水平同期情
報ＰＨＰＨ８５ｊ子２より入力されたドロップアウト信
号ＤＯＰＳＤ型フリップフロップ１５０からのラッチさ
れたヘッド切換え信号ＨＳ　Ｗ’及び書き込みクロック
発生回路１３０で発生されたクロック信号ＷＣＫ（この
信号を用いてメモリ１２１への書き込み制御を行なう・
ので、以下書き込みクロックと呼ぶ）が同期情報の分離
及び補正回路１００に入力される。書き込みクロックＷ
ＣＫの周波数は後で説明する読み取りクロックＲＣＫの
周波数と一致するように設定する。同期情報の分離及び
補正回路１００では第１図に示したブロック図に従い水
平同期情報ＰＨ８の保護を行ない、ゲートされた水平同
期情報ＧＨ８と補正された水平同期情報ＣＯＨを出力す
る。

ゲートされた水平同期情報ＧＨ８は遅延回路１０１で遅
延され、その出力である遅延された水平同期情報ＧＨ８
’は書き込みクロック発生回路１３０に入力される。書
き込みクロック発生回路１３０では、遅延された水平同
期情報ＧＨ８に基づき書き込みりｐツクのＲ始、継続、
停止を制御し、遅延された水平同期情報ＧＨ８に位相同
期した書き込みりｐツクＷＣＫを発生する。

上記書き込みりｐツクＷＣＫはＡＤ変換回路１２０、書
き込みアドレス発生回路１３１にも入力される。ＡＤ変
換回路１２０では書き込みクロックＷＣＫに従りて再生
映像信号ＰＢＶをサンプリングし、ディジタル信号に変
換してメモリ１２１に書き込む。

メモリ１２１は水平走査線単位の記憶容量を持つ複数の
メモリ七ルから構成されている。一つのメモリセル内の
記憶位置は書き込みクロックＷＣＫを計数することによ
り書き込みアドレス発生回路１３１で発生する書き込み
アドレス信号で制御する。また各メモリ七ルの選択制御
は書き込みラインアドレス発生回路１３３で発生する書
き込みラインアドレス信号で行なう。

書き込みクロックＷＣＫはゲートされた水平同期情報Ｇ
Ｈ８に基づき制御されているので、第２図に示す期間Ｄ
Ｏ１，ＤＯ２に示すように水平同期情報が欠落した場合
には水平ブランキング期間も書き込みクロックＷＣＫは
停止することなく連続する。書き込みアドレス発生回路
１５１の制御は補正された水平同期情報ＣＯＨを用いて
行なう。ゲートされた水平同期情報ＧＨ８が検出された
場合には、水平ブランキング期間で書き込みりｐツクＷ
ＣＫが停止しているので、この期間でゲートされた水平
同期情報ＧＨ８に基づき補正された水平同期情報ＣＯＨ
で書き込みアドレス発生回路１３１をクリアする。正規
の水平同期情報が欠落している場合には、欠落部分の水
平同期情報を補った補正信号ＣＯに基づき補正された水
平同期情報ＣＯＨでアドレス発生回路１３１をクリアす
る。すでに説明したように、補正信号の発生位置は第３
図（３）に示すＳ　Ｔ’の直前である。従って正規の水
平同期情報が欠落しても、メモリ１２１のメモリセル内
の正規の位置に映像信号データを記憶することかできる
。

また、ヘッド切換え位置でスキニーにより切換えた後の
映像信号が遅延し、このため第１図における補正信号Ｃ
Ｏが出力された後に正規の水平同期情報が出力される場
合がある。この場合には、後から検出された正規の水平
同期情報で書き込みアドレス発生回路は再クリアされる
ため、メモリセル内の記憶位置を決める正しいアドレス
信号が出力される。しかし、−水平走査期間内に複数の
水平同期情報が出力されているので、補正された水平同
期情報ＣＯＨを直接計数してラインアドレス信号を作っ
たのではメモリ１２１の制御を誤ってしまう。−水平走
査期間内の複数の水平同期情報を１つの信号として計数
するために補正された水平同期情報ＣＯＨ”をモノマル
チ回路１３２に入力し、その出力信号を書き込みライン
アドレス発生回路１３３に入力する。モノマルチ回路１
３２の遅延時間を一水平走査期間よりも短く設定すれば
、モノマルチ回路での分周作用により上記複数の水平同
期情報を１つの水平同期情報とすることができる。従っ
て、書き込みラインアドレス信号も正しく出力されるの
で、映像信号を誤りなくメモリ１２１に書き込むことが
できる。

書き込みラインアドレス発生回路１３３には同期分離回
路１０′で分離された垂直同期情報ＰｖＳも入力されて
おり、垂直同期情報ＰＶＳに基づく信号で書き込みライ
ンアドレス発生回路１３３はリセットされ、メモリ１２
１の所定位置から誤りなく映像信号を書き込むことがで
きる〇メモリ１２１で映像信号を書き込んだ時点で時間
軸エラー補正の主要部分は終了しており、安定したクロ
ック信号を用いてメモリ１２１から映像信号を読み取る
ことにより、安定に時間軸エラー補正ができる。次にメ
モリ１２１からの映像信号の読み取り方法について説明
する。

基準信号発生器１４０で発生した読み取りクロックＲＣ
Ｋを読み取りアドレス発生回路１４２及びＤＡ変換回路
１２２に入力する。また、基準信号発生器１４０のクロ
ッ゛り信号は基準同期情報発生器１４１に入力され、安
定した所定周期の基準水平同期情報ＲＨ８，Ｈ８型直同
期情報ＲＶＳを発生する。基準水平同期情報ＲＨ３は読
み取りアドレス発生回路１４２と読み取りラインアドレ
ス発生回路１４３に入力される。

読み取りアドレス発生回路１４２では、基準水平同期情
報ＲＨ８に基づいて、メモ１Ｊ１２１内のメモリセルの
アドレス信号を発生し、メモリセル内の映像信号を読み
取る。

また、読み取りラインアドレス発生回路１４３には基準
垂直同期情報ＲＶＳが入力されている。

読み取りラインアドレス発生回路１４３は基準垂直同期
情報ＲＶＳに基づく信号でリセットされ、基準水平同期
情報ＲＨ８をカウントすることにより、メモリ１２１の
所定のメモリセルを指定する読み取りラインアドレス信
号を発生する。

以上の読み取りラインアドレス信号及び読み取りアドレ
ス信号がメモリ１２１に入力され、所定位置から映像信
号を読み取る。メモリ１２１の出力はＤＡ変換回路１２
２に入力され、アナログ信号に変換された後端子１１０
より時間軸エラー補正された映像信号として出力される
。

この実施例では水平ブランキング期間はメモリ１２１に
映像信号の書き込み及び読み取りを行なりていないので
、端子１１０から出力される映像信号には同期情報は含
まれていない。このため同期情報を付加する必要がある
場合には、図示しないが基準同期情報発生器１４１で別
途基準同期情報を発生し端子１１０から出力された映像
信号に加算すれば良い。

また、セグメント記録方式のＶＴＲでは、−垂直走査期
間内で複数のヘッド切換わり点が存在する。水平走査期
間内の映像信号を伝送する映像信号期間内でヘッド切換
えを行なうと、スキューにより映像信号の不連続が生じ
てしまう。

映像信号の不連続をなくすためには、水平ブランキング
期間内のフロントポーチでヘッドを切換えれば良い。そ
の方法を第４図のプシツク図で説明する。

書き込みアドレス発生回路１５１では水平同期情報より
所定時間遅延した位置から書き込みクロックＷＣＫを計
数して、次のラインのフロントポーチに相当する位置で
ヘッド切換え信号ラッチ用のラッチパルスＬＰを出力す
る。

端子１１２より入力されるヘッド切換え信号Ｈ８ＷはＤ
ｌｌフリップフロップ１５０のデータ入力端子りに、上
記書き込みアドレス発生回路１３１から出力されるラッ
チパルスＬＰはクロック入力端子ＣＫに入力される。Ｄ
型フリップ７０ツフ１５０の出、万端子Ｑからはフロン
トポーチに相当する位置でラッチされたラッチされたヘ
ッド切換え信号ＨＳ　Ｗ’が出力される。ラッチされた
ヘッド切換え信号Ｈ８Ｗは端子１１３より出力され、図
示しないＶＴＲの映像信号処理回路に送られ、ラッチさ
れたヘッド切換え信号ＨＳ　Ｗ’を　　Ｊ用いて各ヘッ
ドから再生された映像信号を切換え制御する。この結果
フロントポーチで切換えられ、従って映像信号期間に不
連続のない一連の映像信号が得られる。

また、Ｄ型フ”リップフロップ１５０の端子Ｑからの出
力であるラッチされたヘッド切換え信号ＨＳ　Ｗ’は、
同期情報の分離及び補正回路１００に入力される。補正
回路１００にてラッチされたヘッド切換え信号ＨＳ　Ｗ
’を用いて前記とまったく同じ保護動作が行なわれる。

また、基準同期情報発生回路１４１からの基準垂直同期
情報ＲＶＳは端子１１１を介して図示しないサーボ制御
装置の基準信号として出力される。

このサーボ制御装置は第４図の実施例に基づ゛く時間軸
エラー補正装置を適用するＶＴＲにおいてヘッドと磁気
テープとの相対的な位相を制御して信号を正しく再生す
るためのトラッキング制御系などで構成され、従来から
公知のものが用いられる。このサーボ制御装置に上記端
子１１１からの基準垂直同期情報ＲＶＳが入力されるこ
とによって、端子１からの入力映像信号ＰＢＶがこの基
準垂直同期情報ＲＶＳに位相同期するようにサーボ制御
される。さらに具体的には入力映像信号ＰＢＶの垂直同
期情報の位相に対して上記基準垂直同期情報゛ＲＶＳの
位相が時間的に遅れた状態で位相同期するようにサーボ
制御される。

以上のようにして、スキユー歪もなく安定に時間軸エラ
ー補正ができる。

次に書き込みクロック発生回路の一実施例を第５図によ
り説明する。第５図において、２１０は遅延された水平
同期情報ＧＨ８’の入力端子、２１１は書き込みクロッ
クＷＣＫの出力端子、２２０は反転回路、２２１はＮＡ
ＮＤ回路、２２２はインダクタ、２２３はキャパシタで
ある。

端子２１０より入力された遅延された水平同期情報ＧＨ
８’は反転回路２２０で状態反転され、ＮＡＮＤ回路２
２１の一方の入力端子に入力される。

遅延された水平同期情報Ｇ　ＨＳ’がレベル１Ｈ′の期
間は反転回路２２０の出力は１Ｌ′となるため、ＮＡＮ
Ｄ回路２２１の出力である書き込みクロックＷＣＫはレ
ベル１Ｈ′となる。ＮＡＮＤ回路２２１の出力は第５図
に示すようにインダクタ２２２を介してＮＡＮＤｍ路２
２１路地２１入力端子に入力され、その端子はキャパシ
タ２２３で交流的に接地される。従って、遅延された水
平同期情報ＧＨ８’がレベル１Ｌ′の期間反転回路２２
０の出力はレベル１Ｈ′となるため、ＮＡＮＤ回路２２
１の出力からは上記インダクタ２２２のインダクタンス
値とキャパシタ２２３の容量値で決まる発振周波数の発
振出力が得られる。以上のようにＮＡＮＤ回路２２１の
出力からは遅延された水平同期情報ＧＨ８’に位相同期
した発振出力が得られ４ＮＡＮＤ回路２２１の出力を書
き込みクロック信号とし、端子２１１から出力する。従
って、第１図に示す端子５からのゲートされた水平同期
信号ＧＨ８を遅延した信号ＧＨ８’が第５図の端子２１
０に入力され、第５図の端子２１１からの書き込みクロ
ックＷＣＫが第１図の端子４に入力される。

なお、インダクタ２２２に直列にダンピング用の抵抗を
入れても良く、同様に遅延された水平同期情報ＧＨ８’
に位相同期した書き込みクロック信号を発生することが
できる。

第５図に示す書き込みクロック発生回路はバースト信号
入力に対しても同期化した発振信号を出力させることが
できる。第６図はバースト信号を含む映像信号の一例を
示す波形図であ４第７図は、第６図に示すバースト信号
ＢＳを分離する回路の一実施例を示すブロック図である
。

第６図は水平同期情報の直後にバースト信号がある場合
の波形図を示す。第７図において、２３０はゲートされ
た水平同期情報ＧＨ８の入力端子、２３１は第６図に示
す映像信号の入力端子、２５２はバースト信号の出力端
子、２４０は遅延回路から成るバースト信号部分をゲー
トするためのゲート信号発生回路、２４１は帯域通過フ
ィルタ、２４２はリミッタ回路、２４３はＡＮＤ回路で
ある。　　　　　　　　　　　　　　　　　　　　　　
　　Ｊ端子２３１から入力された映像信号は帯域通過フ
ィルタ２４１に入力される。帯域通過フィルタ２４１の
中心周波数は映像信号のバースト信号ＢＳの周波数にほ
ぼ一致させる。帯域通過フィルタ２４１の出力はリミッ
タ回路２４２に入力され矩形波整形され、その出力はＡ
ＮＤ回路２４３の一方の入力端子に入力される。端子２
３０から入力されたゲートされた水平同期情報ＧＨ８は
ゲート信号発生回路２４０に入力され、ゲートされた水
平同期情報ＧＨ８と一定の位相関係にあるバースト信号
をゲートするゲート信号を出力し、ＡＮＤ回路２４３の
他方の入力端子に入力される。

ＡＮＤ回路２４３はゲート信号発生回路２４０からのゲ
ート信号が出力されている期間のみリミッタ回路２４２
の出力信号をゲート出力する。従って、映像信号にバー
スト信号と同じ周波数の信号が含まれていてもバースト
信号ＢＳのみを選択して出力することかできる。また、
帯域通過フィルタ２４１を用いているので、雑音帯域を
せばめることかでき、Ｓ／Ｎ良くバースト信号を分離で
きる。さらにバースト信号のゲート信号を正規の水平同
期情報である信号ＧＨ８に基づき作っているので、分離
されたバースト信号の信頼性も高い。

ＡＮＤ回路２４３の出力は分離されたバースト信号とし
て端子２３２から出力される。分離されたバースト信号
を第５図に示す端子２１０から入力し、書き込みりｐツ
ク発生回路の発振周波路を分離されたバースト信号とほ
ぼ一致するように設定すれば、入力されたバースト信号
の平角的な位相に同期した書き込みクロックを出力する
ことができる。バースト信号を書き込みクロック発生回
路の入力信号とすれば、バースト信号の平均的位相に同
期化した書き込みクロック信号を得ることができるので
、雑音に対しても書き込みクロック信号の位相変動を小
さくすることができる。

映像信号をＶＴＲに記録する場合には、再生信号の反転
防止のためにバースト信号ＢＳの周波数を低くする必要
がある。このような場合には必要に応じ第５図のＮＡＮ
Ｄ回路２２１の出力を適宜周波数でい倍し、てい倍した
信号を書き込みクロックＷＣＫとすれば良い。

第８図は本発明の映像信号の分離及び補正回路の他の実
施例を示すブロック図である。第８図は一部第１図と共
通でその共通部分には同一符号を付しその詳細説明は省
略する。

第８図において、３１′は設定値の切換え可能な比較回
路、１００′は映像情報の分離及び補正回路である。

第８図に示す実施例の特徴は、比較回路３１′の設定値
が切換え可能という点である。第１図に示す比較回路３
１．３２の設定値に相当する値を制御信号ＣＴで切換え
制御する。従って、比較回路３１′の出力ＧＳは通常は
第１図に示すゲート開始信号ＧＳ１に相当するタイミン
グで出力される。そして、ヘッドが切換えられてから後
正規の水平同期情報ＧＨ５が出力されるまではゲート開
始信号ＧＳ２に相当するタイミングで出力される。信号
ＧＳを７リツプフロツプ４０の８１端子に入力し、フリ
ップ７リツプ４０でゲート信号ＧＴを発生し、ゲート信
号ＧＴをＡＮＤ回路１２に入力することにより、第１図
に示す実施例と同じ効果を得ることができる。

第９図は本発明の同期情報の分離及び補正回路の他の実
施例を示すブロック図である。第９図は一部第１図、第
８図と共通でありその共通部分には同一符号を付しその
詳細説明は省略する０ 第９図において、２１′はモノマルチ回路、１００’は
映像情報の分離及び補正回路である。

第９図に示す実施例の特徴は、フリップフロップ２１に
代えてモノマルチ回路２１′を泪し）、カウンタ回路５
０を削除し、カウンタ回路５０の出力を設定値の切換え
可能な比較回路３１′の入力とする点である。このよう
な回路構成にしても第１図、第８図に示す実施例と同じ
効果を得ることができる。

モノマルチ回路２１′の遅延時間は一水平走査期間以下
とし、その期間内に再生される最初の　　　Ｊ水平同期
情報に対しては早くゲートを開くように（第１ＷＪの比
較回路４１の設定値のタイミングでゲートを開く）制御
し、その後は水平同期情報の直前でゲートを開くように
（電１図の比較回路４０の設定値のタイミングでゲート
を開く）制御する。

カウンタ回路５０は補正された水平同期情報ＣＯＨでク
リアされている。正規の水平同期情報ＧＨ８が出力され
た場合には、カウンタ回路５０は正規の水平同期情報Ｇ
Ｈ８に基づく信号ＣＯＨによりクリアされる。そして比
較面□路３１′の出力からは第８図に示す回路と同じ信
号が出力される。正規の水平同期情報ＧＨ８が欠落した
場合にはモノマルチ回路１３からクリア信号ＣＬＲが出
力されないためフリップフロップ４０からの出力ＧＴは
１Ｈ′のままとなる。そしてＡＮＤ回路１２から正規の
同期情報が出力されると７リツプフロツプ４０は状態反
転して１Ｌ′となる。

以上の説明かられかるように、第９図に示す回路構成で
も第１図、第８図に示す実施例と同じ効果を得ることが
できる。

なお、本発明の第１図、第４図に示す実施例では書き込
みクロックＷＣＫは水平ブランキング期間で発振停止す
るとして説明を行なりたが、必ずしも発振停止する必要
はなく、連続している場合にも本実施例と同様に本発明
を適用できる。この場合にはクリア信号ＣＬＲを第３図
に示す位置ＳＴの直前に出力すれば良い。

また、第１図に示す計数回路５０．５０はそれぞれクリ
ア信号ＣＬＲ，補正された水平同期情報ＣＯＨによりク
リアされるとしたが、各信号により所定値に設定される
ようにしても良く、その場合にも第１図に示す回路の動
作に変化はない。

〔発明の効果〕

本発明によれば映像信号に同期したクロック信号を用い
て水平同期信号のゲート信号を作製しているので、誤っ
た水平同期情報を含む分離された水平同期情報がゲート
を通過できる期間を必要にして十分なだけの期間とする
ことができ、同期検出誤りを著しく低下させることがで
きる。さらに、同期情報が欠落した場合にも、映像信号
に同期したクロック信号を用いて補正信号を作製してい
るので、映像信号に同期した所定位置に補正信号を出力
でき、補正された同期情報の宿願性を向上できる。ドロ
ップアウト検出信号によりゲートしているので、ドロッ
プアウト時に発生する雑音による誤検出を除去できる。

ヘッド切換え時にはゲート信号を時間先行して出力し、
過保護による同期信号の欠落をなくすことができる。さ
らには、水平同期情報を計数する場合、補正された同期
情報を遅延して計数することにより、−水平走査ＮｒＪ
ｊ内に複数の同期情報が発生しても誤計数しない、など
の効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路のブロック図、ｆ
＄２図はその動作説明用の波形図、第５図はその水平ブ
ランキングＭ間の拡大図、第４図は本発明の同期情報の
分離及び補正回路を時間軸エラー補正回路に適用した場
合のブロック図、第５図は書き込みクロック発生回路の
一実施例を示すブロック図、第６図はバースト信号を含
む映像信号の波形図、第７図はバースト信号分離回路の
一実施例を示すブロック図、第８図、第９図は本発明の
他の実施例を示すブロック図である。 ２Ｎ　、　４０　、７Ｎ・・・アリツブ７０ツブ、！１
０　、５０　　　　・・・カウンタ回路、３１　、３２
　、５１・・・比較回路、３１′　　　　　　・・・設
定値の切換え可能な比較回路、４２　　　　　　・・・
選択回路、 １０［＋　、　ｆ　ＤＯ’、　１００’・・・同期情報
の分離及び補正回路、１２１　　　　　　・・・メモリ
、 １３０　　　　　　・・・書き込みり四ツク発生回路、
１３１　　　　　　・・・書き込みアドレス発生回路、
１３２　　　　　　・・・モノマルチ回路、１３３　　
　　　　　・・・書き込みラインアドレス発生回路、１
４０　　　　　　・・・基準信号発生＠路、　　　　　
　　　　Ｊ１４２　　　　　　・・・読み取りアドレス
発生回路、１４３　　　　　　・・・読み取りラインア
ドレス発生回路、２４０　　　　　　・・・ゲート信号
発生回路、２４１・・・帯域通過フィルタ ２４７・・・リミッタ回路

Claims (1)

1. 【特許請求の範囲】 １、回転ヘッドを有するヘリカルスキャン型磁気録画再
   生装置において、該磁気録画再生装置からの再生映像信
   号よりそれに含まれる同期情報を分離する手段と、該同
   期情報分離手段の出力をゲートするゲート手段と、所定
   周波数のクロック信号を計数する計数回路と、上記ゲー
   ト手段の出力より同期情報を得る手段と、上記ゲート手
   段の出力に基づき上記計数回路の計数値を初期設定する
   手段と、上記回転ヘッドの回転に同期して該回転ヘッド
   の切換えのタイミングで制御信号を生成する手段と、上
   記計数回路の計数出力と上記ゲート手段からの出力に基
   づいてゲート信号を発生する回路と、上記生成手段から
   の制御信号を上記ゲート信号の発生回路に供給する手段
   を有し、上記制御信号に基づいて、上記計数回路の第１
   の計数値に基づくタイミングと、該第１の計数値と異な
   る値の第２の計数値に基づくタイミングを切換えて上記
   ゲート信号を発生するようにしたことを特徴とする同期
   情報の分離補正回路。 ２、上記計数回路の計数値が所定値となったことを検出
   する検出回路と、該検出回路の出力と上記第１のゲート
   手段の出力を論理加算する回路とを有し、該論理加算回
   路の出力により上記計数回路の計数値を初期設定し、上
   記論理加算回路の出力より補正された同期情報を得るよ
   うにしたことを特徴とする特許請求の範囲第１項記載の
   同期情報の分離補正回路。 ３、上記制御信号の発生手段は、上記ゲート手段からの
   出力に基づいて上記回転ヘッドの切換えのタイミングを
   同期化する手段を有し、該同期化手段からの出力に基づ
   いて上記制御信号を生成するようにしたことを特徴とす
   る特許請求の範囲第１項記載の同期情報の分離補正回路
   。 ４、上記再生映像信号の水平走査線単位の記憶容量を持
   つ複数のメモリセルから成るメモリと、上記ゲート手段
   からの出力あるいは該出力に基づいて上記再生映像信号
   に含まれるバースト信号を分離した出力に同期して上記
   クロック信号を生成する手段と、該クロック生成手段か
   らのクロック信号を計数し、上記再生映像信号を上記メ
   モリセル内の所定位置に書込むための制御信号を発生す
   るアドレス発生回路と、上記メモリ内のメモリセルを選
   択制御する信号を発生するラインアドレス発生回路と、
   所定周波数のクロック信号で上記メモリに書込まれた映
   像信号を逐次読取る手段と、上記論理加算回路からの出
   力を遅延回路を介して上記ラインアドレス発生回路に供
   給する手段を有し、上記補正された同期情報に基づき一
   水平走査期間内に連続して出力された同期情報を除去し
   て上記メモリ内のメモリセルを選択制御するようにした
   ことを特徴とする特許請求の範囲第２項記載の同期情報
   の分離補正回路。