JPS6336049B2

JPS6336049B2 -

Info

Publication number: JPS6336049B2
Application number: JP54132057A
Authority: JP
Inventors: Tadashi Kojima
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1979-10-13
Filing date: 1979-10-13
Publication date: 1988-07-19
Also published as: JPS5658113A

Description

【発明の詳細な説明】この発明は例えばデジタル記録（再生）システ
ム等に好適するデータ遅延装置に関する。

周知のように、従来のアナログテープレコーダ
やデイスクレコーダ等においては、音響信号の如
きアナログ信号の振幅の変化を磁化の強さの変化
または音溝の振幅の大きさの変化に変換し、時間
的変化をテープやデイスクの走行方向に対応づけ
て記録していた。このため、ヘツド、テープ及び
針等の性能が信号のダイナミツク・レンジや歪率
に影響し、走行系の性能が信号の周波数特性、ワ
ウ・フラツタ、スピード偏差、モジユレーシヨン
及びノイズ等に影響するものであつた。そして、
アナログ記録（再生）システムは、現状ですでに
技術的に完成されたシステムであり、大きな性能
的改善は技術的に困難な状況にある。

一方、近時開発されたデジタル記録（再生）シ
ステムは、信号の時間的変化を一旦離散量として
処理し（標本化）、次にその振幅も離散量として
変換して（量子化）、テープ等にデジタル的に記
録するものである。このため、再生時に論理レベ
ルが「０」か「１」か判定することができれば、
完全にもとの波形に復元可能なものである。した
がつて、信号をデジタル化して記録することによ
り、スピード偏差、ワウ・フラツタ及びレベル変
動等がなく、直流再生が可能でダビングによる劣
化をなくせるとともに、ダイナミツク・レンジ、
歪率及び周波数特性等を任意に設計することがで
きる利点を有している。

ここで、上記デジタル記録（再生）システム
は、第１図に示すようなパルス符号化変調
（PCM）記録（再生）装置によつて行なわれる。
すなわち、このPCM記録（再生）装置は、記録
部１１及び再生部１２を有し、記録部１１で符号
化（デジタル化）された音響信号の如き記録信号
は、例えばビデオテープレコーダ１３等により記
録される。そして、この記録されたデジタル信号
は再生部１２でもとのアナログ的な信号に変換さ
れて、通常の信号としてあつかわれる。

ところで、上記のようなPCM記録（再生）装
置においては、ビデオテープレコーダ１３に記録
されたデジタル信号の再生時に、バースト誤りが
生じることを防止するために、記録部１１でデジ
タル化されたデータを分散（インターリーブ）さ
せてビデオテープレコーダ１３に記録し、再生時
に再び並べ直して出力する（デインターリーブ）
ようにしている。第２図は上記のようなインター
リーブ動作を原理的に示すもので、デインターリ
ーブ動作についてはこの逆となる。すなわち、記
録部１１でデジタル化されたデータは、それぞれ
ｍビツトで構成された８個のワードW₁乃至W₈を
１ブロツクとした、ブロツク単位で処理されるも
ので、１つのブロツクの各ワードW₁乃至W₈を遅
延回路１４によつてそれぞれ所定の遅延量Ｄだけ
遅延させて出力することにより、データの分散が
行なわれるものである。例えば第２図から明らか
なように、ワードW₁をそのままリアルタイムで
W₁′として出力し、次にワードW₂を遅延量Ｄだ
け遅延させてW₂′として出力し、以下同様に各ワ
ードW₁乃至W₈毎にそれぞれＤだけ遅延させて出
力するもので、ワードW₈はワードW₁に対して７
Ｄだけ遅延されてW₈′として出力されるものであ
る。

一方、上記記録部１１は入力されたアナログ信
号を一定のサンプリングタイムで標本化するが、
ビデオテープレコーダ１３にはその垂直同期期間
を除いた期間にしか記録することができない。こ
のため、一定のサンプリングタイムで標本化され
たデジタル信号をビデオテープレコーダ１３の垂
直同期期間以外の期間内に圧縮して記録し、かつ
再生時には伸張して再生しなければならず、この
ような圧縮・伸張の時間的調整を行なうバツフア
回路が必要となる。

そこで、従来では上記インターリーブ動作（ま
たはデインターリーブ動作）とバツフア動作と
を、第３図に示すようなランダムアクセスメモリ
（以下RAMという）１５を用いたデータ遅延回
路で行なうようにしていた。このデータ遅延回路
は、RAM１５の読出しアドレスを指定するリー
ドアドレスカウンタ１６と、RAM１５への書込
みアドレスを指定するライトアドレスカウンタ１
７と、各ワードW₁乃至W₈の遅延量Ｄを制御する
デコーダ１８と、加算器１９とを主に構成されて
いる。また、RAM１５は読出し書込み（以下
Ｒ／Ｗという）制御回路２０からのＲ／Ｗ制御信
号がＲ／Ｗ入力端に供給されることによつて、読
出しモードまたは書込みモードに制御される。さ
らに、上記Ｒ／Ｗ制御回路２０からのＲ／Ｗ制御
信号は、第１及び第２のＲ／Ｗセレクタ２１，２
２に供給されて、リードアドレスカウンタ１６の
出力データ及びライトアドレスカウンタ１７の出
力データとデコーダ１８の出力データとを加算器
１９で加算したデータが選択的にRAM１５のア
ドレス入力端に供給されるとともに、接続端子２
３，２４に供給されるライトワードセレクト信号
及びリードワードセレクト信号が選択的にRAM
１５のアドレス入力端に供給される。また、リー
ドアドレスカウンタ１６及びライトアドレスカウ
ンタ１７には、クロツク端子２５，２６を介して
リードアドレスクロツク信号及びライトアドレス
クロツク信号が供給される。

そして、上記リードアドレスカウンタ１６及び
ライトアドレスカウンタ１７は、１ブロツクのデ
ータを読出し及び書込みが終了すると１カウント
増加するものである。

上記のような構成による従来のデータ遅延回路
において、第４図を参照して、そのデータ遅延動
作を説明する。まず、ワードW₁を書込むときに
は、ライトアドレスカウンタ１７のデータDwが
アドレスとなり、該データDwに対応したアドレ
スの所に書込まれる。次に、ワードW₂を書込む
ときには、上記データDwにデコーダ１８からの
遅延量Ｄが加算され、そのデータ（Dw＋Ｄ）に
対応したアドレスの所に書込まれる。以下同様に
してワードW₈を書込むときにはデータ（Dw＋
7D）に対応したアドレスの所に書込まれる。

また、上記のようにして各ワードW₁乃至W₈を
それぞれ遅延させて書込んだものを読出す場合、
各ワードW₁からW₈まで全てリードアドレスカウ
ンタ１６の出力データD_Rによつて読出される。
そして、各ワードW₁乃至W₈はそれぞれＤづつ遅
延されて書込まれているため、例えばRAM１５
の読出し出力端OUT側からみるとW₂はW₁より
Ｄだけ前に書込まれたことになる。このため、リ
ードアドレスカウンタ１６の出力データD_Rに対
応したアドレスの読出しを行なえばワードW₁乃
至W₈がそれぞれＤづつ遅延されて読出され、結
局第２図で説明したインターリーブ動作が行なわ
れるものである。

ここで、リードアドレスカウンタ１６とライト
アドレスカウンタ１７とは、カウント開始時一定
のアドレス量だけ離した数から開始すれば、両カ
ウンタ１６，１７のカウンタ値が近づいたり離れ
たりするが、ライトアドレスカウンタ１７よりリ
ードアドレスカウンタ１６のカウント値が先に進
むことはない。

しかしながら、上記のような従来のデータ遅延
回路では、リードアドレスカウンタ１６とライト
アドレスカウンタ１７とが別個に設けられている
ため、カウント開始時の初期値設定が必要であつ
た。また、異状現象等でリードアドレスカウンタ
１６のカウント値がライトアドレスカウンタ１７
のカウント値より先に進んでしまつた時、再び初
期値からカウントを開始させなければならない
等、種々の不都合があつた。

この発明は上記事情を考慮してなされたもの
で、簡易な構成で確実に動作し得る極めて良好な
データ遅延装置を提供することを目的とする。

以下、この発明の適用されたデータ遅延装置の
一実施例について図面を参照して詳細に説明す
る。第５図において、ライトアドレスクロツク信
号の供給されるクロツク端子２７はアドレスカウ
ンタ２８を介して加算器２９の一方入力端に接続
されるとともに、バツフアカウンタ３０のダウン
入力端に接続されている。このバツフアカウンタ
３０のアツプ入力端はリードアドレスロツク信号
の供給されるクロツク端子３１に接続され、出力
端は第１のＲ／Ｗセレクタ３２の一方入力端に接
続されている。そして、上記第１のＲ／Ｗセレク
タ３２の他方入力端は、デコーダ３３の出力端に
接続され、該第１のＲ／Ｗセレクタ３２の出力端
は加算器２９の他方入力端に接続されている。ま
た、上記加算器２９の出力端は、RAM３４のア
ドレス入力端に接続されている。

ここで、Ｒ／Ｗ制御回路３５の一方出力端は、
RAM３４のＲ／Ｗ入力端に接続され、他方出力
端は第１のＲ／Ｗセレクタの制御端に接続される
とともに、第２のＲ／Ｗセレクタ３６の制御端に
接続されている。この第２のＲ／Ｗセレクタ３６
の出力端は、RAM３４のアドレス入力端に接続
され、該第２のＲ／Ｗセレクタ３６の一方及び他
方入力端はライトワードセレクト信号及びリード
ワードセレクト信号の供給された接続端子３７，
３８にそれぞれ接続されている。そして、上記接
続端子３７はデコーダ３３の入力端に接続されて
いる。

上記のような構成となされたデータ遅延装置に
おいて、第６図を参照してその動作を説明する。
まず、書込みについて説明すると、Ｒ／Ｗ制御回
路３５から書込み信号が出力され、RAM３４の
Ｒ／Ｗ入力端及び第１、第２のＲ／Ｗセレクタ３
２，３６の制御端に供給される。このため、
RAM３４は書込みモードとなり、第１のＲ／Ｗ
セレクタ３２はデコーダ３３の出力を加算器２９
に供給するとともに、第２のＲ／Ｗセレクタ３６
は接続端子３７に供給されるライトワードセレク
ト信号をRAM３４のアドレス入力端に供給す
る。

そして、アドレスカウンタ２８の出力データが
CAであるとすると、ワードW₁は上記データCA
にデコーダ３３からの遅延量３Ｄを加算器２９で
加えたデータに対応するアドレスに書込まれる。
次に、ワードW₂はアドレスカウンタ２８の出力
データCAにデコーダ３３からの遅延量４Ｄを加
えたデータに対応するアドレスに書込まれる。以
下同様にして、ワードW₈は（CA＋10D）に対応
するアドレスCWに書込まれ、ここに各ワード
W₁乃至W₈をそれぞれＤづつ遅延させてRAM３
４に書込むことがなされるものである。

次に、読出しについて説明すると、Ｒ／Ｗ制御
回路３５から読出し信号が出力され、RAM３４
のＲ／Ｗ入力端及び第１、第２のＲ／Ｗセレクタ
３２，３６の制御端に供給される。このため、
RAM３４は読出しモードとなり、第１のＲ／Ｗ
セレクタ３２はバツフアカウンタ３０の出力を加
算器２９に供給するとともに、第２のＲ／Ｗセレ
クタ３６は接続端子３８に供給されるリードワー
ドセレクト信号をRAM３４のアドレス入力端に
供給する。

そして、アドレスカウンタ２８の出力データ
CAにバツフアカウンタ３０の出力データCBを加
算器２９で加えたデータ（CA＋CB）に対応する
アドレスのデータが読出される。ここで、上記バ
ツフアカウンタ３０はライトアドレスクロツク信
号が供給されるとダウンカウントを行ない、リー
ドアドレスクロツク信号が供給されるとアツプカ
ウントを行なう、いわゆるアツプダウンカウンタ
で、そのカウント範囲は０から上記ワードW₁の
書込み時にアドレスカウンタ２８の出力データ
CAに加算される遅延量３Ｄに対応した数値まで
となされている。

したがつて、上記のような構成によれば、従来
のようにリードアドレスカウンタとライトアドレ
スカウンタとを別個に設ける必要がないので、構
成が簡易となり初期値設定等のめんどうな作業も
行なわなくて済む。また、０から3Dに対応した
数値までの範囲でアツプダウン動作を行なうバツ
フアカウンタ３０の出力データCBを、アドレス
カウンタ２８の出力データCAに加算して、読出
しアドレスを生成するようにしたので、読出しア
ドレスが書込みアドレスより先行するという不都
合もなくなる。さらに、所定時間経過するとバツ
フアカウンタ３０はバツフア動作に適した状態に
落ち着くとともに、バツフアカウンタ３０自体の
容量も小さいものでよい等の利点がある。

次に、上記実施例の応用例について説明する。
この場合、先に第１図に示したようにビデオテー
プレコーダ１３に記録された信号を、再生部１２
で再生する場合のデータ遅延装置について説明す
る。すなわち、第７図に示すようにビデオテープ
レコーダ１３（第７図では図示せず）からの記録
信号が供給される入力端子３９は、データ分離回
路４０を介してRAM３４のデータ入力端INに接
続されるとともに、同期分離回路４１の入力端に
接続されている。この同期分離回路４１の第１の
出力端は、Ｒ／Ｗ制御回路３５の一方制御端に接
続され、第２の出力端はアドレスカウンタ２８に
接続されるとともにバツフアカウンタ３０のダウ
ン入力端に接続されている。

また、上記同期分離回路４１の第３の出力端
は、位相同期ループ４２の制御端に接続されると
ともに、リードタイミング制御回路４３の第１の
制御端に接続されている。なお、この同期分離回
路４１から出力される書込みワードWwdは、接
続端子３７に供給される。さらに、上記位相同期
ループ４２の出力端は、電圧制御発振器４４及び
分周器４５の一方出力端を介して、該位相同期ル
ープ４２のの入力端に帰還接続されている。そし
て、上記分周器４５の他方出力端はリードタイミ
ング制御回路４３の第２の制御端に接続されてい
る。

ここで、前記バツフアカウンタ３０のカウント
出力端は、検出回路４６を介してリードタイミン
グ制御回路４３の第３の制御端に接続されてい
る。なお、リードタイミング制御回路４３から出
力される読出しワードRwdは、接続端子３８に
供給される。

ここにおいて、ビデオテープレコーダ１３には
第８図ａに示すように垂直同期信号V₁が出力さ
れている期間以外の期間に、記録部１１からの出
力信号Ａが記録されることになる。これに対し、
第８図ｂに示すように記録部１１のRAM３４か
らは、上記垂直同期期間を含んで信号Ｂが出力さ
れる。このため、記録時には信号Ｂを圧縮し、再
生時には信号Ａを伸張する必要がある。この場
合、信号ＡとＢとの容量が等しいことは、言うま
でもないことである。

そして、第５図の説明から明らかなように、今
垂直同期信号V₁が出力されている時点P₁でのバ
ツフアカウンタ３０の出力データがCBであると
すると、第８図中P₂で示す時点まではRAM３４
は読出しのみなされるため、バツフア３０の出力
データは第９図中α側に移行する。さらに、第８
図中P₂からP₃で示す時点では、RAM３４は読出
し及び書込みが行なわれるので、バツフアカウン
タ３０の出力データはアツプ及びダウンするが、
再生時においてRAM３４に書込まれるビデオテ
ープレコーダ１３からの信号Ａは圧縮されている
ため、ダウン動作の方が多く、上記データCBは
第９図中β側に移行する。また、第８図中P₃か
らP₄で示す時点では、RAM３４は再び読出しの
みがなされるため、上記データCBは第９図中α
側に移行し、R₄の時点では再びCBとなる。

ここで、第７図で示す実施例では、P₁の時点
でバツフアカウンタ３０の出力データを検出し、
第９図に示すバツフアカウンタ３０の出力データ
CBがｍの範囲であればRAM３４からの読出し
間隔をそのままで行ない、ｌの範囲つまり遅延量
Ｄに対応した数値分少ないのであれば読出し間隔
を狭くしてα側に移行させ、ｎの範囲つまり遅延
量Ｄに対応した数値分大きいものであれば読出し
間隔を広くしてβ側に移行させ、給局P₁の時点
でバツフアカウンタ３０の出力データがCBとな
るように、リードタイミング制御回路４３を介し
てバツフアカウンタ３０を制御するものである。

このような構成によれば、読出し及び書込み開
始時にP₁の時点でバツフアカウンタ３０の出力
データがCBでない場合や、リード及びライトア
ドレスクロツク信号の発振周波数が安定するまで
の期間、先に述べたデータの圧縮、伸張に伴うバ
ツフア動作を正しく確実に行なうことができるも
のである。したがつて、読出し及び書込開始時に
短い時間でRAM３４からデータを出力すること
ができるとともに、異常時にも短い時間で正常な
動作状態とすることとができる。さらに、PCM
記録（再生）装置においては、音響再生信号を停
止することなく正常状態にすることができるとい
う利点もある。また、分周器４５の出力をリード
タイミング制御回路４３の第２の制御端に供給す
る代わりに、電圧制御発振器４４の出力を図示し
ない所定のデバイダ回路を介してリードタイミン
グ制御回路４３の第２の制御端に供給するように
してもよい。

なお、この発明は上記実施例に限定されるもの
ではなく、この外その要旨を逸脱しない範囲で
種々変形して実施することができる。

したがつて、以上詳述したようにこの発明によ
れば、簡易な構成で確実に動作し得る極めて良好
なデータ遅延装置を提供することができる。

【図面の簡単な説明】

第１図はPCM記録（再生）装置の概略を説明
するためのブロツク構成図、第２図はインターリ
ーブ回路を説明するためのブロツク構成図、第３
図は従来のデータ遅延回路を示すブロツク構成
図、第４図は第３図の動作説明図、第５図はこの
発明の適用されたデータ遅延装置の一実施例を示
すブロツク構成図、第６図は同実施例の動作説明
図、第７図は同実施例の応用例を示すブロツク構
成図、第８図ａ，ｂ及び第９図は同応用例の動作
説明図である。１１…記録部、１２…再生部、１３…ビデオテ
ープレコーダ、１４…遅延回路、１５…RAM、
１６…リードアドレスカウンタ、１７…ライトア
ドレスカウンタ、１８…デコーダ、１９…加算
器、２０…Ｒ／Ｗ制御回路、２１…第１のＲ／Ｗ
セレクタ、２２…第２のＲ／Ｗセレクタ、２３…
接続端子、２４…接続端子、２５…クロツク端
子、２６…クロツク端子、２７…クロツク端子、
２８…アドレスカウンタ、２９…加算器、３０…
バツフアカウンタ、３１…クロツク端子、３２…
第１のＲ／Ｗセレクタ、３３…デコーダ、３４…
RAM、３５…Ｒ／Ｗ、制御回路、３６…第２の
Ｒ／Ｗセレクタ、３７…接続端子、３８…接続端
子、３９…入力端子、４０…データ分離回路、４
１…同期分離回路、４２…位相同期ループ、４３
…リードタイミング制御回路、４４…電圧制御発
振器、４５…分周器、４６…検出回路。

Claims

【特許請求の範囲】

１１ブロツクを構成する複数のワードをそれぞ
れ所定の遅延量づつ遅延させて記憶回路に書込む
とともに書込まれた順に読出してデータの遅延動
作を行なうデータ遅延装置において、前記１ブロ
ツクの書込み終了毎に１カウント増加する第１の
計数回路と、前記１ブロツクの書込み及び読出し
終了毎に１カウント減少及び増加し前記記憶回路
に書込まれる１ブロツク中の最初のワードの遅延
量に対応した数値から０までの範囲でアツプ及び
ダウン動作を行なう第２の計数回路と、前記所定
の遅延量に対応した数値を出力するデコード回路
と、このデコード回路の出力と前記第２の計数回
路の出力とを前記記憶回路への書込み及び読出し
制御信号に応じて選択的に出力する選択回路と、
この選択回路の出力と前記第１の計数回路の出力
とを加算して前記記憶回路の書込み及び読出しア
ドレスを指定する加算回路とを具備してなること
を特徴とするデータ遅延装置。